不揮発性半導体記憶装置及びその製造方法
【課題】回路部の上部にメモリ部を形成し、回路部が高温にさらされても回路部の配線層やコンタクトが劣化しない不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板11と、メモリ部MUと、半導体基板とメモリ部との間の回路部CUと、を備える。メモリ部は、半導体基板の主面11aに垂直な第1方向に交互に積層された複数の電極膜WLと複数の絶縁膜14とを有する積層構造体MLと、積層構造体を第1方向に貫通する半導体ピラーSPと、電極膜と半導体ピラーとの交差部に対応して設けられた記憶部43と、を有す。回路部は、それぞれ第1、第2導電型のソース/ドレイン領域を有する第1、第2トランジスタ51n、51pと、シリサイドを含む第1配線W1と、ソース/ドレイン領域と同じ導電型のポリシリコンからなるコンタクトプラグC1、C2と、を有す。
【解決手段】不揮発性半導体記憶装置は、半導体基板11と、メモリ部MUと、半導体基板とメモリ部との間の回路部CUと、を備える。メモリ部は、半導体基板の主面11aに垂直な第1方向に交互に積層された複数の電極膜WLと複数の絶縁膜14とを有する積層構造体MLと、積層構造体を第1方向に貫通する半導体ピラーSPと、電極膜と半導体ピラーとの交差部に対応して設けられた記憶部43と、を有す。回路部は、それぞれ第1、第2導電型のソース/ドレイン領域を有する第1、第2トランジスタ51n、51pと、シリサイドを含む第1配線W1と、ソース/ドレイン領域と同じ導電型のポリシリコンからなるコンタクトプラグC1、C2と、を有す。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電気的に書き換えが可能な不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【0002】
様々なアプリケーションに利用されている不揮発性半導体記憶装置、特にフラッシュメモリには、さらなる大容量化が要求され、微細化が加速的に進み、微細化の限界に近づきつつある。現在のようにメモリセル及び回路素子等を平面上に配置した構造では、大容量化のためには微細化に頼らざるを得ないが、微細化の限界に直面している。
【0003】
これを解決する手段として、従来の平面上に配置されていたメモリセル(メモリストリング)やセレクトゲート等を基板垂直方向に配置した三次元構造のフラッシュメモリが提案されている(例えば、特許文献1参照)。
【0004】
この三次元構造のフラッシュメモリは、従来の構造を基板に対して垂直方向に90度回転した構造を有している。この技術においては、シリコン基板上にワード線となる電極膜と絶縁膜とを交互に積層させて積層体を形成し、この積層体に貫通ホールを一括して形成する。そして、例えば、貫通ホールの側面上に電荷蓄積層を形成し、貫通ホールの内部にポリシリコンを埋め込むことにより、シリコンピラーを形成する。これにより、各電極膜とシリコンピラーとの交差部分にメモリセルが形成される。そして、この積層体の上部にセレクトゲート電極が設けられ、セレクトゲート電極をシリコンピラーが貫通することによって、セレクトゲートトランジスタが形成される。 三次元構造のフラッシュメモリは、微細化による大容量化に加えて、メモリセルを垂直方向に積層していくことで大容量化を達成することができる。
【0005】
このような三次元構造のフラッシュメモリにおいて、チップ面積をさらに縮小する場合、基板の上に周辺回路を形成し、この後、この上にメモリセルを形成することが考えられる。メモリセルの形成の際には、例えば1000℃以上の高温処理が行われる場合があり、周辺回路はこの温度に耐えることが必要である。特に、周辺回路に含まれるトランジスタと配線層とのコンタクトは、高温で劣化し易い。このため、メモリセルの下部に形成しても特性が劣化しない配線層やコンタクトの開発が必要とされる。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2007−266143号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明は、回路部の上部にメモリ部を形成し、回路部が高温にさらされても回路部の配線層やコンタクトが劣化しない不揮発性半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【0008】
本発明の一態様によれば、半導体基板と、メモリ部と、前記半導体基板と前記メモリ部との間に設けられた回路部と、を備え、前記メモリ部は、前記基板の主面に対して垂直な第1方向に交互に積層された複数の電極膜と複数の絶縁膜とを有する積層構造体と、前記積層構造体を前記第1方向に貫通する第1半導体ピラーと、前記電極膜と前記第1半導体ピラーとの交差部に対応して設けられた第1記憶部と、を有し、前記回路部は、第1導電型の第1ソース領域及び第1ドレイン領域を有する第1トランジスタと、第2導電型の第2ソース領域及び第2ドレイン領域を有する第2トランジスタと、前記第1トランジスタ及び前記第2トランジスタの前記半導体基板とは反対の側に設けられ、シリサイドを含む第1配線と、前記第1ソース領域及び第1ドレイン領域の少なくともいずれかと前記第1配線とを電気的に接続し、第1導電型のポリシリコンからなる第1コンタクトプラグと、前記第2ソース領域及び第2ドレイン領域の少なくともいずれかと前記第1配線とを電気的に接続し、第2導電型のポリシリコンからなる第2コンタクトプラグと、を有することを特徴とする不揮発性半導体記憶装置が提供される。
【0009】
また、本発明の他の一態様によれば、半導体基板の主面の上に、第1導電型の第1ソース領域及び第1ドレイン領域を有する第1トランジスタと、第2導電型の第2ソース領域及び第2ドレイン領域を有する第2トランジスタと、を形成し、前記第1ソース領域及び第1ドレイン領域の少なくともいずれかに接続され、第1導電型のポリシリコンからなり、前記主面に対して垂直な第1方向に延在する第1コンタクトプラグと、前記第2ソース領域及び第2ドレイン領域の少なくともいずれかと接続され、第2導電型のポリシリコンからなり、前記第1方向に延在する第2コンタクトプラグと、を形成し、前記第1コンタクトプラグ及び前記第2コンタクトプラグのいずれかと接続され、シリサイドを含む配線層を形成し、前記配線層の上方において、前記第1方向に交互に積層された複数の電極膜と複数の絶縁膜とを有する積層構造体と、前記積層構造体を前記第1方向に貫通する第1半導体ピラーと、前記電極膜と前記第1半導体ピラーとの交差部に対応して設けられた第1記憶部と、を有するメモリ部を形成することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【0010】
本発明によれば、回路部の上部にメモリ部を形成し、回路部が高温にさらされても回路部の配線層やコンタクトが劣化しない不揮発性半導体記憶装置及びその製造方法が提供される。
【図面の簡単な説明】
【0011】
【図1】本発明の第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図2】本発明の第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図3】本発明の第1の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
【図4】本発明の第1の実施形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。
【図5】本発明の第1の実施形態に係る不揮発性半導体記憶装置の回路部の構成を例示する模式的断面図である。
【図6】本発明の第1の実施形態に係る別の不揮発性半導体記憶装置の回路部の構成を例示する模式的断面図である。
【図7】本発明の第1の実施形態に係る別の不揮発性半導体記憶装置の回路部の構成を例示する模式的断面図である。
【図8】本発明の第1の実施形態に係る別の不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
【図9】本発明の第1の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図10】本発明の第1の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図11】本発明の第2の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
【図12】本発明の第2の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図13】図12に続く工程順模式的断面図である。
【発明を実施するための形態】
【0012】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0013】
(第1の実施の形態)
図1は、本発明の第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図2は、本発明の第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
なお、図2においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
【0014】
本発明の第1の実施形態に係る不揮発性半導体記憶装置110は、3次元積層型のフラッシュメモリである。
図1に表したように、不揮発性半導体記憶装置110においては、例えば単結晶シリコンからなる半導体基板11が設けられる。
【0015】
本具体例においては、半導体基板11においては、メモリセルが形成されるメモリアレイ領域MRと、メモリアレイ領域MRの例えば周辺に設けられた周辺領域PRとが設定されている。周辺領域PRにおいては、半導体基板11の上には、各種の周辺領域回路PR1が設けられる。ただし、本発明はこれに限らず、半導体基板11にはメモリアレイ領域MRのみが設けられ、周辺領域PRは省略されても良い。
【0016】
メモリアレイ領域MRにおいては、半導体基板11の上に回路部CUが設けられ、回路部CUの上にメモリ部MUが設けられる。すなわち、メモリ部MUの下部において、半導体基板11の上に回路部CUが設けられている。回路部CUとメモリ部MUとの間には、例えば酸化シリコンからなる層間絶縁膜13が設けられている。
【0017】
メモリ部MUは、3次元マトリクス状に配列したメモリセルトランジスタを有するマトリクスメモリセル部MU1と、マトリクスメモリセル部MU1の配線を接続する配線接続部MU2と、を有する。
【0018】
図2は、マトリクスメモリセル部MU1の構成を例示している。
すなわち、図1においては、マトリクスメモリセル部MU1として、図2のA−A’断面の一部と、図2のB−B’線断面の一部が例示されている。
【0019】
図1及び図2に表したように、マトリクスメモリセル部MU1においては、半導体基板11の主面11a上に、積層構造体MLが設けられている。積層構造体MLは、主面11aに対して垂直な方向に交互に積層された複数の電極膜WLと複数の第1絶縁膜14(絶縁膜)とを有する。
【0020】
ここで、本願明細書において、説明の便宜上、XYZ直交座標系を導入する。この座標系においては、半導体基板11の主面11aに対して垂直な方向をZ軸方向(第1方向)とする。そして、主面11aに対して平行な平面内の1つの方向をY軸方向(第2方向)とする。そして、Z軸とX軸とに垂直な方向をX軸方向(第3方向)とする。
【0021】
積層構造体MLにおける電極膜WL及び第1絶縁膜14の積層方向は、Z軸方向である。すなわち、電極膜WL及び第1絶縁膜14は、主面11a対して平行に設けられる。
【0022】
そして、この積層構造体MLをZ軸方向に貫通する半導体ピラーSP(第1半導体ピラーSP1)が設けられる。この半導体ピラーSPは、積層構造体MLをZ方向に貫通する貫通ホールTHの中に半導体を埋め込むことによって形成される。
【0023】
そして、積層構造体MLの電極膜WLと、半導体ピラーSPと、の交差部に対応してメモリセルMCが設けられる。
【0024】
本具体例では、半導体ピラーSPの側面と電極膜WLとの間に、後述する絶縁層を介して電荷蓄積層43が設けられ、この電荷蓄積層43がメモリセルMCにおける記憶部となる。
【0025】
図3は、本発明の第1の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
すなわち、同図は、マトリクスメモリセル部MU1の構成を例示している。
図3に表したように、不揮発性半導体記憶装置110においては、貫通ホールTHの内側に、第2絶縁膜44、電荷蓄積層43及び第3絶縁膜42が設けられ、その内側に半導体ピラーSPが設けられている。
【0026】
電極膜WLには、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコンまたはポリシリコンを用いることができ、また、金属及び合金なども用いることができる。電極膜WLには所定の電気信号が印加され、電極膜WLは、不揮発性半導体記憶装置110のワード線として機能する。
【0027】
第1絶縁膜14、第2絶縁膜44及び第3絶縁膜42には、例えばシリコン酸化物が用いられる。
第1絶縁膜14は、電極膜WLどうしを絶縁する層間絶縁膜として機能する。
【0028】
半導体ピラーSPと各電極膜WLとが交差する部分に対応してメモリセルMCが形成される。このメモリセルMCにおいて、電荷蓄積層43が記憶部となり、第2絶縁膜44はブロック絶縁膜として機能し、第3絶縁膜42はトンネル絶縁膜として機能する。
【0029】
電荷蓄積層43には、例えばシリコン窒化膜を用いることができ、半導体ピラーSPと電極膜WLとの間に印加される電界によって、電荷を蓄積または放出し、記憶部として機能する。電荷蓄積層43は単層膜でも良く、また積層膜であっても良い。
また、第2絶縁膜44及び第3絶縁膜43も単層膜でも良く、また積層膜であっても良い。
【0030】
このように、不揮発性半導体記憶装置110においては、電極膜WLと半導体ピラーSPとが交差する部分において、電荷蓄積層43を有するセルトランジスタ形成され、セルトランジスタが3次元マトリクス状に配列し、この電荷蓄積層43に電荷を蓄積させることにより、各セルトランジスタがデータを記憶するメモリセルMCとして機能する。
【0031】
本具体例では、記憶部となる電荷蓄積層43は、貫通ホールTHの内部に連続して設けられている。ただし、本発明はこれに限らず、例えば、電荷蓄積層43は、貫通ホールTHの内部に不連続に設けられても良く、さらに、電荷蓄積層43は、電極膜WLに対して平行に絶縁膜を介して設けられても良い。このように、電荷蓄積層43(記憶部)は、電極膜WLと半導体ピラーSPとの交差部に対応して設けられれば良い。
【0032】
このように、メモリ部MUは、主面11aに対して垂直なZ軸方向に交互に積層された複数の電極膜WLと複数の第1絶縁膜14とを有する積層構造体MLと、積層構造体MLをZ軸方向に貫通する半導体ピラーSPと、電極膜WLと半導体ピラーSPとの交差部に対応して設けられた電荷蓄積層43(記憶部)と、を有する。
【0033】
なお、図1及び図2においては、電極膜WLが4枚描かれており、すなわち、積層構造体MLは、電極膜WLを4層有している場合が例示されているが、積層構造体MLにおいて、設けられる電極膜WLの数は任意である。
【0034】
なお、図3に例示したように、Y軸方向に隣接する半導体ピラーSPどうしの間の電極膜WLは、絶縁層ILによって分断され、電極膜WLは、第1領域WR1及び第2領域WR2に分かれている。
【0035】
図2に表したように、積層構造体MLの上には、選択ゲート電極SGが設けられる。選択ゲート電極SGには、任意の導電材料を用いることができ、例えばポリシリコンを用いることができる。選択ゲート電極SGは、導電膜が一定の方向に沿って分断されて形成されたものであり、本具体例では選択ゲート電極SGは、Y軸方向に分断されている。すなわち、選択ゲート電極SGは、X軸方向に沿って延在する帯状の形状を有している。
【0036】
なお、図1に表したように、積層構造体MLの最上部(半導体基板11から最も遠い側)には、層間絶縁膜15が設けられている。そして、積層構造体MLの上に層間絶縁膜16が設けられ、その上に選択ゲート電極SGが設けられ、選択ゲート電極SGどうしの間には層間絶縁膜17が設けられている。そして、選択ゲート電極SGに貫通ホールが設けられ、その内側面に選択ゲートトランジスタの選択ゲート絶縁膜SGIが設けられ、その内側に半導体が埋め込まれている。この半導体は、半導体ピラーSPと繋がっている。
【0037】
そして、層間絶縁膜17の上に層間絶縁膜18が設けられ、その上に、ソース線SLとビア22が設けられている。ソース線SLの周りには層間絶縁膜19が設けられている。ビア22は、バリア層20と金属層21との積層膜を有する。バリア層20には例えばTi−TiNが用いられ、金属層21には、例えばタングステンが用いられる。なお、ソース線SLも同様に、例えば、Ti−TiN等のバリア層と、タングステン等の金属層と、の積層膜を有することができる。
【0038】
そして、ソース線SLの上に層間絶縁膜が設けられ、その上にビット線BLが設けられている。ビット線BLは、Y軸に沿った帯状の形状を有している。ビット線には、例えばCuを用いることができる。なお、層間絶縁膜15、16、17、18、19及び23、並びに、選択ゲート絶縁膜SGIには、例えば酸化シリコンを用いることができる。
【0039】
電極膜WLは、XY平面に対して平行な導電膜であり、例えば、消去ブロック単位で分断される。
【0040】
そして、積層構造体ML及び選択ゲート電極SGには、積層方向(Z軸方向)に延びる複数の貫通ホールTHが形成され、その内部の側面に絶縁膜が設けられ、その内側の空間に半導体材料が埋め込まれて半導体ピラーSPとなる。すなわち、積層構造体MLに設けられる半導体ピラーSPは、積層構造体MLの上部の選択ゲート電極SGもさらに貫通している。
【0041】
そして、本具体例においては、2本ずつの半導体ピラーSPは、半導体基板11の側で接続されている。
すなわち、不揮発性半導体記憶装置110は、第1半導体ピラーSP1と第2半導体ピラーSP2とを半導体基板11の側で電気的に接続する第1接続部CP1をさらに備える。すなわち、第1及び第2半導体ピラーSP1及びSP2は、第1接続部CP1によって接続され、U字形状の1つのNANDストリングとして機能する。そして、この第1接続部CP1は、バックゲートBGに対向している。
【0042】
ただし、本発明は、これに限らず、後述するように、それぞれの半導体ピラーSPが独立しており、半導体基板11の側で接続部CPによって接続されなくても良い。この場合には、積層構造体MLの上部及び下部に各半導体ピラーSPを選択するための選択ゲート電極がそれぞれ設けられる。以下では、2本の半導体ピラーSPが第1接続部CP1によって接続される場合として説明する。
【0043】
なお、ここで、不揮発性半導体記憶装置110において半導体ピラーは複数設けられており、半導体ピラーの全体または任意の半導体ピラーを指す場合には、「半導体ピラーSP」と言い、特定の半導体ピラーどうしの関係を説明する際などにおいて、特定の半導体ピラーを指す場合に、「第n半導体ピラーSPn」(nは1以上の任意の整数)と言うことにする。他の構成要素も同様に、例えば、接続部の全体または任意の接続部を指す場合には、「接続部CP」と言い、特定の接続部を指す場合に「第n接続部CPn」(nは1以上の任意の整数)と言う。
【0044】
図2に表したように、第1接続部CP1によって接続された第1及び第2半導体ピラーSP1及びSP2がペアとなって1つのU字形状のNANDストリングとなり、第2接続部CP2によって接続された第3及び第4半導体ピラーSP3及びSP4がペアとなって別のU字形状のNANDストリングとなる。
【0045】
図4は、本発明の第1の実施形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。
図4に表したように、電極膜WLにおいては、0以上の整数であるmにおいて、上記のnが(4m+1)及び(4m+4)である半導体ピラーSP(4m+1)及びSP(4m+4)に対応する電極膜が共通に接続され電極膜WLAとなり、nが(4m+2)及び(4m+3)である半導体ピラーSP(4m+2)及び(4m+3)に対応する電極膜が共通に接続され電極膜WLBとなる。すなわち、電極膜WLは、X軸方向に対向して櫛歯状に互いに組み合わされた電極膜WLA及び電極膜WLBの形状を有している。
そして、図1に例示した配線接続部MU2のように、X軸方向における一方の端において、電極膜WLBは、ビアプラグ31によってワード配線32に接続され、例えば半導体基板11に設けられる駆動回路と電気的に接続される。そして、同様に、X軸方向における他方の端において、電極膜WLAは、ビアプラグによってワード配線に接続され、駆動回路と電気的に接続される。すなわち、Z軸方向に積層された各電極膜WL(電極膜WLA及び電極膜WLB)のX軸方向における長さが階段状に変化させられ、X軸方向の一方の端では電極膜WLAによって駆動回路との電気的接続が行われ、X軸方向の他方の端では、電極膜WLBによって駆動回路との電気的接続が行われる。
【0046】
これにより、半導体基板11からの距離が同じ電極膜WLにおいて、ペアとなる第1半導体ピラーSP1及び第2半導体ピラーSP2とで異なる電位が設定できる。そして、半導体基板11からの距離が同じ電極膜WLにおいて、第3半導体ピラーSP3及び第4半導体ピラーSP4とで、異なる電位を設定できる。これにより、第1半導体ピラーSP1と第2半導体ピラーSP2とに対応する同層のメモリセルは互いに独立して動作でき、そして、第3半導体ピラーSP3と第4半導体ピラーSP4とに対応する同層のメモリセルは互いに独立して動作できる。
【0047】
なお、電極膜WLAと電極膜WLBとの組み合を1つの消去ブロックとすることができ、消去ブロックごとに、電極膜WLA及び電極膜WLBと、別の電極膜WLA及び電極膜WLBと、が分断される。
なお、各消去ブロックに含まれる半導体ピラーのX軸方向及びY軸方向における数は任意である。
【0048】
また、バックゲートBGは、ビアプラグ33によってバックゲート配線34に接続される。
なお、ビアプラグ31及び33、ワード配線32並びにバックゲート配線34には、例えば、Ti−TiN等のバリア層と、タングステン等の金属層と、の積層膜を用いることができる。
【0049】
図2に表したように、第1半導体ピラーSP1の半導体基板11とは反対の端は、ビット線BLに接続され、第2半導体ピラーSP2の半導体基板11とは反対の端は、ソース線SLに接続されている。一方、第3半導体ピラーSP3の半導体基板11とは反対の端は、ソース線SLに接続され、第4半導体ピラーSP4の半導体基板11とは反対の端は、ビット線BLに接続されている。そして、第1〜第4半導体ピラーSP1〜SP4には、第1〜第4選択ゲート電極SG1〜SG4が設けられている。これにより、任意の半導体ピラーSPの任意のメモリセルMCに所望のデータを書き込み、また読み出すことができる。
【0050】
すなわち、メモリ部MUは、第2半導体ピラーSP2と、第2記憶部(電荷蓄積層43)と、第1接続部CP1と、ビット線BLと、ソース線SLと、をさらに有する。
第2半導体ピラーSP2は、Y軸方向において第1半導体ピラーSP1と隣接し、積層構造体MLをZ軸方向に貫通する。第2記憶部は、電極膜WLと第2半導体ピラーSP2との交差部に対応して設けられる。第1接続部CP1は、第1半導体ピラーSP1と第2半導体ピラーSP2とを半導体基板11の側で電気的に接続する。ビット線BLは、第1半導体ピラーSP1の半導体基板11とは反対の側の第1端部と接続され、Y軸方向に延在する。ソース線SLは、第2半導体ピラーSP2の半導体基板11とは反対の側の第2端部と接続され、X軸方向に延在する。
【0051】
そして、メモリ部MUは、第3半導体ピラーSP3と、第3記憶部(電荷蓄積層43)と、第4半導体ピラーSP4と、第4記憶部(電荷蓄積層43)と、第2接続部CP2と、をさらに有する。
第3半導体ピラーSP3は、Y軸方向において、第2半導体ピラーSP2の第1半導体ピラーSP1とは反対の側で第2半導体ピラーSP2と隣接し、積層構造体MLをZ軸方向に貫通する。第3記憶部は、電極膜WLと第3半導体ピラーSP3との交差部に対応して設けられる。第4半導体ピラーSP4は、Y軸方向において、第3半導体ピラーSP3の第2半導体ピラーSP2とは反対の側で第3半導体ピラーSP3と隣接し、積層構造体MLをZ軸方向に貫通する。第4記憶部は、電極膜WLと第4半導体ピラーSP4との交差部に対応して設けられる。第2接続部CP2は、第3半導体ピラーSP3と第4半導体ピラーSP4とを半導体基板11の側で電気的に接続する。
【0052】
そして、ビット線BLは、第4半導体ピラーSP4の半導体基板11とは反対の側の第4端部と接続される。そして、ソース線SLは、第3半導体ピラーSP3の半導体基板11とは反対の側の第3端部と接続される。
【0053】
このように、不揮発性半導体記憶装置110においては、メモリセルMCに対する各種の配線は、積層構造体MLの上方に設けられており、半導体基板11の側には、これらの配線が設けられていない。このため、図1に例示したように、半導体基板11の上の、積層構造体MLの下に、回路部CUを設けることでチップ面積をさらに縮小できる。
【0054】
図5は、本発明の第1の実施形態に係る不揮発性半導体記憶装置の回路部の構成を例示する模式的断面図である。
図5に表したように、回路部CUは、第1導電型の第1トランジスタ51nと、第2導電型の第2トランジスタ51pと、を有する。第1導電型と第2導電型とは、互いに入れ換えることができる。以下では、第1導電型がn型であり、第2導電型がp型である場合として説明する。
【0055】
すなわち、第1トランジスタ51nは、n型のFET(Field Effect Transistor)であり、第2トランジスタ51pが、p型のFETである。
【0056】
第1トランジスタ51nは、n型の例えば拡散層からなる第1ソース領域53nと、n型の例えば拡散層からなる第1ドレイン領域54nと、を有する。
【0057】
さらに、第1トランジスタ51nは、第1ソース領域53nと第1ドレイン領域54nとの間の第1チャネル領域52nと、第1チャネル領域52nの上に設けられた第1ゲート絶縁膜55nと、第1ゲート絶縁膜55nの上に設けられた第1ゲート電極56nと、を有する。さらに、第1ゲート電極56nの側面及び上面には、例えば酸化シリコンからなる絶縁膜57n1と、その上に設けられ、例えば窒化シリコンからなる絶縁膜57n2と、が設けられている。
【0058】
なお、第1ソース領域53n、第1ドレイン領域54n及び第1ゲート電極56nの上の一部において、絶縁膜57n2及び層間絶縁膜12aには開口部が設けられ、後述するコンタクトプラグが接続される。
【0059】
一方、第2トランジスタ51pは、p型の例えば拡散層からなる第2ソース領域53pと、p型の例えば拡散層からなる第2ドレイン領域54pと、を有する。
【0060】
さらに、第2トランジスタ51pは、第2ソース領域53pと第2ドレイン領域54pとの間の第2チャネル領域52pと、第2チャネル領域52pの上に設けられた第2ゲート絶縁膜55pと、第2ゲート絶縁膜55pの上に設けられた第2ゲート電極56pと、を有する。さらに、第2ゲート電極56pの側面及び上面には、例えば酸化シリコンからなる絶縁膜57p1と、その上に設けられ、例えば窒化シリコンからなる絶縁膜57p2と、が設けられている。
【0061】
なお、第2ソース領域53p、第2ドレイン領域54p及び第2ゲート電極56pの上の一部において、絶縁膜57p2及び層間絶縁膜12aには開口部が設けられ、後述するコンタクトプラグが接続される。
【0062】
なお、第1トランジスタ51nと第2トランジスタ51pとは、例えばSTI(Shallow Trench Insulator)11sによって分断されている。また、第1トランジスタ51nと第2トランジスタ51pの上、及び、半導体基板11の上には、例えば酸化シリコンからなる層間絶縁膜12aが設けられる。
【0063】
第1トランジスタ51nの上方には、配線73n、配線74n及び配線76nが設けられている。一方、第2トランジスタ51pの上方には、配線73p、配線74p及び配線76pが設けられている。配線73n、配線74n、配線76n、配線73p、配線74p及び配線76pは、第1トランジスタ51n及び第2トランジスタ51pの上方であって、第1トランジスタ51n及び第2トランジスタ51pに対して最も近い第1配線W1となる。なお、配線73n、配線74n、配線76n、配線73p、配線74p及び配線76pどうしの間には、例えば酸化シリコンからなる層間絶縁膜12bが設けられている。
【0064】
第1配線W1は、例えば、Z軸方向に対して垂直な方向に延在する。ただし、第1配線W1の延在方向は任意である。第1配線W1の延在する長さ及び幅は任意である。第1配線W1において幅に対する長さの比は任意であり、第1配線W1は、必ずしも帯状の形状を有していなくても良い。
【0065】
第1配線W1は、シリサイドを含む。シリサイドは、WSi2及びTiSi2を含む。本具体例では、配線73n、配線74n、配線76n、配線73p、配線74p及び配線76p配線73nには、WSi2が用いられている。
【0066】
そして、配線73nと第1ソース領域53nとを接続するコンタクトプラグ63n(第1コンタクトプラグC1)と、配線74nと第1ドレイン領域54nとを接続するコンタクトプラグ64n(第1コンタクトプラグC1)と、が、設けられている。コンタクトプラグ63n及びコンタクトプラグ64nは、n型のポリシリコンからなる。
【0067】
一方、配線73pと第2ソース領域53pとを接続するコンタクトプラグ63p(第2コンタクトプラグC2)と、配線74pと第2ドレイン領域54pとを接続するコンタクトプラグ64p(第2コンタクトプラグC2)と、が、設けられている。コンタクトプラグ63p及びコンタクトプラグ64pは、p型のポリシリコンからなる。
【0068】
このように、半導体基板11とメモリ部MUとの間に設けられた回路部CUは、n型の第1ソース領域53n及び第1ドレイン領域54nを有する第1トランジスタ51nと、p型の第2ソース領域53p及び第2ドレイン領域54pを有する第2トランジスタ51pと、シリサイドを含む第1配線W1と、第1ソース領域53n及び第1ドレイン領域54nの少なくともいずれかと第1配線W1とを接続し、n型のポリシリコンからなる第1コンタクトプラグC1(コンタクトプラグ63n及び64n)と、第2ソース領域53p及び第2ドレイン領域54pの少なくともいずれかと第1配線W1とを接続し、p型のポリシリコンからなる第2コンタクトプラグC2(コンタクトプラグ63p及び64p)と、を有する。
【0069】
このように、不揮発性半導体記憶装置110における回路部CUは、トランジスタのソース領域及びドレイン領域の導電型と同じ導電型のポリシリコンからなるコンタクトプラグを用いて、ソース領域及びドレイン領域と第1配線W1とを接続するので、回路部CUを形成した後に行われるメモリ部MUの形成の際の1000℃を超える高温処理を経ても、アグロメレーション(agglomeration)によるコンタクト不良が回避できる。
【0070】
そして、コンタクトプラグに、金属ではなく、高融点金属のシリサイドを用いることでも、メモリ部MUの形成における高温処理中のコンタクトプラグ及びコンタクトプラグを介しての、第1及び第2トランジスタ51n及び51pとのコンタクト特性の劣化が抑制される。
【0071】
なお、第1配線W1としては、メモリ部MUの形成の際に加えられる高温に対する単純な耐熱性だけではなく、加えられる高温中における他の構成部材との反応性が低いことが重要である。特に、第1及び第2トランジスタ51n及び51pのシリコン、及び、第1及び第2コンタクトプラグC1及びC2のポリシリコン、との高温における反応性が低いことが重要である。この観点で、第1配線W1には、シリコン及びポリシリコンとの反応性が低いシリサイドを用いることが望ましく、その中でも特に反応性が低いWSi2及びTiSi2を用いることがさらに望ましい。
【0072】
なお、トランジスタのソース領域及びドレイン領域に対して、例えば金属のコンタクトプラグを設けた比較例の場合には、その後のメモリ部MUの形成の際の1000℃を超える高温処理において、ソース領域及びドレイン領域と、金属コンタクトプラグと、の間にコンタクト不良が発生し易い。
【0073】
また、トランジスタのソース領域及びドレイン領域の導電型と異なる導電型のポリシリコンをコンタクトプラグに用いた場合には、例えば、ソース領域及びドレイン領域とコンタクトプラグとの間でpn接合が形成され、所望のコンタクト特性が得られない。
【0074】
このため、本実施形態に係る不揮発性半導体記憶装置110においては、第1及び第2コンタクトプラグC1及びC2には、第1及び第2トランジスタ51n及び51pのソース領域及びドレイン領域の導電型と同じ導電型のポリシリコンが用いられる。
【0075】
なお、本具体例においては、第1トランジスタ51nの第1ゲート電極56nの導電型は任意である。そして、第1ゲート電極56nと配線76n(第1配線W1)とを接続する第1ゲートコンタクトプラグ66nの導電型は、第1ゲート電極56nの導電型と同じ導電型とする。
【0076】
同様に、第2トランジスタ51pの第2ゲート電極56pの導電型は任意である。そして、第2ゲート電極56pと配線76p(第1配線W1)とを接続する第2ゲートコンタクトプラグ66pの導電型は、第2ゲート電極56pの導電型と同じ導電型とする。
また、本具体例では、回路部CUは、第1配線W1の上に設けられた第2配線W2と、第1配線W1と第2配線W2との間に設けられ、第1配線W1と第2配線W2とを電気的に接続するビアプラグVPと、を有している。本具体例では、第2配線W2はシリサイドであり、ビアプラグVPもシリサイドである。
【0077】
そして、第2配線W2及びビアプラグVPどうしの間には層間絶縁膜12cが設けられ、第2配線W2の上には層間絶縁膜12eが設けられている。
【0078】
なお、第2配線W2は、例えば、Z軸方向に対して垂直な方向に延在する。ただし、第2配線の延在方向は任意である。第2配線W2の延在する長さ及び幅は任意である。第2配線W2において幅に対する長さの比は任意であり、第2配線W2は、必ずしも帯状の形状を有していなくても良い。
【0079】
すなわち、第2配線W2である配線83n及び配線84nが設けられ、配線83nと配線73nとを接続するプラグ73nv(ビアプラグVP)が設けられ、配線84nと配線74nとを接続するプラグ74nv(ビアプラグVP)が設けられる。そして、第2配線W2である配線83p及び配線84pが設けられ、配線83pと配線73pとを接続するプラグ73pv(ビアプラグVP)が設けられ、配線84pと配線74pとを接続するプラグ74pv(ビアプラグVP)が設けられる。
【0080】
本具体例では、配線83n、84n、83p及び84p(第2配線W2)、並びに、プラグ73nv、74nv、73pv及び74pv(ビアプラグVP)が、シリサイドである。ただし、本発明は、これに限らず、第2配線W2がシリサイドではなく、例えば第2配線W2が金属でも良い。
【0081】
図6は、本発明の第1の実施形態に係る別の不揮発性半導体記憶装置の回路部の構成を例示する模式的断面図である。
図6に表したように、本実施形態に係る別の不揮発性半導体記憶装置110aの回路部CUにおいては、第2配線W2(配線83n3、84n3、83p3及び84p3)として、金属が用いられている。本具体例では、配線83n3、84n3、83p3及び84p3にはタングステンが用いられている。そして、これらの配線に積層して、バリアメタルB2(Ti−TiN膜83n4、84n4、83p4及び84p4)が設けられる。
【0082】
このように、不揮発性半導体記憶装置110aにおいては、回路部CUは、第2配線W2の半導体基板11の側の面の少なくとも一部を覆うように設けられ、シリコンに対する反応性が第2配線W2よりも低い材料からなるバリアメタルB2(導電層)をさらに有する。
【0083】
そして、第1配線W1と第2配線W2とを接続するビアプラグVP(プラグ73nv1、74nv1、73pv1及び74pv1)として、タングステンよりもシリコンに対する反応性が低いTiNが用いられている。
【0084】
なお、ビアプラグVPどうしの間には層間絶縁膜12cが設けられ、第2配線W2どうしの間には層間絶縁膜12dが設けられ、第2配線W2の上には層間絶縁膜12eが設けられている。これ以外は、不揮発性半導体記憶装置110と同様なので説明を省略する。
【0085】
不揮発性半導体記憶装置110aにおいては、第2配線W2にWSi2よりも抵抗が低いタングステンを用いているので、配線の抵抗化を下げることができ、不揮発性半導体記憶装置110aにおいては、第1配線W1及び第2配線W2の両方のWSi2を用いた不揮発性半導体記憶装置110に対して、より高速な動作が可能となる。
【0086】
そして、第2配線W2に金属を用いた場合に、第1配線W1であるシリサイドとの反応が懸念されるが、本実施形態に係る不揮発性半導体記憶装置110aにおいては、第1配線W1と第2配線W2とを接続するビアプラグVPとして、シリコンとの反応性が低いTiNを用いているので、高温処理を行っても金属の第2配線W2とシリサイドの第1配線W1との間でコンタクトが不良になることは実質的に生じない。
【0087】
図7は、本発明の第1の実施形態に係る別の不揮発性半導体記憶装置の回路部の構成を例示する模式的断面図である。
図7に表したように、本実施形態に係る別の不揮発性半導体記憶装置110bの回路部CUにおいては、第1配線W1と第2配線W2とを接続するビアプラグVP(プラグ73nv2、74nv2、73pv2及び74pv2)として、積層膜が採用されている。これ以外は、不揮発性半導体記憶装置110aと同様なので説明を省略する。
【0088】
すなわち、プラグ73nv2は、第1配線W1に接触するTiN層73nv4と、第2配線W2に接触する金属層73nv3と、の積層膜を有する。このプラグ73nv2は、第1配線W1に到達するビアホールを形成し、ビアホールの内側面にTiN層73nv4を形成し、ビアホールの残余の空間を金属材料で埋め込んで金属層73nv3を形成することにより形成される。この時、ビアホールへの金属材料の埋め込みは、ビアホールと同時に配線83n3となる溝へ同時に金属材料を埋め込んでも良く、すなわち、金属層73nv3の形成は、第2配線W2の形成と同時に行っても良い。
【0089】
同様に、プラグ74nv2は、第1配線W1に接触するTiN層74nv4と、第2配線W2に接触する金属層74nv3と、の積層膜を有し、プラグ73pv2は、第1配線W1に接触するTiN層73pv4と、第2配線W2に接触する金属層73pv3と、の積層膜を有し、プラグ74pv2は、第1配線W1に接触するTiN層74pv4と、第2配線W2に接触する金属層74pv3と、の積層膜を有する。
【0090】
このTiN層73nv4、74nv4、73pv4及び74pv4は、バリアメタルBMとなる。
【0091】
不揮発性半導体記憶装置110bにおいても、第2配線W2に抵抗が低いタングステンを用いているので、配線の低抵抗化が実現できる。
【0092】
そして、ビアプラグVPとして、TiN層のバリアメタルBMを用いているので、高温処理を行っても、ビアプラグVPの金属層73nv3、74nv3、73pv3及び74pv3と、シリサイドの第1配線W1との間でコンタクトが不良になることは実質的に生じない。
【0093】
このように、回路部CUは、第1配線W1の上に設けられ、金属からなる第2配線W2と、第1配線W1と第2配線W2との間に設けられ、第2配線W2よりもシリコンに対しての反応性が低い材料からなる導電部と、をさらに有することができる。この導電部は、不揮発性半導体記憶装置110aの場合は、ビアプラグVP(プラグ73nv1、74nv1、73pv1及び74pv1)である。そして、この導電部は、不揮発性半導体記憶装置110bの場合は、バリアメタルBM(金属層73nv3、74nv3、73pv3及び74pv3)である。
【0094】
図8は、本発明の第1の実施形態に係る別の不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
すなわち、同図は、マトリクスメモリセル部MU1の構成を例示している。
図8に表したように、不揮発性半導体記憶装置111においては、貫通ホールTHの内側に、第3絶縁膜42が設けられ、その内側に半導体ピラーSPが設けられている。そして、電荷蓄積層43a及び43b、並びに、第2絶縁膜44a及び44bは、導電膜WLに対して平行に設けられている。そして、電荷蓄積層43aと電極膜WLとの間に第2絶縁膜44aが設けられ、電荷蓄積層43bと電極膜WLとの間に第2絶縁膜44aが設けられている。
【0095】
この場合も、半導体ピラーSPと各電極膜WLとが交差する部分に対応してメモリセルMCが形成される。このメモリセルMCにおいて、各電極膜WLの上下に設けられる電荷蓄積層43a及び43bが記憶部となる。そして、第2絶縁膜44a及び44bがブロック絶縁膜として機能し、第3絶縁膜42がトンネル絶縁膜として機能する。
【0096】
このような構成のメモリ部MUの場合も、その下に上述の回路部CUを設けることで、回路部の上部にメモリセル部を形成し、回路部が高温にさらされても、回路部の配線層やコンタクトが劣化しない。
【0097】
なお、不揮発性半導体記憶装置111においては、電極膜WLの上下の両方に電荷蓄積層43a及び43bが設けられているが、電極膜WLの上及び下のいずれか一方のみに電荷蓄積層43aまたは43bを設けても良い。
【0098】
上記の不揮発性半導体記憶装置110、110a、110b、111のように、U字構造のメモリストリングを用いる場合には、メモリセルMCに接続されるソース線SL、ビット線BL及びワード線WL等への配線は、メモリセルMCの上側に設けることができるので、メモリセルMCの下側、すなわち、メモリアレイ領域MRの基板上を活用することにより、チップ面積を縮小し易くなる。すなわち、メモリアレイ領域MRに周辺回路の少なくとも一部である回路部CUを配置することで、チップ面積をさらに縮小でき、コストダウンがより容易になる。そして、この構成において、上記の回路部CUが特に有効に適用される。
【0099】
図9は、本発明の第1の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図10は、本発明の第1の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
なお、図10においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
【0100】
図9及び図10に表したように、本実施形態に係る不揮発性半導体記憶装置120においては、半導体ピラーSPはU字形状に接続されておらず、それぞれの半導体ピラーSPが独立している。そして、積層構造体MLの上に上部選択ゲート電極USGが設けられ、積層構造体MLの下に下部選択ゲート電極LSGが設けられている。
【0101】
上部選択ゲート電極USGと半導体ピラーSPとの間には、例えば酸化シリコンからなる上部選択ゲート絶縁膜USGIが設けられ、下部選択ゲート電極LSGと半導体ピラーSPとの間には、例えば酸化シリコンからなる下部選択ゲート絶縁膜LSGIが設けられる。
【0102】
そして、下部選択ゲート電極LSGの下側に、ソース線SLが設けられている。ソース線SLの下に層間絶縁膜13aが設けられ、ソース線SLと下部選択ゲート電極LSGとの間に層間絶縁膜13bが設けられている。
【0103】
下部選択ゲート電極LSGの下方において半導体ピラーSPはソース線SLに接続され、上部選択ゲート電極USGの上方において半導体ピラーSPはビット線BLに接続されている。そして、上部選択ゲート電極USGと下部選択ゲート電極LSGとの間の積層構造体MLにおいてメモリセルMCが形成され、半導体ピラーSPが、直線状の1つのNANDストリングとして機能する。
【0104】
上部選択ゲート電極USG及び下部選択ゲート電極LSGは、それぞれ層間絶縁膜17及び層間絶縁膜13cによってY軸方向に分断されており、すなわち、上部選択ゲート電極USG及び下部選択ゲート電極LSGは、X軸方向に沿って延在する帯状の形状を有している。
【0105】
一方、半導体ピラーSPの上部に接続されるビット線BL、及び、半導体ピラーSPの下部に接続されるソース線SLは、Y軸方向に延在する帯状の形状を有している。
そして、この場合は、電極膜WLは、XY平面に平行な板状の導電膜である。
【0106】
このような構成のメモリ部MUの場合も、その下に上述の回路部CUを設けることで、回路部の上部にメモリセル部を形成し、回路部が高温にさらされても、回路部の配線層やコンタクトが劣化しない。
【0107】
(第2の実施の形態)
図11は、本発明の第2の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
図12は、本発明の第2の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
図13は、図12に続く工程順模式的断面図である。
【0108】
図11に表したように、本実施形態に係る不揮発性半導体記憶装置の製造方法においては、まず、半導体基板11の主面11aの上に、第1導電型(例えばn型)の第1ソース領域53n及び第1ドレイン領域54nを有する第1トランジスタ51nと、第2導電型(例えばp型)の第2ソース領域53p及び第2ドレイン領域54pを有する第2トランジスタ51pと、を形成する(ステップS110)。
【0109】
そして、第1コンタクトプラグC1及び第2コンタクトプラグC2、並びに、配線層(第1配線W1)を形成する(ステップS120)。
【0110】
すなわち、第1トランジスタ51nの第1ソース領域53n及び第1ドレイン領域54nの少なくともいずれかに接続され、第1導電型のポリシリコンからなり、Z軸方向に延在する第1コンタクトプラグC1と、第2トランジスタ51pの第2ソース領域53p及び第2ドレイン領域54pの少なくともいずれかと接続され、第2導電型のポリシリコンからなり、Z軸方向に延在する第2コンタクトプラグC2と、を形成する。
【0111】
具体的には、図12(a)に表したように、第1トランジスタ51n及び第2トランジスタ51pを形成した後、それらの上に層間絶縁膜12aを形成する。そして、第1トランジスタ51nにおいては、層間絶縁膜12a及び絶縁膜57n2に、第1ソース領域53n、第1ドレイン領域54n及び第1ゲート電極56nに繋がるホールを形成する。同様に、第2トランジスタ51pにおいては、層間絶縁膜12a及び絶縁膜57p2に、第2ソース領域53p、第2ドレイン領域54p及び第2ゲート電極56pに繋がるホールを形成する。そして、これらのホールにポリシリコンを埋め込む。その後、例えば、第2トランジスタ51p部分を遮蔽した状態で、第1トランジスタ51nにおけるホールのポリシリコンにn型の不純物を注入し、さらに、第1トランジスタ51n部分を遮蔽した状態で、第2トランジスタ51pにおけるホールのポリシリコンにp型の不純物を注入する。なお、この具体例では、第2トランジスタ51pの第1ゲート電極56nに繋がるホールのポリシリコンには、p型の不純物が注入されている。
【0112】
この後、熱処理を行い、不純物を活性化させて第1及び第2コンタクトプラグC1及びC2を形成する。
【0113】
なお、上記において、第1及び第2コンタクトプラグC1及びC2の形成方法は任意であり、不純物を注入する方法の他、例えばn型またはp型の不純物を含有するポリシリコンを、別々に選択的に成膜する方法を採用しても良く、また、各種の拡散法を採用しても良い。
【0114】
そして、図12(b)に表したように、その上に、層間絶縁膜12bを形成し、層間絶縁膜12bの所定の部分に第1配線W1となる溝を形成し、その溝にシリサイドを埋め込んで第1配線W1(配線層)を形成する。すなわち、第1コンタクトプラグC1及び第2コンタクトプラグC2のいずれかと接続され、シリサイドを含む第1配線W1を形成する。
上記の第1及び第2コンタクトプラグC1及びC2の形成、並びに、配線層の形成は、技術的に可能な限り、その一部またはその全部を同時に実施することができ、また、その一部または全部の順序を入れ換えても良い。
【0115】
その後、図13に表したように、第1配線W1の上に層間絶縁膜12cを形成し、所定の形状のホールと溝を形成して、ビアプラグVP及び第2配線W2を形成する。
【0116】
そして、その上に層間絶縁膜12eを形成して、図5に例示した回路部CUが形成できる。なお、既に図5に関して説明したように、ビアプラグVP及び第2配線W2にはシリサイドを用いることができる。
【0117】
また、図6に関して説明したように、第2配線W2に金属を用いた場合には、ビアプラグVPには、第2配線W2よりもシリコンに対しての反応性が低い材料を用いることができる。また、図7に関して説明したように、ビアプラグVPには、バリアメタルBMと金属の積層膜を用いることができる。
【0118】
これにより、半導体基板11の上に回路部CUが形成できる。
【0119】
そして、回路部CUの上に、メモリ部MUを形成する(ステップS130)。このメモリ部MUは、配線層(第1配線W1)の上方に設けられる(この具体例では、第1配線W1の上の第2配線W2の上方に設けられる)。メモリ部MUは、Z軸方向に交互に積層された複数の電極膜WLと複数の絶縁膜14とを有する積層構造体MLと、積層構造体MLをZ軸方向に貫通する半導体ピラーSPと、電極膜WLと半導体ピラーSPとの交差部に対応して設けられた記憶部(電荷蓄積層43)と、を有する。
【0120】
これにより、回路部CUの上部にメモリ部MUを形成し、回路部CUが例えば1000℃以上の高温にさらされても回路部CUの配線層(第1配線W1)やコンタクト(第1及び第2コンタクトプラグC1及びC2とトランジスタとの接続)の劣化を抑制できる。
【0121】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【0122】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置を構成する半導体基板、電極膜、絶縁膜、絶縁層、積層構造体、電荷蓄積層、半導体ピラー、ワード線、ビット線、ソース線等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【0123】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【0124】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【0125】
11…半導体基板、 11a…主面、 12a、12b、12c、12d、12e…層間絶縁膜、 14…絶縁膜(第1絶縁膜)、 13、13a、13b、13c、15、16、17、18、19、23…層間絶縁膜、 20…バリア層、 21…金属層、 22…ビア、 31、33…ビアプラグ、 32…ワード配線、 34…バックゲート配線、 42 第3絶縁膜、 43、43a、43b…電荷蓄積層、 44、44a、44b 第2絶縁膜、 45…第4絶縁膜、 51n…第1トランジスタ、 51p…第2トランジスタ、 52n…第1チャネル領域、 52p…第2チャネル領域、 53n…第1ソース領域、 53p…第2ソース領域、 54n…第1ドレイン領域、 54p…第2ドレイン領域、 55n…第1ゲート絶縁膜、 55p…第2ゲート絶縁膜、 56n…第1ゲート電極、 56p…第2ゲート電極、 57n1、57n2、57p1、57p2…絶縁膜、 63n、63p、64n、64p…コンタクトプラグ、 66n…第1ゲートコンタクトプラグ、 66p…第2ゲートコンタクトプラグ、 73n、73p、74n、74p…配線、 73nv、73pv、74nv、74pv、73nv1、73pv1、74nv1、74pv1、73nv2、73pv2、74nv2、74pv2…プラグ、 73nv3、73pv3、74nv3、74pv3…金属層、 73nv4、73pv4、74nv4、74pv4…TiN層、 76n、76p…配線、 83n、83n3、83p、83p3、84n、84n3、84p、84p3…配線、 83n4、83p4、84n4、84p4…Ti−TiN層、 110、110a、110b、111、120…不揮発性半導体記憶装置、 BG…バックゲート、 BL…ビット線、 B2…導電層、 BM…バリアメタル、 C1…第1コンタクトプラグ、 C2…第2コンタクトプラグ、 CP…接続部、 CP1、CP2…第1及び第2接続部、 CU…回路部、 IL…絶縁層、 LSG…下部選択ゲート電極、 LSGI…下部選択ゲート絶縁膜、 MC…メモリセル、 ML…積層構造体、 MR…メモリアレイ領域、 MU…メモリ部、 MU1…マトリクスメモリセル部、 MU2…配線接続部、 PR…周辺領域、 PR1…周辺領域回路、 SG…選択ゲート電極、 SG1〜SG4 第1〜第4選択ゲート電極、 SGI…選択ゲート絶縁膜、 SL…ソース線、 SP…半導体ピラー、 SP1〜SP4…第1〜第4半導体ピラー、 TH 貫通ホール、 USG…上部選択ゲート電極、 USGI…上部選択ゲート絶縁膜、 VP…ビアプラグ、 W1…第1配線、 W2…第2配線、 WL、WLA、WLB 電極膜、 WR1、WR2 第1及び第2領域
【技術分野】
【0001】
本発明は、電気的に書き換えが可能な不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【0002】
様々なアプリケーションに利用されている不揮発性半導体記憶装置、特にフラッシュメモリには、さらなる大容量化が要求され、微細化が加速的に進み、微細化の限界に近づきつつある。現在のようにメモリセル及び回路素子等を平面上に配置した構造では、大容量化のためには微細化に頼らざるを得ないが、微細化の限界に直面している。
【0003】
これを解決する手段として、従来の平面上に配置されていたメモリセル(メモリストリング)やセレクトゲート等を基板垂直方向に配置した三次元構造のフラッシュメモリが提案されている(例えば、特許文献1参照)。
【0004】
この三次元構造のフラッシュメモリは、従来の構造を基板に対して垂直方向に90度回転した構造を有している。この技術においては、シリコン基板上にワード線となる電極膜と絶縁膜とを交互に積層させて積層体を形成し、この積層体に貫通ホールを一括して形成する。そして、例えば、貫通ホールの側面上に電荷蓄積層を形成し、貫通ホールの内部にポリシリコンを埋め込むことにより、シリコンピラーを形成する。これにより、各電極膜とシリコンピラーとの交差部分にメモリセルが形成される。そして、この積層体の上部にセレクトゲート電極が設けられ、セレクトゲート電極をシリコンピラーが貫通することによって、セレクトゲートトランジスタが形成される。 三次元構造のフラッシュメモリは、微細化による大容量化に加えて、メモリセルを垂直方向に積層していくことで大容量化を達成することができる。
【0005】
このような三次元構造のフラッシュメモリにおいて、チップ面積をさらに縮小する場合、基板の上に周辺回路を形成し、この後、この上にメモリセルを形成することが考えられる。メモリセルの形成の際には、例えば1000℃以上の高温処理が行われる場合があり、周辺回路はこの温度に耐えることが必要である。特に、周辺回路に含まれるトランジスタと配線層とのコンタクトは、高温で劣化し易い。このため、メモリセルの下部に形成しても特性が劣化しない配線層やコンタクトの開発が必要とされる。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2007−266143号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明は、回路部の上部にメモリ部を形成し、回路部が高温にさらされても回路部の配線層やコンタクトが劣化しない不揮発性半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【0008】
本発明の一態様によれば、半導体基板と、メモリ部と、前記半導体基板と前記メモリ部との間に設けられた回路部と、を備え、前記メモリ部は、前記基板の主面に対して垂直な第1方向に交互に積層された複数の電極膜と複数の絶縁膜とを有する積層構造体と、前記積層構造体を前記第1方向に貫通する第1半導体ピラーと、前記電極膜と前記第1半導体ピラーとの交差部に対応して設けられた第1記憶部と、を有し、前記回路部は、第1導電型の第1ソース領域及び第1ドレイン領域を有する第1トランジスタと、第2導電型の第2ソース領域及び第2ドレイン領域を有する第2トランジスタと、前記第1トランジスタ及び前記第2トランジスタの前記半導体基板とは反対の側に設けられ、シリサイドを含む第1配線と、前記第1ソース領域及び第1ドレイン領域の少なくともいずれかと前記第1配線とを電気的に接続し、第1導電型のポリシリコンからなる第1コンタクトプラグと、前記第2ソース領域及び第2ドレイン領域の少なくともいずれかと前記第1配線とを電気的に接続し、第2導電型のポリシリコンからなる第2コンタクトプラグと、を有することを特徴とする不揮発性半導体記憶装置が提供される。
【0009】
また、本発明の他の一態様によれば、半導体基板の主面の上に、第1導電型の第1ソース領域及び第1ドレイン領域を有する第1トランジスタと、第2導電型の第2ソース領域及び第2ドレイン領域を有する第2トランジスタと、を形成し、前記第1ソース領域及び第1ドレイン領域の少なくともいずれかに接続され、第1導電型のポリシリコンからなり、前記主面に対して垂直な第1方向に延在する第1コンタクトプラグと、前記第2ソース領域及び第2ドレイン領域の少なくともいずれかと接続され、第2導電型のポリシリコンからなり、前記第1方向に延在する第2コンタクトプラグと、を形成し、前記第1コンタクトプラグ及び前記第2コンタクトプラグのいずれかと接続され、シリサイドを含む配線層を形成し、前記配線層の上方において、前記第1方向に交互に積層された複数の電極膜と複数の絶縁膜とを有する積層構造体と、前記積層構造体を前記第1方向に貫通する第1半導体ピラーと、前記電極膜と前記第1半導体ピラーとの交差部に対応して設けられた第1記憶部と、を有するメモリ部を形成することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【0010】
本発明によれば、回路部の上部にメモリ部を形成し、回路部が高温にさらされても回路部の配線層やコンタクトが劣化しない不揮発性半導体記憶装置及びその製造方法が提供される。
【図面の簡単な説明】
【0011】
【図1】本発明の第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図2】本発明の第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図3】本発明の第1の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
【図4】本発明の第1の実施形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。
【図5】本発明の第1の実施形態に係る不揮発性半導体記憶装置の回路部の構成を例示する模式的断面図である。
【図6】本発明の第1の実施形態に係る別の不揮発性半導体記憶装置の回路部の構成を例示する模式的断面図である。
【図7】本発明の第1の実施形態に係る別の不揮発性半導体記憶装置の回路部の構成を例示する模式的断面図である。
【図8】本発明の第1の実施形態に係る別の不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
【図9】本発明の第1の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図10】本発明の第1の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図11】本発明の第2の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
【図12】本発明の第2の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図13】図12に続く工程順模式的断面図である。
【発明を実施するための形態】
【0012】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0013】
(第1の実施の形態)
図1は、本発明の第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図2は、本発明の第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
なお、図2においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
【0014】
本発明の第1の実施形態に係る不揮発性半導体記憶装置110は、3次元積層型のフラッシュメモリである。
図1に表したように、不揮発性半導体記憶装置110においては、例えば単結晶シリコンからなる半導体基板11が設けられる。
【0015】
本具体例においては、半導体基板11においては、メモリセルが形成されるメモリアレイ領域MRと、メモリアレイ領域MRの例えば周辺に設けられた周辺領域PRとが設定されている。周辺領域PRにおいては、半導体基板11の上には、各種の周辺領域回路PR1が設けられる。ただし、本発明はこれに限らず、半導体基板11にはメモリアレイ領域MRのみが設けられ、周辺領域PRは省略されても良い。
【0016】
メモリアレイ領域MRにおいては、半導体基板11の上に回路部CUが設けられ、回路部CUの上にメモリ部MUが設けられる。すなわち、メモリ部MUの下部において、半導体基板11の上に回路部CUが設けられている。回路部CUとメモリ部MUとの間には、例えば酸化シリコンからなる層間絶縁膜13が設けられている。
【0017】
メモリ部MUは、3次元マトリクス状に配列したメモリセルトランジスタを有するマトリクスメモリセル部MU1と、マトリクスメモリセル部MU1の配線を接続する配線接続部MU2と、を有する。
【0018】
図2は、マトリクスメモリセル部MU1の構成を例示している。
すなわち、図1においては、マトリクスメモリセル部MU1として、図2のA−A’断面の一部と、図2のB−B’線断面の一部が例示されている。
【0019】
図1及び図2に表したように、マトリクスメモリセル部MU1においては、半導体基板11の主面11a上に、積層構造体MLが設けられている。積層構造体MLは、主面11aに対して垂直な方向に交互に積層された複数の電極膜WLと複数の第1絶縁膜14(絶縁膜)とを有する。
【0020】
ここで、本願明細書において、説明の便宜上、XYZ直交座標系を導入する。この座標系においては、半導体基板11の主面11aに対して垂直な方向をZ軸方向(第1方向)とする。そして、主面11aに対して平行な平面内の1つの方向をY軸方向(第2方向)とする。そして、Z軸とX軸とに垂直な方向をX軸方向(第3方向)とする。
【0021】
積層構造体MLにおける電極膜WL及び第1絶縁膜14の積層方向は、Z軸方向である。すなわち、電極膜WL及び第1絶縁膜14は、主面11a対して平行に設けられる。
【0022】
そして、この積層構造体MLをZ軸方向に貫通する半導体ピラーSP(第1半導体ピラーSP1)が設けられる。この半導体ピラーSPは、積層構造体MLをZ方向に貫通する貫通ホールTHの中に半導体を埋め込むことによって形成される。
【0023】
そして、積層構造体MLの電極膜WLと、半導体ピラーSPと、の交差部に対応してメモリセルMCが設けられる。
【0024】
本具体例では、半導体ピラーSPの側面と電極膜WLとの間に、後述する絶縁層を介して電荷蓄積層43が設けられ、この電荷蓄積層43がメモリセルMCにおける記憶部となる。
【0025】
図3は、本発明の第1の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
すなわち、同図は、マトリクスメモリセル部MU1の構成を例示している。
図3に表したように、不揮発性半導体記憶装置110においては、貫通ホールTHの内側に、第2絶縁膜44、電荷蓄積層43及び第3絶縁膜42が設けられ、その内側に半導体ピラーSPが設けられている。
【0026】
電極膜WLには、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコンまたはポリシリコンを用いることができ、また、金属及び合金なども用いることができる。電極膜WLには所定の電気信号が印加され、電極膜WLは、不揮発性半導体記憶装置110のワード線として機能する。
【0027】
第1絶縁膜14、第2絶縁膜44及び第3絶縁膜42には、例えばシリコン酸化物が用いられる。
第1絶縁膜14は、電極膜WLどうしを絶縁する層間絶縁膜として機能する。
【0028】
半導体ピラーSPと各電極膜WLとが交差する部分に対応してメモリセルMCが形成される。このメモリセルMCにおいて、電荷蓄積層43が記憶部となり、第2絶縁膜44はブロック絶縁膜として機能し、第3絶縁膜42はトンネル絶縁膜として機能する。
【0029】
電荷蓄積層43には、例えばシリコン窒化膜を用いることができ、半導体ピラーSPと電極膜WLとの間に印加される電界によって、電荷を蓄積または放出し、記憶部として機能する。電荷蓄積層43は単層膜でも良く、また積層膜であっても良い。
また、第2絶縁膜44及び第3絶縁膜43も単層膜でも良く、また積層膜であっても良い。
【0030】
このように、不揮発性半導体記憶装置110においては、電極膜WLと半導体ピラーSPとが交差する部分において、電荷蓄積層43を有するセルトランジスタ形成され、セルトランジスタが3次元マトリクス状に配列し、この電荷蓄積層43に電荷を蓄積させることにより、各セルトランジスタがデータを記憶するメモリセルMCとして機能する。
【0031】
本具体例では、記憶部となる電荷蓄積層43は、貫通ホールTHの内部に連続して設けられている。ただし、本発明はこれに限らず、例えば、電荷蓄積層43は、貫通ホールTHの内部に不連続に設けられても良く、さらに、電荷蓄積層43は、電極膜WLに対して平行に絶縁膜を介して設けられても良い。このように、電荷蓄積層43(記憶部)は、電極膜WLと半導体ピラーSPとの交差部に対応して設けられれば良い。
【0032】
このように、メモリ部MUは、主面11aに対して垂直なZ軸方向に交互に積層された複数の電極膜WLと複数の第1絶縁膜14とを有する積層構造体MLと、積層構造体MLをZ軸方向に貫通する半導体ピラーSPと、電極膜WLと半導体ピラーSPとの交差部に対応して設けられた電荷蓄積層43(記憶部)と、を有する。
【0033】
なお、図1及び図2においては、電極膜WLが4枚描かれており、すなわち、積層構造体MLは、電極膜WLを4層有している場合が例示されているが、積層構造体MLにおいて、設けられる電極膜WLの数は任意である。
【0034】
なお、図3に例示したように、Y軸方向に隣接する半導体ピラーSPどうしの間の電極膜WLは、絶縁層ILによって分断され、電極膜WLは、第1領域WR1及び第2領域WR2に分かれている。
【0035】
図2に表したように、積層構造体MLの上には、選択ゲート電極SGが設けられる。選択ゲート電極SGには、任意の導電材料を用いることができ、例えばポリシリコンを用いることができる。選択ゲート電極SGは、導電膜が一定の方向に沿って分断されて形成されたものであり、本具体例では選択ゲート電極SGは、Y軸方向に分断されている。すなわち、選択ゲート電極SGは、X軸方向に沿って延在する帯状の形状を有している。
【0036】
なお、図1に表したように、積層構造体MLの最上部(半導体基板11から最も遠い側)には、層間絶縁膜15が設けられている。そして、積層構造体MLの上に層間絶縁膜16が設けられ、その上に選択ゲート電極SGが設けられ、選択ゲート電極SGどうしの間には層間絶縁膜17が設けられている。そして、選択ゲート電極SGに貫通ホールが設けられ、その内側面に選択ゲートトランジスタの選択ゲート絶縁膜SGIが設けられ、その内側に半導体が埋め込まれている。この半導体は、半導体ピラーSPと繋がっている。
【0037】
そして、層間絶縁膜17の上に層間絶縁膜18が設けられ、その上に、ソース線SLとビア22が設けられている。ソース線SLの周りには層間絶縁膜19が設けられている。ビア22は、バリア層20と金属層21との積層膜を有する。バリア層20には例えばTi−TiNが用いられ、金属層21には、例えばタングステンが用いられる。なお、ソース線SLも同様に、例えば、Ti−TiN等のバリア層と、タングステン等の金属層と、の積層膜を有することができる。
【0038】
そして、ソース線SLの上に層間絶縁膜が設けられ、その上にビット線BLが設けられている。ビット線BLは、Y軸に沿った帯状の形状を有している。ビット線には、例えばCuを用いることができる。なお、層間絶縁膜15、16、17、18、19及び23、並びに、選択ゲート絶縁膜SGIには、例えば酸化シリコンを用いることができる。
【0039】
電極膜WLは、XY平面に対して平行な導電膜であり、例えば、消去ブロック単位で分断される。
【0040】
そして、積層構造体ML及び選択ゲート電極SGには、積層方向(Z軸方向)に延びる複数の貫通ホールTHが形成され、その内部の側面に絶縁膜が設けられ、その内側の空間に半導体材料が埋め込まれて半導体ピラーSPとなる。すなわち、積層構造体MLに設けられる半導体ピラーSPは、積層構造体MLの上部の選択ゲート電極SGもさらに貫通している。
【0041】
そして、本具体例においては、2本ずつの半導体ピラーSPは、半導体基板11の側で接続されている。
すなわち、不揮発性半導体記憶装置110は、第1半導体ピラーSP1と第2半導体ピラーSP2とを半導体基板11の側で電気的に接続する第1接続部CP1をさらに備える。すなわち、第1及び第2半導体ピラーSP1及びSP2は、第1接続部CP1によって接続され、U字形状の1つのNANDストリングとして機能する。そして、この第1接続部CP1は、バックゲートBGに対向している。
【0042】
ただし、本発明は、これに限らず、後述するように、それぞれの半導体ピラーSPが独立しており、半導体基板11の側で接続部CPによって接続されなくても良い。この場合には、積層構造体MLの上部及び下部に各半導体ピラーSPを選択するための選択ゲート電極がそれぞれ設けられる。以下では、2本の半導体ピラーSPが第1接続部CP1によって接続される場合として説明する。
【0043】
なお、ここで、不揮発性半導体記憶装置110において半導体ピラーは複数設けられており、半導体ピラーの全体または任意の半導体ピラーを指す場合には、「半導体ピラーSP」と言い、特定の半導体ピラーどうしの関係を説明する際などにおいて、特定の半導体ピラーを指す場合に、「第n半導体ピラーSPn」(nは1以上の任意の整数)と言うことにする。他の構成要素も同様に、例えば、接続部の全体または任意の接続部を指す場合には、「接続部CP」と言い、特定の接続部を指す場合に「第n接続部CPn」(nは1以上の任意の整数)と言う。
【0044】
図2に表したように、第1接続部CP1によって接続された第1及び第2半導体ピラーSP1及びSP2がペアとなって1つのU字形状のNANDストリングとなり、第2接続部CP2によって接続された第3及び第4半導体ピラーSP3及びSP4がペアとなって別のU字形状のNANDストリングとなる。
【0045】
図4は、本発明の第1の実施形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。
図4に表したように、電極膜WLにおいては、0以上の整数であるmにおいて、上記のnが(4m+1)及び(4m+4)である半導体ピラーSP(4m+1)及びSP(4m+4)に対応する電極膜が共通に接続され電極膜WLAとなり、nが(4m+2)及び(4m+3)である半導体ピラーSP(4m+2)及び(4m+3)に対応する電極膜が共通に接続され電極膜WLBとなる。すなわち、電極膜WLは、X軸方向に対向して櫛歯状に互いに組み合わされた電極膜WLA及び電極膜WLBの形状を有している。
そして、図1に例示した配線接続部MU2のように、X軸方向における一方の端において、電極膜WLBは、ビアプラグ31によってワード配線32に接続され、例えば半導体基板11に設けられる駆動回路と電気的に接続される。そして、同様に、X軸方向における他方の端において、電極膜WLAは、ビアプラグによってワード配線に接続され、駆動回路と電気的に接続される。すなわち、Z軸方向に積層された各電極膜WL(電極膜WLA及び電極膜WLB)のX軸方向における長さが階段状に変化させられ、X軸方向の一方の端では電極膜WLAによって駆動回路との電気的接続が行われ、X軸方向の他方の端では、電極膜WLBによって駆動回路との電気的接続が行われる。
【0046】
これにより、半導体基板11からの距離が同じ電極膜WLにおいて、ペアとなる第1半導体ピラーSP1及び第2半導体ピラーSP2とで異なる電位が設定できる。そして、半導体基板11からの距離が同じ電極膜WLにおいて、第3半導体ピラーSP3及び第4半導体ピラーSP4とで、異なる電位を設定できる。これにより、第1半導体ピラーSP1と第2半導体ピラーSP2とに対応する同層のメモリセルは互いに独立して動作でき、そして、第3半導体ピラーSP3と第4半導体ピラーSP4とに対応する同層のメモリセルは互いに独立して動作できる。
【0047】
なお、電極膜WLAと電極膜WLBとの組み合を1つの消去ブロックとすることができ、消去ブロックごとに、電極膜WLA及び電極膜WLBと、別の電極膜WLA及び電極膜WLBと、が分断される。
なお、各消去ブロックに含まれる半導体ピラーのX軸方向及びY軸方向における数は任意である。
【0048】
また、バックゲートBGは、ビアプラグ33によってバックゲート配線34に接続される。
なお、ビアプラグ31及び33、ワード配線32並びにバックゲート配線34には、例えば、Ti−TiN等のバリア層と、タングステン等の金属層と、の積層膜を用いることができる。
【0049】
図2に表したように、第1半導体ピラーSP1の半導体基板11とは反対の端は、ビット線BLに接続され、第2半導体ピラーSP2の半導体基板11とは反対の端は、ソース線SLに接続されている。一方、第3半導体ピラーSP3の半導体基板11とは反対の端は、ソース線SLに接続され、第4半導体ピラーSP4の半導体基板11とは反対の端は、ビット線BLに接続されている。そして、第1〜第4半導体ピラーSP1〜SP4には、第1〜第4選択ゲート電極SG1〜SG4が設けられている。これにより、任意の半導体ピラーSPの任意のメモリセルMCに所望のデータを書き込み、また読み出すことができる。
【0050】
すなわち、メモリ部MUは、第2半導体ピラーSP2と、第2記憶部(電荷蓄積層43)と、第1接続部CP1と、ビット線BLと、ソース線SLと、をさらに有する。
第2半導体ピラーSP2は、Y軸方向において第1半導体ピラーSP1と隣接し、積層構造体MLをZ軸方向に貫通する。第2記憶部は、電極膜WLと第2半導体ピラーSP2との交差部に対応して設けられる。第1接続部CP1は、第1半導体ピラーSP1と第2半導体ピラーSP2とを半導体基板11の側で電気的に接続する。ビット線BLは、第1半導体ピラーSP1の半導体基板11とは反対の側の第1端部と接続され、Y軸方向に延在する。ソース線SLは、第2半導体ピラーSP2の半導体基板11とは反対の側の第2端部と接続され、X軸方向に延在する。
【0051】
そして、メモリ部MUは、第3半導体ピラーSP3と、第3記憶部(電荷蓄積層43)と、第4半導体ピラーSP4と、第4記憶部(電荷蓄積層43)と、第2接続部CP2と、をさらに有する。
第3半導体ピラーSP3は、Y軸方向において、第2半導体ピラーSP2の第1半導体ピラーSP1とは反対の側で第2半導体ピラーSP2と隣接し、積層構造体MLをZ軸方向に貫通する。第3記憶部は、電極膜WLと第3半導体ピラーSP3との交差部に対応して設けられる。第4半導体ピラーSP4は、Y軸方向において、第3半導体ピラーSP3の第2半導体ピラーSP2とは反対の側で第3半導体ピラーSP3と隣接し、積層構造体MLをZ軸方向に貫通する。第4記憶部は、電極膜WLと第4半導体ピラーSP4との交差部に対応して設けられる。第2接続部CP2は、第3半導体ピラーSP3と第4半導体ピラーSP4とを半導体基板11の側で電気的に接続する。
【0052】
そして、ビット線BLは、第4半導体ピラーSP4の半導体基板11とは反対の側の第4端部と接続される。そして、ソース線SLは、第3半導体ピラーSP3の半導体基板11とは反対の側の第3端部と接続される。
【0053】
このように、不揮発性半導体記憶装置110においては、メモリセルMCに対する各種の配線は、積層構造体MLの上方に設けられており、半導体基板11の側には、これらの配線が設けられていない。このため、図1に例示したように、半導体基板11の上の、積層構造体MLの下に、回路部CUを設けることでチップ面積をさらに縮小できる。
【0054】
図5は、本発明の第1の実施形態に係る不揮発性半導体記憶装置の回路部の構成を例示する模式的断面図である。
図5に表したように、回路部CUは、第1導電型の第1トランジスタ51nと、第2導電型の第2トランジスタ51pと、を有する。第1導電型と第2導電型とは、互いに入れ換えることができる。以下では、第1導電型がn型であり、第2導電型がp型である場合として説明する。
【0055】
すなわち、第1トランジスタ51nは、n型のFET(Field Effect Transistor)であり、第2トランジスタ51pが、p型のFETである。
【0056】
第1トランジスタ51nは、n型の例えば拡散層からなる第1ソース領域53nと、n型の例えば拡散層からなる第1ドレイン領域54nと、を有する。
【0057】
さらに、第1トランジスタ51nは、第1ソース領域53nと第1ドレイン領域54nとの間の第1チャネル領域52nと、第1チャネル領域52nの上に設けられた第1ゲート絶縁膜55nと、第1ゲート絶縁膜55nの上に設けられた第1ゲート電極56nと、を有する。さらに、第1ゲート電極56nの側面及び上面には、例えば酸化シリコンからなる絶縁膜57n1と、その上に設けられ、例えば窒化シリコンからなる絶縁膜57n2と、が設けられている。
【0058】
なお、第1ソース領域53n、第1ドレイン領域54n及び第1ゲート電極56nの上の一部において、絶縁膜57n2及び層間絶縁膜12aには開口部が設けられ、後述するコンタクトプラグが接続される。
【0059】
一方、第2トランジスタ51pは、p型の例えば拡散層からなる第2ソース領域53pと、p型の例えば拡散層からなる第2ドレイン領域54pと、を有する。
【0060】
さらに、第2トランジスタ51pは、第2ソース領域53pと第2ドレイン領域54pとの間の第2チャネル領域52pと、第2チャネル領域52pの上に設けられた第2ゲート絶縁膜55pと、第2ゲート絶縁膜55pの上に設けられた第2ゲート電極56pと、を有する。さらに、第2ゲート電極56pの側面及び上面には、例えば酸化シリコンからなる絶縁膜57p1と、その上に設けられ、例えば窒化シリコンからなる絶縁膜57p2と、が設けられている。
【0061】
なお、第2ソース領域53p、第2ドレイン領域54p及び第2ゲート電極56pの上の一部において、絶縁膜57p2及び層間絶縁膜12aには開口部が設けられ、後述するコンタクトプラグが接続される。
【0062】
なお、第1トランジスタ51nと第2トランジスタ51pとは、例えばSTI(Shallow Trench Insulator)11sによって分断されている。また、第1トランジスタ51nと第2トランジスタ51pの上、及び、半導体基板11の上には、例えば酸化シリコンからなる層間絶縁膜12aが設けられる。
【0063】
第1トランジスタ51nの上方には、配線73n、配線74n及び配線76nが設けられている。一方、第2トランジスタ51pの上方には、配線73p、配線74p及び配線76pが設けられている。配線73n、配線74n、配線76n、配線73p、配線74p及び配線76pは、第1トランジスタ51n及び第2トランジスタ51pの上方であって、第1トランジスタ51n及び第2トランジスタ51pに対して最も近い第1配線W1となる。なお、配線73n、配線74n、配線76n、配線73p、配線74p及び配線76pどうしの間には、例えば酸化シリコンからなる層間絶縁膜12bが設けられている。
【0064】
第1配線W1は、例えば、Z軸方向に対して垂直な方向に延在する。ただし、第1配線W1の延在方向は任意である。第1配線W1の延在する長さ及び幅は任意である。第1配線W1において幅に対する長さの比は任意であり、第1配線W1は、必ずしも帯状の形状を有していなくても良い。
【0065】
第1配線W1は、シリサイドを含む。シリサイドは、WSi2及びTiSi2を含む。本具体例では、配線73n、配線74n、配線76n、配線73p、配線74p及び配線76p配線73nには、WSi2が用いられている。
【0066】
そして、配線73nと第1ソース領域53nとを接続するコンタクトプラグ63n(第1コンタクトプラグC1)と、配線74nと第1ドレイン領域54nとを接続するコンタクトプラグ64n(第1コンタクトプラグC1)と、が、設けられている。コンタクトプラグ63n及びコンタクトプラグ64nは、n型のポリシリコンからなる。
【0067】
一方、配線73pと第2ソース領域53pとを接続するコンタクトプラグ63p(第2コンタクトプラグC2)と、配線74pと第2ドレイン領域54pとを接続するコンタクトプラグ64p(第2コンタクトプラグC2)と、が、設けられている。コンタクトプラグ63p及びコンタクトプラグ64pは、p型のポリシリコンからなる。
【0068】
このように、半導体基板11とメモリ部MUとの間に設けられた回路部CUは、n型の第1ソース領域53n及び第1ドレイン領域54nを有する第1トランジスタ51nと、p型の第2ソース領域53p及び第2ドレイン領域54pを有する第2トランジスタ51pと、シリサイドを含む第1配線W1と、第1ソース領域53n及び第1ドレイン領域54nの少なくともいずれかと第1配線W1とを接続し、n型のポリシリコンからなる第1コンタクトプラグC1(コンタクトプラグ63n及び64n)と、第2ソース領域53p及び第2ドレイン領域54pの少なくともいずれかと第1配線W1とを接続し、p型のポリシリコンからなる第2コンタクトプラグC2(コンタクトプラグ63p及び64p)と、を有する。
【0069】
このように、不揮発性半導体記憶装置110における回路部CUは、トランジスタのソース領域及びドレイン領域の導電型と同じ導電型のポリシリコンからなるコンタクトプラグを用いて、ソース領域及びドレイン領域と第1配線W1とを接続するので、回路部CUを形成した後に行われるメモリ部MUの形成の際の1000℃を超える高温処理を経ても、アグロメレーション(agglomeration)によるコンタクト不良が回避できる。
【0070】
そして、コンタクトプラグに、金属ではなく、高融点金属のシリサイドを用いることでも、メモリ部MUの形成における高温処理中のコンタクトプラグ及びコンタクトプラグを介しての、第1及び第2トランジスタ51n及び51pとのコンタクト特性の劣化が抑制される。
【0071】
なお、第1配線W1としては、メモリ部MUの形成の際に加えられる高温に対する単純な耐熱性だけではなく、加えられる高温中における他の構成部材との反応性が低いことが重要である。特に、第1及び第2トランジスタ51n及び51pのシリコン、及び、第1及び第2コンタクトプラグC1及びC2のポリシリコン、との高温における反応性が低いことが重要である。この観点で、第1配線W1には、シリコン及びポリシリコンとの反応性が低いシリサイドを用いることが望ましく、その中でも特に反応性が低いWSi2及びTiSi2を用いることがさらに望ましい。
【0072】
なお、トランジスタのソース領域及びドレイン領域に対して、例えば金属のコンタクトプラグを設けた比較例の場合には、その後のメモリ部MUの形成の際の1000℃を超える高温処理において、ソース領域及びドレイン領域と、金属コンタクトプラグと、の間にコンタクト不良が発生し易い。
【0073】
また、トランジスタのソース領域及びドレイン領域の導電型と異なる導電型のポリシリコンをコンタクトプラグに用いた場合には、例えば、ソース領域及びドレイン領域とコンタクトプラグとの間でpn接合が形成され、所望のコンタクト特性が得られない。
【0074】
このため、本実施形態に係る不揮発性半導体記憶装置110においては、第1及び第2コンタクトプラグC1及びC2には、第1及び第2トランジスタ51n及び51pのソース領域及びドレイン領域の導電型と同じ導電型のポリシリコンが用いられる。
【0075】
なお、本具体例においては、第1トランジスタ51nの第1ゲート電極56nの導電型は任意である。そして、第1ゲート電極56nと配線76n(第1配線W1)とを接続する第1ゲートコンタクトプラグ66nの導電型は、第1ゲート電極56nの導電型と同じ導電型とする。
【0076】
同様に、第2トランジスタ51pの第2ゲート電極56pの導電型は任意である。そして、第2ゲート電極56pと配線76p(第1配線W1)とを接続する第2ゲートコンタクトプラグ66pの導電型は、第2ゲート電極56pの導電型と同じ導電型とする。
また、本具体例では、回路部CUは、第1配線W1の上に設けられた第2配線W2と、第1配線W1と第2配線W2との間に設けられ、第1配線W1と第2配線W2とを電気的に接続するビアプラグVPと、を有している。本具体例では、第2配線W2はシリサイドであり、ビアプラグVPもシリサイドである。
【0077】
そして、第2配線W2及びビアプラグVPどうしの間には層間絶縁膜12cが設けられ、第2配線W2の上には層間絶縁膜12eが設けられている。
【0078】
なお、第2配線W2は、例えば、Z軸方向に対して垂直な方向に延在する。ただし、第2配線の延在方向は任意である。第2配線W2の延在する長さ及び幅は任意である。第2配線W2において幅に対する長さの比は任意であり、第2配線W2は、必ずしも帯状の形状を有していなくても良い。
【0079】
すなわち、第2配線W2である配線83n及び配線84nが設けられ、配線83nと配線73nとを接続するプラグ73nv(ビアプラグVP)が設けられ、配線84nと配線74nとを接続するプラグ74nv(ビアプラグVP)が設けられる。そして、第2配線W2である配線83p及び配線84pが設けられ、配線83pと配線73pとを接続するプラグ73pv(ビアプラグVP)が設けられ、配線84pと配線74pとを接続するプラグ74pv(ビアプラグVP)が設けられる。
【0080】
本具体例では、配線83n、84n、83p及び84p(第2配線W2)、並びに、プラグ73nv、74nv、73pv及び74pv(ビアプラグVP)が、シリサイドである。ただし、本発明は、これに限らず、第2配線W2がシリサイドではなく、例えば第2配線W2が金属でも良い。
【0081】
図6は、本発明の第1の実施形態に係る別の不揮発性半導体記憶装置の回路部の構成を例示する模式的断面図である。
図6に表したように、本実施形態に係る別の不揮発性半導体記憶装置110aの回路部CUにおいては、第2配線W2(配線83n3、84n3、83p3及び84p3)として、金属が用いられている。本具体例では、配線83n3、84n3、83p3及び84p3にはタングステンが用いられている。そして、これらの配線に積層して、バリアメタルB2(Ti−TiN膜83n4、84n4、83p4及び84p4)が設けられる。
【0082】
このように、不揮発性半導体記憶装置110aにおいては、回路部CUは、第2配線W2の半導体基板11の側の面の少なくとも一部を覆うように設けられ、シリコンに対する反応性が第2配線W2よりも低い材料からなるバリアメタルB2(導電層)をさらに有する。
【0083】
そして、第1配線W1と第2配線W2とを接続するビアプラグVP(プラグ73nv1、74nv1、73pv1及び74pv1)として、タングステンよりもシリコンに対する反応性が低いTiNが用いられている。
【0084】
なお、ビアプラグVPどうしの間には層間絶縁膜12cが設けられ、第2配線W2どうしの間には層間絶縁膜12dが設けられ、第2配線W2の上には層間絶縁膜12eが設けられている。これ以外は、不揮発性半導体記憶装置110と同様なので説明を省略する。
【0085】
不揮発性半導体記憶装置110aにおいては、第2配線W2にWSi2よりも抵抗が低いタングステンを用いているので、配線の抵抗化を下げることができ、不揮発性半導体記憶装置110aにおいては、第1配線W1及び第2配線W2の両方のWSi2を用いた不揮発性半導体記憶装置110に対して、より高速な動作が可能となる。
【0086】
そして、第2配線W2に金属を用いた場合に、第1配線W1であるシリサイドとの反応が懸念されるが、本実施形態に係る不揮発性半導体記憶装置110aにおいては、第1配線W1と第2配線W2とを接続するビアプラグVPとして、シリコンとの反応性が低いTiNを用いているので、高温処理を行っても金属の第2配線W2とシリサイドの第1配線W1との間でコンタクトが不良になることは実質的に生じない。
【0087】
図7は、本発明の第1の実施形態に係る別の不揮発性半導体記憶装置の回路部の構成を例示する模式的断面図である。
図7に表したように、本実施形態に係る別の不揮発性半導体記憶装置110bの回路部CUにおいては、第1配線W1と第2配線W2とを接続するビアプラグVP(プラグ73nv2、74nv2、73pv2及び74pv2)として、積層膜が採用されている。これ以外は、不揮発性半導体記憶装置110aと同様なので説明を省略する。
【0088】
すなわち、プラグ73nv2は、第1配線W1に接触するTiN層73nv4と、第2配線W2に接触する金属層73nv3と、の積層膜を有する。このプラグ73nv2は、第1配線W1に到達するビアホールを形成し、ビアホールの内側面にTiN層73nv4を形成し、ビアホールの残余の空間を金属材料で埋め込んで金属層73nv3を形成することにより形成される。この時、ビアホールへの金属材料の埋め込みは、ビアホールと同時に配線83n3となる溝へ同時に金属材料を埋め込んでも良く、すなわち、金属層73nv3の形成は、第2配線W2の形成と同時に行っても良い。
【0089】
同様に、プラグ74nv2は、第1配線W1に接触するTiN層74nv4と、第2配線W2に接触する金属層74nv3と、の積層膜を有し、プラグ73pv2は、第1配線W1に接触するTiN層73pv4と、第2配線W2に接触する金属層73pv3と、の積層膜を有し、プラグ74pv2は、第1配線W1に接触するTiN層74pv4と、第2配線W2に接触する金属層74pv3と、の積層膜を有する。
【0090】
このTiN層73nv4、74nv4、73pv4及び74pv4は、バリアメタルBMとなる。
【0091】
不揮発性半導体記憶装置110bにおいても、第2配線W2に抵抗が低いタングステンを用いているので、配線の低抵抗化が実現できる。
【0092】
そして、ビアプラグVPとして、TiN層のバリアメタルBMを用いているので、高温処理を行っても、ビアプラグVPの金属層73nv3、74nv3、73pv3及び74pv3と、シリサイドの第1配線W1との間でコンタクトが不良になることは実質的に生じない。
【0093】
このように、回路部CUは、第1配線W1の上に設けられ、金属からなる第2配線W2と、第1配線W1と第2配線W2との間に設けられ、第2配線W2よりもシリコンに対しての反応性が低い材料からなる導電部と、をさらに有することができる。この導電部は、不揮発性半導体記憶装置110aの場合は、ビアプラグVP(プラグ73nv1、74nv1、73pv1及び74pv1)である。そして、この導電部は、不揮発性半導体記憶装置110bの場合は、バリアメタルBM(金属層73nv3、74nv3、73pv3及び74pv3)である。
【0094】
図8は、本発明の第1の実施形態に係る別の不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
すなわち、同図は、マトリクスメモリセル部MU1の構成を例示している。
図8に表したように、不揮発性半導体記憶装置111においては、貫通ホールTHの内側に、第3絶縁膜42が設けられ、その内側に半導体ピラーSPが設けられている。そして、電荷蓄積層43a及び43b、並びに、第2絶縁膜44a及び44bは、導電膜WLに対して平行に設けられている。そして、電荷蓄積層43aと電極膜WLとの間に第2絶縁膜44aが設けられ、電荷蓄積層43bと電極膜WLとの間に第2絶縁膜44aが設けられている。
【0095】
この場合も、半導体ピラーSPと各電極膜WLとが交差する部分に対応してメモリセルMCが形成される。このメモリセルMCにおいて、各電極膜WLの上下に設けられる電荷蓄積層43a及び43bが記憶部となる。そして、第2絶縁膜44a及び44bがブロック絶縁膜として機能し、第3絶縁膜42がトンネル絶縁膜として機能する。
【0096】
このような構成のメモリ部MUの場合も、その下に上述の回路部CUを設けることで、回路部の上部にメモリセル部を形成し、回路部が高温にさらされても、回路部の配線層やコンタクトが劣化しない。
【0097】
なお、不揮発性半導体記憶装置111においては、電極膜WLの上下の両方に電荷蓄積層43a及び43bが設けられているが、電極膜WLの上及び下のいずれか一方のみに電荷蓄積層43aまたは43bを設けても良い。
【0098】
上記の不揮発性半導体記憶装置110、110a、110b、111のように、U字構造のメモリストリングを用いる場合には、メモリセルMCに接続されるソース線SL、ビット線BL及びワード線WL等への配線は、メモリセルMCの上側に設けることができるので、メモリセルMCの下側、すなわち、メモリアレイ領域MRの基板上を活用することにより、チップ面積を縮小し易くなる。すなわち、メモリアレイ領域MRに周辺回路の少なくとも一部である回路部CUを配置することで、チップ面積をさらに縮小でき、コストダウンがより容易になる。そして、この構成において、上記の回路部CUが特に有効に適用される。
【0099】
図9は、本発明の第1の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図10は、本発明の第1の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
なお、図10においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
【0100】
図9及び図10に表したように、本実施形態に係る不揮発性半導体記憶装置120においては、半導体ピラーSPはU字形状に接続されておらず、それぞれの半導体ピラーSPが独立している。そして、積層構造体MLの上に上部選択ゲート電極USGが設けられ、積層構造体MLの下に下部選択ゲート電極LSGが設けられている。
【0101】
上部選択ゲート電極USGと半導体ピラーSPとの間には、例えば酸化シリコンからなる上部選択ゲート絶縁膜USGIが設けられ、下部選択ゲート電極LSGと半導体ピラーSPとの間には、例えば酸化シリコンからなる下部選択ゲート絶縁膜LSGIが設けられる。
【0102】
そして、下部選択ゲート電極LSGの下側に、ソース線SLが設けられている。ソース線SLの下に層間絶縁膜13aが設けられ、ソース線SLと下部選択ゲート電極LSGとの間に層間絶縁膜13bが設けられている。
【0103】
下部選択ゲート電極LSGの下方において半導体ピラーSPはソース線SLに接続され、上部選択ゲート電極USGの上方において半導体ピラーSPはビット線BLに接続されている。そして、上部選択ゲート電極USGと下部選択ゲート電極LSGとの間の積層構造体MLにおいてメモリセルMCが形成され、半導体ピラーSPが、直線状の1つのNANDストリングとして機能する。
【0104】
上部選択ゲート電極USG及び下部選択ゲート電極LSGは、それぞれ層間絶縁膜17及び層間絶縁膜13cによってY軸方向に分断されており、すなわち、上部選択ゲート電極USG及び下部選択ゲート電極LSGは、X軸方向に沿って延在する帯状の形状を有している。
【0105】
一方、半導体ピラーSPの上部に接続されるビット線BL、及び、半導体ピラーSPの下部に接続されるソース線SLは、Y軸方向に延在する帯状の形状を有している。
そして、この場合は、電極膜WLは、XY平面に平行な板状の導電膜である。
【0106】
このような構成のメモリ部MUの場合も、その下に上述の回路部CUを設けることで、回路部の上部にメモリセル部を形成し、回路部が高温にさらされても、回路部の配線層やコンタクトが劣化しない。
【0107】
(第2の実施の形態)
図11は、本発明の第2の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
図12は、本発明の第2の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
図13は、図12に続く工程順模式的断面図である。
【0108】
図11に表したように、本実施形態に係る不揮発性半導体記憶装置の製造方法においては、まず、半導体基板11の主面11aの上に、第1導電型(例えばn型)の第1ソース領域53n及び第1ドレイン領域54nを有する第1トランジスタ51nと、第2導電型(例えばp型)の第2ソース領域53p及び第2ドレイン領域54pを有する第2トランジスタ51pと、を形成する(ステップS110)。
【0109】
そして、第1コンタクトプラグC1及び第2コンタクトプラグC2、並びに、配線層(第1配線W1)を形成する(ステップS120)。
【0110】
すなわち、第1トランジスタ51nの第1ソース領域53n及び第1ドレイン領域54nの少なくともいずれかに接続され、第1導電型のポリシリコンからなり、Z軸方向に延在する第1コンタクトプラグC1と、第2トランジスタ51pの第2ソース領域53p及び第2ドレイン領域54pの少なくともいずれかと接続され、第2導電型のポリシリコンからなり、Z軸方向に延在する第2コンタクトプラグC2と、を形成する。
【0111】
具体的には、図12(a)に表したように、第1トランジスタ51n及び第2トランジスタ51pを形成した後、それらの上に層間絶縁膜12aを形成する。そして、第1トランジスタ51nにおいては、層間絶縁膜12a及び絶縁膜57n2に、第1ソース領域53n、第1ドレイン領域54n及び第1ゲート電極56nに繋がるホールを形成する。同様に、第2トランジスタ51pにおいては、層間絶縁膜12a及び絶縁膜57p2に、第2ソース領域53p、第2ドレイン領域54p及び第2ゲート電極56pに繋がるホールを形成する。そして、これらのホールにポリシリコンを埋め込む。その後、例えば、第2トランジスタ51p部分を遮蔽した状態で、第1トランジスタ51nにおけるホールのポリシリコンにn型の不純物を注入し、さらに、第1トランジスタ51n部分を遮蔽した状態で、第2トランジスタ51pにおけるホールのポリシリコンにp型の不純物を注入する。なお、この具体例では、第2トランジスタ51pの第1ゲート電極56nに繋がるホールのポリシリコンには、p型の不純物が注入されている。
【0112】
この後、熱処理を行い、不純物を活性化させて第1及び第2コンタクトプラグC1及びC2を形成する。
【0113】
なお、上記において、第1及び第2コンタクトプラグC1及びC2の形成方法は任意であり、不純物を注入する方法の他、例えばn型またはp型の不純物を含有するポリシリコンを、別々に選択的に成膜する方法を採用しても良く、また、各種の拡散法を採用しても良い。
【0114】
そして、図12(b)に表したように、その上に、層間絶縁膜12bを形成し、層間絶縁膜12bの所定の部分に第1配線W1となる溝を形成し、その溝にシリサイドを埋め込んで第1配線W1(配線層)を形成する。すなわち、第1コンタクトプラグC1及び第2コンタクトプラグC2のいずれかと接続され、シリサイドを含む第1配線W1を形成する。
上記の第1及び第2コンタクトプラグC1及びC2の形成、並びに、配線層の形成は、技術的に可能な限り、その一部またはその全部を同時に実施することができ、また、その一部または全部の順序を入れ換えても良い。
【0115】
その後、図13に表したように、第1配線W1の上に層間絶縁膜12cを形成し、所定の形状のホールと溝を形成して、ビアプラグVP及び第2配線W2を形成する。
【0116】
そして、その上に層間絶縁膜12eを形成して、図5に例示した回路部CUが形成できる。なお、既に図5に関して説明したように、ビアプラグVP及び第2配線W2にはシリサイドを用いることができる。
【0117】
また、図6に関して説明したように、第2配線W2に金属を用いた場合には、ビアプラグVPには、第2配線W2よりもシリコンに対しての反応性が低い材料を用いることができる。また、図7に関して説明したように、ビアプラグVPには、バリアメタルBMと金属の積層膜を用いることができる。
【0118】
これにより、半導体基板11の上に回路部CUが形成できる。
【0119】
そして、回路部CUの上に、メモリ部MUを形成する(ステップS130)。このメモリ部MUは、配線層(第1配線W1)の上方に設けられる(この具体例では、第1配線W1の上の第2配線W2の上方に設けられる)。メモリ部MUは、Z軸方向に交互に積層された複数の電極膜WLと複数の絶縁膜14とを有する積層構造体MLと、積層構造体MLをZ軸方向に貫通する半導体ピラーSPと、電極膜WLと半導体ピラーSPとの交差部に対応して設けられた記憶部(電荷蓄積層43)と、を有する。
【0120】
これにより、回路部CUの上部にメモリ部MUを形成し、回路部CUが例えば1000℃以上の高温にさらされても回路部CUの配線層(第1配線W1)やコンタクト(第1及び第2コンタクトプラグC1及びC2とトランジスタとの接続)の劣化を抑制できる。
【0121】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【0122】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置を構成する半導体基板、電極膜、絶縁膜、絶縁層、積層構造体、電荷蓄積層、半導体ピラー、ワード線、ビット線、ソース線等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【0123】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【0124】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【0125】
11…半導体基板、 11a…主面、 12a、12b、12c、12d、12e…層間絶縁膜、 14…絶縁膜(第1絶縁膜)、 13、13a、13b、13c、15、16、17、18、19、23…層間絶縁膜、 20…バリア層、 21…金属層、 22…ビア、 31、33…ビアプラグ、 32…ワード配線、 34…バックゲート配線、 42 第3絶縁膜、 43、43a、43b…電荷蓄積層、 44、44a、44b 第2絶縁膜、 45…第4絶縁膜、 51n…第1トランジスタ、 51p…第2トランジスタ、 52n…第1チャネル領域、 52p…第2チャネル領域、 53n…第1ソース領域、 53p…第2ソース領域、 54n…第1ドレイン領域、 54p…第2ドレイン領域、 55n…第1ゲート絶縁膜、 55p…第2ゲート絶縁膜、 56n…第1ゲート電極、 56p…第2ゲート電極、 57n1、57n2、57p1、57p2…絶縁膜、 63n、63p、64n、64p…コンタクトプラグ、 66n…第1ゲートコンタクトプラグ、 66p…第2ゲートコンタクトプラグ、 73n、73p、74n、74p…配線、 73nv、73pv、74nv、74pv、73nv1、73pv1、74nv1、74pv1、73nv2、73pv2、74nv2、74pv2…プラグ、 73nv3、73pv3、74nv3、74pv3…金属層、 73nv4、73pv4、74nv4、74pv4…TiN層、 76n、76p…配線、 83n、83n3、83p、83p3、84n、84n3、84p、84p3…配線、 83n4、83p4、84n4、84p4…Ti−TiN層、 110、110a、110b、111、120…不揮発性半導体記憶装置、 BG…バックゲート、 BL…ビット線、 B2…導電層、 BM…バリアメタル、 C1…第1コンタクトプラグ、 C2…第2コンタクトプラグ、 CP…接続部、 CP1、CP2…第1及び第2接続部、 CU…回路部、 IL…絶縁層、 LSG…下部選択ゲート電極、 LSGI…下部選択ゲート絶縁膜、 MC…メモリセル、 ML…積層構造体、 MR…メモリアレイ領域、 MU…メモリ部、 MU1…マトリクスメモリセル部、 MU2…配線接続部、 PR…周辺領域、 PR1…周辺領域回路、 SG…選択ゲート電極、 SG1〜SG4 第1〜第4選択ゲート電極、 SGI…選択ゲート絶縁膜、 SL…ソース線、 SP…半導体ピラー、 SP1〜SP4…第1〜第4半導体ピラー、 TH 貫通ホール、 USG…上部選択ゲート電極、 USGI…上部選択ゲート絶縁膜、 VP…ビアプラグ、 W1…第1配線、 W2…第2配線、 WL、WLA、WLB 電極膜、 WR1、WR2 第1及び第2領域
【特許請求の範囲】
【請求項1】
半導体基板と、
メモリ部と、
前記半導体基板と前記メモリ部との間に設けられた回路部と、
を備え、
前記メモリ部は、
前記基板の主面に対して垂直な第1方向に交互に積層された複数の電極膜と複数の絶縁膜とを有する積層構造体と、
前記積層構造体を前記第1方向に貫通する第1半導体ピラーと、
前記電極膜と前記第1半導体ピラーとの交差部に対応して設けられた第1記憶部と、
を有し、
前記回路部は、
第1導電型の第1ソース領域及び第1ドレイン領域を有する第1トランジスタと、
第2導電型の第2ソース領域及び第2ドレイン領域を有する第2トランジスタと、
前記第1トランジスタ及び前記第2トランジスタの前記半導体基板とは反対の側に設けられ、シリサイドを含む第1配線と、
前記第1ソース領域及び第1ドレイン領域の少なくともいずれかと前記第1配線とを電気的に接続し、第1導電型のポリシリコンからなる第1コンタクトプラグと、
前記第2ソース領域及び第2ドレイン領域の少なくともいずれかと前記第1配線とを電気的に接続し、第2導電型のポリシリコンからなる第2コンタクトプラグと、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項2】
前記回路部は、
前記第1配線の上に設けられ、金属からなる第2配線と、
前記第1配線と前記第2配線とを接続し、シリコンに対する反応性が前記第2配線よりも低い材料からなる導電部と、
をさらに有することを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項3】
前記第2配線は、タングステンを含み、
前記導電部は、Ti及びTiNの少なくともいずれかを含むことを特徴とする請求項2記載の不揮発性半導体記憶装置。
【請求項4】
前記回路部は、前記第2配線の前記半導体基板の側の面の少なくとも一部を覆うように設けられ、シリコンに対する反応性が前記第2配線よりも低い材料からなる導電層をさらに有することを特徴とする請求項1〜3のいずれか1つに記載の不揮発性半導体記憶装置。
【請求項5】
半導体基板の主面の上に、第1導電型の第1ソース領域及び第1ドレイン領域を有する第1トランジスタと、第2導電型の第2ソース領域及び第2ドレイン領域を有する第2トランジスタと、を形成し、
前記第1ソース領域及び第1ドレイン領域の少なくともいずれかに接続され、第1導電型のポリシリコンからなり、前記主面に対して垂直な第1方向に延在する第1コンタクトプラグと、前記第2ソース領域及び第2ドレイン領域の少なくともいずれかと接続され、第2導電型のポリシリコンからなり、前記第1方向に延在する第2コンタクトプラグと、を形成し、前記第1コンタクトプラグ及び前記第2コンタクトプラグのいずれかと接続され、シリサイドを含む配線層を形成し、
前記配線層の上方において、
前記第1方向に交互に積層された複数の電極膜と複数の絶縁膜とを有する積層構造体と、
前記積層構造体を前記第1方向に貫通する第1半導体ピラーと、
前記電極膜と前記第1半導体ピラーとの交差部に対応して設けられた第1記憶部と、
を有するメモリ部を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項1】
半導体基板と、
メモリ部と、
前記半導体基板と前記メモリ部との間に設けられた回路部と、
を備え、
前記メモリ部は、
前記基板の主面に対して垂直な第1方向に交互に積層された複数の電極膜と複数の絶縁膜とを有する積層構造体と、
前記積層構造体を前記第1方向に貫通する第1半導体ピラーと、
前記電極膜と前記第1半導体ピラーとの交差部に対応して設けられた第1記憶部と、
を有し、
前記回路部は、
第1導電型の第1ソース領域及び第1ドレイン領域を有する第1トランジスタと、
第2導電型の第2ソース領域及び第2ドレイン領域を有する第2トランジスタと、
前記第1トランジスタ及び前記第2トランジスタの前記半導体基板とは反対の側に設けられ、シリサイドを含む第1配線と、
前記第1ソース領域及び第1ドレイン領域の少なくともいずれかと前記第1配線とを電気的に接続し、第1導電型のポリシリコンからなる第1コンタクトプラグと、
前記第2ソース領域及び第2ドレイン領域の少なくともいずれかと前記第1配線とを電気的に接続し、第2導電型のポリシリコンからなる第2コンタクトプラグと、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項2】
前記回路部は、
前記第1配線の上に設けられ、金属からなる第2配線と、
前記第1配線と前記第2配線とを接続し、シリコンに対する反応性が前記第2配線よりも低い材料からなる導電部と、
をさらに有することを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項3】
前記第2配線は、タングステンを含み、
前記導電部は、Ti及びTiNの少なくともいずれかを含むことを特徴とする請求項2記載の不揮発性半導体記憶装置。
【請求項4】
前記回路部は、前記第2配線の前記半導体基板の側の面の少なくとも一部を覆うように設けられ、シリコンに対する反応性が前記第2配線よりも低い材料からなる導電層をさらに有することを特徴とする請求項1〜3のいずれか1つに記載の不揮発性半導体記憶装置。
【請求項5】
半導体基板の主面の上に、第1導電型の第1ソース領域及び第1ドレイン領域を有する第1トランジスタと、第2導電型の第2ソース領域及び第2ドレイン領域を有する第2トランジスタと、を形成し、
前記第1ソース領域及び第1ドレイン領域の少なくともいずれかに接続され、第1導電型のポリシリコンからなり、前記主面に対して垂直な第1方向に延在する第1コンタクトプラグと、前記第2ソース領域及び第2ドレイン領域の少なくともいずれかと接続され、第2導電型のポリシリコンからなり、前記第1方向に延在する第2コンタクトプラグと、を形成し、前記第1コンタクトプラグ及び前記第2コンタクトプラグのいずれかと接続され、シリサイドを含む配線層を形成し、
前記配線層の上方において、
前記第1方向に交互に積層された複数の電極膜と複数の絶縁膜とを有する積層構造体と、
前記積層構造体を前記第1方向に貫通する第1半導体ピラーと、
前記電極膜と前記第1半導体ピラーとの交差部に対応して設けられた第1記憶部と、
を有するメモリ部を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2011−3833(P2011−3833A)
【公開日】平成23年1月6日(2011.1.6)
【国際特許分類】
【出願番号】特願2009−147605(P2009−147605)
【出願日】平成21年6月22日(2009.6.22)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成23年1月6日(2011.1.6)
【国際特許分類】
【出願日】平成21年6月22日(2009.6.22)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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