不揮発性半導体記憶装置の製造方法
【課題】生産性の高い不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】実施形態は、基板の主面に対して垂直な第１軸に沿って積層された複数の電極膜と、複数の電極膜を第１軸に沿って貫通する複数の半導体層と、複数の電極膜と半導体層との間に設けられたメモリ膜と、を含む不揮発性半導体記憶装置の製造方法であって、複数の電極膜となる複数の第１膜と複数の第２膜とを交互に積層して、第１積層体を形成する工程と、第１軸に沿い複数の第１膜を支持する支持部を形成する工程と、第１積層体を第１軸に沿って貫通する第１の孔を形成し、第１の孔を介して第２膜を除去し、複数の第１膜どうしの間に間隙が形成された第２積層体を形成する工程と、第２積層体の複数の第１膜を第１軸に沿って貫通する貫通孔を形成する工程と、複数の貫通孔の中に、メモリ膜及び半導体層を埋め込む工程と、を備える。
【解決手段】実施形態は、基板の主面に対して垂直な第１軸に沿って積層された複数の電極膜と、複数の電極膜を第１軸に沿って貫通する複数の半導体層と、複数の電極膜と半導体層との間に設けられたメモリ膜と、を含む不揮発性半導体記憶装置の製造方法であって、複数の電極膜となる複数の第１膜と複数の第２膜とを交互に積層して、第１積層体を形成する工程と、第１軸に沿い複数の第１膜を支持する支持部を形成する工程と、第１積層体を第１軸に沿って貫通する第１の孔を形成し、第１の孔を介して第２膜を除去し、複数の第１膜どうしの間に間隙が形成された第２積層体を形成する工程と、第２積層体の複数の第１膜を第１軸に沿って貫通する貫通孔を形成する工程と、複数の貫通孔の中に、メモリ膜及び半導体層を埋め込む工程と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
近年、多層の導電膜を一括加工してメモリの記憶容量を増加させる３次元積層型の不揮発性半導体記憶装置が提案されている。この不揮発性半導体記憶装置においては、交互に積層された絶縁膜と電極膜とを有する積層体と、積層体を貫通するシリコンピラーと、シリコンピラーと電極膜との間のメモリ膜と、が設けられる。この構造では、シリコンピラーと、各電極膜と、の交差部に、メモリセルが形成される。
このような３次元積層型の不揮発性半導体記憶装置において、生産性の向上が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−０４０５３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、生産性の高い不揮発性半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る不揮発性半導体記憶装置の製造方法は、基板の主面に対して垂直な第１軸に沿って積層された複数の電極膜と、前記複数の電極膜を前記第１に沿って貫通する複数の半導体ピラーとなる半導体層と、前記複数の電極膜と前記半導体ピラーとの間に設けられたメモリ膜と、を含む不揮発性半導体記憶装置の製造方法であって、前記複数の電極膜となる複数の第１膜と、複数の第２膜と、を交互に積層して、第１積層体を形成する工程と、前記第１軸に沿い前記複数の第１膜を支持する支持部を形成する工程と、前記第１積層体を前記第１軸に沿って貫通する第１の孔を形成し、前記第１の孔を介して前記第２膜を除去し、前記複数の第１膜どうしの間に間隙が形成された第２積層体を形成する工程と、前記第２積層体の前記複数の第１膜を前記第１軸に沿って貫通する複数の貫通孔を形成する工程と、前記複数の貫通孔の中に、前記メモリ膜を埋め込み、前記貫通孔の残余の空間に前記半導体層を埋め込む工程と、を備える。
【図面の簡単な説明】
【０００６】
【図１】不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図２】不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図３】不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
【図４】実施形態に係る製造方法を例示するフローチャートである。
【図５】実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
【図６】実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
【図７】実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
【図８】実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
【図９】実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
【図１０】実施形態に係る製造方法の具体例を例示するフローチャートである。
【図１１】具体例に係る不揮発性半導体記憶装置の製造方法を例示する模式的図である。
【図１２】具体例に係る不揮発性半導体記憶装置の製造方法を例示する模式的図である。
【図１３】具体例に係る不揮発性半導体記憶装置の製造方法を例示する模式的図である。
【図１４】具体例に係る不揮発性半導体記憶装置の製造方法を例示する模式的図である。
【図１５】具体例に係る不揮発性半導体記憶装置の製造方法を例示する模式的図である。
【図１６】具体例に係る不揮発性半導体記憶装置の製造方法を例示する模式的図である。
【図１７】具体例に係る不揮発性半導体記憶装置の製造方法を例示する模式的図である。
【図１８】具体例に係る不揮発性半導体記憶装置の製造方法を例示する模式的図である。
【図１９】具体例に係る不揮発性半導体記憶装置の製造方法を例示する模式的図である。
【図２０】メモリ膜の形成について例示する模式的断面図である。
【図２１】第１の孔の他の例を示す模式図である。
【図２２】第１の孔の他の例を示す模式図である。
【図２３】他の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
図１は、不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図１では、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
図２は、不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図２はメモリアレイ領域の端部、メモリアレイ領域の中央部及び周辺回路領域を表している。
図３は、不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
図３では、電極膜及びメモリ膜の一部を例示している。
実施形態では、一例として図１〜図３に表した不揮発性半導体記憶装置１１０を製造する方法について説明する。
【０００９】
先ず、不揮発性半導体記憶装置１１０について説明する。
図１〜図３に表したように、不揮発性半導体記憶装置１１０は、基板１１上に設けられた複数の電極膜２１と、半導体層３９と、メモリ膜３３と、を備える。
本明細書において、基板１１の主面１１ａに直交する軸をＺ軸（第１軸）、Ｚ軸と直交する軸（第２軸）のうちの１つをＸ軸、Ｚ軸と直交する軸（第２軸）のうちの他の１つで、Ｘ軸にも垂直な軸（第３軸）をＹ軸とする。
また、Ｚ軸に沿って基板１１の主面１１ａから離れる方向を上（上側）、その反対を下（下側）ということにする。
【００１０】
複数の電極膜２１は、Ｚ軸に沿って積層される。本具体例では、一例として４つの電極膜２１がＺ軸に沿って所定の間隔で積層される。説明の便宜上、実施形態では４つの電極膜２１を有する例を説明するが、４つ以外の電極膜２１を有する場合であっても同様である。
【００１１】
半導体層３９は、複数の電極膜２１の側面２１ｓと対向する。半導体層３９は、例えば、Ｚ軸に沿って柱状に設けられた半導体ピラーＳＰである。半導体ピラーＳＰは、半導体材料による例えば中実構造である。半導体ピラーＳＰは、半導体材料による中空構造でもよい。半導体ピラーＳＰは、中空構造の内側に、例えば絶縁層が設けられていてもよい。
【００１２】
メモリ膜３３は、複数の電極膜２１のそれぞれの側面２１ｓと、半導体層３９と、の間に設けられる。電極膜２１の側面２１ｓと、半導体層３９と、の交差する位置に設けられたメモリ膜３３によってメモリセルトランジスタが形成される。メモリセルトランジスタは３次元マトリクス状に配列され、この記憶層（電荷蓄積膜３６）に電荷を蓄積させることにより、各メモリセルトランジスタが情報（データ）を記憶するメモリセルＭＣとして機能する。
【００１３】
半導体層３９は、Ｚ軸に延在する半導体ピラーＳＰに含まれる。不揮発性半導体記憶装置１１０では、Ｙ軸に沿って隣り合う２つの半導体ピラーＳＰと、この２つの半導体ピラーのそれぞれの端部を接続する接続部材４０と、によってＵ字状のメモリストリングＳＴＲ１が構成される。複数のメモリストリングＳＴＲ１は、基板１１上にマトリクス状に配列される。
【００１４】
基板１１には、例えばシリコンが用いられる。実施形態では、一例としてシリコンの基板１１を用いる例を説明する。
図２に表したように、メモリアレイ領域Ｒｍにおいては、基板１１上にシリコン酸化膜１３が形成されており、その上に、導電性材料、例えば、リンがドープされたシリコン（リンドープドシリコン）からなるバックゲート電極１４が設けられている。
【００１５】
メモリアレイ領域Ｒｍの中央部Ｒｍｃにおいて、バックゲート電極１４の上層部分には、Ｙ軸方向に延びる凹部１５が複数形成されている。凹部１５の内面上には、例えばシリコン酸化膜１６が設けられている。また、バックゲート電極１４上には、シリコン酸化膜１７が設けられている。
【００１６】
シリコン酸化膜１７上には、積層体２０が設けられている。積層体２０においては、複数本の電極膜２１が設けられている。電極膜２１には、例えばボロンが導入されたシリコン（ボロンドープドシリコン）が用いられる。電極膜２１は、メモリセルトランジスタのゲート電極として機能する。電極膜２１の形状は、Ｘ軸に沿って延びる帯状であって、Ｙ軸及びＺ軸に沿ってマトリクス状に配列される。
メモリアレイ領域Ｒｍの端部Ｒｍｐにおいて、複数の電極膜２１は階段状に加工されている。
【００１７】
Ｙ軸に沿って隣り合う電極膜２１の間には、例えばシリコン酸化物からなる絶縁板材２２が設けられている。絶縁板材２２の形状は、積層体２０を貫通する。また、Ｚ軸に沿って隣り合う電極膜２１間には、後述するブロック絶縁膜３５（図３参照）が埋め込まれている。ブロック絶縁膜３５は、Ｚ軸に沿って隣り合う電極膜２１の間の全てに埋め込まれていても、一部に空間を残して設けられていてもよい。
【００１８】
積層体２０の上にはシリコン酸化膜２６が設けられている。シリコン酸化膜２６の上には、制御電極２７が設けられている。制御電極２７には、例えばボロンドープドシリコンが用いられる。制御電極２７は、Ｘ軸に沿って延在する。制御電極２７は、各半導体ピラーＳＰごとに設けられる。
【００１９】
積層体２０、シリコン酸化膜２６及び制御電極２７には、Ｚ軸に沿って延びる複数本の貫通孔３０が形成されている。複数本の貫通孔３０は、Ｘ軸及びＹ軸に沿ってマトリクス状に配列される。貫通孔３０は、制御電極２７、シリコン酸化膜２６及び積層体２０を貫いて、凹部１５のＹ軸に沿った両端部に到達している。これにより、Ｙ軸に沿って隣り合う一対の貫通孔３０が、凹部１５によって連通されて、１本のＵ字ホール３１を構成している。各貫通孔３０の形状は例えば円柱形である。各Ｕ字ホール３１の形状はほぼＵ字形である。
【００２０】
図１及び図３に示すように、Ｕ字ホール３１の内面上には、ブロック絶縁膜３５が設けられている。ブロック絶縁膜３５は、不揮発性半導体記憶装置１１０の駆動電圧の範囲内にある電圧が印加されても実質的に電流を流さない膜である。ブロック絶縁膜３５には、高誘電率材料、例えば、誘電率が後述の電荷蓄積膜３６を形成する材料の誘電率よりも高い材料（例えば、シリコン酸化物）が用いられる。ブロック絶縁膜３５は、貫通孔３０の内面上から電極膜２１の面２１ａ（上面）の上側、及び面２１ｂ（下面）の下側に回り込んでいる。
【００２１】
ブロック絶縁膜３５上には、電荷蓄積膜３６が設けられる。電荷蓄積膜３６は電荷を蓄積する膜である。電荷蓄積膜３６は、例えば、電子のトラップサイトを含む膜である。電荷蓄積膜３６には、例えばシリコン窒化膜が用いられる。
【００２２】
電荷蓄積膜３６上には、トンネル絶縁膜３７が設けられる。トンネル絶縁膜３７は、通常は絶縁性であるが、装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜である。トンネル絶縁膜３７には、例えばシリコン酸化物が用いられる。メモリ膜３３は、ブロック絶縁膜３５、電荷蓄積膜３６及びトンネル絶縁膜３７の積層膜を含む。
【００２３】
Ｕ字ホール３１内には、半導体層３９が埋め込まれる。半導体層３９には、不純物（例えば、リン）を含むポリシリコンが用いられる。Ｕ字ホール３１内に半導体層３９が埋め込まれることで、Ｕ字ピラー３８が形成される。Ｕ字ピラー３８の形状は、Ｕ字ホール３１の形状を反映したＵ字形である。
【００２４】
Ｕ字ピラー３８はトンネル絶縁膜３７に接している。Ｕ字ピラー３８のうち、貫通孔３０内に配置された部分が半導体ピラーＳＰであり、凹部１５内に配置された部分が接続部材４０である。
【００２５】
複数の半導体ピラーＳＰのうち、Ｘ軸に沿って並ぶ同じ列の半導体ピラーＳＰは、同じ電極膜２１を貫いている。Ｙ軸に沿って隣接する２つのＵ字ピラー３８に含まれる４つの半導体ピラーＳＰ１〜ＳＰ４において、内側の２つの半導体ピラーＳＰ２及びＳＰ３は、同じ電極膜２１を貫いている。また、上記４つの半導体ピラーＳＰ１〜ＳＰ４において、外側の２つの半導体ピラーＳＰ１及びＳＰ４は、同じ電極膜２１を貫いている。なお、各半導体ピラーＳＰごとに、異なる電極膜２１を貫くように設けられていてもよい。
【００２６】
図２に表したように、メモリアレイ領域Ｒｍの端部Ｒｍｐにおいて、階段状に加工された積層体２０の側面上、シリコン酸化膜２６の側面上、及び制御電極２７の側面上には、シリコン窒化膜４１が設けられている。シリコン窒化膜４１は積層体２０の端部の形状を反映して階段状に形成されている。また、制御電極２７上及びシリコン窒化膜４１上には、例えばシリコン酸化物からなる層間絶縁膜４２が設けられており、積層体２０を埋め込んでいる。
【００２７】
層間絶縁膜４２内には、プラグ４３、コンタクト４４及び４５が埋め込まれている。プラグ４３は半導体ピラーＳＰの直上域に配置されており、半導体ピラーＳＰに接続されている。コンタクト４４は、制御電極２７のＸ軸に沿った一端部の直上域に配置されており、制御電極２７に接続されている。コンタクト４５は、電極膜２１のＸ軸に沿った一端部の直上域に配置されており、電極膜２１に接続されている。
【００２８】
層間絶縁膜４２内におけるプラグ４３、コンタクト４４及び４５よりも上方の部分には、ソース線４７、プラグ４８、配線４９及び５０が埋め込まれている。ソース線４７は、Ｘ軸に沿って延びており、Ｕ字ピラー３８に属する一対の半導体ピラーＳＰのうちの一方にプラグ４３を介して接続されている。プラグ４８はＵ字ピラー３８に属する一対の半導体ピラーＳＰのうちの他方にプラグ４３を介して接続されている。配線４９及び５０はＹ軸に沿って延びており、それぞれ、コンタクト４４及び４５に接続されている。
【００２９】
層間絶縁膜４２上には、Ｙ軸に沿って延びるビット線５１が設けられており、プラグ４８に接続されている。また、層間絶縁膜４２上には、配線５２が設けられており、プラグ５３を介して配線４９に接続されている。層間絶縁膜４２上には、ビット線５１及び配線５２を埋め込むように、シリコン窒化膜５４及び層間絶縁膜５５が設けられており、所定の配線等が埋設されている。
【００３０】
図２に表したように、周辺回路領域Ｒｃにおいては、基板１１の上層部分にトランジスタ６１等が形成されている。基板１１上には層間絶縁膜４２、シリコン窒化膜５４及び層間絶縁膜５５が設けられている。周辺回路領域Ｒｃの内部には所定の配線等が埋設されている。
【００３１】
次に、実施形態に係る不揮発性半導体記憶装置の製造方法を説明する。
図４は、実施形態に係る製造方法を例示するフローチャートである。
実施形態に係る不揮発性半導体記憶装置の製造方法は、第１積層体の形成（ステップＳ１０１）と、支持部の形成（ステップＳ１０２）と、第２積層体の形成（ステップＳ１０３）と、貫通孔の形成（ステップＳ１０４）と、メモリ膜及び半導体層の埋め込み（ステップＳ１０５）と、を備える。
【００３２】
図５〜図９は、実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
図５は、図４に表したステップＳ１０１の処理の例を示す。図６は、図４に表したステップＳ１０２の処理の例を示す。図７は、図４に表したステップＳ１０３の処理の例を示す。図８は、図４に表したステップＳ１０４の処理の例を示す。図９は、図４に表したステップＳ１０５の処理の例を示す。
【００３３】
先ず、図５（図４のステップＳ１０１）に表したように、第１積層体７０Ａの形成を行う。第１積層体７０Ａは、複数の電極膜２１となる複数の第１膜７２と、複数の第２膜７３と、を交互に積層した構造体である。第１膜７２には、例えばボロンドープドポリシリコン膜が用いられる。第２膜７３には、例えばシリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）及びシリコン炭酸化膜（ＳｉＯＣ）の少なくともいずれかが用いられる。
第１積層体７０Ａは、複数の第１膜７２と、複数の第２膜７３と、をそれぞれ１層ずつ交互にＺ軸に沿って積層した構造体である。
【００３４】
実施形態では、基板１１の主面１１ａ上に、例えば構造体８０が形成されている。第１積層体７０Ａは、構造体８０の上に形成される。構造体８０は、例えばシリコン酸化膜１３、バックゲート電極１４、凹部１５内に形成されたシリコン酸化膜１６及びノンドープドシリコン部７１並びにシリコン酸化膜１７を含む。シリコン酸化膜１３は、基板１１の主面１１ａ上に形成される。バックゲート電極１４は、シリコン酸化膜１３上に形成される。凹部１５は、バックゲート電極１４の一部に形成される。凹部１５の内面には、シリコン酸化膜１６を介してノンドープドシリコン部７１が形成されている。また、バックゲート電極１４上の全面にシリコン酸化膜１７が形成されている。
【００３５】
この構造体８０のシリコン酸化膜１７の上に、第１膜７２と、第２膜７３とを、交互に積層して、第１積層体７０Ａを形成する。図５に表した例では、４層の第１膜７２と、３層の第２膜７３と、を１層ずつ交互に積層する。
【００３６】
次に、図６（図４のステップＳ１０２）に表したように、支持部９０の形成を行う。支持部９０は、Ｚ軸に沿い複数の第１膜７２を支持する。支持部９０は、第１積層体７０ＡをＺ軸に沿って貫通して設けられる。支持部９０は、複数の第１膜７２のそれぞれと接続され、複数の第１膜７２のＺ軸に沿った間隔を維持する。
支持部９０は、複数の第１膜７２を支持することができれば、第１積層体７０Ａのどの位置に設けられてもよい。また、支持部９０は、複数箇所に設けられてもよい。
【００３７】
次に、図７（図４のステップＳ１０３）に表したように、第２積層体７０Ｂの形成を行う。第２積層体７０Ｂを形成するには、第１積層体７０ＡをＺ軸に沿って貫通する第１の孔９１を形成する。その後、第１の孔９１を介して第２膜７３を除去する。第２膜７３が除去されることで、複数の第１膜７２どうしの間に間隙ＳＣが形成された第２積層体７０Ｂが形成される。
【００３８】
第２膜７３の除去には、ウェットエッチングやドライエッチングが用いられる。例えば、第２膜７３としてシリコン窒化膜やシリコン酸化膜が用いられた場合、第１の孔９１からエッチング液を送り込み、エッチング液によって第２膜７３を除去する。
【００３９】
第２膜７３としてシリコン炭酸化膜が用いられた場合、ドライエッチングによって第１の孔９１から第２膜７３を除去する。例えば、酸素プラズマによるアッシングによって第１の孔９１から第２膜７３を除去する。
【００４０】
いずれのエッチングでも、第１膜７２のエッチング速度に対して第２膜７３のエッチング速度が高いエッチング液やエッチングガスを用いる。エッチングは、第２膜７３の、第１の孔９１の内壁に露出する部分から内部へと進行する。第２膜７３が除去された後、残された複数の第１膜７２は支持部９０によって支持された状態が維持される。
【００４１】
次に、図８（図４のステップＳ１０４）に表したように、複数の貫通孔３０の形成を行う。貫通孔３０は、第２積層体７０Ｂの複数の第１膜７２をＺ軸に沿って貫通して形成される。例えば、第２積層体７０Ｂの上にシリコン酸化膜２６を成膜し、その上に、ボロンドープドポリシリコン膜７５を成膜する。次に、フォトリソグラフィ及びエッチングにより、ボロンドープドポリシリコン膜７５、シリコン酸化膜２６及び第２積層体７０Ｂを貫通するように、Ｚ軸に沿って延びる貫通孔３０を形成する。
【００４２】
貫通孔３０は、例えばＲＩＥ（Reactive Ion Etching）によって形成される。第２積層体７０Ｂに貫通孔３０を形成する際、第２積層体７０Ｂの上側から下側に向けてＲＩＥを行う。第２積層体７０Ｂの複数の第１膜７２の間には空間が設けられているため、貫通孔３０を形成する際に、各第１膜７２の基板１１とは反対側の面２１ａ（上面）の方が、基板１１側の面２１ｂ（下面）よりも、エッチングされる量が多い。
【００４３】
貫通孔３０が形成されると、各第１膜７２の面２１ａには第１縁部２１０が設けられ、各第１膜７２の面２１ｂには第２縁部２１１が設けられる。
この際、図３に表したように、例えば、第１縁部２１０には第１の曲率Ｒ１の部分が形成され、第２縁部２１１には、第２の曲率Ｒ２の部分が形成される。各第１膜７２の面２１ａは、面２１ｂに比べてエッチングされる量が多いことから、第１の曲率Ｒ１は、第２の曲率Ｒ２よりも小さくなる。（第１縁部２１０の曲率半径は、第２縁部２１１の曲率半径よりも大きい。）
または、第１縁部２１０は丸味を有し、第２縁部２１１は、丸味を有していない。
【００４４】
実施形態において、貫通孔３０をエッチングによって形成する際、第２積層体７０Ｂの複数の第１膜７２がエッチング対象になる。したがって、貫通孔３０の形成では、第１膜７２だけをエッチングすることから、第１膜７２及び第２膜７３による第１積層体７０Ａをエッチングする場合に比べて、エッチング時間が短くなり、さらに、エッチング条件も簡素化される。
【００４５】
次に、図９（図４のステップＳ１０５）に表したように、貫通孔３０の中に、メモリ膜３３を埋め込み、貫通孔３３の残余の空間に半導体層３９を埋め込む。これにより、不揮発性半導体記憶装置１１０が生産性高く製造される。
【００４６】
上記実施形態で製造される不揮発性半導体記憶装置１１０は、例えば、基板１１の主面１１ａに対して直交する第１軸（Ｚ軸）に沿って積層された複数の電極膜２１と、複数の電極膜２１の側面２１ｓに対向する半導体層３９と、複数の電極膜２１と半導体層３９との間に設けられたメモリ膜３３と、を備える。
また、電極膜２１基板１１とは反対側の面２１ａの第１縁部２１０は、電極膜２１の基板１１側の面２１ｂの第２縁部２１１の曲率（第２の曲率Ｒ２）よりも小さい曲率（第１の曲率Ｒ１）を有する部分を含む。
【００４７】
次に、実施形態に係る不揮発性半導体記憶装置の製造方法の具体例について説明する。
図１０は、実施形態に係る製造方法の具体例を例示するフローチャートである。
具体例に係る不揮発性半導体記憶装置の製造方法は、犠牲層の形成（ステップＳ２０１）と、第１積層体の形成（ステップＳ２０２）と、支持部の形成（ステップＳ２０３）と、第２積層体の形成（ステップＳ２０４）と、貫通孔の形成（ステップＳ２０５）と、犠牲層の除去（ステップＳ２０６）と、メモリ膜及び半導体層の埋め込み（ステップＳ２０７）と、を備える。
【００４８】
図１１〜図１９は、具体例に係る不揮発性半導体記憶装置の製造方法を例示する模式的図である。
図１１〜図１９の各図の（ａ）は模式的平面図であり、（ｂ）は（ａ）のＡ−Ａ’線の模式的断面図である。
なお、図１１〜図１９は、不揮発性半導体記憶装置１１０のメモリアレイ領域Ｒｍを示している。
【００４９】
先ず、図２に表したように、例えばシリコンの基板１１を用意する。そして、基板１１の上層部分にＳＴＩ（Shallow Trench Isolation）１２を選択的に形成する。次に、周辺回路領域Ｒｃにトランジスタ６１を形成する。また、メモリアレイ領域Ｒｍにおいて、基板１１の上面上にシリコン酸化膜１３を形成する。
【００５０】
次に、図１１（ａ）及び（ｂ）に表したように、メモリアレイ領域Ｒｍにおいて、リンがドープされたポリシリコンからなる膜を成膜し、パターニングすることにより、バックゲート電極１４を形成する。次に、フォトリソグラフィ法により、バックゲート電極１４の上面に、Ｙ軸に沿った方向を長手方向とする例えば直方体形状の凹部１５を形成する。凹部１５は、複数形成される。複数の凹部１５は、Ｘ軸及びＹ軸に沿ってマトリクス状に設けられる。
【００５１】
次に、凹部１５の内面上にシリコン酸化膜１６を形成する。次に、全面に不純物が導入されていないシリコン（ノンドープドシリコン）を堆積させて、全面エッチングを行う。これにより、ノンドープドシリコンをバックゲート電極１４の上面上から除去すると共に、凹部１５内に残留させる。凹部１５の間には、バックゲート電極１４の上面が露出する。また、凹部１５内には、ノンドープドシリコン部７１が埋め込まれる。ノンドープドシリコン部７１が埋め込まれた部分は、後の工程で接続部材４０になる犠牲層Ｐ１である。
【００５２】
次に、図１２（ａ）及び（ｂ）に表したように、バックゲート電極１４、シリコン酸化膜１６及びノンドープドシリコン部７１の上側の全面に、シリコン酸化膜１７を成膜する。これにより、構造体８０が形成される。シリコン酸化膜１７の膜厚は、バックゲート電極１４と、後の工程においてシリコン酸化膜１７上に形成される電極膜２１のうち、最下段の電極膜２１との間で耐圧が確保される膜厚とする。
【００５３】
次に、構造体８０の上に、第１膜７２と、第２膜７３と、を交互に積層させる。第１膜７２には、ボロンが導入されたボロンドープドポリシリコン層が用いられる。第２膜７３には、例えばシリコン酸化膜、シリコン窒化膜及びシリコン炭酸化膜の少なくともいずれかが用いられる。複数の第１膜７２と、複数の第２膜７３と、をそれぞれ１層ずつ交互に積層して、第１積層体７０Ａを形成する。
【００５４】
次に、図１３（ａ）及び（ｂ）に表したように、フォトリソグラフィ及びエッチングを行い、第１積層体７０Ａに、第２の孔の一例であるスリット７４を形成する。スリット７４の開口形状は、Ｘ軸に沿った長孔形状である。スリット７４は、第１積層体７０ＡをＺ軸に沿って貫通し、凹部１５におけるＹ軸に沿った中央部の直上域を通過するように形成される。スリット７４は、各凹部１５の直上にそれぞれ設けられる。スリット７４によって、第１膜７２はＸ方向に分割される。
【００５５】
次に、全面にシリコン酸化物等の絶縁材料を堆積させる。このとき、この絶縁材料はスリット７４内にも埋め込まれる。その後、全面エッチングを施して、第１積層体７０Ａの上面から絶縁材料を除去する。スリット７４内には絶縁材料が残る。これにより、スリット７４内にＸ軸及びＺ軸方向に拡がる板状の絶縁板材２２が形成される。本具体例では、この絶縁板材２２を支持部９０として用いる。第１積層体７０Ａの上面においては、最上段の電極膜２１になる第１膜７２が露出する。
【００５６】
次に、図１４（ａ）及び（ｂ）に表したように、第１積層体７０Ａに第１の孔９１を形成する。第１の孔９１は、Ｚ軸に沿って第１積層体７０Ａを貫通する。本具体例では、Ｚ軸に沿った方向にみて、凹部１５が設けられていない位置に第１の孔９１を形成する。第１の孔９１の開口形状は、矩形や円形等になる。第１の孔９１は、複数箇所に設けられていてもよい。
【００５７】
次に、図１５（ａ）及び（ｂ）に表したように、第１の孔９１を介して第２膜７３を除去する。第１積層体７０Ａから第２膜７３が除去されることで、第２積層体７０Ｂが形成される。第２膜７３として、シリコン窒化膜やシリコン酸化膜が用いられた場合、第１の孔９１からエッチング液を送り込み、エッチング液によって第２膜７３を除去する。第２膜７３としてシリコン炭酸化膜が用いられた場合、ドライエッチングによって第１の孔９１から第２膜７３を除去する。例えば、酸素プラズマによるアッシングによって第１の孔９１から第２膜７３を除去する。
【００５８】
第２積層体７０Ｂにおいて、Ｚ軸に沿った複数の第１膜７２どうしの間には間隙ＳＣが設けられる。複数の第１膜７２どうしの間に間隙ＳＣがあっても、各第１膜７２は支持部９０によって支持された状態が維持される。
【００５９】
次に、図１６（ａ）及び（ｂ）に表したように、第２積層体７０Ｂの上にシリコン酸化膜２６を成膜し、その上に、ボロンドープドポリシリコン膜７５を成膜する。このとき、シリコン酸化膜２６の膜厚は、最上段の電極膜２１になる第１膜７２とボロンドープドポリシリコン膜７５との間の耐圧を十分に確保できる膜厚とする。
シリコン酸化膜２６は、第１の孔９１にも埋め込まれる。第１の孔９１は、シリコン酸化膜２６によって完全に埋め込まれる場合と、一部に空間が設けられた状態でシリコン酸化膜２６によって埋め込まれる場合と、がある。
【００６０】
次に、図１７（ａ）及び（ｂ）に表したように、フォトリソグラフィ及びエッチングにより、ボロンドープドポリシリコン膜７５、シリコン酸化膜２６及び第２積層体７０Ｂを貫通するように、Ｚ方向に延びる複数本の貫通孔３０を形成する。
貫通孔３０は、例えばＲＩＥによって形成される。この際、第２積層体７０Ｂの複数の第１膜７２だけがエッチング対象になる。したがって、このエッチング処理では、第１膜７２及び第２膜７３による第１積層体７０Ａをエッチングする場合に比べて、エッチング時間が短くなる。さらに、エッチング条件も第１膜７２をエッチングするための条件だけ設定すればよい。これにより、エッチング条件が簡素化される。
【００６１】
貫通孔３０は、Ｚ軸に沿った方向にみて、例えば円形に形成される。また、貫通孔３０はＸ軸及びＹ軸に沿ってマトリクス状に配列させ、Ｙ軸に沿って隣り合う一対の貫通孔３０を、凹部１５のＹ軸に沿った両端部に到達させる。
【００６２】
次に、図１８（ａ）及び（ｂ）に表したように、貫通孔３０を介してウェットエッチングを行う。このウェットエッチングには、例えば、アルカリ性のエッチング液が用いられる。これにより、凹部１５内のノンドープドシリコン部７１（図１７（ｂ）参照）、すなわち犠牲層Ｐ１が除去される。ノンドープドシリコン部７１が除去されることにより、凹部１５内の犠牲層Ｐ１が設けられていた部分は空間Ｐ２になる。そして、１つの凹部１５内の空間Ｐ２と、一対の貫通孔３０と、が連通したＵ字ホール３１が形成される。
【００６３】
次に、図１９（ａ）及び（ｂ）に表したように、例えば、ＡＬＤ（atomic layer deposition：原子層堆積）法により、シリコン酸化物を堆積させる。このシリコン酸化物はＵ字ホール３１内に侵入し、Ｕ字ホール３１の内面上にブロック絶縁膜３５を堆積させる。また、シリコン酸化物は貫通孔３０を介して間隙ＳＣ内にも侵入する。
【００６４】
次に、シリコン窒化物を堆積させる。これにより、ブロック絶縁膜３５上に電荷蓄積膜３６が形成される。このとき、間隙ＳＣ内はブロック絶縁膜３５によって埋め込まれているため、電荷蓄積膜３６は間隙ＳＣ内には侵入せず、Ｕ字ホール３１内のみに形成される。
【００６５】
次に、シリコン酸化膜を堆積させる。これにより、電荷蓄積膜３６上にトンネル絶縁膜３７が形成される。トンネル絶縁膜３７も間隙ＳＣ内には侵入せず、Ｕ字ホール３１内のみに形成される。ブロック絶縁膜３５、電荷蓄積膜３６及びトンネル絶縁膜３７により、メモリ膜３３が形成される。
【００６６】
次に、Ｕ字ホール３１内に、不純物、例えばリンを含有させたポリシリコンを埋め込む。これにより、Ｕ字ホール３１内にＵ字ピラー３８が形成される。Ｕ字ピラー３８のうち、貫通孔３０内に配置された部分がＺ軸に沿って延びる半導体ピラーＳＰとなり、凹部１５内に配置された部分がＹ軸に沿って延びる接続部材４０となる。半導体ピラーＳＰが貫通した第１膜７２は、電極膜２１として機能する。
【００６７】
次に、全面にエッチングを施し、ボロンドープドポリシリコン膜７５上に堆積されたポリシリコン、トンネル絶縁膜３７、電荷蓄積膜３６及びブロック絶縁膜３５を除去し、ボロンドープドポリシリコン膜７５を露出させる。
【００６８】
その後、図２に表したように、層間絶縁膜４２を形成し、層間絶縁膜４２上にソース線４７、配線４９及び５０を形成する。さらに、層間絶縁膜４２を堆積させて、プラグ４８を形成する。また、層間絶縁膜４２上に、ビット線５１及び配線５２を形成し、その上にシリコン窒化膜５４を形成し、その上に層間絶縁膜５５を形成する。これにより、不揮発性半導体記憶装置１１０が完成する。
このような製造方法では、貫通孔３０を形成する際のエッチング時間を短く、さらに、エッチング条件も簡素化されることから、不揮発性半導体記憶装置１１０が生産性高く製造される。
【００６９】
図２０は、メモリ膜の形成について例示する模式的断面図である。
図２０（ａ）はメモリ膜の第１の例、図２０（ｂ）はメモリ膜の第２の例を表している。
図２０（ａ）に表したメモリ膜３３では、ブロック絶縁膜３５が、間隙ＳＣの途中まで埋め込まれている。ブロック絶縁膜３５は、電極膜２１の上下面にそれぞれ形成される。このため、Ｚ軸に沿って隣り合う２つの電極膜２１において、上側の電極膜２１の下面に形成されたブロック絶縁膜３５と、下側の電極膜２１の上面に形成されたブロック絶縁膜３５と、が接触し、接触面にシーム３４ａが形成される。ブロック絶縁膜３５は、間隙ＳＣの途中まで埋め込まれるため、Ｚ軸に沿って隣り合う２つの電極膜２１の間には、空間Ｐ３が設けられる。
【００７０】
図２０（ｂ）に表したメモリ膜３３では、ブロック絶縁膜３５が、間隙ＳＣを全て埋め込むように形成されている。Ｚ軸に沿って隣り合う２つの電極膜２１の間には、ブロック絶縁膜３５のシーム３４ａが形成される。また、ブロック絶縁膜３５は、電極膜２１のＹ軸に沿った端部の一方側及び他方側の両方からそれぞれ中央部に向けて形成される。そして、一方側のブロック絶縁膜３５と、他方側のブロック絶縁膜３５と、の接触面にシーム３４ｂが形成される。
【００７１】
図２１〜図２２は、第１の孔の他の例を示す模式図である。
図２１（ａ）は模式的平面図であり、図２１（ｂ）は（ａ）のＢ−Ｂ’線の模式的断面図である。
図２２（ａ）は模式的平面図であり、図２２（ｂ）は（ａ）のＣ−Ｃ’線の模式的断面図である。
【００７２】
図２１に表した第１の孔９１Ａは、Ｘ軸に沿ったスリット状に形成されている。第１の孔９１Ａは、Ｙ軸に沿って隣り合う２つの凹部１５の間に設けられる。すなわち、第１の孔９１Ａは、２つのＵ字型のメモリストリングにおいて、Ｙ軸に沿って隣り合う２つの半導体ピラーＳＰ２及びＳＰ３の間になる位置に形成される。第１の孔９１Ａによって、第１膜７２は、Ｘ軸に沿って分割される。
【００７３】
第１の孔９１Ａは、第２膜７３をエッチングによって除去する際に用いられるとともに、第１膜７２をＸ軸に沿って分割するためのスリットとして用いられる。第１膜７２がＸ軸に沿って分割されると、Ｙ軸に沿って隣り合う半導体ピラーＳＰ間で、独立した電極膜２１を備えた不揮発性半導体記憶装置が製造される。
【００７４】
図２２に表した第１の孔９１Ｂは、凹部１５内の犠牲層Ｐ１の上に設けられている。第１の孔９１Ｂは、Ｘ軸に沿ったスリット状に形成されている。第１の孔９１Ｂは、第２膜７３をエッチングによって除去する際に用いられるとともに、第１膜７２を、凹部１５の上で、Ｘ軸に沿って分割するためのスリットとして用いられる。支持部９０は、２つの凹部１５の間や、その他の部分に設けられる。第２積層体７０Ｂに設ける貫通孔３０は、Ｚ軸に沿った方向にみて、第１の孔９１Ｂを中心とした両側にそれぞれ設けられる。すなわち、第１の孔９１Ｂは、Ｕ字ピラー３８の間で、第１膜７２をＸ軸に沿って分割する。
【００７５】
図２１及び図２２に表したように、第１の孔９１Ａ及び９１Ｂを、第１膜７２をＸ軸に沿って分割するためのスリットと兼用にすることで、別途、第１の孔９１を設ける場合に比べてメモリアレイ領域Ｒｍが省スペース化される。
【００７６】
なお、第１の孔９１及び支持部９０を形成する位置は、上記説明した例に限定されない。すなわち、第１の孔９１を介して第２膜７３を除去でき、支持部９０によって第１膜７２を支持できれば、上記説明した例以外の位置に形成してもよい。
【００７７】
図２３は、他の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
実施形態に係る製造方法は、図２３に表した不揮発性半導体記憶装置１２０の製造方法にも適用される。
図２３に表したように、不揮発性半導体記憶装置１２０においては、接続部材４０が設けられず、半導体ピラーＳＰのそれぞれが独立している。すなわち、不揮発性半導体記憶装置１２０においては、直線状のメモリストリングＳＴＲ２が設けられる。
【００７８】
不揮発性半導体記憶装置１２０においては、積層体２０の上側及び下側に、それぞれ制御電極２７が設けられる。制御電極２７は、Ｘ軸に沿って並ぶ複数の半導体ピラーＳＰごとに設けられる。複数のソース線４７は、下側の制御電極２７と、基板１１と、の間に設けられ、それぞれＹ軸に沿って延びる。複数のビット線５１は、上側の制御電極２７の上に設けられ、それぞれＸ軸に沿って延びる。
【００７９】
このような不揮発性半導体記憶装置１２０でも、実施形態に係る製造方法、すなわち、支持部９０の形成、第２積層体７０Ｂの形成し、貫通孔３０の形成、を備えた製造方法を適用することができる。
【００８０】
以上説明したように、実施形態によれば、生産性が高い不揮発性半導体記憶装置の製造方法が提供される。
【００８１】
なお、上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００８２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８３】
１１…基板、１１ａ…主面、１３…シリコン酸化膜、１４…バックゲート電極、１５…凹部、１６，１７，２６…シリコン酸化膜、２０…積層体、２１…電極膜、２１ｓ…側面、２７…制御電極、３０…貫通孔、３３…メモリ膜、３５…ブロック絶縁膜、３６…電荷蓄積膜、３７…トンネル絶縁膜、３８…Ｕ字ピラー、３９…半導体層、４０…接続部材、４１，５４…シリコン窒化膜、４２…層間絶縁膜、４７…ソース線、４８…プラグ、４９…配線、５１…ビット線、５５…層間絶縁膜、７２…第１膜、７３…第２膜、７４…スリット、８０…構造体、９０…支持部、９１，９１Ａ，９１Ｂ…第１の孔、１１０，１２０…不揮発性半導体記憶装置、２１０…第１縁部、２１１…第２縁部、ＭＣ…メモリセル、Ｒ１…第１の曲率、Ｒ２…第２の曲率、Ｒｃ…周辺回路領域、Ｒｍ…メモリアレイ領域、Ｒｍｃ…中央部、Ｒｍｐ…端部、ＳＰ…半導体ピラー、ＳＴＲ１，ＳＴＲ２…メモリストリング
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
近年、多層の導電膜を一括加工してメモリの記憶容量を増加させる３次元積層型の不揮発性半導体記憶装置が提案されている。この不揮発性半導体記憶装置においては、交互に積層された絶縁膜と電極膜とを有する積層体と、積層体を貫通するシリコンピラーと、シリコンピラーと電極膜との間のメモリ膜と、が設けられる。この構造では、シリコンピラーと、各電極膜と、の交差部に、メモリセルが形成される。
このような３次元積層型の不揮発性半導体記憶装置において、生産性の向上が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−０４０５３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、生産性の高い不揮発性半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る不揮発性半導体記憶装置の製造方法は、基板の主面に対して垂直な第１軸に沿って積層された複数の電極膜と、前記複数の電極膜を前記第１に沿って貫通する複数の半導体ピラーとなる半導体層と、前記複数の電極膜と前記半導体ピラーとの間に設けられたメモリ膜と、を含む不揮発性半導体記憶装置の製造方法であって、前記複数の電極膜となる複数の第１膜と、複数の第２膜と、を交互に積層して、第１積層体を形成する工程と、前記第１軸に沿い前記複数の第１膜を支持する支持部を形成する工程と、前記第１積層体を前記第１軸に沿って貫通する第１の孔を形成し、前記第１の孔を介して前記第２膜を除去し、前記複数の第１膜どうしの間に間隙が形成された第２積層体を形成する工程と、前記第２積層体の前記複数の第１膜を前記第１軸に沿って貫通する複数の貫通孔を形成する工程と、前記複数の貫通孔の中に、前記メモリ膜を埋め込み、前記貫通孔の残余の空間に前記半導体層を埋め込む工程と、を備える。
【図面の簡単な説明】
【０００６】
【図１】不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図２】不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図３】不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
【図４】実施形態に係る製造方法を例示するフローチャートである。
【図５】実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
【図６】実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
【図７】実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
【図８】実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
【図９】実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
【図１０】実施形態に係る製造方法の具体例を例示するフローチャートである。
【図１１】具体例に係る不揮発性半導体記憶装置の製造方法を例示する模式的図である。
【図１２】具体例に係る不揮発性半導体記憶装置の製造方法を例示する模式的図である。
【図１３】具体例に係る不揮発性半導体記憶装置の製造方法を例示する模式的図である。
【図１４】具体例に係る不揮発性半導体記憶装置の製造方法を例示する模式的図である。
【図１５】具体例に係る不揮発性半導体記憶装置の製造方法を例示する模式的図である。
【図１６】具体例に係る不揮発性半導体記憶装置の製造方法を例示する模式的図である。
【図１７】具体例に係る不揮発性半導体記憶装置の製造方法を例示する模式的図である。
【図１８】具体例に係る不揮発性半導体記憶装置の製造方法を例示する模式的図である。
【図１９】具体例に係る不揮発性半導体記憶装置の製造方法を例示する模式的図である。
【図２０】メモリ膜の形成について例示する模式的断面図である。
【図２１】第１の孔の他の例を示す模式図である。
【図２２】第１の孔の他の例を示す模式図である。
【図２３】他の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
図１は、不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図１では、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
図２は、不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図２はメモリアレイ領域の端部、メモリアレイ領域の中央部及び周辺回路領域を表している。
図３は、不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
図３では、電極膜及びメモリ膜の一部を例示している。
実施形態では、一例として図１〜図３に表した不揮発性半導体記憶装置１１０を製造する方法について説明する。
【０００９】
先ず、不揮発性半導体記憶装置１１０について説明する。
図１〜図３に表したように、不揮発性半導体記憶装置１１０は、基板１１上に設けられた複数の電極膜２１と、半導体層３９と、メモリ膜３３と、を備える。
本明細書において、基板１１の主面１１ａに直交する軸をＺ軸（第１軸）、Ｚ軸と直交する軸（第２軸）のうちの１つをＸ軸、Ｚ軸と直交する軸（第２軸）のうちの他の１つで、Ｘ軸にも垂直な軸（第３軸）をＹ軸とする。
また、Ｚ軸に沿って基板１１の主面１１ａから離れる方向を上（上側）、その反対を下（下側）ということにする。
【００１０】
複数の電極膜２１は、Ｚ軸に沿って積層される。本具体例では、一例として４つの電極膜２１がＺ軸に沿って所定の間隔で積層される。説明の便宜上、実施形態では４つの電極膜２１を有する例を説明するが、４つ以外の電極膜２１を有する場合であっても同様である。
【００１１】
半導体層３９は、複数の電極膜２１の側面２１ｓと対向する。半導体層３９は、例えば、Ｚ軸に沿って柱状に設けられた半導体ピラーＳＰである。半導体ピラーＳＰは、半導体材料による例えば中実構造である。半導体ピラーＳＰは、半導体材料による中空構造でもよい。半導体ピラーＳＰは、中空構造の内側に、例えば絶縁層が設けられていてもよい。
【００１２】
メモリ膜３３は、複数の電極膜２１のそれぞれの側面２１ｓと、半導体層３９と、の間に設けられる。電極膜２１の側面２１ｓと、半導体層３９と、の交差する位置に設けられたメモリ膜３３によってメモリセルトランジスタが形成される。メモリセルトランジスタは３次元マトリクス状に配列され、この記憶層（電荷蓄積膜３６）に電荷を蓄積させることにより、各メモリセルトランジスタが情報（データ）を記憶するメモリセルＭＣとして機能する。
【００１３】
半導体層３９は、Ｚ軸に延在する半導体ピラーＳＰに含まれる。不揮発性半導体記憶装置１１０では、Ｙ軸に沿って隣り合う２つの半導体ピラーＳＰと、この２つの半導体ピラーのそれぞれの端部を接続する接続部材４０と、によってＵ字状のメモリストリングＳＴＲ１が構成される。複数のメモリストリングＳＴＲ１は、基板１１上にマトリクス状に配列される。
【００１４】
基板１１には、例えばシリコンが用いられる。実施形態では、一例としてシリコンの基板１１を用いる例を説明する。
図２に表したように、メモリアレイ領域Ｒｍにおいては、基板１１上にシリコン酸化膜１３が形成されており、その上に、導電性材料、例えば、リンがドープされたシリコン（リンドープドシリコン）からなるバックゲート電極１４が設けられている。
【００１５】
メモリアレイ領域Ｒｍの中央部Ｒｍｃにおいて、バックゲート電極１４の上層部分には、Ｙ軸方向に延びる凹部１５が複数形成されている。凹部１５の内面上には、例えばシリコン酸化膜１６が設けられている。また、バックゲート電極１４上には、シリコン酸化膜１７が設けられている。
【００１６】
シリコン酸化膜１７上には、積層体２０が設けられている。積層体２０においては、複数本の電極膜２１が設けられている。電極膜２１には、例えばボロンが導入されたシリコン（ボロンドープドシリコン）が用いられる。電極膜２１は、メモリセルトランジスタのゲート電極として機能する。電極膜２１の形状は、Ｘ軸に沿って延びる帯状であって、Ｙ軸及びＺ軸に沿ってマトリクス状に配列される。
メモリアレイ領域Ｒｍの端部Ｒｍｐにおいて、複数の電極膜２１は階段状に加工されている。
【００１７】
Ｙ軸に沿って隣り合う電極膜２１の間には、例えばシリコン酸化物からなる絶縁板材２２が設けられている。絶縁板材２２の形状は、積層体２０を貫通する。また、Ｚ軸に沿って隣り合う電極膜２１間には、後述するブロック絶縁膜３５（図３参照）が埋め込まれている。ブロック絶縁膜３５は、Ｚ軸に沿って隣り合う電極膜２１の間の全てに埋め込まれていても、一部に空間を残して設けられていてもよい。
【００１８】
積層体２０の上にはシリコン酸化膜２６が設けられている。シリコン酸化膜２６の上には、制御電極２７が設けられている。制御電極２７には、例えばボロンドープドシリコンが用いられる。制御電極２７は、Ｘ軸に沿って延在する。制御電極２７は、各半導体ピラーＳＰごとに設けられる。
【００１９】
積層体２０、シリコン酸化膜２６及び制御電極２７には、Ｚ軸に沿って延びる複数本の貫通孔３０が形成されている。複数本の貫通孔３０は、Ｘ軸及びＹ軸に沿ってマトリクス状に配列される。貫通孔３０は、制御電極２７、シリコン酸化膜２６及び積層体２０を貫いて、凹部１５のＹ軸に沿った両端部に到達している。これにより、Ｙ軸に沿って隣り合う一対の貫通孔３０が、凹部１５によって連通されて、１本のＵ字ホール３１を構成している。各貫通孔３０の形状は例えば円柱形である。各Ｕ字ホール３１の形状はほぼＵ字形である。
【００２０】
図１及び図３に示すように、Ｕ字ホール３１の内面上には、ブロック絶縁膜３５が設けられている。ブロック絶縁膜３５は、不揮発性半導体記憶装置１１０の駆動電圧の範囲内にある電圧が印加されても実質的に電流を流さない膜である。ブロック絶縁膜３５には、高誘電率材料、例えば、誘電率が後述の電荷蓄積膜３６を形成する材料の誘電率よりも高い材料（例えば、シリコン酸化物）が用いられる。ブロック絶縁膜３５は、貫通孔３０の内面上から電極膜２１の面２１ａ（上面）の上側、及び面２１ｂ（下面）の下側に回り込んでいる。
【００２１】
ブロック絶縁膜３５上には、電荷蓄積膜３６が設けられる。電荷蓄積膜３６は電荷を蓄積する膜である。電荷蓄積膜３６は、例えば、電子のトラップサイトを含む膜である。電荷蓄積膜３６には、例えばシリコン窒化膜が用いられる。
【００２２】
電荷蓄積膜３６上には、トンネル絶縁膜３７が設けられる。トンネル絶縁膜３７は、通常は絶縁性であるが、装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜である。トンネル絶縁膜３７には、例えばシリコン酸化物が用いられる。メモリ膜３３は、ブロック絶縁膜３５、電荷蓄積膜３６及びトンネル絶縁膜３７の積層膜を含む。
【００２３】
Ｕ字ホール３１内には、半導体層３９が埋め込まれる。半導体層３９には、不純物（例えば、リン）を含むポリシリコンが用いられる。Ｕ字ホール３１内に半導体層３９が埋め込まれることで、Ｕ字ピラー３８が形成される。Ｕ字ピラー３８の形状は、Ｕ字ホール３１の形状を反映したＵ字形である。
【００２４】
Ｕ字ピラー３８はトンネル絶縁膜３７に接している。Ｕ字ピラー３８のうち、貫通孔３０内に配置された部分が半導体ピラーＳＰであり、凹部１５内に配置された部分が接続部材４０である。
【００２５】
複数の半導体ピラーＳＰのうち、Ｘ軸に沿って並ぶ同じ列の半導体ピラーＳＰは、同じ電極膜２１を貫いている。Ｙ軸に沿って隣接する２つのＵ字ピラー３８に含まれる４つの半導体ピラーＳＰ１〜ＳＰ４において、内側の２つの半導体ピラーＳＰ２及びＳＰ３は、同じ電極膜２１を貫いている。また、上記４つの半導体ピラーＳＰ１〜ＳＰ４において、外側の２つの半導体ピラーＳＰ１及びＳＰ４は、同じ電極膜２１を貫いている。なお、各半導体ピラーＳＰごとに、異なる電極膜２１を貫くように設けられていてもよい。
【００２６】
図２に表したように、メモリアレイ領域Ｒｍの端部Ｒｍｐにおいて、階段状に加工された積層体２０の側面上、シリコン酸化膜２６の側面上、及び制御電極２７の側面上には、シリコン窒化膜４１が設けられている。シリコン窒化膜４１は積層体２０の端部の形状を反映して階段状に形成されている。また、制御電極２７上及びシリコン窒化膜４１上には、例えばシリコン酸化物からなる層間絶縁膜４２が設けられており、積層体２０を埋め込んでいる。
【００２７】
層間絶縁膜４２内には、プラグ４３、コンタクト４４及び４５が埋め込まれている。プラグ４３は半導体ピラーＳＰの直上域に配置されており、半導体ピラーＳＰに接続されている。コンタクト４４は、制御電極２７のＸ軸に沿った一端部の直上域に配置されており、制御電極２７に接続されている。コンタクト４５は、電極膜２１のＸ軸に沿った一端部の直上域に配置されており、電極膜２１に接続されている。
【００２８】
層間絶縁膜４２内におけるプラグ４３、コンタクト４４及び４５よりも上方の部分には、ソース線４７、プラグ４８、配線４９及び５０が埋め込まれている。ソース線４７は、Ｘ軸に沿って延びており、Ｕ字ピラー３８に属する一対の半導体ピラーＳＰのうちの一方にプラグ４３を介して接続されている。プラグ４８はＵ字ピラー３８に属する一対の半導体ピラーＳＰのうちの他方にプラグ４３を介して接続されている。配線４９及び５０はＹ軸に沿って延びており、それぞれ、コンタクト４４及び４５に接続されている。
【００２９】
層間絶縁膜４２上には、Ｙ軸に沿って延びるビット線５１が設けられており、プラグ４８に接続されている。また、層間絶縁膜４２上には、配線５２が設けられており、プラグ５３を介して配線４９に接続されている。層間絶縁膜４２上には、ビット線５１及び配線５２を埋め込むように、シリコン窒化膜５４及び層間絶縁膜５５が設けられており、所定の配線等が埋設されている。
【００３０】
図２に表したように、周辺回路領域Ｒｃにおいては、基板１１の上層部分にトランジスタ６１等が形成されている。基板１１上には層間絶縁膜４２、シリコン窒化膜５４及び層間絶縁膜５５が設けられている。周辺回路領域Ｒｃの内部には所定の配線等が埋設されている。
【００３１】
次に、実施形態に係る不揮発性半導体記憶装置の製造方法を説明する。
図４は、実施形態に係る製造方法を例示するフローチャートである。
実施形態に係る不揮発性半導体記憶装置の製造方法は、第１積層体の形成（ステップＳ１０１）と、支持部の形成（ステップＳ１０２）と、第２積層体の形成（ステップＳ１０３）と、貫通孔の形成（ステップＳ１０４）と、メモリ膜及び半導体層の埋め込み（ステップＳ１０５）と、を備える。
【００３２】
図５〜図９は、実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
図５は、図４に表したステップＳ１０１の処理の例を示す。図６は、図４に表したステップＳ１０２の処理の例を示す。図７は、図４に表したステップＳ１０３の処理の例を示す。図８は、図４に表したステップＳ１０４の処理の例を示す。図９は、図４に表したステップＳ１０５の処理の例を示す。
【００３３】
先ず、図５（図４のステップＳ１０１）に表したように、第１積層体７０Ａの形成を行う。第１積層体７０Ａは、複数の電極膜２１となる複数の第１膜７２と、複数の第２膜７３と、を交互に積層した構造体である。第１膜７２には、例えばボロンドープドポリシリコン膜が用いられる。第２膜７３には、例えばシリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）及びシリコン炭酸化膜（ＳｉＯＣ）の少なくともいずれかが用いられる。
第１積層体７０Ａは、複数の第１膜７２と、複数の第２膜７３と、をそれぞれ１層ずつ交互にＺ軸に沿って積層した構造体である。
【００３４】
実施形態では、基板１１の主面１１ａ上に、例えば構造体８０が形成されている。第１積層体７０Ａは、構造体８０の上に形成される。構造体８０は、例えばシリコン酸化膜１３、バックゲート電極１４、凹部１５内に形成されたシリコン酸化膜１６及びノンドープドシリコン部７１並びにシリコン酸化膜１７を含む。シリコン酸化膜１３は、基板１１の主面１１ａ上に形成される。バックゲート電極１４は、シリコン酸化膜１３上に形成される。凹部１５は、バックゲート電極１４の一部に形成される。凹部１５の内面には、シリコン酸化膜１６を介してノンドープドシリコン部７１が形成されている。また、バックゲート電極１４上の全面にシリコン酸化膜１７が形成されている。
【００３５】
この構造体８０のシリコン酸化膜１７の上に、第１膜７２と、第２膜７３とを、交互に積層して、第１積層体７０Ａを形成する。図５に表した例では、４層の第１膜７２と、３層の第２膜７３と、を１層ずつ交互に積層する。
【００３６】
次に、図６（図４のステップＳ１０２）に表したように、支持部９０の形成を行う。支持部９０は、Ｚ軸に沿い複数の第１膜７２を支持する。支持部９０は、第１積層体７０ＡをＺ軸に沿って貫通して設けられる。支持部９０は、複数の第１膜７２のそれぞれと接続され、複数の第１膜７２のＺ軸に沿った間隔を維持する。
支持部９０は、複数の第１膜７２を支持することができれば、第１積層体７０Ａのどの位置に設けられてもよい。また、支持部９０は、複数箇所に設けられてもよい。
【００３７】
次に、図７（図４のステップＳ１０３）に表したように、第２積層体７０Ｂの形成を行う。第２積層体７０Ｂを形成するには、第１積層体７０ＡをＺ軸に沿って貫通する第１の孔９１を形成する。その後、第１の孔９１を介して第２膜７３を除去する。第２膜７３が除去されることで、複数の第１膜７２どうしの間に間隙ＳＣが形成された第２積層体７０Ｂが形成される。
【００３８】
第２膜７３の除去には、ウェットエッチングやドライエッチングが用いられる。例えば、第２膜７３としてシリコン窒化膜やシリコン酸化膜が用いられた場合、第１の孔９１からエッチング液を送り込み、エッチング液によって第２膜７３を除去する。
【００３９】
第２膜７３としてシリコン炭酸化膜が用いられた場合、ドライエッチングによって第１の孔９１から第２膜７３を除去する。例えば、酸素プラズマによるアッシングによって第１の孔９１から第２膜７３を除去する。
【００４０】
いずれのエッチングでも、第１膜７２のエッチング速度に対して第２膜７３のエッチング速度が高いエッチング液やエッチングガスを用いる。エッチングは、第２膜７３の、第１の孔９１の内壁に露出する部分から内部へと進行する。第２膜７３が除去された後、残された複数の第１膜７２は支持部９０によって支持された状態が維持される。
【００４１】
次に、図８（図４のステップＳ１０４）に表したように、複数の貫通孔３０の形成を行う。貫通孔３０は、第２積層体７０Ｂの複数の第１膜７２をＺ軸に沿って貫通して形成される。例えば、第２積層体７０Ｂの上にシリコン酸化膜２６を成膜し、その上に、ボロンドープドポリシリコン膜７５を成膜する。次に、フォトリソグラフィ及びエッチングにより、ボロンドープドポリシリコン膜７５、シリコン酸化膜２６及び第２積層体７０Ｂを貫通するように、Ｚ軸に沿って延びる貫通孔３０を形成する。
【００４２】
貫通孔３０は、例えばＲＩＥ（Reactive Ion Etching）によって形成される。第２積層体７０Ｂに貫通孔３０を形成する際、第２積層体７０Ｂの上側から下側に向けてＲＩＥを行う。第２積層体７０Ｂの複数の第１膜７２の間には空間が設けられているため、貫通孔３０を形成する際に、各第１膜７２の基板１１とは反対側の面２１ａ（上面）の方が、基板１１側の面２１ｂ（下面）よりも、エッチングされる量が多い。
【００４３】
貫通孔３０が形成されると、各第１膜７２の面２１ａには第１縁部２１０が設けられ、各第１膜７２の面２１ｂには第２縁部２１１が設けられる。
この際、図３に表したように、例えば、第１縁部２１０には第１の曲率Ｒ１の部分が形成され、第２縁部２１１には、第２の曲率Ｒ２の部分が形成される。各第１膜７２の面２１ａは、面２１ｂに比べてエッチングされる量が多いことから、第１の曲率Ｒ１は、第２の曲率Ｒ２よりも小さくなる。（第１縁部２１０の曲率半径は、第２縁部２１１の曲率半径よりも大きい。）
または、第１縁部２１０は丸味を有し、第２縁部２１１は、丸味を有していない。
【００４４】
実施形態において、貫通孔３０をエッチングによって形成する際、第２積層体７０Ｂの複数の第１膜７２がエッチング対象になる。したがって、貫通孔３０の形成では、第１膜７２だけをエッチングすることから、第１膜７２及び第２膜７３による第１積層体７０Ａをエッチングする場合に比べて、エッチング時間が短くなり、さらに、エッチング条件も簡素化される。
【００４５】
次に、図９（図４のステップＳ１０５）に表したように、貫通孔３０の中に、メモリ膜３３を埋め込み、貫通孔３３の残余の空間に半導体層３９を埋め込む。これにより、不揮発性半導体記憶装置１１０が生産性高く製造される。
【００４６】
上記実施形態で製造される不揮発性半導体記憶装置１１０は、例えば、基板１１の主面１１ａに対して直交する第１軸（Ｚ軸）に沿って積層された複数の電極膜２１と、複数の電極膜２１の側面２１ｓに対向する半導体層３９と、複数の電極膜２１と半導体層３９との間に設けられたメモリ膜３３と、を備える。
また、電極膜２１基板１１とは反対側の面２１ａの第１縁部２１０は、電極膜２１の基板１１側の面２１ｂの第２縁部２１１の曲率（第２の曲率Ｒ２）よりも小さい曲率（第１の曲率Ｒ１）を有する部分を含む。
【００４７】
次に、実施形態に係る不揮発性半導体記憶装置の製造方法の具体例について説明する。
図１０は、実施形態に係る製造方法の具体例を例示するフローチャートである。
具体例に係る不揮発性半導体記憶装置の製造方法は、犠牲層の形成（ステップＳ２０１）と、第１積層体の形成（ステップＳ２０２）と、支持部の形成（ステップＳ２０３）と、第２積層体の形成（ステップＳ２０４）と、貫通孔の形成（ステップＳ２０５）と、犠牲層の除去（ステップＳ２０６）と、メモリ膜及び半導体層の埋め込み（ステップＳ２０７）と、を備える。
【００４８】
図１１〜図１９は、具体例に係る不揮発性半導体記憶装置の製造方法を例示する模式的図である。
図１１〜図１９の各図の（ａ）は模式的平面図であり、（ｂ）は（ａ）のＡ−Ａ’線の模式的断面図である。
なお、図１１〜図１９は、不揮発性半導体記憶装置１１０のメモリアレイ領域Ｒｍを示している。
【００４９】
先ず、図２に表したように、例えばシリコンの基板１１を用意する。そして、基板１１の上層部分にＳＴＩ（Shallow Trench Isolation）１２を選択的に形成する。次に、周辺回路領域Ｒｃにトランジスタ６１を形成する。また、メモリアレイ領域Ｒｍにおいて、基板１１の上面上にシリコン酸化膜１３を形成する。
【００５０】
次に、図１１（ａ）及び（ｂ）に表したように、メモリアレイ領域Ｒｍにおいて、リンがドープされたポリシリコンからなる膜を成膜し、パターニングすることにより、バックゲート電極１４を形成する。次に、フォトリソグラフィ法により、バックゲート電極１４の上面に、Ｙ軸に沿った方向を長手方向とする例えば直方体形状の凹部１５を形成する。凹部１５は、複数形成される。複数の凹部１５は、Ｘ軸及びＹ軸に沿ってマトリクス状に設けられる。
【００５１】
次に、凹部１５の内面上にシリコン酸化膜１６を形成する。次に、全面に不純物が導入されていないシリコン（ノンドープドシリコン）を堆積させて、全面エッチングを行う。これにより、ノンドープドシリコンをバックゲート電極１４の上面上から除去すると共に、凹部１５内に残留させる。凹部１５の間には、バックゲート電極１４の上面が露出する。また、凹部１５内には、ノンドープドシリコン部７１が埋め込まれる。ノンドープドシリコン部７１が埋め込まれた部分は、後の工程で接続部材４０になる犠牲層Ｐ１である。
【００５２】
次に、図１２（ａ）及び（ｂ）に表したように、バックゲート電極１４、シリコン酸化膜１６及びノンドープドシリコン部７１の上側の全面に、シリコン酸化膜１７を成膜する。これにより、構造体８０が形成される。シリコン酸化膜１７の膜厚は、バックゲート電極１４と、後の工程においてシリコン酸化膜１７上に形成される電極膜２１のうち、最下段の電極膜２１との間で耐圧が確保される膜厚とする。
【００５３】
次に、構造体８０の上に、第１膜７２と、第２膜７３と、を交互に積層させる。第１膜７２には、ボロンが導入されたボロンドープドポリシリコン層が用いられる。第２膜７３には、例えばシリコン酸化膜、シリコン窒化膜及びシリコン炭酸化膜の少なくともいずれかが用いられる。複数の第１膜７２と、複数の第２膜７３と、をそれぞれ１層ずつ交互に積層して、第１積層体７０Ａを形成する。
【００５４】
次に、図１３（ａ）及び（ｂ）に表したように、フォトリソグラフィ及びエッチングを行い、第１積層体７０Ａに、第２の孔の一例であるスリット７４を形成する。スリット７４の開口形状は、Ｘ軸に沿った長孔形状である。スリット７４は、第１積層体７０ＡをＺ軸に沿って貫通し、凹部１５におけるＹ軸に沿った中央部の直上域を通過するように形成される。スリット７４は、各凹部１５の直上にそれぞれ設けられる。スリット７４によって、第１膜７２はＸ方向に分割される。
【００５５】
次に、全面にシリコン酸化物等の絶縁材料を堆積させる。このとき、この絶縁材料はスリット７４内にも埋め込まれる。その後、全面エッチングを施して、第１積層体７０Ａの上面から絶縁材料を除去する。スリット７４内には絶縁材料が残る。これにより、スリット７４内にＸ軸及びＺ軸方向に拡がる板状の絶縁板材２２が形成される。本具体例では、この絶縁板材２２を支持部９０として用いる。第１積層体７０Ａの上面においては、最上段の電極膜２１になる第１膜７２が露出する。
【００５６】
次に、図１４（ａ）及び（ｂ）に表したように、第１積層体７０Ａに第１の孔９１を形成する。第１の孔９１は、Ｚ軸に沿って第１積層体７０Ａを貫通する。本具体例では、Ｚ軸に沿った方向にみて、凹部１５が設けられていない位置に第１の孔９１を形成する。第１の孔９１の開口形状は、矩形や円形等になる。第１の孔９１は、複数箇所に設けられていてもよい。
【００５７】
次に、図１５（ａ）及び（ｂ）に表したように、第１の孔９１を介して第２膜７３を除去する。第１積層体７０Ａから第２膜７３が除去されることで、第２積層体７０Ｂが形成される。第２膜７３として、シリコン窒化膜やシリコン酸化膜が用いられた場合、第１の孔９１からエッチング液を送り込み、エッチング液によって第２膜７３を除去する。第２膜７３としてシリコン炭酸化膜が用いられた場合、ドライエッチングによって第１の孔９１から第２膜７３を除去する。例えば、酸素プラズマによるアッシングによって第１の孔９１から第２膜７３を除去する。
【００５８】
第２積層体７０Ｂにおいて、Ｚ軸に沿った複数の第１膜７２どうしの間には間隙ＳＣが設けられる。複数の第１膜７２どうしの間に間隙ＳＣがあっても、各第１膜７２は支持部９０によって支持された状態が維持される。
【００５９】
次に、図１６（ａ）及び（ｂ）に表したように、第２積層体７０Ｂの上にシリコン酸化膜２６を成膜し、その上に、ボロンドープドポリシリコン膜７５を成膜する。このとき、シリコン酸化膜２６の膜厚は、最上段の電極膜２１になる第１膜７２とボロンドープドポリシリコン膜７５との間の耐圧を十分に確保できる膜厚とする。
シリコン酸化膜２６は、第１の孔９１にも埋め込まれる。第１の孔９１は、シリコン酸化膜２６によって完全に埋め込まれる場合と、一部に空間が設けられた状態でシリコン酸化膜２６によって埋め込まれる場合と、がある。
【００６０】
次に、図１７（ａ）及び（ｂ）に表したように、フォトリソグラフィ及びエッチングにより、ボロンドープドポリシリコン膜７５、シリコン酸化膜２６及び第２積層体７０Ｂを貫通するように、Ｚ方向に延びる複数本の貫通孔３０を形成する。
貫通孔３０は、例えばＲＩＥによって形成される。この際、第２積層体７０Ｂの複数の第１膜７２だけがエッチング対象になる。したがって、このエッチング処理では、第１膜７２及び第２膜７３による第１積層体７０Ａをエッチングする場合に比べて、エッチング時間が短くなる。さらに、エッチング条件も第１膜７２をエッチングするための条件だけ設定すればよい。これにより、エッチング条件が簡素化される。
【００６１】
貫通孔３０は、Ｚ軸に沿った方向にみて、例えば円形に形成される。また、貫通孔３０はＸ軸及びＹ軸に沿ってマトリクス状に配列させ、Ｙ軸に沿って隣り合う一対の貫通孔３０を、凹部１５のＹ軸に沿った両端部に到達させる。
【００６２】
次に、図１８（ａ）及び（ｂ）に表したように、貫通孔３０を介してウェットエッチングを行う。このウェットエッチングには、例えば、アルカリ性のエッチング液が用いられる。これにより、凹部１５内のノンドープドシリコン部７１（図１７（ｂ）参照）、すなわち犠牲層Ｐ１が除去される。ノンドープドシリコン部７１が除去されることにより、凹部１５内の犠牲層Ｐ１が設けられていた部分は空間Ｐ２になる。そして、１つの凹部１５内の空間Ｐ２と、一対の貫通孔３０と、が連通したＵ字ホール３１が形成される。
【００６３】
次に、図１９（ａ）及び（ｂ）に表したように、例えば、ＡＬＤ（atomic layer deposition：原子層堆積）法により、シリコン酸化物を堆積させる。このシリコン酸化物はＵ字ホール３１内に侵入し、Ｕ字ホール３１の内面上にブロック絶縁膜３５を堆積させる。また、シリコン酸化物は貫通孔３０を介して間隙ＳＣ内にも侵入する。
【００６４】
次に、シリコン窒化物を堆積させる。これにより、ブロック絶縁膜３５上に電荷蓄積膜３６が形成される。このとき、間隙ＳＣ内はブロック絶縁膜３５によって埋め込まれているため、電荷蓄積膜３６は間隙ＳＣ内には侵入せず、Ｕ字ホール３１内のみに形成される。
【００６５】
次に、シリコン酸化膜を堆積させる。これにより、電荷蓄積膜３６上にトンネル絶縁膜３７が形成される。トンネル絶縁膜３７も間隙ＳＣ内には侵入せず、Ｕ字ホール３１内のみに形成される。ブロック絶縁膜３５、電荷蓄積膜３６及びトンネル絶縁膜３７により、メモリ膜３３が形成される。
【００６６】
次に、Ｕ字ホール３１内に、不純物、例えばリンを含有させたポリシリコンを埋め込む。これにより、Ｕ字ホール３１内にＵ字ピラー３８が形成される。Ｕ字ピラー３８のうち、貫通孔３０内に配置された部分がＺ軸に沿って延びる半導体ピラーＳＰとなり、凹部１５内に配置された部分がＹ軸に沿って延びる接続部材４０となる。半導体ピラーＳＰが貫通した第１膜７２は、電極膜２１として機能する。
【００６７】
次に、全面にエッチングを施し、ボロンドープドポリシリコン膜７５上に堆積されたポリシリコン、トンネル絶縁膜３７、電荷蓄積膜３６及びブロック絶縁膜３５を除去し、ボロンドープドポリシリコン膜７５を露出させる。
【００６８】
その後、図２に表したように、層間絶縁膜４２を形成し、層間絶縁膜４２上にソース線４７、配線４９及び５０を形成する。さらに、層間絶縁膜４２を堆積させて、プラグ４８を形成する。また、層間絶縁膜４２上に、ビット線５１及び配線５２を形成し、その上にシリコン窒化膜５４を形成し、その上に層間絶縁膜５５を形成する。これにより、不揮発性半導体記憶装置１１０が完成する。
このような製造方法では、貫通孔３０を形成する際のエッチング時間を短く、さらに、エッチング条件も簡素化されることから、不揮発性半導体記憶装置１１０が生産性高く製造される。
【００６９】
図２０は、メモリ膜の形成について例示する模式的断面図である。
図２０（ａ）はメモリ膜の第１の例、図２０（ｂ）はメモリ膜の第２の例を表している。
図２０（ａ）に表したメモリ膜３３では、ブロック絶縁膜３５が、間隙ＳＣの途中まで埋め込まれている。ブロック絶縁膜３５は、電極膜２１の上下面にそれぞれ形成される。このため、Ｚ軸に沿って隣り合う２つの電極膜２１において、上側の電極膜２１の下面に形成されたブロック絶縁膜３５と、下側の電極膜２１の上面に形成されたブロック絶縁膜３５と、が接触し、接触面にシーム３４ａが形成される。ブロック絶縁膜３５は、間隙ＳＣの途中まで埋め込まれるため、Ｚ軸に沿って隣り合う２つの電極膜２１の間には、空間Ｐ３が設けられる。
【００７０】
図２０（ｂ）に表したメモリ膜３３では、ブロック絶縁膜３５が、間隙ＳＣを全て埋め込むように形成されている。Ｚ軸に沿って隣り合う２つの電極膜２１の間には、ブロック絶縁膜３５のシーム３４ａが形成される。また、ブロック絶縁膜３５は、電極膜２１のＹ軸に沿った端部の一方側及び他方側の両方からそれぞれ中央部に向けて形成される。そして、一方側のブロック絶縁膜３５と、他方側のブロック絶縁膜３５と、の接触面にシーム３４ｂが形成される。
【００７１】
図２１〜図２２は、第１の孔の他の例を示す模式図である。
図２１（ａ）は模式的平面図であり、図２１（ｂ）は（ａ）のＢ−Ｂ’線の模式的断面図である。
図２２（ａ）は模式的平面図であり、図２２（ｂ）は（ａ）のＣ−Ｃ’線の模式的断面図である。
【００７２】
図２１に表した第１の孔９１Ａは、Ｘ軸に沿ったスリット状に形成されている。第１の孔９１Ａは、Ｙ軸に沿って隣り合う２つの凹部１５の間に設けられる。すなわち、第１の孔９１Ａは、２つのＵ字型のメモリストリングにおいて、Ｙ軸に沿って隣り合う２つの半導体ピラーＳＰ２及びＳＰ３の間になる位置に形成される。第１の孔９１Ａによって、第１膜７２は、Ｘ軸に沿って分割される。
【００７３】
第１の孔９１Ａは、第２膜７３をエッチングによって除去する際に用いられるとともに、第１膜７２をＸ軸に沿って分割するためのスリットとして用いられる。第１膜７２がＸ軸に沿って分割されると、Ｙ軸に沿って隣り合う半導体ピラーＳＰ間で、独立した電極膜２１を備えた不揮発性半導体記憶装置が製造される。
【００７４】
図２２に表した第１の孔９１Ｂは、凹部１５内の犠牲層Ｐ１の上に設けられている。第１の孔９１Ｂは、Ｘ軸に沿ったスリット状に形成されている。第１の孔９１Ｂは、第２膜７３をエッチングによって除去する際に用いられるとともに、第１膜７２を、凹部１５の上で、Ｘ軸に沿って分割するためのスリットとして用いられる。支持部９０は、２つの凹部１５の間や、その他の部分に設けられる。第２積層体７０Ｂに設ける貫通孔３０は、Ｚ軸に沿った方向にみて、第１の孔９１Ｂを中心とした両側にそれぞれ設けられる。すなわち、第１の孔９１Ｂは、Ｕ字ピラー３８の間で、第１膜７２をＸ軸に沿って分割する。
【００７５】
図２１及び図２２に表したように、第１の孔９１Ａ及び９１Ｂを、第１膜７２をＸ軸に沿って分割するためのスリットと兼用にすることで、別途、第１の孔９１を設ける場合に比べてメモリアレイ領域Ｒｍが省スペース化される。
【００７６】
なお、第１の孔９１及び支持部９０を形成する位置は、上記説明した例に限定されない。すなわち、第１の孔９１を介して第２膜７３を除去でき、支持部９０によって第１膜７２を支持できれば、上記説明した例以外の位置に形成してもよい。
【００７７】
図２３は、他の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
実施形態に係る製造方法は、図２３に表した不揮発性半導体記憶装置１２０の製造方法にも適用される。
図２３に表したように、不揮発性半導体記憶装置１２０においては、接続部材４０が設けられず、半導体ピラーＳＰのそれぞれが独立している。すなわち、不揮発性半導体記憶装置１２０においては、直線状のメモリストリングＳＴＲ２が設けられる。
【００７８】
不揮発性半導体記憶装置１２０においては、積層体２０の上側及び下側に、それぞれ制御電極２７が設けられる。制御電極２７は、Ｘ軸に沿って並ぶ複数の半導体ピラーＳＰごとに設けられる。複数のソース線４７は、下側の制御電極２７と、基板１１と、の間に設けられ、それぞれＹ軸に沿って延びる。複数のビット線５１は、上側の制御電極２７の上に設けられ、それぞれＸ軸に沿って延びる。
【００７９】
このような不揮発性半導体記憶装置１２０でも、実施形態に係る製造方法、すなわち、支持部９０の形成、第２積層体７０Ｂの形成し、貫通孔３０の形成、を備えた製造方法を適用することができる。
【００８０】
以上説明したように、実施形態によれば、生産性が高い不揮発性半導体記憶装置の製造方法が提供される。
【００８１】
なお、上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００８２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８３】
１１…基板、１１ａ…主面、１３…シリコン酸化膜、１４…バックゲート電極、１５…凹部、１６，１７，２６…シリコン酸化膜、２０…積層体、２１…電極膜、２１ｓ…側面、２７…制御電極、３０…貫通孔、３３…メモリ膜、３５…ブロック絶縁膜、３６…電荷蓄積膜、３７…トンネル絶縁膜、３８…Ｕ字ピラー、３９…半導体層、４０…接続部材、４１，５４…シリコン窒化膜、４２…層間絶縁膜、４７…ソース線、４８…プラグ、４９…配線、５１…ビット線、５５…層間絶縁膜、７２…第１膜、７３…第２膜、７４…スリット、８０…構造体、９０…支持部、９１，９１Ａ，９１Ｂ…第１の孔、１１０，１２０…不揮発性半導体記憶装置、２１０…第１縁部、２１１…第２縁部、ＭＣ…メモリセル、Ｒ１…第１の曲率、Ｒ２…第２の曲率、Ｒｃ…周辺回路領域、Ｒｍ…メモリアレイ領域、Ｒｍｃ…中央部、Ｒｍｐ…端部、ＳＰ…半導体ピラー、ＳＴＲ１，ＳＴＲ２…メモリストリング
【特許請求の範囲】
【請求項１】
基板の主面に対して垂直な第１軸に沿って積層された複数の電極膜と、前記複数の電極膜を前記第１軸に沿って貫通する複数の半導体層、前記複数の電極膜と前記半導体層との間に設けられたメモリ膜と、を含む不揮発性半導体記憶装置の製造方法であって、
前記複数の電極膜となる複数の第１膜と、複数の第２膜と、を交互に積層して、第１積層体を形成する工程と、
前記第１軸に沿い前記複数の第１膜を支持する支持部を形成する工程と、
前記第１積層体を前記第１軸に沿って貫通する第１の孔を形成し、前記第１の孔を介して前記第２膜を除去し、前記複数の第１膜どうしの間に間隙が形成された第２積層体を形成する工程と、
前記第２積層体の前記複数の第１膜を前記第１軸に沿って貫通する複数の貫通孔を形成する工程と、
前記複数の貫通孔の中に、前記メモリ膜及び前記半導体層を埋め込む工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記支持部の形成は、
前記第１積層体を前記第１軸に沿って貫通する第２の孔を形成し、前記第２の孔の内部に前記複数の第１膜を支持する前記支持部を形成することを含むことを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第１の孔の開口形状を、前記第１軸に対して垂直な第２軸に沿った長孔形状に形成することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第２積層体の形成は、
前記第１の孔によって前記第１膜を前記第２軸に沿った方向に分割することを含むことを特徴とする請求項３記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記貫通孔の形成は、
前記第１軸に沿った方向にみて、前記第１の孔の両側にそれぞれ前記貫通孔を形成する工程を含むことを特徴とする請求項３または４に記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
前記第１積層体を形成する工程の前に、前記基板の主面に犠牲層を埋め込む工程と、
前記犠牲層を除去する工程と、
をさらに備え、
前記複数の貫通孔を形成する工程は、前記複数の貫通孔のいずれか２つを前記犠牲層に到達させることを含み、
前記犠牲層除去工程は、前記いずれか２つの貫通孔を介して前記犠牲層を除去して空間を形成することを含み、
前記メモリ膜を埋め込み前記半導体層を埋め込む工程は、前記いずれか２つの貫通孔を介して前記空間に前記メモリ膜を埋め込み、前記半導体層を埋め込むことを含む
ことを特徴とする請求項１〜５のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
前記第２積層体を形成する工程は、
前記いずれか２つの貫通孔の間になる位置に前記第１の孔を形成することを含むことを特徴とする請求項６記載の不揮発性半導体記憶装置の製造方法。
【請求項１】
基板の主面に対して垂直な第１軸に沿って積層された複数の電極膜と、前記複数の電極膜を前記第１軸に沿って貫通する複数の半導体層、前記複数の電極膜と前記半導体層との間に設けられたメモリ膜と、を含む不揮発性半導体記憶装置の製造方法であって、
前記複数の電極膜となる複数の第１膜と、複数の第２膜と、を交互に積層して、第１積層体を形成する工程と、
前記第１軸に沿い前記複数の第１膜を支持する支持部を形成する工程と、
前記第１積層体を前記第１軸に沿って貫通する第１の孔を形成し、前記第１の孔を介して前記第２膜を除去し、前記複数の第１膜どうしの間に間隙が形成された第２積層体を形成する工程と、
前記第２積層体の前記複数の第１膜を前記第１軸に沿って貫通する複数の貫通孔を形成する工程と、
前記複数の貫通孔の中に、前記メモリ膜及び前記半導体層を埋め込む工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記支持部の形成は、
前記第１積層体を前記第１軸に沿って貫通する第２の孔を形成し、前記第２の孔の内部に前記複数の第１膜を支持する前記支持部を形成することを含むことを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第１の孔の開口形状を、前記第１軸に対して垂直な第２軸に沿った長孔形状に形成することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第２積層体の形成は、
前記第１の孔によって前記第１膜を前記第２軸に沿った方向に分割することを含むことを特徴とする請求項３記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記貫通孔の形成は、
前記第１軸に沿った方向にみて、前記第１の孔の両側にそれぞれ前記貫通孔を形成する工程を含むことを特徴とする請求項３または４に記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
前記第１積層体を形成する工程の前に、前記基板の主面に犠牲層を埋め込む工程と、
前記犠牲層を除去する工程と、
をさらに備え、
前記複数の貫通孔を形成する工程は、前記複数の貫通孔のいずれか２つを前記犠牲層に到達させることを含み、
前記犠牲層除去工程は、前記いずれか２つの貫通孔を介して前記犠牲層を除去して空間を形成することを含み、
前記メモリ膜を埋め込み前記半導体層を埋め込む工程は、前記いずれか２つの貫通孔を介して前記空間に前記メモリ膜を埋め込み、前記半導体層を埋め込むことを含む
ことを特徴とする請求項１〜５のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
前記第２積層体を形成する工程は、
前記いずれか２つの貫通孔の間になる位置に前記第１の孔を形成することを含むことを特徴とする請求項６記載の不揮発性半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１３−３８１８６（Ｐ２０１３−３８１８６Ａ）
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願番号】特願２０１１−１７２１９９（Ｐ２０１１−１７２１９９）
【出願日】平成２３年８月５日（２０１１．８．５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願日】平成２３年８月５日（２０１１．８．５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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