分離トレンチの形成方法
【課題】隣接デバイスの特性への悪影響を低減するＴＳＶ相互接続構造の製造方法を提供する。
【解決手段】第１の主面Ｓ１を有する基板を設け、少なくとも一つのＴＳＶ穴部と、ＴＳＶ穴部を囲み残りの基板材料によって分離されるトレンチ状構造３、とをエッチングにより同時に作製する。基板の第１の主面でトレンチ状構造の開口をピンチオフするためと、ＴＳＶ穴部側壁を平滑にするために、誘電性のライナー２ａ、２ｂを堆積し、トレンチ状構造にエアギャップ４を作製する。ＴＳＶ相互接続１０を生成するためにＴＳＶ穴部に導体材料を堆積する。
【解決手段】第１の主面Ｓ１を有する基板を設け、少なくとも一つのＴＳＶ穴部と、ＴＳＶ穴部を囲み残りの基板材料によって分離されるトレンチ状構造３、とをエッチングにより同時に作製する。基板の第１の主面でトレンチ状構造の開口をピンチオフするためと、ＴＳＶ穴部側壁を平滑にするために、誘電性のライナー２ａ、２ｂを堆積し、トレンチ状構造にエアギャップ４を作製する。ＴＳＶ相互接続１０を生成するためにＴＳＶ穴部に導体材料を堆積する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置における電気的接続の分野に関する。より詳しくは、本発明は、エアギャップを備える分離トレンチを形成する分野、及び半導体装置の積層動作にて用いられるＳｉ貫通ビア（ＴＳＶ）のような相互接続構造を形成する分野に関する。本発明は、さらに、このように得られた装置に関する。
【背景技術】
【０００２】
ＩＣ技術のスケーリングが継続する中で、小面積上における多量の電子回路に起因して、チップ入出力接続パッド（Ｉ／Ｏ）の密度は増加し続けている。これは、集積回路（ＩＣ）及び/又は他のシステム・エレメントとの間の相互接続の処理能力を増すことにつながる。短い相互接続のために、電気的信号ラインは、最高容量及び速度を維持する。増加する速度及び密度の要求に遅れずについていくために、システム・イン・パッケージ（ＳＩＰ）技術は、ますます用いられている。これは、３次元の相互接続に関する必要を生み出す。
【０００３】
３Ｄ集積化は、能動素子がその上あるいはその中に実現される基板（ウェーハ）のバルクを通り抜ける電気的な相互接続の実現を要求する。これらは、いわゆるＳｉ貫通ビア（ＴＳＶ）接続である。ＴＳＶ接続を実現する一つの特別なアプローチは、いわゆるビア・ミドルアプローチである。ここで、ＴＳＶは、複数層のチップ相互接続積層の集積化の直前（よって、この集積化はバックエンド・オブ・ライン（ＢＥＯＬ）と呼ばれる）で、能動素子の製作後（よって、能動素子の製作は、フロントエンド・オブ・ライン（ＦＥＯＬ）と呼ばれる）に実現される。ＴＳＶの電気的導電材料は、典型的には銅あるいはタングステンの金属である。
【０００４】
しかしながら、最新技術では、良好なデバイス性能にて信頼できる方法においてこれらのＴＳＶ接続を結合するために解決される必要のある主要な問題が依然として存在する。即ち、
−シリコン基板を介する金属接続の使用は、シリコン基板において大きな機械的ストレス・レベルに帰着し、シリコン（Ｓｉ）における移動度変形をもたらし、隣接するデバイスの性能劣化に帰着する。
−また、基板のバルクを通る比較的大きな金属構造の存在は、回路性能を下げる比較的大きな電気容量をもたらす。
−また、過渡的動作中のＴＳＶ基板の電位及び充電電流による静電界は、隣接デバイスのデバイス性能に影響するかもしれない。
【０００５】
従って、ＴＳＶ相互接続、及びそれらを統合する方法に改善する余地がある。
【発明の概要】
【０００６】
本発明は、３Ｄで積層された半導体デバイスにおいて用いられるためのＳｉ貫通ビア相互接続のような基板貫通ビア（ＴＳＶ）を提供することを目的とし、それにより、隣接するデバイスの方への３Ｄ-ＴＳＶの悪影響を低減し、及び、それらを得るための良好な方法を提供することを目的とする。
【０００７】
本発明による実施形態の利点は、分離トレンチがＴＳＶ相互接続構造のまわりに設けられ、このトレンチはエアギャップを備え、改善された電気的及び/又は機械的な挙動に帰着するということである。
【０００８】
本発明による実施形態の利点は、方法つまり既存の加工技術を利用する３Ｄ−ＴＳＶ半導体装置を製造することが提供されるということである。
【０００９】
本発明の実施形態は、相対的に大きな３Ｄ−ＴＳＶ相互接続構造によってもたらされる悪影響を著しく低減する。この悪影響は、前記３Ｄ−ＴＳＶ構造のまわりの基板に生成される機械的ストレスである場合もあり、それによって周囲の基板における移動度変形をもたらし、従って隣接のデバイスの性能劣化となる。悪影響は、隣接する回路の性能を下げる比較的大きな電気容量を誘導することによって引き起こされるかもしれない。さらに、大きな３Ｄ−ＴＳＶ構造によってもたらされる悪影響は、３Ｄ−ＴＳＶの内の静電界及び電位の生成が原因かもしれず、それにより、過渡的動作中に、隣接するデバイスの性能に影響するかもしれない周囲の基板における充電電流を生成する。前記３Ｄ−ＴＳＶ相互接続構造の加工の間にエアギャップを有する分離トレンチを形成することにより、上述の悪影響の少なくともいくつかが解決されるということが本発明の実施形態の利点である。追加の処理工程を加えず、３Ｄ−ＴＳＶを作製するために要求される処理工程を使用して分離トレンチが提供されることは、本発明による実施形態の利点である。
【００１０】
より詳しくは、本発明の実施形態は、分離構造においてエアギャップを形成し、それによって、その構造が、大きなＴＳＶ相互接続構造の周辺領域における機械的ストレス、電界、及び静電容量効果を減らすために、ＴＳＶ相互接続構造の周りに置かれる、という方法に関する。
【００１１】
上述の目的は、本発明による方法及び装置によって達成される。
【００１２】
本発明は、少なくとも一つの分離トレンチ状の構造によって囲まれる少なくとも一つのＳｉ貫通ビア（ＴＳＶ）相互接続構造を提供する方法に関し、そのトレンチ状の構造は、少なくとも一つのエアギャップを有し、上記方法は、
第１の主面を有する基板を設けること、
少なくとも一つのＴＳＶ穴部とトレンチ状の構造とを同時に作製すること、ここで、トレンチ状の構造は、ＴＳＶ穴部を囲み、残りの基板材料によってＴＳＶ穴部から分離される、
その後、トレンチ状の構造に少なくとも一つのエアギャップを作製し、それにより中空のトレンチ状の構造を形成するために、エッチングされたＴＳＶ穴部の側壁を平らにし、基板の第１の主面でトレンチ状の構造の開口をピンチオフするため、誘電性のライナーを堆積すること、
ＴＳＶ相互接続を作製するためにＴＳＶ穴部に導体材料を堆積すること、
を少なくとも備える。
【００１３】
少なくとも一つのＴＳＶ穴部は、ほぼ０．１μｍから３０μｍ程度で、例えば０．１μｍから３０μｍまでの間の、ほぼ２μｍから２０μｍ程度で、例えば２μｍと２０μｍとの間の直径、これはまた幅と呼ばれるかもしれない、を有することができる。トレンチ状の構造は、１０００ｎｍ未満のトレンチ幅を有することができる。基板は、その第１の主面材料に能動素子を有するシリコンウェーハであってもよく、その能動素子は、先行のフロントエンド・オブ・ライン（ＦＥＯＬ）処理中に作製される。
【００１４】
少なくとも一つのＴＳＶ穴部とトレンチ状の構造とを同時に作製する工程は、分離トレンチ状構造が１００−５００ｎｍの幅のトレンチを有するように、ＴＳＶ穴部が０．１μｍから３０μｍまでの間で、例えば２と２０μｍの間の直径（幅）を有するように、及び、分離トレンチ状構造がビア深さの約１／５〜２／３の深さ、例えばビア深さの１／５と２／３との間の深さを有するように、アスペクト比依存エッチングを用いて実行されてもよい。
【００１５】
アスペクト比依存エッチングは、等方性エッチング及び不動態化の交互の工程を備えてもよい。
【００１６】
等方性エッチングは、ＳＦ６系のプラズマエッチング工程で、不動態化工程は、Ｃ４Ｆ８系のプラズマ不動態化工程であってもよい。
【００１７】
等方性エッチング工程及び／又は不動態化工程は、酸素及び／又は不活性ガスを用いることを備えても良い。
【００１８】
堆積されたライナーは、ＴＥＯＳライナーであってもよい。
【００１９】
ＴＳＶ相互接続構造を作製するためにＴＳＶ穴部に導体材料を堆積する工程は、電気化学堆積（ＥＣＤ）技術、あるいは化学蒸着法（ＣＶＤ）を用いて実行してもよく、ここで、導体材料は、銅（Ｃｕ）、ニッケル（Ｎｉ）、タングステン（Ｗ）あるいは他のいずれかの金属のような金属及び／又は金属の合金、あるいは、注入された半導体、導電性シリコン、導電性ポリマー、カーボンナノチューブのような代わりの導体材料から選択されたものであってもよい。
【００２０】
その方法は、ＴＳＶ相互接続の作製工程後に、基板の水平部上の導体材料のオーバーバーデンを除去するために、導体材料の平坦化工程を備えても良い。その平坦化工程は、化学機械平坦化（ＣＭＰ）であってもよい。
【００２１】
その方法は、ＴＳＶ相互接続の作製工程後に、金属の粒成長を開始するために熱アニール工程を備えても良い。
【００２２】
その方法は、ＴＳＶ相互接続の作製工程後に、ＴＳＶ相互接続、及びさらに幾つかのバックエンド・オブ・ライン（ＢＥＯＬ）相互接続層上に金属接点を設ける工程を備えても良い。
【００２３】
本発明は、また、半導体基板の３Ｄ堆積に関する上述のような少なくとも一つのＳｉ貫通ビア（ＴＳＶ）相互接続構造を設ける方法を使用することに関し、この使用は、さらに、裏面からＴＳＶ相互接続を開けて３Ｄ堆積を可能にするために、機械的な操作を用いて基板の裏面を薄くする工程を備える。
【００２４】
ＴＳＶ相互接続構造は、さらに、はんだボール又はバンプが設けられても良い。本発明は、さらに、少なくとも一つのＳｉ貫通ビア（ＴＳＶ）を提供する方法を用いて作製されたエアギャップを備えた少なくとも一つの分離トレンチ状構造により囲まれた少なくとも一つの相互接続の基板（Ｓｉ）貫通電極（ＴＳＶ）構造を備えた基板に関し、ここで、相互接続ＴＳＶ構造は、３Ｄ−ＴＳＶである。その基板は、３Ｄに積層された半導体装置に埋め込まれた基板であってもよい。
【００２５】
本発明は、また、上に記述されるような基板を備えた、３Ｄに積み重ねられた半導体装置に関する。
【００２６】
本発明の特定で好ましい態様は、添付の独立及び従属請求項の中で述べられる。従属請求項からの特徴は、独立請求項の特徴と、及び、必要に応じて他の従属請求項の特徴及び請求項に明示的に述べられているだけでない特徴と組み合わせてもよい。発明の、これらの及び他の態様は、以下に記述された実施形態から明らかになり、実施形態に関して解明されるであろう。
【図面の簡単な説明】
【００２７】
【図１Ａ】３Ｄ−ＴＳＶ相互接続を有する最新の半導体基板の側面図であり、ここで３Ｄ−ＴＳＶは、基板における約５０μｍの深さで約５μｍの直径（幅）を有する（図１）。
【図１Ｂ】３Ｄ−ＴＳＶ相互接続を有する最新の半導体基板の側面図であり、約２μｍの直径（幅）を有する３Ｄ−ＴＳＶの図であり、これによりさらにデバイスの拡大縮小要求に対応する。図１Ａ及び図１Ｂの両方のＴＳＶ構造は、ＴＳＶの内側側壁に堆積されたライナーを有し、このライナーは、ＴＳＶにおいて約２００ｎｍの幅を有する。
【図２Ａ】図１による３Ｄ−ＴＳＶを有する半導体基板の側面図であり、さらに、発明の実施形態による少なくとも一つのエアギャップを有する分離トレンチ状構造を備える側面図である。
【図２Ｂ】図１による３Ｄ−ＴＳＶを有する半導体基板の側面図であり、さらに、発明の実施形態による少なくとも一つのエアギャップを有する分離トレンチ状構造を備え、その半導体基板の一部の平面図と組み合わせた、より詳細な側面図である。
【図３】発明の実施形態による５０μｍ深さ、５μｍ幅のＴＳＶを同時にエッチングするために、ボッシュエッチング工程を行なうとき、トレンチ直径（幅）の関数におけるトレンチ深さを図示する。本図は、アスペクト比依存−エッチング速度効果（ＡＲＤＥ）を図示する。
【図４】ＴＳＶにおけるストレスに関して、ＴＳＶを囲む（Ｓｉ）基板におけるストレスを、分離トレンチとＴＳＶとの間の基板（Ｓｉ）リングの直径（幅）の関数として図示し、本発明の実施形態の利点を図示している。
【図５】ＴＳＶにおけるストレスに起因するＴＳＶの周りの基板（Ｓｉ）リングにおけるストレスを図示する一次分析モデルを図示し、本発明の実施形態の利点を図示している。
【図６】Ａは、標準深さビアエッチング工程を実行後のＴＳＶを図示し、本発明の実施形態の利点を図示している。Ｂは、制限されたスカラップによりアンダーカットの無いエッチングを得るために最適化された深さビアエッチング工程を適用した後のＴＳＶを図示し、本発明の実施形態の利点を図示している。
【図７Ａ】５μｍの直径（幅）のＴＳＶを有し、アスペクト比１：１、３：１、及び５：１を有する基板（３００ｍｍのウェーハ）で、ＳＡ−ＣＶＤ Ｏ３−ＴＥＯＳプロセス（４００℃で）を用いてＴＥＯＳライナーの厚みを図示し、本発明の特定の実施形態の特徴を図示している。
【図７Ｂ】アスペクト比１０：１を有するＴＳＶの底部及び側壁のＳＥＭ写真を図示し、本発明の特定の実施形態の特徴を図示している。底部の側壁での２００ｎｍ厚のライナーに関して、５００ｎｍ厚の層が基板（ウェーハ）の表面に堆積される。
【図８】銅で充填され、本発明の特定の実施態様による、ＳＡ−ＣＶＤで堆積されたＴＥＯＳライナーを有するＴＳＶ相互接続構造を示すＳＥＭ写真である。ＴＥＯＳライナーは、ＴＳＶ穴部の内側側壁の波打った表面をはっきりと平らにする。
【図９】本発明の特定の実施態様による、ＴＳＶ穴部（エッチングされる）、及び分離トレンチ又はリング（エッチングされる）を形成するために、パターン化した後に、フォトレジスト、ＰＭＤ、及びＳＴＩ層を有する基板の詳細図である。
【図１０Ａ】ビア・ミドル・アプローチに基づいてＳｉ貫通ビア（ＴＳＶ）相互接続を作製するための、本発明の特定の実施形態による異なる加工工程を示し、それにより、ＴＳＶ相互接続がエアギャップを有する分離トレンチによって囲まれる。
【図１０Ｂ】ビア・ミドル・アプローチに基づいてＳｉ貫通ビア（ＴＳＶ）相互接続を作製するための、本発明の特定の実施形態による異なる加工工程を示し、それにより、ＴＳＶ相互接続がエアギャップを有する分離トレンチによって囲まれる。
【図１０Ｃ】ビア・ミドル・アプローチに基づいてＳｉ貫通ビア（ＴＳＶ）相互接続を作製するための、本発明の特定の実施形態による異なる加工工程を示し、それにより、ＴＳＶ相互接続がエアギャップを有する分離トレンチによって囲まれる。
【図１０Ｄ】ビア・ミドル・アプローチに基づいてＳｉ貫通ビア（ＴＳＶ）相互接続を作製するための、本発明の特定の実施形態による異なる加工工程を示し、それにより、ＴＳＶ相互接続がエアギャップを有する分離トレンチによって囲まれる。
【図１０Ｅ】ビア・ミドル・アプローチに基づいてＳｉ貫通ビア（ＴＳＶ）相互接続を作製するための、本発明の特定の実施形態による異なる加工工程を示し、それにより、ＴＳＶ相互接続がエアギャップを有する分離トレンチによって囲まれる。
【図１０Ｆ】ビア・ミドル・アプローチに基づいてＳｉ貫通ビア（ＴＳＶ）相互接続を作製するための、本発明の特定の実施形態による異なる加工工程を示し、それにより、ＴＳＶ相互接続がエアギャップを有する分離トレンチによって囲まれる。
【図１０Ｇ】ビア・ミドル・アプローチに基づいてＳｉ貫通ビア（ＴＳＶ）相互接続を作製するための、本発明の特定の実施形態による異なる加工工程を示し、それにより、ＴＳＶ相互接続がエアギャップを有する分離トレンチによって囲まれる。
【図１０Ｈ】ビア・ミドル・アプローチに基づいてＳｉ貫通ビア（ＴＳＶ）相互接続を作製するための、本発明の特定の実施形態による異なる加工工程を示し、それにより、ＴＳＶ相互接続がエアギャップを有する分離トレンチによって囲まれる。
【図１１Ａ】本発明の特定の実施形態による、分離トレンチ状構造（リング）とＴＳＶ構造との間における幅ＷＳｉを有する少なくとも一つのエアギャップ及び残り（Ｓｉ）の基板（Ｓｉリング）を有する分離トレンチ状構造を有し直径φＣｕを有する３Ｄ−ＴＳＶを図示する。
【図１１Ｂ】残りの基板（ＷＳｉ）の幅の関数として、ＣｕＴＳＶの直径（φＣｕ）の関数として周方向（輪状）ストレスを図示する。 図は、単に概略であり、これに限定されない。図において、要素の内のいくつかのサイズは、誇張されているかもしれず、説明の目的のため縮尺通りに描かれていない。 請求項におけるいかなる引用符号も請求範囲を限定するとして解釈されないものとする。異なる図において、同じ引用符号は、同じ又は類似の要素を指す。
【発明を実施するための形態】
【００２８】
本発明は、特定の実施態様に関して、及びある図を参照して記述されるが、しかし、発明は、それに限定されるものではなく、請求範囲によってのみ限定される。記述された図は、単に模式的であり、限定するものではない。図において、要素の内のいくつかのサイズは、誇張されているかもしれず、説明の目的のため縮尺通りに描かれていない。寸法及び相対的な寸法は、実際の縮尺及び発明の実際の実施に対応していない。
【００２９】
さらに、実施形態及び請求範囲における第１、第２等の用語は、類似の要素間を区別するために使用され、時間的、空間的、順序、あるいは他の方法において、必ずしも連続するものを述べるためのものではない。そのように使用される用語は、適切な状況下で交換可能であり、ここに記述された発明の実施形態は、ここに記述されあるいは説明された以外の他の順序における動作が可能であると理解されるべきである。
【００３０】
さらに、実施形態及び請求範囲における上端、下、等の用語は、便宜上、使用されるものであり、必ずしも相対的な位置を述べるものではない。そのように使用される用語は、適切な状況下で交換可能であり、ここに記述された発明の実施形態は、ここに記述されあるいは説明された以外の他の配向における動作が可能であると理解されるべきである。
【００３１】
請求範囲において使用される、用語「備える」は、それ以後に列挙する手段に限定されるように解釈すべきではないことに注意すべきである。即ち、それは、他の構成部分又は工程を排除しない。よって、そのように述べられた特徴、整数、工程、又は部品を明記するように解釈されるべきであり、１つ以上の他の特徴、整数、工程、又は部品、あるいはそれらのグループの存在や追加を妨げない。したがって、表現「手段Ａ及びＢを備えたデバイス」の権利範囲は、部品Ａ及びＢのみからなるデバイスに限定されるべきではない。それは、本発明に関して、デバイスの唯一関連ある部品がＡ及びＢであるということを意味する。
【００３２】
この明細書の全体にわたり参照する「一つの実施形態」あるいは「ある実施形態」は、実施形態に関する特定の特徴、構造、又は特性が本発明の少なくとも１つの実施形態に含まれているということを意味する。したがって、この明細書全体の種々の箇所に記載される「一つの実施形態において」あるいは「ある実施形態において」の文言は、必ずしも同じ実施形態を参照するものではない。しかしその場合もある。更に、この開示内容から当業者には明らかになるであろうように、一若しくは複数の実施形態において、特定の特徴、構造、又は特性は、いずれかの適切な方法において結合可能である。
【００３３】
同様に、発明の例示的な実施形態の記述において、開示内容を合理化し、一若しくは複数の様々な創造的な態様の理解を助けるため、当然のことながら、発明の様々な特徴は、時々、単一の実施形態、図、又は記述にまとめられる。しかしながら、この開示方法は、クレームされた発明が各請求項に明確に述べられるものよりも多い特徴を必要とするという意図を反映するように解釈されるべきではない。むしろ、以下の請求項が示すように、創造性のある態様は、単一の先の開示された実施形態のすべての特徴よりも少なく存在する。したがって、詳細な説明に続く請求項は、この発明の別個の実施形態としてそれ自身に基づく各請求項とともに、この詳細な説明内へ明らかに組み込まれる。
【００３４】
更に、ここに記述された幾つかの実施形態は、他の実施形態に含まれた他の特徴ではない幾つかを含むが、異なる実施形態の特徴の組み合わせは、当業者によって理解されるであろうように、発明の権利範囲内であることを意味し、異なる実施形態を形成する。例えば、以下の請求項において、クレームされた実施形態のいずれかは、いずれかの組み合わせにて用いることができる。
【００３５】
ここに提供された記述では、多くの特別な詳細が述べられている。しかしながら、発明の実施形態は、それらの特別な詳細無しで実施可能であるということが理解される。他の例では、良く知られた方法、構造、及び技術は、ここでの記述の理解を不明瞭にしないために、詳細には示されていない。
【００３６】
ここで、本発明の実施形態及び／又は請求範囲では、Ｓｉ貫通ビア（through silicon via）が参照されており、参照は、シリコン基板を通るビアだけではなく、より一般的に、例えば半導体能動素子を備える半導体基板のような、基板を通るものも相当する。ここで、本発明の実施形態及び／又は請求範囲では、参照は基板でなされており、基板はシリコン基板であってもよく、また、例えば半導体能動素子を備える半導体基板のような、他の適切ないずれの基板であってもよい。
【００３７】
ここで、本発明の実施形態では、参照は、「トレンチ状の構造」を分離することであり、これは、ＴＳＶ構造を囲んでいる特定のトレンチ幅ＷＧ、またしばしばトレンチ状の構造の厚み、直径、あるいは幅として参照されるものを有するいずれの幾何学的形状の構造を参照してもよい。
【００３８】
トレンチ状の構造は、閉じられたループ構造であってもよい。トレンチ状構造用の適切な形状例は、円形のリング、多角形のリング、あるいは四角のリング、… である。いくつかの実施形態において、エアギャップは、それ自体、相互接続構造を囲むためのリング状の形状を有していてもよい。上記「トレンチ状の構造」とＴＳＶ構造との間には、基板材料がある。実施形態において、分離トレンチ状構造は、少なくとも臨界厚さを有する基板（例えばシリコン）材料を残すことでＴＳＶから分離され、また残りの基板材料の直径又は幅として参照され、１μｍからビア直径の２倍までのオーダーであり、より最適ではビア直径の１／２である。
【００３９】
ここで、本発明の実施形態では、パルスエッチング（pulsed etching）が参照され、これはエッチング工程が堆積工程と交互に起こるプロセスを参照し、これはほぼ垂直構造を達成するために繰り返される。また、それは「ボッシュプロセス（Bosch process）」として参照される。プラズマは、いくつかのイオンを含み、それはほぼ垂直方向からウェーハを攻撃する。シリコンについては、このパルスエッチングは、好ましくは六フッ化硫黄原料ガス［ＳＦ６］を用い、化学的に不活発な保護層の堆積の間に、好ましくはＣ４Ｆ８原料ガスが用いられ、各パルス段階（pulsed phase）は、好ましくは数秒間続く。上記保護層は、さらなる化学的な攻撃から基板全面を保護し、更なる（横方向の）エッチングを防止する。
【００４０】
しかしながら、エッチング段階の間、基板を砲撃する指向性のイオンは、トレンチの底部で（しかし側面に沿ってではない）保護層を攻撃する。エッチング／堆積工程は、エッチングされたピットの底部にのみ起こる多数の非常に小さな等方性のエッチング工程になることを超えて繰り返される。例えば、０．５ｍｍのシリコンウェーハを貫いてエッチングするために、１００〜１０００のエッチング／堆積工程が必要である。典型的に、このエッチング工程は、波打った（スカラップ：scalloped）表面を有する側壁に帰着する。
【００４１】
本発明は、半導体装置及びこの装置を作る方法に関し、その半導体装置は、少なくとも一つの３Ｄ−ＴＳＶ相互接続を備え、トレンチ状の構造を分離し、このトレンチ状の構造は、少なくとも一つのエアギャップを備える。上記３Ｄ−ＴＳＶ相互接続は、好ましくは、導体材料で作られた柱であり、この柱は、例えば別の半導体基板の相互接続構造あるいは別の半導体装置、及び／又は同じ半導体装置内の相互接続構造の別のレベルに接続可能である。
【００４２】
３Ｄ−ＴＳＶ相互接続を作る本発明の方法は、いわゆる「ビア・ミドル（via-middle）」アプローチに基づく。ここで、ＴＳＶは、能動素子の作製の後（フロントエンド・オブ・ライン、ＦＥＯＬ）で、多層のチップ相互接続積み重ねの集積化の直前（バックエンド・オブ・ライン、ＢＥＯＬ）に実現される。ＴＳＶの電気的な導電材料は、典型的には銅あるいはタングステンの金属である。
【００４３】
発明の第１の態様によれば、基板、好ましくは半導体能動素子を備えた半導体基板は、エアギャップを備えた少なくとも一つの分離トレンチ状構造によって囲まれる、少なくとも相互接続基板（Ｓｉ）貫通ビア（ＴＳＶ）構造を備えて開示される。相互接続構造は、好ましくは、導電性の柱の形態における３Ｄ−ＴＳＶである。少なくとも一つの分離トレンチ状の構造は、少なくともエアギャップ、及びエアギャップをピンチオフするシーリングを備える。トレンチ状の構造は、典型的に、元の半導体基板材料で作られたスペーサ材料によって相互接続構造から分離される。本発明の実施形態によれば、基板は、更なる態様にて記載されるような方法を用いて作られる。
【００４４】
例示として、これに限定されないが本発明の実施形態は、標準の及び任意的な特徴は、図２Ａ及び図２Ｂに関して記述されるであろう。比較のため、第１の参照は、従来から知られている、エアギャップ・トレンチを有していない３Ｄ−ＴＳＶ相互接続構造を図示する図１Ａ及び図１Ｂでなされる。
【００４５】
図１Ａ及び図１Ｂは、３Ｄ−ＴＳＶ相互接続１０を有する最新の半導体基板の側面を図示する。この３Ｄ−ＴＳＶは、約５０μｍの基板Ｓにおける深さ及び約５μｍの直径を有する（図１Ａ）。図１Ｂは、約２μｍの直径を有する３Ｄ−ＴＳＶ１０を説明し、これにより拡大縮小要求のさらなる装置に対応する。両方のＴＳＶ構造１０は、ＴＳＶの内側側壁に堆積されるライナー２ｂを有し、このライナー２ｂは、ＴＳＶ１０において約２００ｎｍの幅を有する。
【００４６】
本発明による実施形態の特定例の側面図を示す図２Ａ及び図２Ｂでは、半導体基板Ｓは、３Ｄ−ＴＳＶ１０を有する。半導体基板Ｓは、約５０μｍの基板Ｓにおける深さ、及び約２μｍの直径（幅）を有する本例における３Ｄ−ＴＳＶ１０を備え、さらに、少なくとも一つのエアギャップ４を備えた分離トレンチ状構造３を備える。よって、このトレンチ状構造３は、少なくとも一つのエアギャップ４を備える中空のトレンチ状の構造である。ライナー２ｂは、基板Ｓ上に、及びＴＳＶの内側側壁２ｂ上に堆積されてもよい。本例では、本発明の実施態様はこれに限定されないが、ライナー２ｂは、上記ＴＳＶの内側側壁に約２００ｎｍの厚さを有する。ライナーは、さらに、分離トレンチ状構造３をピンチ（pinch）してもよく、それによってトレンチ状構造にエアギャップ４を生成する。図２Ａは、側面図を示し、図２Ｂは、平面図と組み合わされた、より詳細な側面図を示す。図２Ａは、さらに、デバイスが仕上げられるとき、ＴＳＶ１０構造を開くために除去される基板Ｓ２（裏面）の部分を示す。
【００４７】
発明の好ましい実施形態によれば、少なくとも一つの分離トレンチ状構造は、相互接続ＴＳＶ構成と同じ時間（同時）にエッチングされ、これにより、追加のプロセスを必要としない。アスペクト比依存エッチングのため、０．１μｍから２０μｍまでのオーダー、例えば０．１μｍと２０μｍとの間の、例えば２μｍと２０μｍとの間の、例えば２μｍと１０μｍとの間の直径を有する相互接続ＴＳＶ構造と同時に、例えば、２００−５００ｎｍのオーダーにおける直径を有する分離トレンチ状構造をエッチングすることが可能である。一般的に、分離トレンチ状構造は、ビア深さの約１／５〜２／３である深さを有する。最新の異方性ボッシュエッチングプロセスは、上述の同時エッチングを実行するために使用されてもよい。
【００４８】
発明の実施形態によれば、上述の少なくとも一つの分離トレンチ状構造におけるエアギャップは、基板上にライナーを堆積することによって形成され、それによって上記ライナーは、トレンチ状構造をピンチオフし、それにより、上記トレンチ状構造に少なくとも一つのエアギャップを形成する。ピンチオフは、ＴＳＶ構造内でライナーの堆積中に好ましくは実現され、よって、ほとんど追加加工を必要としない。ＴＳＶ構造内のライナーの堆積は、ＴＳＶ構造をエッチングした後、（波打った表面を減じるために）側壁の平滑化を実現することで実行される。
【００４９】
発明の実施形態によれば、ＴＳＶ構造の側壁を平滑にする、及び同時にトレンチ状構造におけるエアギャップをピンチオフするために用いられるライナー材料は、ＣＶＤ酸化物、ＣＶＤ窒化物、ＳＡ−ＣＶＤ ＴＥＯＳ酸化物、プラズマ強化ＣＶＤ酸化物のような、酸化物及び／又は窒化物及び／又はポリマーから選択されたライナー材料で作製可能である。図８は、銅で満たされ、ＴＥＯＳライナー２ｂが堆積されたＳＡ−ＣＶＤを有するＴＳＶ相互接続構造１０を説明するＳＥＭ写真である。ＴＥＯＳライナーは、ＴＳＶ１０の内側側壁の波打った表面を明らかに平滑にしている。
【００５０】
発明の実施形態によれば、フィールド・エリア（field area）に堆積されたライナーのピンチオフのため、ＴＳＶ中、ライナー堆積（典型的に酸化物あるいは窒化物）がトレンチにエアギャップを形成するような分離トレンチ状構造は狭い。ピンチオフを実現するために、少なくとも一つのトレンチ状構造は、ビアのほぼ頂部のＳｉ側壁に堆積したライナーの平均厚さの２倍（これはフィールド・エリアに堆積されたライナーの厚みよりも一般的に４０％少ない）よりも小さい直径（幅）を有する。このことは、例えば２００ｎｍの厚みを有しＴＳＶ側壁において堆積されたライナーに関して、トレンチ状構造の平均の直径は、４００ｎｍ未満でなければならないということを意味する。少なくとも一つのトレンチ状構造は、典型的には約２００〜５００ｎｍの直径を有し、ＴＳＶ側壁における例えば２００〜３００ｎｍ厚のライナー堆積は、ＴＳＶを囲むトレンチをピンチオフするのに十分である。
【００５１】
発明の実施形態によれば、分離トレンチ状構造は、ＴＳＶ構造が基板材料の最低量により分離された閉じた形態のトレンチ内に位置する状態で、多角形、円形又は楕円のような閉じた形態のいずれの形状を有してもよい。ＴＳＶの内側で使用された異なる材料によって引き起こされる基板材料における機械的ストレスは、ＴＳＶ構造のまわりの狭いシリコンリング状の構造に集中されるであろう。直径は、デバイス基板の全体にわたりＴＳＶ密度のロスを最小化し回避するために最適化されてもよい。ＴＳＶの外側と、ＴＳＶを囲むエアギャップ・トレンチの内側寸法との間のセパレーションは、１μｍからＴＳＶ直径の１倍又は２倍の範囲にある。
【００５２】
ＴＳＶを囲む基板における高い機械的ストレスは、周囲のデバイス（ＭＯＳＦＥＴ）のチャネルにおける移動度の変化をもたらすかもしれず、それにより、密集したＴＳＶ間の基板にクラックを引き起こす。これは、分離トレンチ状構造とＴＳＶとの間における上記基板材料（リング）にストレスを集中し捕らえられることで避けられるかもしれない。エアギャップを備える分離トレンチ状構造は、著しくストレスを取り出すことに役立つ。さらに、ＴＳＶ（銅）における高い機械的ストレスは、ＴＳＶ（Ｃｕ）−「ポンピング」をもたらすかもしれない。これにより、ＢＥＯＬにおいて低ｋの誘電体に損傷をもたらす。図４は、分離トレンチとＴＳＶとの間における基板（Ｓｉ）リングの直径の関数として、ＴＳＶを囲む（Ｓｉ）基板における応力集中を示す。図５は、異なるＴＳＶ直径、及びＴＳＶとエアギャップとの間のＳｉリングの直径に関するＴＳＶにおけるストレスに起因する、ＴＳＶのまわりの基板（Ｓｉ）リングにおけるストレスを説明する一次解析モデルを示す。
【００５３】
発明の好ましい実施形態によれば、トレンチ状構造とＴＳＶとの間の材料は、厚みＷｓを有しても良く、これは、好ましくは１００ｎｍより大きいかもしれず、例えば少なくとも０．５μｍ、例えば少なくとも１μｍ、例えば少なくとも１．５μｍ、例えば少なくとも２μｍ、例えば少なくとも２．５μｍ、例えば少なくとも３μｍ、例えば少なくとも４μｍ、例えば少なくとも５μｍ、あるいは例えば少なくとも１０μｍであってもよい。この材料の厚みは、その強度が、熱サイクル中の内側ＴＳＶメタライゼーションにおけるストレスに起因する熱機械力を支持するのに十分なように選択されてもよい。格別重要なものは、周辺の、つまり「フープ」ストレスかもしれない。このストレスは、ＴＳＶの導電性内側柱のサイズ、及び材料の周囲リングの幅の関数である。この条件は、使用されるビアの直径に依存する、Ｓｉ基板における銅ＴＳＶの場合の２〜５μｍのＴＳＶの導電性内側柱を囲むリングの最小厚さに帰着するかもしれない。
【００５４】
発明の実施形態によれば、ＴＳＶ構造は、０．１と３０μｍとの間の直径／幅を有していてもよい。特定の実施形態によれば、ＴＳＶは、０．５μｍから３０μｍの範囲、あるいは例えば０．５μｍから２０μｍまで、あるいは例えば０．５μｍから５μｍまで、あるいは例えば１μｍから３０μｍまで、あるいは例えば１μｍから２０μｍまで、あるいは例えば２μｍから５μｍまでにおける平均直径／幅を有していても良く、より特別なものでは、ＴＳＶは、約２μｍの平均直径を有していてもよい。
【００５５】
発明の実施形態によれば、トレンチ状構造の深さは、ＴＳＶ構造の深さよりもかなり小さくてもよく、トレンチ状構造の深さは、ほんの５〜１０μｍかもしれない。
【００５６】
発明の実施形態によれば、ＴＳＶ構造は、基板において約５０μｍの深さを有してもよく、これは、ＴＳＶの導電部を露出するために基板を薄くした後、約４７μｍの深さになる。
【００５７】
発明の好ましい実施形態によれば、ＴＳＶ構造は、フィールドにて用いられる銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、あるいは他のいずれの金属から選択された材料で作製されてもよい。導体材料は、また、合金、注入された半導体、導電性シリコン、導電性ポリマーであってもよい。代わりに、金属ペースト例えばＣｕペーストを適用することもできる。また、上述の材料の組み合わせを用いることもできる。導体材料を堆積する工程は、多分、外部コンタクトとの相互接続を作成する。この工程は、様々なサブステップを備えることができる。下の導体材料あるいは中間物層の追加の層は、用いることができる。これは、例えば穴部の充填を改善し、導体材料の接着を改善し、さらにＴＳＶ内のストレスを減らし、材料の相互拡散を防ぎ、… ことができる。
【００５８】
本発明の特定の実施形態において、ＴＳＶ構造は、導体材料で作製されてもよく、さらに、ＴＳＶ構造を導体材料で、例えば電気めっきによって、満たす前に堆積される障壁層及び／又はシード層を備える。このシード層は、ＴＳＶ構造の側壁及び底壁の全表面を覆ってもよい。上記障壁層は、好ましくは、Ｔａ、Ｔｉ、ＴａＮ、ＴｉＮ、ＲｕＴａ、Ｍｎ及びこれらの組み合わせから選択された材料で作製され、例えばＰＶＤ及びＣＶＤ、及びこれらの組み合わせのような最新の蒸着技術によって堆積される。シード層は、好ましくは、Ｃｕ、Ｎｉ、Ｃｏ、Ｗ、Ｍｎから選択された材料で作製され、この技術分野で既知の他の方法と同様に、例えば化学蒸着法（ＣＶＤ）、物理的気相成長法（スパッタリング）（ＰＶＤ）、原子層堆積（ＡＬＤ）、電気化学堆積（ＥＣＤ）によって付けられてもよい。
【００５９】
また、１つを超える電気的相互接続ＴＳＶ構造（導電性柱）が単一のトレンチ状構造内に形成されることも可能である。これは、並列のＴＳＶが同じトレンチ状構造（リング）内に形成されることを意味する。
【００６０】
本発明の第２態様では、周囲の分離トレンチ状構造と相互接続する少なくとも一つの基板貫通ビア（ＴＳＶ）の製造方法が開示され、これにより、トレンチ状の構造は、その絶縁特性をさらに改善するために少なくとも一つのエアギャップを備える。この方法は、分離トレンチ状構造がＴＳＶ穴部の作製と同時に作製され、これにより多数の加工工程がかなり減じられるという点で従来の方法と区別され特徴付けられる。さらにこの方法は、前記分離トレンチ状構造におけるエアギャップの形成によって区別される。エアギャップ・トレンチを作製し密閉するために、処理フローに加えられるプロセス工程は無い。追加のマスクは必要ない。本発明の実施形態によれば、この方法は、第１の主面を有する基板を設けること、及び、０．１μｍから３０μｍまでのオーダー、例えば０．１μｍから３０μｍまでの間での、例えば２μｍから２０μｍまでのオーダー、例えば２μｍと２０μｍとの間での直径を有する少なくとも一つのＴＳＶ穴部を同時に作製することを備え、トレンチ状の構造は、１０００ｎｍ未満のトレンチ幅を有しており、トレンチ状の構造は、ＴＳＶ穴部を囲み、及び残りの基板材料によってＴＳＶ穴部から隔てられる。その方法は、また、ＴＳＶ穴部及びトレンチ状構造の形成後、トレンチ状構造における少なくとも一つのエアギャップを有する中空のトレンチ状構造を生成するために、エッチングされたＴＳＶ穴部の側壁を平らにし、かつ基板の第１主面でトレンチ状構造の開口をピンチオフするため、誘電性のライナーを堆積することを備える。方法は、また、ＴＳＶ相互接続を作製するために、ＴＳＶ穴部に導体材料を堆積することを備える。
【００６１】
これに限定されない例示として、上述したような方法の標準の及びオプションの工程の本発明の実施形態は、本発明の実施形態による例示的な方法に関して、さらに論じられるであろう。図１０Ａから図１０Ｆは、ビア・ミドル・アプローチに基づいてＳｉ貫通ビア（ＴＳＶ）相互接続を作製し、それによりＴＳＶ相互接続がエアギャップを有する分離トレンチによって囲まれる、発明の実施形態による異なった加工工程を説明している。
【００６２】
実施形態によれば、その方法は、基板を得ることを備える。本例における基板は、その第１の主面材料に能動素子を有しているシリコンウェーハであり、その能動素子は、先のＦＥＯＬ工程の間に製造されている。ＴＳＶ相互接続の完成後、ＢＥＯＬ加工がＢＥＯＬ相互接続を生成するために行なわれる。
【００６３】
実施形態によれば、少なくとも一つのＴＳＶ穴部及びトレンチ状構造を同時に作製する工程は、１００〜５００ｎｍのオーダーの直径（幅）を有する分離トレンチ状構造と、０．１μｍから３０μｍまでのオーダー、例えば０．１μｍから３０μｍまでの間での、例えば２μｍから２０μｍまでのオーダー、例えば２μｍと２０μｍとの間の直径（幅）を有するＴＳＶ穴部とを同時にエッチングすることが可能なように、アスペクト比依存エッチングを用いて実行される。一般的に、分離トレンチ状構造は、ビア深さの約１／５〜２／３である深さを有する。最新の異方性ボッシュエッチングプロセスが上記同時エッチングを実行するために使用される。
【００６４】
図３は、アスペクト比依存−エッチング速度効果（ＡＲＤＥ）を示し、図は、典型的なボッシュ型のエッチングプロセス（ツール依存）に関して、５０μｍ深さのＴＳＶ穴部が同時に約５μｍの直径（幅）を有する場合で、トレンチ直径（幅）の関数としてエッチングされたトレンチ深さを説明している。
【００６５】
図９及び図１０Ａは、ＴＳＶ穴部（エッチングされる）及び分離トレンチつまりリング（エッチングされる）を形成するためにパターニング後の、フォトレジスト１２、ＰＭＤ、及びＳＴＩ層１１を有する基板Ｓの詳細な図を示している。
【００６６】
実施形態によれば、トレンチ状の構造は、１００ｎｍ未満から５００ｎｍまでの直径（幅）を有するトレンチ状のリング構造である。トレンチ状のリング構造の外径は、１０μｍから１５μｍのオーダー内、例えば１０．４μｍから１０．８μｍまでであってもよい。トレンチ状のリング構造の内径は、１０μｍのオーダー内であってもよい。
【００６７】
実施形態によれば、ＴＳＶ穴部は、０．１μｍから３０μｍまでのオーダー、例えば０．１μｍから３０μｍまでの間での、例えば２μｍから２０μｍまでのオーダー、例えば２μｍと２０μｍとの間の直径（幅）を有するものである。ＴＳＶ穴部（相互接続構造）は、１０μｍ未満、７μｍ未満、６μｍ未満、５μｍより下、あるいは４μｍより下の直径（幅）を有してもよい。特定の実施形態によれば、前記ＴＳＶ穴部は、０．１μｍから５μｍまでの範囲、例えば２μｍから５μｍまでの範囲における平均直径（幅）を有してもよく、より特定のものでは、前記ＴＳＶ穴部は、約２μｍの平均直径（幅）を有している。
【００６８】
実施形態によれば、ＴＳＶと、エアギャップを備えたトレンチ状構造との間の距離は、このＳｉ側壁においてそれが十分に低いストレス層を可能にする（エアギャップを用いるとき、ストレスはより集中される）ようなものであり、一般的にこれは、１μｍと、ビア直径の１又は２倍との間の直径（幅）になるだろう。最も典型的なものは、ビア直径の約半分である。
【００６９】
実施形態によれば、基板の第１主面にＴＳＶ穴部（相互接続構造）を設ける工程は、エッチングの間、側壁に制限されたスカラップ（scallops）を有するアンダーカットの無いものを得るように最適化された各プロセスを用いて実行されてもよい。これは、等方性エッチング及び不動態化（ボッシュプロセス）の代わりの工程を備えるパルス・エッチング技術であってもよい。その代わりのエッチング−不動態化プロセスは、好ましくは、Ｃ４Ｆ８に基づいたプラズマ不動態化工程と交互にＳＦ６に基づいたプラズマエッチング工程を用いることであり、任意的に、一方又は両方の工程において酸素及び／又は不活性ガスをさらに備える。図６は、標準の深いビアエッチングプロセス（図６Ａ）を実行した後、及び制限されたスカラップを有するアンダーカットの無いもの（図６Ｂ）を得るために最適化された深いビアエッチングプロセスを適用した後、アンダーカット２０を有するＴＳＶ穴部１を示している。
【００７０】
図１０Ｂは、パターン化されたフォトレジスト１２、ＰＭＤ及びＳＴＩ層１１、及びＴＳＶ穴部及び分離トレンチに堆積されたライナー２ｂを有する基板Ｓの詳細図を示している。ライナーは、基板の水平部２ａ上に、ＴＳＶ穴部の側壁２ｂ上に、及び分離トレンチ内２ｃに堆積される。図１０Ｂは、分離トレンチ３の開口（頂部）を閉鎖し、それによりトレンチをピンチオフし、そのトレンチ内にエアギャップ４を形成することを明示している。
【００７１】
実施形態によれば、堆積されたライナーの厚みは、基板の表面でトレンチ状構造（リング）をピンチオフし、その構造の中心にエアギャップが形成されるような厚みである。ライナーの厚さは、垂直部（ＴＳＶ穴部の側壁）の厚みと比較して、水平部においてずっと厚い。これは、図７Ａに示されており、図７Ａは、５μｍの直径（幅）のＴＳＶを有し、アスペクト比１：１、３：１及び５：１を有する基板（３００ｍｍのウェーハ）上でＳＡ−ＣＶＤ Ｏ３−ＴＥＯＳプロセス（４００℃で）を用いた、ＴＥＯＳライナーの厚みを示す。図７Ｂは、アスペクト比１０：１を有するＴＳＶ１の底及び側壁のＳＥＭ写真を示している。底の側壁２ｂ上の２００ｎｍ厚のライナーに関して、５００ｎｍ厚の層２ａが基板（ウェーハ）の表面に堆積される。
【００７２】
実施形態によれば、ＴＳＶ相互接続構造を形成するために上記ＴＳＶ穴部に導体材料を堆積する工程は、上記ＴＳＶ穴部が、少なくとも部分的に導体材料で満たされ、それにより穴部の底面から基板の表面まで電気的経路を形成するのに適した電気的な相互接続構造を作製するようなものである。図１０Ｃは、基板Ｓ上に障壁材料及び導体材料２１を堆積し、それによりＴＳＶ相互接続１０を形成するためにＴＳＶ穴部を導体材料で満たすことを示している。
【００７３】
発明の好ましい実施形態によれば、ＴＳＶ穴部を導体材料で少なくとも部分的に満たす工程は、電気化学堆積（ＥＣＤ）技術、あるいは代わりに化学蒸着法（ＣＶＤ）を用いて行なわれる。上記導体材料は、銅（Ｃｕ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、あるいは他の金属のような金属、及び／又は金属の合金であってもよい。また別の導体材料は、注入された半導体、導電性シリコン、導電性ポリマー、カーボンナノチューブのようなものを用いてもよい。あるいは、金属粒子及び有機バインダー、例えばＡｇペーストから成る金属ペーストが適用可能である。あるいは、カーボンナノチューブ（ＣＮＴ）、及びＣＮＴとＣｕとの組み合わせが適用可能である。
【００７４】
図１０Ｄは、水平部上で導体材料２０のオーバーバーデンを除去するために、導体材料の平坦化を実行する工程を示す。この平坦化は、化学機械平坦化（ＣＭＰ）を用いて実行されてもよい。導体材料の残余部分は、分離トレンチ上に残されてもよい。
【００７５】
ＴＳＶ加工工程を行なった後に、このデバイスは、上記ＴＳＶ相互接続上への金属接点、及びさらにいくつかのＢＥＯＬ相互接続層を設けることにより、完成されてもよい。図１０Ｅは、その金属接点、及び金属接点を囲む誘電体層を示す。図１０Ｆは、誘電体層と組み合わせる第１の（Ｍ１）及び第２の金属（Ｍ２）層のための更なるＢＥＯＬ層を示している。
【００７６】
図１０Ｇは、ＢＥＯＬ加工を完了した後の、不動態化工程を示す。
【００７７】
最後に、３Ｄ積層を可能にするため、基板の裏面側からＴＳＶ相互接続を開くために、裏面が薄くされる。従って、上記ＴＳＶ相互接続構造は、はんだボール又はバンプがさらに提供されるかもしれない。基板の薄肉化は、５０μｍ〜１００μｍの基板厚さまで行なわれてもよい。その薄肉化は、例えば研削のような機械的操作、あるいは他の最新の技術によって行われても良い。
【００７８】
本発明の別の実施形態によれば、薄肉化は、例えば、基板１を裏面からエッチングあるいはプラズマエッチングすることによる化学的薄肉化を備えてもよく、薄肉化は、相互接続構造５に達した時点で停止される。その化学的薄肉化、例えばプラズマエッチングは、導電性構造１０に達するレベルで停止しなくてもよく、そのレベルの上方（よって基板Ｓ、例えばシリコンウェーハをわずかにオーバーエッチングする）まで継続してもよい。相互接続構造（導電材料１０あるいは導電性材料と誘電体とが組み合わされたもの）は、エッチングされた面から突出するであろう。これは、はんだボール又はバンプのような、はんだの追加に有利である。例えば、はんだボール又はハンダバンプのようなはんだ量が、さらに第２表面上の導電性構造に適用可能である。
【００７９】
発明の好ましい実施形態によれば、周辺の（フープ−）ストレス、あるいは言い替えれば、ＴＳＶ構造の後ろの基板の方へＴＳＶ相互接続構造からもたらされるストレスは、ＴＳＶ相互接続構造の直径、及びＴＳＶ相互接続構造と分離トレンチ状構造との間における残りの基板材料（ＷＳｉ）の幅に依存する。図１１Ａは、少なくとも一つのエアギャップを有する分離トレンチ状構造を有する直径φＣｕの３Ｄ−ＴＳＶ、及び発明の実施態様による分離トレンチ状構造（リング）とＴＳＶ構造との間の幅ＷＳｉを有する残りの（Ｓｉ）基板（Ｓｉリング）を示している。図１１Ｂは、Ｃｕ ＴＳＶ（φＣｕ）の直径の関数として、残りの基板（ＷＳｉ）の幅の関数として周辺の（フープ−）ストレスを示している。
【００８０】
図及び先の記述において、詳細に発明が説明され記述されているが、そのような説明及び記述は、説明に役立つものあるいは例示のものと考えられるべきであり、限定するものではない。発明は、開示された実施形態に限定されない。
【００８１】
開示された実施形態への他の変更は、図面、開示したもの、及び添付した請求項に関する研究から、請求項に記載された発明を実施するにおいて、当業者によって理解され達成可能である。請求項において、用語「備える」は、他の構成部分あるいはステップを排除するものではなく、不定冠詞「一つ（a or an）」は、複数を除外しない。単一のプロセッサあるいは他の装置は、請求項に記述される幾つかの項目の機能を実行するかもしれない。ある手段について異なる従属請求項で相互に記載されているという単なる事実は、それらの手段の組み合わせは有利に使用することができないということを示すものではない。請求項におけるいかなる参照符号も権利範囲の制限として解釈されるべきでない。
【００８２】
先の説明は、発明のある実施形態を詳細に述べたものである。しかしながら、当然のことながら、どんなに詳細に先の説明を明細書にて行っても、発明は多くの方法で実施可能であろうし、よって記述された実施形態に限定されるものではない。発明のある特徴あるいは態様を述べるときにおける特定の用語の使用は、その用語が関係する発明の特徴あるいは態様のいかなる特定の特徴も含むように限定するように、その用語が本明細書で再定義されるということを暗示するように取られるべきではないことに注目すべきである。
【技術分野】
【０００１】
本発明は、半導体装置における電気的接続の分野に関する。より詳しくは、本発明は、エアギャップを備える分離トレンチを形成する分野、及び半導体装置の積層動作にて用いられるＳｉ貫通ビア（ＴＳＶ）のような相互接続構造を形成する分野に関する。本発明は、さらに、このように得られた装置に関する。
【背景技術】
【０００２】
ＩＣ技術のスケーリングが継続する中で、小面積上における多量の電子回路に起因して、チップ入出力接続パッド（Ｉ／Ｏ）の密度は増加し続けている。これは、集積回路（ＩＣ）及び/又は他のシステム・エレメントとの間の相互接続の処理能力を増すことにつながる。短い相互接続のために、電気的信号ラインは、最高容量及び速度を維持する。増加する速度及び密度の要求に遅れずについていくために、システム・イン・パッケージ（ＳＩＰ）技術は、ますます用いられている。これは、３次元の相互接続に関する必要を生み出す。
【０００３】
３Ｄ集積化は、能動素子がその上あるいはその中に実現される基板（ウェーハ）のバルクを通り抜ける電気的な相互接続の実現を要求する。これらは、いわゆるＳｉ貫通ビア（ＴＳＶ）接続である。ＴＳＶ接続を実現する一つの特別なアプローチは、いわゆるビア・ミドルアプローチである。ここで、ＴＳＶは、複数層のチップ相互接続積層の集積化の直前（よって、この集積化はバックエンド・オブ・ライン（ＢＥＯＬ）と呼ばれる）で、能動素子の製作後（よって、能動素子の製作は、フロントエンド・オブ・ライン（ＦＥＯＬ）と呼ばれる）に実現される。ＴＳＶの電気的導電材料は、典型的には銅あるいはタングステンの金属である。
【０００４】
しかしながら、最新技術では、良好なデバイス性能にて信頼できる方法においてこれらのＴＳＶ接続を結合するために解決される必要のある主要な問題が依然として存在する。即ち、
−シリコン基板を介する金属接続の使用は、シリコン基板において大きな機械的ストレス・レベルに帰着し、シリコン（Ｓｉ）における移動度変形をもたらし、隣接するデバイスの性能劣化に帰着する。
−また、基板のバルクを通る比較的大きな金属構造の存在は、回路性能を下げる比較的大きな電気容量をもたらす。
−また、過渡的動作中のＴＳＶ基板の電位及び充電電流による静電界は、隣接デバイスのデバイス性能に影響するかもしれない。
【０００５】
従って、ＴＳＶ相互接続、及びそれらを統合する方法に改善する余地がある。
【発明の概要】
【０００６】
本発明は、３Ｄで積層された半導体デバイスにおいて用いられるためのＳｉ貫通ビア相互接続のような基板貫通ビア（ＴＳＶ）を提供することを目的とし、それにより、隣接するデバイスの方への３Ｄ-ＴＳＶの悪影響を低減し、及び、それらを得るための良好な方法を提供することを目的とする。
【０００７】
本発明による実施形態の利点は、分離トレンチがＴＳＶ相互接続構造のまわりに設けられ、このトレンチはエアギャップを備え、改善された電気的及び/又は機械的な挙動に帰着するということである。
【０００８】
本発明による実施形態の利点は、方法つまり既存の加工技術を利用する３Ｄ−ＴＳＶ半導体装置を製造することが提供されるということである。
【０００９】
本発明の実施形態は、相対的に大きな３Ｄ−ＴＳＶ相互接続構造によってもたらされる悪影響を著しく低減する。この悪影響は、前記３Ｄ−ＴＳＶ構造のまわりの基板に生成される機械的ストレスである場合もあり、それによって周囲の基板における移動度変形をもたらし、従って隣接のデバイスの性能劣化となる。悪影響は、隣接する回路の性能を下げる比較的大きな電気容量を誘導することによって引き起こされるかもしれない。さらに、大きな３Ｄ−ＴＳＶ構造によってもたらされる悪影響は、３Ｄ−ＴＳＶの内の静電界及び電位の生成が原因かもしれず、それにより、過渡的動作中に、隣接するデバイスの性能に影響するかもしれない周囲の基板における充電電流を生成する。前記３Ｄ−ＴＳＶ相互接続構造の加工の間にエアギャップを有する分離トレンチを形成することにより、上述の悪影響の少なくともいくつかが解決されるということが本発明の実施形態の利点である。追加の処理工程を加えず、３Ｄ−ＴＳＶを作製するために要求される処理工程を使用して分離トレンチが提供されることは、本発明による実施形態の利点である。
【００１０】
より詳しくは、本発明の実施形態は、分離構造においてエアギャップを形成し、それによって、その構造が、大きなＴＳＶ相互接続構造の周辺領域における機械的ストレス、電界、及び静電容量効果を減らすために、ＴＳＶ相互接続構造の周りに置かれる、という方法に関する。
【００１１】
上述の目的は、本発明による方法及び装置によって達成される。
【００１２】
本発明は、少なくとも一つの分離トレンチ状の構造によって囲まれる少なくとも一つのＳｉ貫通ビア（ＴＳＶ）相互接続構造を提供する方法に関し、そのトレンチ状の構造は、少なくとも一つのエアギャップを有し、上記方法は、
第１の主面を有する基板を設けること、
少なくとも一つのＴＳＶ穴部とトレンチ状の構造とを同時に作製すること、ここで、トレンチ状の構造は、ＴＳＶ穴部を囲み、残りの基板材料によってＴＳＶ穴部から分離される、
その後、トレンチ状の構造に少なくとも一つのエアギャップを作製し、それにより中空のトレンチ状の構造を形成するために、エッチングされたＴＳＶ穴部の側壁を平らにし、基板の第１の主面でトレンチ状の構造の開口をピンチオフするため、誘電性のライナーを堆積すること、
ＴＳＶ相互接続を作製するためにＴＳＶ穴部に導体材料を堆積すること、
を少なくとも備える。
【００１３】
少なくとも一つのＴＳＶ穴部は、ほぼ０．１μｍから３０μｍ程度で、例えば０．１μｍから３０μｍまでの間の、ほぼ２μｍから２０μｍ程度で、例えば２μｍと２０μｍとの間の直径、これはまた幅と呼ばれるかもしれない、を有することができる。トレンチ状の構造は、１０００ｎｍ未満のトレンチ幅を有することができる。基板は、その第１の主面材料に能動素子を有するシリコンウェーハであってもよく、その能動素子は、先行のフロントエンド・オブ・ライン（ＦＥＯＬ）処理中に作製される。
【００１４】
少なくとも一つのＴＳＶ穴部とトレンチ状の構造とを同時に作製する工程は、分離トレンチ状構造が１００−５００ｎｍの幅のトレンチを有するように、ＴＳＶ穴部が０．１μｍから３０μｍまでの間で、例えば２と２０μｍの間の直径（幅）を有するように、及び、分離トレンチ状構造がビア深さの約１／５〜２／３の深さ、例えばビア深さの１／５と２／３との間の深さを有するように、アスペクト比依存エッチングを用いて実行されてもよい。
【００１５】
アスペクト比依存エッチングは、等方性エッチング及び不動態化の交互の工程を備えてもよい。
【００１６】
等方性エッチングは、ＳＦ６系のプラズマエッチング工程で、不動態化工程は、Ｃ４Ｆ８系のプラズマ不動態化工程であってもよい。
【００１７】
等方性エッチング工程及び／又は不動態化工程は、酸素及び／又は不活性ガスを用いることを備えても良い。
【００１８】
堆積されたライナーは、ＴＥＯＳライナーであってもよい。
【００１９】
ＴＳＶ相互接続構造を作製するためにＴＳＶ穴部に導体材料を堆積する工程は、電気化学堆積（ＥＣＤ）技術、あるいは化学蒸着法（ＣＶＤ）を用いて実行してもよく、ここで、導体材料は、銅（Ｃｕ）、ニッケル（Ｎｉ）、タングステン（Ｗ）あるいは他のいずれかの金属のような金属及び／又は金属の合金、あるいは、注入された半導体、導電性シリコン、導電性ポリマー、カーボンナノチューブのような代わりの導体材料から選択されたものであってもよい。
【００２０】
その方法は、ＴＳＶ相互接続の作製工程後に、基板の水平部上の導体材料のオーバーバーデンを除去するために、導体材料の平坦化工程を備えても良い。その平坦化工程は、化学機械平坦化（ＣＭＰ）であってもよい。
【００２１】
その方法は、ＴＳＶ相互接続の作製工程後に、金属の粒成長を開始するために熱アニール工程を備えても良い。
【００２２】
その方法は、ＴＳＶ相互接続の作製工程後に、ＴＳＶ相互接続、及びさらに幾つかのバックエンド・オブ・ライン（ＢＥＯＬ）相互接続層上に金属接点を設ける工程を備えても良い。
【００２３】
本発明は、また、半導体基板の３Ｄ堆積に関する上述のような少なくとも一つのＳｉ貫通ビア（ＴＳＶ）相互接続構造を設ける方法を使用することに関し、この使用は、さらに、裏面からＴＳＶ相互接続を開けて３Ｄ堆積を可能にするために、機械的な操作を用いて基板の裏面を薄くする工程を備える。
【００２４】
ＴＳＶ相互接続構造は、さらに、はんだボール又はバンプが設けられても良い。本発明は、さらに、少なくとも一つのＳｉ貫通ビア（ＴＳＶ）を提供する方法を用いて作製されたエアギャップを備えた少なくとも一つの分離トレンチ状構造により囲まれた少なくとも一つの相互接続の基板（Ｓｉ）貫通電極（ＴＳＶ）構造を備えた基板に関し、ここで、相互接続ＴＳＶ構造は、３Ｄ−ＴＳＶである。その基板は、３Ｄに積層された半導体装置に埋め込まれた基板であってもよい。
【００２５】
本発明は、また、上に記述されるような基板を備えた、３Ｄに積み重ねられた半導体装置に関する。
【００２６】
本発明の特定で好ましい態様は、添付の独立及び従属請求項の中で述べられる。従属請求項からの特徴は、独立請求項の特徴と、及び、必要に応じて他の従属請求項の特徴及び請求項に明示的に述べられているだけでない特徴と組み合わせてもよい。発明の、これらの及び他の態様は、以下に記述された実施形態から明らかになり、実施形態に関して解明されるであろう。
【図面の簡単な説明】
【００２７】
【図１Ａ】３Ｄ−ＴＳＶ相互接続を有する最新の半導体基板の側面図であり、ここで３Ｄ−ＴＳＶは、基板における約５０μｍの深さで約５μｍの直径（幅）を有する（図１）。
【図１Ｂ】３Ｄ−ＴＳＶ相互接続を有する最新の半導体基板の側面図であり、約２μｍの直径（幅）を有する３Ｄ−ＴＳＶの図であり、これによりさらにデバイスの拡大縮小要求に対応する。図１Ａ及び図１Ｂの両方のＴＳＶ構造は、ＴＳＶの内側側壁に堆積されたライナーを有し、このライナーは、ＴＳＶにおいて約２００ｎｍの幅を有する。
【図２Ａ】図１による３Ｄ−ＴＳＶを有する半導体基板の側面図であり、さらに、発明の実施形態による少なくとも一つのエアギャップを有する分離トレンチ状構造を備える側面図である。
【図２Ｂ】図１による３Ｄ−ＴＳＶを有する半導体基板の側面図であり、さらに、発明の実施形態による少なくとも一つのエアギャップを有する分離トレンチ状構造を備え、その半導体基板の一部の平面図と組み合わせた、より詳細な側面図である。
【図３】発明の実施形態による５０μｍ深さ、５μｍ幅のＴＳＶを同時にエッチングするために、ボッシュエッチング工程を行なうとき、トレンチ直径（幅）の関数におけるトレンチ深さを図示する。本図は、アスペクト比依存−エッチング速度効果（ＡＲＤＥ）を図示する。
【図４】ＴＳＶにおけるストレスに関して、ＴＳＶを囲む（Ｓｉ）基板におけるストレスを、分離トレンチとＴＳＶとの間の基板（Ｓｉ）リングの直径（幅）の関数として図示し、本発明の実施形態の利点を図示している。
【図５】ＴＳＶにおけるストレスに起因するＴＳＶの周りの基板（Ｓｉ）リングにおけるストレスを図示する一次分析モデルを図示し、本発明の実施形態の利点を図示している。
【図６】Ａは、標準深さビアエッチング工程を実行後のＴＳＶを図示し、本発明の実施形態の利点を図示している。Ｂは、制限されたスカラップによりアンダーカットの無いエッチングを得るために最適化された深さビアエッチング工程を適用した後のＴＳＶを図示し、本発明の実施形態の利点を図示している。
【図７Ａ】５μｍの直径（幅）のＴＳＶを有し、アスペクト比１：１、３：１、及び５：１を有する基板（３００ｍｍのウェーハ）で、ＳＡ−ＣＶＤ Ｏ３−ＴＥＯＳプロセス（４００℃で）を用いてＴＥＯＳライナーの厚みを図示し、本発明の特定の実施形態の特徴を図示している。
【図７Ｂ】アスペクト比１０：１を有するＴＳＶの底部及び側壁のＳＥＭ写真を図示し、本発明の特定の実施形態の特徴を図示している。底部の側壁での２００ｎｍ厚のライナーに関して、５００ｎｍ厚の層が基板（ウェーハ）の表面に堆積される。
【図８】銅で充填され、本発明の特定の実施態様による、ＳＡ−ＣＶＤで堆積されたＴＥＯＳライナーを有するＴＳＶ相互接続構造を示すＳＥＭ写真である。ＴＥＯＳライナーは、ＴＳＶ穴部の内側側壁の波打った表面をはっきりと平らにする。
【図９】本発明の特定の実施態様による、ＴＳＶ穴部（エッチングされる）、及び分離トレンチ又はリング（エッチングされる）を形成するために、パターン化した後に、フォトレジスト、ＰＭＤ、及びＳＴＩ層を有する基板の詳細図である。
【図１０Ａ】ビア・ミドル・アプローチに基づいてＳｉ貫通ビア（ＴＳＶ）相互接続を作製するための、本発明の特定の実施形態による異なる加工工程を示し、それにより、ＴＳＶ相互接続がエアギャップを有する分離トレンチによって囲まれる。
【図１０Ｂ】ビア・ミドル・アプローチに基づいてＳｉ貫通ビア（ＴＳＶ）相互接続を作製するための、本発明の特定の実施形態による異なる加工工程を示し、それにより、ＴＳＶ相互接続がエアギャップを有する分離トレンチによって囲まれる。
【図１０Ｃ】ビア・ミドル・アプローチに基づいてＳｉ貫通ビア（ＴＳＶ）相互接続を作製するための、本発明の特定の実施形態による異なる加工工程を示し、それにより、ＴＳＶ相互接続がエアギャップを有する分離トレンチによって囲まれる。
【図１０Ｄ】ビア・ミドル・アプローチに基づいてＳｉ貫通ビア（ＴＳＶ）相互接続を作製するための、本発明の特定の実施形態による異なる加工工程を示し、それにより、ＴＳＶ相互接続がエアギャップを有する分離トレンチによって囲まれる。
【図１０Ｅ】ビア・ミドル・アプローチに基づいてＳｉ貫通ビア（ＴＳＶ）相互接続を作製するための、本発明の特定の実施形態による異なる加工工程を示し、それにより、ＴＳＶ相互接続がエアギャップを有する分離トレンチによって囲まれる。
【図１０Ｆ】ビア・ミドル・アプローチに基づいてＳｉ貫通ビア（ＴＳＶ）相互接続を作製するための、本発明の特定の実施形態による異なる加工工程を示し、それにより、ＴＳＶ相互接続がエアギャップを有する分離トレンチによって囲まれる。
【図１０Ｇ】ビア・ミドル・アプローチに基づいてＳｉ貫通ビア（ＴＳＶ）相互接続を作製するための、本発明の特定の実施形態による異なる加工工程を示し、それにより、ＴＳＶ相互接続がエアギャップを有する分離トレンチによって囲まれる。
【図１０Ｈ】ビア・ミドル・アプローチに基づいてＳｉ貫通ビア（ＴＳＶ）相互接続を作製するための、本発明の特定の実施形態による異なる加工工程を示し、それにより、ＴＳＶ相互接続がエアギャップを有する分離トレンチによって囲まれる。
【図１１Ａ】本発明の特定の実施形態による、分離トレンチ状構造（リング）とＴＳＶ構造との間における幅ＷＳｉを有する少なくとも一つのエアギャップ及び残り（Ｓｉ）の基板（Ｓｉリング）を有する分離トレンチ状構造を有し直径φＣｕを有する３Ｄ−ＴＳＶを図示する。
【図１１Ｂ】残りの基板（ＷＳｉ）の幅の関数として、ＣｕＴＳＶの直径（φＣｕ）の関数として周方向（輪状）ストレスを図示する。 図は、単に概略であり、これに限定されない。図において、要素の内のいくつかのサイズは、誇張されているかもしれず、説明の目的のため縮尺通りに描かれていない。 請求項におけるいかなる引用符号も請求範囲を限定するとして解釈されないものとする。異なる図において、同じ引用符号は、同じ又は類似の要素を指す。
【発明を実施するための形態】
【００２８】
本発明は、特定の実施態様に関して、及びある図を参照して記述されるが、しかし、発明は、それに限定されるものではなく、請求範囲によってのみ限定される。記述された図は、単に模式的であり、限定するものではない。図において、要素の内のいくつかのサイズは、誇張されているかもしれず、説明の目的のため縮尺通りに描かれていない。寸法及び相対的な寸法は、実際の縮尺及び発明の実際の実施に対応していない。
【００２９】
さらに、実施形態及び請求範囲における第１、第２等の用語は、類似の要素間を区別するために使用され、時間的、空間的、順序、あるいは他の方法において、必ずしも連続するものを述べるためのものではない。そのように使用される用語は、適切な状況下で交換可能であり、ここに記述された発明の実施形態は、ここに記述されあるいは説明された以外の他の順序における動作が可能であると理解されるべきである。
【００３０】
さらに、実施形態及び請求範囲における上端、下、等の用語は、便宜上、使用されるものであり、必ずしも相対的な位置を述べるものではない。そのように使用される用語は、適切な状況下で交換可能であり、ここに記述された発明の実施形態は、ここに記述されあるいは説明された以外の他の配向における動作が可能であると理解されるべきである。
【００３１】
請求範囲において使用される、用語「備える」は、それ以後に列挙する手段に限定されるように解釈すべきではないことに注意すべきである。即ち、それは、他の構成部分又は工程を排除しない。よって、そのように述べられた特徴、整数、工程、又は部品を明記するように解釈されるべきであり、１つ以上の他の特徴、整数、工程、又は部品、あるいはそれらのグループの存在や追加を妨げない。したがって、表現「手段Ａ及びＢを備えたデバイス」の権利範囲は、部品Ａ及びＢのみからなるデバイスに限定されるべきではない。それは、本発明に関して、デバイスの唯一関連ある部品がＡ及びＢであるということを意味する。
【００３２】
この明細書の全体にわたり参照する「一つの実施形態」あるいは「ある実施形態」は、実施形態に関する特定の特徴、構造、又は特性が本発明の少なくとも１つの実施形態に含まれているということを意味する。したがって、この明細書全体の種々の箇所に記載される「一つの実施形態において」あるいは「ある実施形態において」の文言は、必ずしも同じ実施形態を参照するものではない。しかしその場合もある。更に、この開示内容から当業者には明らかになるであろうように、一若しくは複数の実施形態において、特定の特徴、構造、又は特性は、いずれかの適切な方法において結合可能である。
【００３３】
同様に、発明の例示的な実施形態の記述において、開示内容を合理化し、一若しくは複数の様々な創造的な態様の理解を助けるため、当然のことながら、発明の様々な特徴は、時々、単一の実施形態、図、又は記述にまとめられる。しかしながら、この開示方法は、クレームされた発明が各請求項に明確に述べられるものよりも多い特徴を必要とするという意図を反映するように解釈されるべきではない。むしろ、以下の請求項が示すように、創造性のある態様は、単一の先の開示された実施形態のすべての特徴よりも少なく存在する。したがって、詳細な説明に続く請求項は、この発明の別個の実施形態としてそれ自身に基づく各請求項とともに、この詳細な説明内へ明らかに組み込まれる。
【００３４】
更に、ここに記述された幾つかの実施形態は、他の実施形態に含まれた他の特徴ではない幾つかを含むが、異なる実施形態の特徴の組み合わせは、当業者によって理解されるであろうように、発明の権利範囲内であることを意味し、異なる実施形態を形成する。例えば、以下の請求項において、クレームされた実施形態のいずれかは、いずれかの組み合わせにて用いることができる。
【００３５】
ここに提供された記述では、多くの特別な詳細が述べられている。しかしながら、発明の実施形態は、それらの特別な詳細無しで実施可能であるということが理解される。他の例では、良く知られた方法、構造、及び技術は、ここでの記述の理解を不明瞭にしないために、詳細には示されていない。
【００３６】
ここで、本発明の実施形態及び／又は請求範囲では、Ｓｉ貫通ビア（through silicon via）が参照されており、参照は、シリコン基板を通るビアだけではなく、より一般的に、例えば半導体能動素子を備える半導体基板のような、基板を通るものも相当する。ここで、本発明の実施形態及び／又は請求範囲では、参照は基板でなされており、基板はシリコン基板であってもよく、また、例えば半導体能動素子を備える半導体基板のような、他の適切ないずれの基板であってもよい。
【００３７】
ここで、本発明の実施形態では、参照は、「トレンチ状の構造」を分離することであり、これは、ＴＳＶ構造を囲んでいる特定のトレンチ幅ＷＧ、またしばしばトレンチ状の構造の厚み、直径、あるいは幅として参照されるものを有するいずれの幾何学的形状の構造を参照してもよい。
【００３８】
トレンチ状の構造は、閉じられたループ構造であってもよい。トレンチ状構造用の適切な形状例は、円形のリング、多角形のリング、あるいは四角のリング、… である。いくつかの実施形態において、エアギャップは、それ自体、相互接続構造を囲むためのリング状の形状を有していてもよい。上記「トレンチ状の構造」とＴＳＶ構造との間には、基板材料がある。実施形態において、分離トレンチ状構造は、少なくとも臨界厚さを有する基板（例えばシリコン）材料を残すことでＴＳＶから分離され、また残りの基板材料の直径又は幅として参照され、１μｍからビア直径の２倍までのオーダーであり、より最適ではビア直径の１／２である。
【００３９】
ここで、本発明の実施形態では、パルスエッチング（pulsed etching）が参照され、これはエッチング工程が堆積工程と交互に起こるプロセスを参照し、これはほぼ垂直構造を達成するために繰り返される。また、それは「ボッシュプロセス（Bosch process）」として参照される。プラズマは、いくつかのイオンを含み、それはほぼ垂直方向からウェーハを攻撃する。シリコンについては、このパルスエッチングは、好ましくは六フッ化硫黄原料ガス［ＳＦ６］を用い、化学的に不活発な保護層の堆積の間に、好ましくはＣ４Ｆ８原料ガスが用いられ、各パルス段階（pulsed phase）は、好ましくは数秒間続く。上記保護層は、さらなる化学的な攻撃から基板全面を保護し、更なる（横方向の）エッチングを防止する。
【００４０】
しかしながら、エッチング段階の間、基板を砲撃する指向性のイオンは、トレンチの底部で（しかし側面に沿ってではない）保護層を攻撃する。エッチング／堆積工程は、エッチングされたピットの底部にのみ起こる多数の非常に小さな等方性のエッチング工程になることを超えて繰り返される。例えば、０．５ｍｍのシリコンウェーハを貫いてエッチングするために、１００〜１０００のエッチング／堆積工程が必要である。典型的に、このエッチング工程は、波打った（スカラップ：scalloped）表面を有する側壁に帰着する。
【００４１】
本発明は、半導体装置及びこの装置を作る方法に関し、その半導体装置は、少なくとも一つの３Ｄ−ＴＳＶ相互接続を備え、トレンチ状の構造を分離し、このトレンチ状の構造は、少なくとも一つのエアギャップを備える。上記３Ｄ−ＴＳＶ相互接続は、好ましくは、導体材料で作られた柱であり、この柱は、例えば別の半導体基板の相互接続構造あるいは別の半導体装置、及び／又は同じ半導体装置内の相互接続構造の別のレベルに接続可能である。
【００４２】
３Ｄ−ＴＳＶ相互接続を作る本発明の方法は、いわゆる「ビア・ミドル（via-middle）」アプローチに基づく。ここで、ＴＳＶは、能動素子の作製の後（フロントエンド・オブ・ライン、ＦＥＯＬ）で、多層のチップ相互接続積み重ねの集積化の直前（バックエンド・オブ・ライン、ＢＥＯＬ）に実現される。ＴＳＶの電気的な導電材料は、典型的には銅あるいはタングステンの金属である。
【００４３】
発明の第１の態様によれば、基板、好ましくは半導体能動素子を備えた半導体基板は、エアギャップを備えた少なくとも一つの分離トレンチ状構造によって囲まれる、少なくとも相互接続基板（Ｓｉ）貫通ビア（ＴＳＶ）構造を備えて開示される。相互接続構造は、好ましくは、導電性の柱の形態における３Ｄ−ＴＳＶである。少なくとも一つの分離トレンチ状の構造は、少なくともエアギャップ、及びエアギャップをピンチオフするシーリングを備える。トレンチ状の構造は、典型的に、元の半導体基板材料で作られたスペーサ材料によって相互接続構造から分離される。本発明の実施形態によれば、基板は、更なる態様にて記載されるような方法を用いて作られる。
【００４４】
例示として、これに限定されないが本発明の実施形態は、標準の及び任意的な特徴は、図２Ａ及び図２Ｂに関して記述されるであろう。比較のため、第１の参照は、従来から知られている、エアギャップ・トレンチを有していない３Ｄ−ＴＳＶ相互接続構造を図示する図１Ａ及び図１Ｂでなされる。
【００４５】
図１Ａ及び図１Ｂは、３Ｄ−ＴＳＶ相互接続１０を有する最新の半導体基板の側面を図示する。この３Ｄ−ＴＳＶは、約５０μｍの基板Ｓにおける深さ及び約５μｍの直径を有する（図１Ａ）。図１Ｂは、約２μｍの直径を有する３Ｄ−ＴＳＶ１０を説明し、これにより拡大縮小要求のさらなる装置に対応する。両方のＴＳＶ構造１０は、ＴＳＶの内側側壁に堆積されるライナー２ｂを有し、このライナー２ｂは、ＴＳＶ１０において約２００ｎｍの幅を有する。
【００４６】
本発明による実施形態の特定例の側面図を示す図２Ａ及び図２Ｂでは、半導体基板Ｓは、３Ｄ−ＴＳＶ１０を有する。半導体基板Ｓは、約５０μｍの基板Ｓにおける深さ、及び約２μｍの直径（幅）を有する本例における３Ｄ−ＴＳＶ１０を備え、さらに、少なくとも一つのエアギャップ４を備えた分離トレンチ状構造３を備える。よって、このトレンチ状構造３は、少なくとも一つのエアギャップ４を備える中空のトレンチ状の構造である。ライナー２ｂは、基板Ｓ上に、及びＴＳＶの内側側壁２ｂ上に堆積されてもよい。本例では、本発明の実施態様はこれに限定されないが、ライナー２ｂは、上記ＴＳＶの内側側壁に約２００ｎｍの厚さを有する。ライナーは、さらに、分離トレンチ状構造３をピンチ（pinch）してもよく、それによってトレンチ状構造にエアギャップ４を生成する。図２Ａは、側面図を示し、図２Ｂは、平面図と組み合わされた、より詳細な側面図を示す。図２Ａは、さらに、デバイスが仕上げられるとき、ＴＳＶ１０構造を開くために除去される基板Ｓ２（裏面）の部分を示す。
【００４７】
発明の好ましい実施形態によれば、少なくとも一つの分離トレンチ状構造は、相互接続ＴＳＶ構成と同じ時間（同時）にエッチングされ、これにより、追加のプロセスを必要としない。アスペクト比依存エッチングのため、０．１μｍから２０μｍまでのオーダー、例えば０．１μｍと２０μｍとの間の、例えば２μｍと２０μｍとの間の、例えば２μｍと１０μｍとの間の直径を有する相互接続ＴＳＶ構造と同時に、例えば、２００−５００ｎｍのオーダーにおける直径を有する分離トレンチ状構造をエッチングすることが可能である。一般的に、分離トレンチ状構造は、ビア深さの約１／５〜２／３である深さを有する。最新の異方性ボッシュエッチングプロセスは、上述の同時エッチングを実行するために使用されてもよい。
【００４８】
発明の実施形態によれば、上述の少なくとも一つの分離トレンチ状構造におけるエアギャップは、基板上にライナーを堆積することによって形成され、それによって上記ライナーは、トレンチ状構造をピンチオフし、それにより、上記トレンチ状構造に少なくとも一つのエアギャップを形成する。ピンチオフは、ＴＳＶ構造内でライナーの堆積中に好ましくは実現され、よって、ほとんど追加加工を必要としない。ＴＳＶ構造内のライナーの堆積は、ＴＳＶ構造をエッチングした後、（波打った表面を減じるために）側壁の平滑化を実現することで実行される。
【００４９】
発明の実施形態によれば、ＴＳＶ構造の側壁を平滑にする、及び同時にトレンチ状構造におけるエアギャップをピンチオフするために用いられるライナー材料は、ＣＶＤ酸化物、ＣＶＤ窒化物、ＳＡ−ＣＶＤ ＴＥＯＳ酸化物、プラズマ強化ＣＶＤ酸化物のような、酸化物及び／又は窒化物及び／又はポリマーから選択されたライナー材料で作製可能である。図８は、銅で満たされ、ＴＥＯＳライナー２ｂが堆積されたＳＡ−ＣＶＤを有するＴＳＶ相互接続構造１０を説明するＳＥＭ写真である。ＴＥＯＳライナーは、ＴＳＶ１０の内側側壁の波打った表面を明らかに平滑にしている。
【００５０】
発明の実施形態によれば、フィールド・エリア（field area）に堆積されたライナーのピンチオフのため、ＴＳＶ中、ライナー堆積（典型的に酸化物あるいは窒化物）がトレンチにエアギャップを形成するような分離トレンチ状構造は狭い。ピンチオフを実現するために、少なくとも一つのトレンチ状構造は、ビアのほぼ頂部のＳｉ側壁に堆積したライナーの平均厚さの２倍（これはフィールド・エリアに堆積されたライナーの厚みよりも一般的に４０％少ない）よりも小さい直径（幅）を有する。このことは、例えば２００ｎｍの厚みを有しＴＳＶ側壁において堆積されたライナーに関して、トレンチ状構造の平均の直径は、４００ｎｍ未満でなければならないということを意味する。少なくとも一つのトレンチ状構造は、典型的には約２００〜５００ｎｍの直径を有し、ＴＳＶ側壁における例えば２００〜３００ｎｍ厚のライナー堆積は、ＴＳＶを囲むトレンチをピンチオフするのに十分である。
【００５１】
発明の実施形態によれば、分離トレンチ状構造は、ＴＳＶ構造が基板材料の最低量により分離された閉じた形態のトレンチ内に位置する状態で、多角形、円形又は楕円のような閉じた形態のいずれの形状を有してもよい。ＴＳＶの内側で使用された異なる材料によって引き起こされる基板材料における機械的ストレスは、ＴＳＶ構造のまわりの狭いシリコンリング状の構造に集中されるであろう。直径は、デバイス基板の全体にわたりＴＳＶ密度のロスを最小化し回避するために最適化されてもよい。ＴＳＶの外側と、ＴＳＶを囲むエアギャップ・トレンチの内側寸法との間のセパレーションは、１μｍからＴＳＶ直径の１倍又は２倍の範囲にある。
【００５２】
ＴＳＶを囲む基板における高い機械的ストレスは、周囲のデバイス（ＭＯＳＦＥＴ）のチャネルにおける移動度の変化をもたらすかもしれず、それにより、密集したＴＳＶ間の基板にクラックを引き起こす。これは、分離トレンチ状構造とＴＳＶとの間における上記基板材料（リング）にストレスを集中し捕らえられることで避けられるかもしれない。エアギャップを備える分離トレンチ状構造は、著しくストレスを取り出すことに役立つ。さらに、ＴＳＶ（銅）における高い機械的ストレスは、ＴＳＶ（Ｃｕ）−「ポンピング」をもたらすかもしれない。これにより、ＢＥＯＬにおいて低ｋの誘電体に損傷をもたらす。図４は、分離トレンチとＴＳＶとの間における基板（Ｓｉ）リングの直径の関数として、ＴＳＶを囲む（Ｓｉ）基板における応力集中を示す。図５は、異なるＴＳＶ直径、及びＴＳＶとエアギャップとの間のＳｉリングの直径に関するＴＳＶにおけるストレスに起因する、ＴＳＶのまわりの基板（Ｓｉ）リングにおけるストレスを説明する一次解析モデルを示す。
【００５３】
発明の好ましい実施形態によれば、トレンチ状構造とＴＳＶとの間の材料は、厚みＷｓを有しても良く、これは、好ましくは１００ｎｍより大きいかもしれず、例えば少なくとも０．５μｍ、例えば少なくとも１μｍ、例えば少なくとも１．５μｍ、例えば少なくとも２μｍ、例えば少なくとも２．５μｍ、例えば少なくとも３μｍ、例えば少なくとも４μｍ、例えば少なくとも５μｍ、あるいは例えば少なくとも１０μｍであってもよい。この材料の厚みは、その強度が、熱サイクル中の内側ＴＳＶメタライゼーションにおけるストレスに起因する熱機械力を支持するのに十分なように選択されてもよい。格別重要なものは、周辺の、つまり「フープ」ストレスかもしれない。このストレスは、ＴＳＶの導電性内側柱のサイズ、及び材料の周囲リングの幅の関数である。この条件は、使用されるビアの直径に依存する、Ｓｉ基板における銅ＴＳＶの場合の２〜５μｍのＴＳＶの導電性内側柱を囲むリングの最小厚さに帰着するかもしれない。
【００５４】
発明の実施形態によれば、ＴＳＶ構造は、０．１と３０μｍとの間の直径／幅を有していてもよい。特定の実施形態によれば、ＴＳＶは、０．５μｍから３０μｍの範囲、あるいは例えば０．５μｍから２０μｍまで、あるいは例えば０．５μｍから５μｍまで、あるいは例えば１μｍから３０μｍまで、あるいは例えば１μｍから２０μｍまで、あるいは例えば２μｍから５μｍまでにおける平均直径／幅を有していても良く、より特別なものでは、ＴＳＶは、約２μｍの平均直径を有していてもよい。
【００５５】
発明の実施形態によれば、トレンチ状構造の深さは、ＴＳＶ構造の深さよりもかなり小さくてもよく、トレンチ状構造の深さは、ほんの５〜１０μｍかもしれない。
【００５６】
発明の実施形態によれば、ＴＳＶ構造は、基板において約５０μｍの深さを有してもよく、これは、ＴＳＶの導電部を露出するために基板を薄くした後、約４７μｍの深さになる。
【００５７】
発明の好ましい実施形態によれば、ＴＳＶ構造は、フィールドにて用いられる銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、あるいは他のいずれの金属から選択された材料で作製されてもよい。導体材料は、また、合金、注入された半導体、導電性シリコン、導電性ポリマーであってもよい。代わりに、金属ペースト例えばＣｕペーストを適用することもできる。また、上述の材料の組み合わせを用いることもできる。導体材料を堆積する工程は、多分、外部コンタクトとの相互接続を作成する。この工程は、様々なサブステップを備えることができる。下の導体材料あるいは中間物層の追加の層は、用いることができる。これは、例えば穴部の充填を改善し、導体材料の接着を改善し、さらにＴＳＶ内のストレスを減らし、材料の相互拡散を防ぎ、… ことができる。
【００５８】
本発明の特定の実施形態において、ＴＳＶ構造は、導体材料で作製されてもよく、さらに、ＴＳＶ構造を導体材料で、例えば電気めっきによって、満たす前に堆積される障壁層及び／又はシード層を備える。このシード層は、ＴＳＶ構造の側壁及び底壁の全表面を覆ってもよい。上記障壁層は、好ましくは、Ｔａ、Ｔｉ、ＴａＮ、ＴｉＮ、ＲｕＴａ、Ｍｎ及びこれらの組み合わせから選択された材料で作製され、例えばＰＶＤ及びＣＶＤ、及びこれらの組み合わせのような最新の蒸着技術によって堆積される。シード層は、好ましくは、Ｃｕ、Ｎｉ、Ｃｏ、Ｗ、Ｍｎから選択された材料で作製され、この技術分野で既知の他の方法と同様に、例えば化学蒸着法（ＣＶＤ）、物理的気相成長法（スパッタリング）（ＰＶＤ）、原子層堆積（ＡＬＤ）、電気化学堆積（ＥＣＤ）によって付けられてもよい。
【００５９】
また、１つを超える電気的相互接続ＴＳＶ構造（導電性柱）が単一のトレンチ状構造内に形成されることも可能である。これは、並列のＴＳＶが同じトレンチ状構造（リング）内に形成されることを意味する。
【００６０】
本発明の第２態様では、周囲の分離トレンチ状構造と相互接続する少なくとも一つの基板貫通ビア（ＴＳＶ）の製造方法が開示され、これにより、トレンチ状の構造は、その絶縁特性をさらに改善するために少なくとも一つのエアギャップを備える。この方法は、分離トレンチ状構造がＴＳＶ穴部の作製と同時に作製され、これにより多数の加工工程がかなり減じられるという点で従来の方法と区別され特徴付けられる。さらにこの方法は、前記分離トレンチ状構造におけるエアギャップの形成によって区別される。エアギャップ・トレンチを作製し密閉するために、処理フローに加えられるプロセス工程は無い。追加のマスクは必要ない。本発明の実施形態によれば、この方法は、第１の主面を有する基板を設けること、及び、０．１μｍから３０μｍまでのオーダー、例えば０．１μｍから３０μｍまでの間での、例えば２μｍから２０μｍまでのオーダー、例えば２μｍと２０μｍとの間での直径を有する少なくとも一つのＴＳＶ穴部を同時に作製することを備え、トレンチ状の構造は、１０００ｎｍ未満のトレンチ幅を有しており、トレンチ状の構造は、ＴＳＶ穴部を囲み、及び残りの基板材料によってＴＳＶ穴部から隔てられる。その方法は、また、ＴＳＶ穴部及びトレンチ状構造の形成後、トレンチ状構造における少なくとも一つのエアギャップを有する中空のトレンチ状構造を生成するために、エッチングされたＴＳＶ穴部の側壁を平らにし、かつ基板の第１主面でトレンチ状構造の開口をピンチオフするため、誘電性のライナーを堆積することを備える。方法は、また、ＴＳＶ相互接続を作製するために、ＴＳＶ穴部に導体材料を堆積することを備える。
【００６１】
これに限定されない例示として、上述したような方法の標準の及びオプションの工程の本発明の実施形態は、本発明の実施形態による例示的な方法に関して、さらに論じられるであろう。図１０Ａから図１０Ｆは、ビア・ミドル・アプローチに基づいてＳｉ貫通ビア（ＴＳＶ）相互接続を作製し、それによりＴＳＶ相互接続がエアギャップを有する分離トレンチによって囲まれる、発明の実施形態による異なった加工工程を説明している。
【００６２】
実施形態によれば、その方法は、基板を得ることを備える。本例における基板は、その第１の主面材料に能動素子を有しているシリコンウェーハであり、その能動素子は、先のＦＥＯＬ工程の間に製造されている。ＴＳＶ相互接続の完成後、ＢＥＯＬ加工がＢＥＯＬ相互接続を生成するために行なわれる。
【００６３】
実施形態によれば、少なくとも一つのＴＳＶ穴部及びトレンチ状構造を同時に作製する工程は、１００〜５００ｎｍのオーダーの直径（幅）を有する分離トレンチ状構造と、０．１μｍから３０μｍまでのオーダー、例えば０．１μｍから３０μｍまでの間での、例えば２μｍから２０μｍまでのオーダー、例えば２μｍと２０μｍとの間の直径（幅）を有するＴＳＶ穴部とを同時にエッチングすることが可能なように、アスペクト比依存エッチングを用いて実行される。一般的に、分離トレンチ状構造は、ビア深さの約１／５〜２／３である深さを有する。最新の異方性ボッシュエッチングプロセスが上記同時エッチングを実行するために使用される。
【００６４】
図３は、アスペクト比依存−エッチング速度効果（ＡＲＤＥ）を示し、図は、典型的なボッシュ型のエッチングプロセス（ツール依存）に関して、５０μｍ深さのＴＳＶ穴部が同時に約５μｍの直径（幅）を有する場合で、トレンチ直径（幅）の関数としてエッチングされたトレンチ深さを説明している。
【００６５】
図９及び図１０Ａは、ＴＳＶ穴部（エッチングされる）及び分離トレンチつまりリング（エッチングされる）を形成するためにパターニング後の、フォトレジスト１２、ＰＭＤ、及びＳＴＩ層１１を有する基板Ｓの詳細な図を示している。
【００６６】
実施形態によれば、トレンチ状の構造は、１００ｎｍ未満から５００ｎｍまでの直径（幅）を有するトレンチ状のリング構造である。トレンチ状のリング構造の外径は、１０μｍから１５μｍのオーダー内、例えば１０．４μｍから１０．８μｍまでであってもよい。トレンチ状のリング構造の内径は、１０μｍのオーダー内であってもよい。
【００６７】
実施形態によれば、ＴＳＶ穴部は、０．１μｍから３０μｍまでのオーダー、例えば０．１μｍから３０μｍまでの間での、例えば２μｍから２０μｍまでのオーダー、例えば２μｍと２０μｍとの間の直径（幅）を有するものである。ＴＳＶ穴部（相互接続構造）は、１０μｍ未満、７μｍ未満、６μｍ未満、５μｍより下、あるいは４μｍより下の直径（幅）を有してもよい。特定の実施形態によれば、前記ＴＳＶ穴部は、０．１μｍから５μｍまでの範囲、例えば２μｍから５μｍまでの範囲における平均直径（幅）を有してもよく、より特定のものでは、前記ＴＳＶ穴部は、約２μｍの平均直径（幅）を有している。
【００６８】
実施形態によれば、ＴＳＶと、エアギャップを備えたトレンチ状構造との間の距離は、このＳｉ側壁においてそれが十分に低いストレス層を可能にする（エアギャップを用いるとき、ストレスはより集中される）ようなものであり、一般的にこれは、１μｍと、ビア直径の１又は２倍との間の直径（幅）になるだろう。最も典型的なものは、ビア直径の約半分である。
【００６９】
実施形態によれば、基板の第１主面にＴＳＶ穴部（相互接続構造）を設ける工程は、エッチングの間、側壁に制限されたスカラップ（scallops）を有するアンダーカットの無いものを得るように最適化された各プロセスを用いて実行されてもよい。これは、等方性エッチング及び不動態化（ボッシュプロセス）の代わりの工程を備えるパルス・エッチング技術であってもよい。その代わりのエッチング−不動態化プロセスは、好ましくは、Ｃ４Ｆ８に基づいたプラズマ不動態化工程と交互にＳＦ６に基づいたプラズマエッチング工程を用いることであり、任意的に、一方又は両方の工程において酸素及び／又は不活性ガスをさらに備える。図６は、標準の深いビアエッチングプロセス（図６Ａ）を実行した後、及び制限されたスカラップを有するアンダーカットの無いもの（図６Ｂ）を得るために最適化された深いビアエッチングプロセスを適用した後、アンダーカット２０を有するＴＳＶ穴部１を示している。
【００７０】
図１０Ｂは、パターン化されたフォトレジスト１２、ＰＭＤ及びＳＴＩ層１１、及びＴＳＶ穴部及び分離トレンチに堆積されたライナー２ｂを有する基板Ｓの詳細図を示している。ライナーは、基板の水平部２ａ上に、ＴＳＶ穴部の側壁２ｂ上に、及び分離トレンチ内２ｃに堆積される。図１０Ｂは、分離トレンチ３の開口（頂部）を閉鎖し、それによりトレンチをピンチオフし、そのトレンチ内にエアギャップ４を形成することを明示している。
【００７１】
実施形態によれば、堆積されたライナーの厚みは、基板の表面でトレンチ状構造（リング）をピンチオフし、その構造の中心にエアギャップが形成されるような厚みである。ライナーの厚さは、垂直部（ＴＳＶ穴部の側壁）の厚みと比較して、水平部においてずっと厚い。これは、図７Ａに示されており、図７Ａは、５μｍの直径（幅）のＴＳＶを有し、アスペクト比１：１、３：１及び５：１を有する基板（３００ｍｍのウェーハ）上でＳＡ−ＣＶＤ Ｏ３−ＴＥＯＳプロセス（４００℃で）を用いた、ＴＥＯＳライナーの厚みを示す。図７Ｂは、アスペクト比１０：１を有するＴＳＶ１の底及び側壁のＳＥＭ写真を示している。底の側壁２ｂ上の２００ｎｍ厚のライナーに関して、５００ｎｍ厚の層２ａが基板（ウェーハ）の表面に堆積される。
【００７２】
実施形態によれば、ＴＳＶ相互接続構造を形成するために上記ＴＳＶ穴部に導体材料を堆積する工程は、上記ＴＳＶ穴部が、少なくとも部分的に導体材料で満たされ、それにより穴部の底面から基板の表面まで電気的経路を形成するのに適した電気的な相互接続構造を作製するようなものである。図１０Ｃは、基板Ｓ上に障壁材料及び導体材料２１を堆積し、それによりＴＳＶ相互接続１０を形成するためにＴＳＶ穴部を導体材料で満たすことを示している。
【００７３】
発明の好ましい実施形態によれば、ＴＳＶ穴部を導体材料で少なくとも部分的に満たす工程は、電気化学堆積（ＥＣＤ）技術、あるいは代わりに化学蒸着法（ＣＶＤ）を用いて行なわれる。上記導体材料は、銅（Ｃｕ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、あるいは他の金属のような金属、及び／又は金属の合金であってもよい。また別の導体材料は、注入された半導体、導電性シリコン、導電性ポリマー、カーボンナノチューブのようなものを用いてもよい。あるいは、金属粒子及び有機バインダー、例えばＡｇペーストから成る金属ペーストが適用可能である。あるいは、カーボンナノチューブ（ＣＮＴ）、及びＣＮＴとＣｕとの組み合わせが適用可能である。
【００７４】
図１０Ｄは、水平部上で導体材料２０のオーバーバーデンを除去するために、導体材料の平坦化を実行する工程を示す。この平坦化は、化学機械平坦化（ＣＭＰ）を用いて実行されてもよい。導体材料の残余部分は、分離トレンチ上に残されてもよい。
【００７５】
ＴＳＶ加工工程を行なった後に、このデバイスは、上記ＴＳＶ相互接続上への金属接点、及びさらにいくつかのＢＥＯＬ相互接続層を設けることにより、完成されてもよい。図１０Ｅは、その金属接点、及び金属接点を囲む誘電体層を示す。図１０Ｆは、誘電体層と組み合わせる第１の（Ｍ１）及び第２の金属（Ｍ２）層のための更なるＢＥＯＬ層を示している。
【００７６】
図１０Ｇは、ＢＥＯＬ加工を完了した後の、不動態化工程を示す。
【００７７】
最後に、３Ｄ積層を可能にするため、基板の裏面側からＴＳＶ相互接続を開くために、裏面が薄くされる。従って、上記ＴＳＶ相互接続構造は、はんだボール又はバンプがさらに提供されるかもしれない。基板の薄肉化は、５０μｍ〜１００μｍの基板厚さまで行なわれてもよい。その薄肉化は、例えば研削のような機械的操作、あるいは他の最新の技術によって行われても良い。
【００７８】
本発明の別の実施形態によれば、薄肉化は、例えば、基板１を裏面からエッチングあるいはプラズマエッチングすることによる化学的薄肉化を備えてもよく、薄肉化は、相互接続構造５に達した時点で停止される。その化学的薄肉化、例えばプラズマエッチングは、導電性構造１０に達するレベルで停止しなくてもよく、そのレベルの上方（よって基板Ｓ、例えばシリコンウェーハをわずかにオーバーエッチングする）まで継続してもよい。相互接続構造（導電材料１０あるいは導電性材料と誘電体とが組み合わされたもの）は、エッチングされた面から突出するであろう。これは、はんだボール又はバンプのような、はんだの追加に有利である。例えば、はんだボール又はハンダバンプのようなはんだ量が、さらに第２表面上の導電性構造に適用可能である。
【００７９】
発明の好ましい実施形態によれば、周辺の（フープ−）ストレス、あるいは言い替えれば、ＴＳＶ構造の後ろの基板の方へＴＳＶ相互接続構造からもたらされるストレスは、ＴＳＶ相互接続構造の直径、及びＴＳＶ相互接続構造と分離トレンチ状構造との間における残りの基板材料（ＷＳｉ）の幅に依存する。図１１Ａは、少なくとも一つのエアギャップを有する分離トレンチ状構造を有する直径φＣｕの３Ｄ−ＴＳＶ、及び発明の実施態様による分離トレンチ状構造（リング）とＴＳＶ構造との間の幅ＷＳｉを有する残りの（Ｓｉ）基板（Ｓｉリング）を示している。図１１Ｂは、Ｃｕ ＴＳＶ（φＣｕ）の直径の関数として、残りの基板（ＷＳｉ）の幅の関数として周辺の（フープ−）ストレスを示している。
【００８０】
図及び先の記述において、詳細に発明が説明され記述されているが、そのような説明及び記述は、説明に役立つものあるいは例示のものと考えられるべきであり、限定するものではない。発明は、開示された実施形態に限定されない。
【００８１】
開示された実施形態への他の変更は、図面、開示したもの、及び添付した請求項に関する研究から、請求項に記載された発明を実施するにおいて、当業者によって理解され達成可能である。請求項において、用語「備える」は、他の構成部分あるいはステップを排除するものではなく、不定冠詞「一つ（a or an）」は、複数を除外しない。単一のプロセッサあるいは他の装置は、請求項に記述される幾つかの項目の機能を実行するかもしれない。ある手段について異なる従属請求項で相互に記載されているという単なる事実は、それらの手段の組み合わせは有利に使用することができないということを示すものではない。請求項におけるいかなる参照符号も権利範囲の制限として解釈されるべきでない。
【００８２】
先の説明は、発明のある実施形態を詳細に述べたものである。しかしながら、当然のことながら、どんなに詳細に先の説明を明細書にて行っても、発明は多くの方法で実施可能であろうし、よって記述された実施形態に限定されるものではない。発明のある特徴あるいは態様を述べるときにおける特定の用語の使用は、その用語が関係する発明の特徴あるいは態様のいかなる特定の特徴も含むように限定するように、その用語が本明細書で再定義されるということを暗示するように取られるべきではないことに注目すべきである。
【特許請求の範囲】
【請求項１】
少なくとも一つの分離トレンチ状構造によって囲まれる少なくとも一つのＳｉ貫通ビア（ＴＳＶ）相互接続構造を設ける方法であって、上記分離トレンチ状構造は、少なくとも一つのエアギャップを有し、上記方法は、
第１の主面（Ｓ１）を有する基板材料で作製された基板（１）を提供すること、
少なくとも一つのＴＳＶ穴部とトレンチ状構造とを同時に作製すること、ここで、トレンチ状構造は、ＴＳＶ穴部を囲み残りの基板材料によってＴＳＶ穴部から分離される、
その後、トレンチ状構造における少なくとも一つのエアギャップ（４）を有する中空のトレンチ状構造を作製するために、エッチングされたＴＳＶ穴部の側壁を平滑化し、基板の第１の主面（Ｓ１）でトレンチ状構造（３）の開口をピンチオフするため、誘電性のライナー（２ａ、２ｂ、２ｃ）を堆積すること、
そして、ＴＳＶ相互接続（１０）を作製するためにＴＳＶ穴部に導体材料（２１）を堆積すること、
の工程を少なくとも備える、方法。
【請求項２】
上記基板（１）は、その第１の主面材料に能動素子を有するシリコンウェーハであり、その能動素子は、先行するフロントエンド・オブ・ライン（ＦＥＯＬ）加工中に作製される、請求項１記載の方法。
【請求項３】
少なくとも一つのＴＳＶ穴部とトレンチ状構造（３）とを同時に作製する工程は、分離トレンチ状構造は１００〜５００ｎｍの幅のトレンチを有し、ＴＳＶ穴部は２〜２０μｍの間の直径（幅）を有し、分離トレンチ状構造（３）はビア深さの１／５とビア深さの２／３との間の深さを有するような、アスペクト比依存エッチングを用いて実行される、請求項１又は２に記載の方法。
【請求項４】
アスペクト比依存エッチングは、等方性エッチング工程と不動態化工程とを交互にすることを備えたパルス・エッチングである、請求項３に記載の方法。
【請求項５】
等方性エッチングは、ＳＦ６に基づいたプラズマエッチング工程であり、不動態化工程は、Ｃ４Ｆ８に基づいたプラズマ不動態化工程である、請求項４に記載の方法。
【請求項６】
等方性エッチング工程及び／又は不動態化工程は、酸素及び／又は不活性ガスを用いることを備える、請求項４又は５に記載の方法。
【請求項７】
堆積されたライナー（２ａ、２ｂ、２ｃ）は、ＴＥＯＳライナーである、請求項１から６のいずれかに記載の方法。
【請求項８】
ＴＳＶ相互接続構造を作製するためにＴＳＶ穴部に導体材料（２１）を堆積する工程は、電気化学堆積（ＥＣＤ）技術あるいは化学蒸着法（ＣＶＤ）を用いて行なわれ、ここで、導体材料は、銅（Ｃｕ）、ニッケル（Ｎｉ）、タングステン（Ｗ）あるいは他の金属、及び／又は金属の合金のような金属から選択され、もしくは、注入された半導体、導電性シリコン、導電性ポリマー、カーボンナノチューブのような別の導体材料から選択される、請求項１から７のいずれかに記載の方法。
【請求項９】
ＴＳＶ相互接続を作製する工程の後、さらに、基板の水平部上で導体材料のオーバーバーデンを除去するために導体材料（２１）の平坦化工程、あるいは金属の粒の成長を開始するために熱アニール工程のいずれかを備える、請求項１から８のいずれかに記載の方法。
【請求項１０】
少なくとも一つのＴＳＶ穴部は、２μｍと２０μｍとの間の直径を有し、トレンチ状構造は、１０００ｎｍ未満のトレンチ幅を有する、請求項１から９のいずれかに記載の方法。
【請求項１１】
ＴＳＶを作製する工程の後、さらに、ＴＳＶ相互接続上に、さらに幾つかのバックエンド・オブ・ライン（ＢＥＯＬ）相互接続層上に金属接点を設ける工程を備える、請求項１から１０のいずれかに記載の方法。
【請求項１２】
半導体基板の３Ｄ堆積に関する請求項１から１１のいずれかによる方法の使用であって、さらに、裏面側からＴＳＶ相互接続を開き、３Ｄ堆積を可能にするために、機械的操作を用いて基板の裏面側を薄くする工程を備える、方法の使用。
【請求項１３】
ＴＳＶ相互接続構造は、さらにはんだボールあるいはバンプが設けられる、請求項１０による使用。
【請求項１４】
請求項１から１１のいずれかに記載の方法を用いて作製された少なくとも一つのエアギャップ（４）を備えた少なくとも一つの分離トレンチ状構造（３）によって囲まれる少なくとも一つの相互接続基板（Ｓｉ）貫通ビア（ＴＳＶ）構造を備え、ここで、相互接続ＴＳＶ構造は、３Ｄ−ＴＳＶである、基板（１）。
【請求項１５】
請求項１４に記載の基板を備えた、３Ｄ堆積半導体装置（１）。
【請求項１】
少なくとも一つの分離トレンチ状構造によって囲まれる少なくとも一つのＳｉ貫通ビア（ＴＳＶ）相互接続構造を設ける方法であって、上記分離トレンチ状構造は、少なくとも一つのエアギャップを有し、上記方法は、
第１の主面（Ｓ１）を有する基板材料で作製された基板（１）を提供すること、
少なくとも一つのＴＳＶ穴部とトレンチ状構造とを同時に作製すること、ここで、トレンチ状構造は、ＴＳＶ穴部を囲み残りの基板材料によってＴＳＶ穴部から分離される、
その後、トレンチ状構造における少なくとも一つのエアギャップ（４）を有する中空のトレンチ状構造を作製するために、エッチングされたＴＳＶ穴部の側壁を平滑化し、基板の第１の主面（Ｓ１）でトレンチ状構造（３）の開口をピンチオフするため、誘電性のライナー（２ａ、２ｂ、２ｃ）を堆積すること、
そして、ＴＳＶ相互接続（１０）を作製するためにＴＳＶ穴部に導体材料（２１）を堆積すること、
の工程を少なくとも備える、方法。
【請求項２】
上記基板（１）は、その第１の主面材料に能動素子を有するシリコンウェーハであり、その能動素子は、先行するフロントエンド・オブ・ライン（ＦＥＯＬ）加工中に作製される、請求項１記載の方法。
【請求項３】
少なくとも一つのＴＳＶ穴部とトレンチ状構造（３）とを同時に作製する工程は、分離トレンチ状構造は１００〜５００ｎｍの幅のトレンチを有し、ＴＳＶ穴部は２〜２０μｍの間の直径（幅）を有し、分離トレンチ状構造（３）はビア深さの１／５とビア深さの２／３との間の深さを有するような、アスペクト比依存エッチングを用いて実行される、請求項１又は２に記載の方法。
【請求項４】
アスペクト比依存エッチングは、等方性エッチング工程と不動態化工程とを交互にすることを備えたパルス・エッチングである、請求項３に記載の方法。
【請求項５】
等方性エッチングは、ＳＦ６に基づいたプラズマエッチング工程であり、不動態化工程は、Ｃ４Ｆ８に基づいたプラズマ不動態化工程である、請求項４に記載の方法。
【請求項６】
等方性エッチング工程及び／又は不動態化工程は、酸素及び／又は不活性ガスを用いることを備える、請求項４又は５に記載の方法。
【請求項７】
堆積されたライナー（２ａ、２ｂ、２ｃ）は、ＴＥＯＳライナーである、請求項１から６のいずれかに記載の方法。
【請求項８】
ＴＳＶ相互接続構造を作製するためにＴＳＶ穴部に導体材料（２１）を堆積する工程は、電気化学堆積（ＥＣＤ）技術あるいは化学蒸着法（ＣＶＤ）を用いて行なわれ、ここで、導体材料は、銅（Ｃｕ）、ニッケル（Ｎｉ）、タングステン（Ｗ）あるいは他の金属、及び／又は金属の合金のような金属から選択され、もしくは、注入された半導体、導電性シリコン、導電性ポリマー、カーボンナノチューブのような別の導体材料から選択される、請求項１から７のいずれかに記載の方法。
【請求項９】
ＴＳＶ相互接続を作製する工程の後、さらに、基板の水平部上で導体材料のオーバーバーデンを除去するために導体材料（２１）の平坦化工程、あるいは金属の粒の成長を開始するために熱アニール工程のいずれかを備える、請求項１から８のいずれかに記載の方法。
【請求項１０】
少なくとも一つのＴＳＶ穴部は、２μｍと２０μｍとの間の直径を有し、トレンチ状構造は、１０００ｎｍ未満のトレンチ幅を有する、請求項１から９のいずれかに記載の方法。
【請求項１１】
ＴＳＶを作製する工程の後、さらに、ＴＳＶ相互接続上に、さらに幾つかのバックエンド・オブ・ライン（ＢＥＯＬ）相互接続層上に金属接点を設ける工程を備える、請求項１から１０のいずれかに記載の方法。
【請求項１２】
半導体基板の３Ｄ堆積に関する請求項１から１１のいずれかによる方法の使用であって、さらに、裏面側からＴＳＶ相互接続を開き、３Ｄ堆積を可能にするために、機械的操作を用いて基板の裏面側を薄くする工程を備える、方法の使用。
【請求項１３】
ＴＳＶ相互接続構造は、さらにはんだボールあるいはバンプが設けられる、請求項１０による使用。
【請求項１４】
請求項１から１１のいずれかに記載の方法を用いて作製された少なくとも一つのエアギャップ（４）を備えた少なくとも一つの分離トレンチ状構造（３）によって囲まれる少なくとも一つの相互接続基板（Ｓｉ）貫通ビア（ＴＳＶ）構造を備え、ここで、相互接続ＴＳＶ構造は、３Ｄ−ＴＳＶである、基板（１）。
【請求項１５】
請求項１４に記載の基板を備えた、３Ｄ堆積半導体装置（１）。
【図１Ａ】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】
【図１０Ｅ】
【図１０Ｆ】
【図１０Ｇ】
【図１０Ｈ】
【図１１Ａ】
【図１１Ｂ】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】
【図１０Ｅ】
【図１０Ｆ】
【図１０Ｇ】
【図１０Ｈ】
【図１１Ａ】
【図１１Ｂ】
【公開番号】特開２０１２−１２４４８４（Ｐ２０１２−１２４４８４Ａ）
【公開日】平成２４年６月２８日（２０１２．６．２８）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１１−２６５９５２（Ｐ２０１１−２６５９５２）
【出願日】平成２３年１２月５日（２０１１．１２．５）
【出願人】（５９１０６０８９８）アイメック (302)
【氏名又は名称原語表記】ＩＭＥＣ
【Ｆターム（参考）】
【公開日】平成２４年６月２８日（２０１２．６．２８）
【国際特許分類】
【出願番号】特願２０１１−２６５９５２（Ｐ２０１１−２６５９５２）
【出願日】平成２３年１２月５日（２０１１．１２．５）
【出願人】（５９１０６０８９８）アイメック (302)
【氏名又は名称原語表記】ＩＭＥＣ
【Ｆターム（参考）】
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