半導体装置及びその製造方法
【課題】配線レイアウトや配線構造の複雑化や大幅な変更を伴うことなく、積層配線間に生じるクロストークノイズを低減する。
【解決手段】配線１０３上に絶縁膜１０４及び１０６を挟んで配線１０８が形成されている。配線１０３と配線１０８とは平面視において少なくとも部分的にオーバーラップしている。少なくとも配線１０３と配線１０８とのオーバーラップ部分の前記絶縁膜中に導電性シールド層１０５が形成されている。
【解決手段】配線１０３上に絶縁膜１０４及び１０６を挟んで配線１０８が形成されている。配線１０３と配線１０８とは平面視において少なくとも部分的にオーバーラップしている。少なくとも配線１０３と配線１０８とのオーバーラップ部分の前記絶縁膜中に導電性シールド層１０５が形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の技術は、半導体装置及びその製造方法に関し、特に、積層配線間に生じるクロストークノイズを低減できる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化、高機能化及び微細化に伴って、例えば、絶縁膜に形成された溝の中に配線が埋め込まれており且つ配線材料として銅を用いた配線構造が採用されてきている。この構造の形成方法は以下の通りである。まず、半導体基板上に層間絶縁膜を堆積した後、リソグラフィ及びドライエッチングなどを用いて層間絶縁膜に溝を形成する。次に、層間絶縁膜上に、例えばめっき法などにより銅膜を堆積した後、ＣＭＰ（Chemical Mechanical Polishing ）により、溝の外側の銅膜を研磨除去することにより、溝の中に銅が埋め込まれてなる配線を形成する。以下、図１２（ａ）及び（ｂ）を参照しながら、従来の埋め込み型配線の形成方法について具体的に説明する（例えば特許文献１参照）。
【０００３】
図１２（ａ）に示すように、まず、半導体基板７０１上に堆積された層間絶縁膜７０２にリソグラフィ及びドライエッチングを用いて配線用溝を形成した後、当該配線用溝を含む層間絶縁膜７０２上の全面に亘って、例えばめっき法などにより銅膜を堆積する。次に、ＣＭＰにより、配線用溝の外側の銅膜を除去すると共に配線用溝中に埋め込まれた銅膜を残し、それによって配線７０３を形成する。次に、配線７０３上及び層間絶縁膜７０２上に堆積された層間絶縁膜７０４に、配線７０３と同様にして配線７０５を形成する。ここで、配線７０５は、高周波用配線７０５Ａを含むと共に、配線７０３と電気的に接続するビア部分を含む。次に、配線７０５上及び層間絶縁膜７０４上に堆積された層間絶縁膜７０６に、配線７０３及び７０５と同様にして配線７０７を形成する。配線７０７は、高周波用配線７０７Ａを含むと共に、配線７０５と電気的に接続するビア部分を含む。
【０００４】
図１２（ａ）に示す従来の半導体装置においては、図１２（ｂ）に示すように、高周波用配線７０５Ａ及び７０７Ａ間に生じるクロストークノイズを減少させるために、高周波用配線７０５Ａ及び７０７Ａを直交させるレイアウトが用いられている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−２４４２６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、半導体装置の微細化に従って、論理回路のクロック周波数及び配線層中の配線本数が増大するため、積層配線構造における配線層の容量の充放電に必要な電力も大きく増大する。それに対して、前述のように、従来の半導体装置では、上層配線と下層配線とを直交させるという制限をレイアウトに与えることによって、積層配線間に生じるクロストークノイズを低減している。
【０００７】
しかしながら、クロストークノイズの低減のために、上層配線と下層配線とを直交させるレイアウトを用いると、配線の引き回しが複雑になったり、配線構造の大幅な変更が必要になるという問題が生じる。
【０００８】
前記に鑑み、本発明は、配線レイアウトや配線構造の複雑化や大幅な変更を伴うことなく、積層配線間に生じるクロストークノイズを低減できる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するために、本発明に係る半導体装置は、第１の配線と、前記第１の配線上に絶縁膜を挟んで形成された第２の配線とを備え、前記第１の配線と前記第２の配線とは平面視において少なくとも部分的にオーバーラップしており、少なくとも前記第１の配線と前記第２の配線とのオーバーラップ部分の前記絶縁膜中に導電性シールド層が形成されている。
【００１０】
尚、本願において、「配線」とは、回路の信号伝達のために用いる信号配線、及び電源電圧等の伝達のために用いる電源配線等を意味するのに対して、導電性シールド層は、このような伝達機能は有していない。
【００１１】
本発明に係る半導体装置によると、第１の配線（下層配線）と第２の配線（上層配線）との間の絶縁膜中に導電性シールド層が形成されているため、各配線を互いに電気的にシールドすることができるので、容量結合に起因するクロストークノイズを低減することができる。また、導電性シールド層を例えばダマシン構造の配線層間に形成することにより、配線レイアウトや配線構造の複雑化や大幅な変更を伴うことなく、積層配線間に生じるクロストークノイズを低減することができる。
【００１２】
尚、本発明に係る半導体装置において、前記第１の配線は、例えば、基板上に形成されたゲート配線（活性領域上に形成されたゲート電極、及び素子分離領域上に形成され且つゲート電極と接続する配線の両方を意味する）であってもよい。
【００１３】
また、本発明に係る半導体装置において、前記導電性シールド層の電位が固定されていてもよい。ここで、前記導電性シールド層の電位は、電源電位、接地電位、又はそれらの電位と異なる他の電位のいずれであってもよい。或いは、前記導電性シールド層の電位をフローティングにしてもよい。また、前記導電性シールド層よりも上側又は下側に形成された第３の配線と、前記第３の配線と前記導電性シールド層とを接続するように前記絶縁膜中に形成されたビアとをさらに備えていてもよい。ここで、第３の配線は、第１の配線若しくは第２の配線と同じ配線層に設けられていてもよいし、又はそれらの配線のいずれとも異なる他の配線層に設けられていてもよい。
【００１４】
また、本発明に係る半導体装置において、前記第１の配線と前記第２の配線とのオーバーラップ部分の全体に亘って前記導電性シールド層が形成されていてもよい。このようにすると、積層配線間に生じるクロストークノイズをより確実に低減することができる。
【００１５】
また、本発明に係る半導体装置において、前記第１の配線と前記第２の配線とのオーバーラップ部分には前記導電性シールド層が配置されていない領域が存在し、当該領域の寸法は、前記第１の配線及び前記第２の配線のうちの幅狭な配線の幅よりも小さくてもよい。このようにすると、上層配線と下層配線とを直交させるレイアウトを用いた従来の半導体装置と比べて、積層配線間に生じるクロストークノイズをより低減することができる。ここで、前記第１の配線及び前記第２の配線が同じ配線幅を有する場合、前記導電性シールド層が形成されていない領域の寸法を、前記同じ配線幅よりも小さくすればよい。
【００１６】
また、本発明に係る半導体装置において、前記第１の配線又は前記第２の配線と同じ層に形成され、且つ前記第１の配線又は前記第２の配線と側面視において少なくとも部分的にオーバーラップする第４の配線と、前記導電性シールド層に接続され、且つ前記導電性シールド層から前記絶縁膜を通って前記第１の配線又は前記第２の配線と前記第４の配線とのオーバーラップ部分まで延びる導電性構造体とをさらに備えていてもよい。このようにすると、導電性シールド層に接続された導電性構造体によって、第１の配線又は第２の配線と第４の配線との間に生じるクロストークノイズを低減することができる。
【００１７】
また、本発明に係る半導体装置において、前記第１の配線下に他の絶縁膜を挟んで形成された他の導電性シールド層をさらに備え、前記導電性シールド層及び前記他の導電性シールド層はそれぞれ、前記第１の配線の両側方まで延びており、前記導電性シールド層と前記他の導電性シールド層とを接続する他の導電性構造体が前記第１の配線の両側方に設けられていてもよい。このようにすると、導電性シールド層と他の導電性シールド層と両者を接続する他の導電性構造体とによって第１の配線を囲むことによって、第１の配線の上下左右に位置する他の配線に起因して第１の配線に生じるクロストークノイズ、及び第１の配線に起因して他の配線に生じるクロストークノイズを確実に低減することができる。ここで、前記他の導電性構造体は、平面視において前記第１の配線に沿って延びる壁状構造を有していてもよい。
【００１８】
また、本発明に係る半導体装置において、前記導電性シールド層は、金属膜又は金属窒化膜から構成されていてもよい。ここで、前記導電性シールド層は、金属窒化膜の単層構造から構成されていてもよく、例えば、ＴｉＮから構成されていてもよい。
【００１９】
また、本発明に係る半導体装置において、前記導電性シールド層の厚さは、５０ｎｍ以下であってもよい。このようにすると、半導体装置を微細化しつつ、積層配線間に生じるクロストークノイズを低減することができる。
【００２０】
また、本発明に係る半導体装置において、前記第１の配線と前記第２の配線との間隔は、５００ｎｍ以下であってもよい。このようにすると、積層配線間に生じるクロストークノイズの低減効果が顕著に得られる。
【００２１】
また、本発明に係る半導体装置において、前記絶縁膜は、第１の絶縁膜と、前記第１の絶縁膜上に形成された第２の絶縁膜とを含み、前記導電性シールド層は、前記第１の絶縁膜の表面上に形成されており、前記第２の絶縁膜は、前記導電性シールド層を覆うように形成されていてもよい。ここで、前記第２の配線は、前記第２の絶縁膜の上部に埋め込み形成されていてもよい。
【００２２】
また、本発明に係る半導体装置において、前記絶縁膜の下側に下層絶縁膜が形成されており、前記第１の配線は、前記下層絶縁膜の上部に埋め込み形成されていてもよい。
【００２３】
本発明に係る半導体装置の製造方法は、第１の配線と、前記第１の配線上に絶縁膜を挟んで形成された第２の配線とを備えた半導体装置の製造方法であって、前記第１の配線と前記第２の配線とは平面視において少なくとも部分的にオーバーラップしており、少なくとも前記第１の配線と前記第２の配線とのオーバーラップ部分の前記絶縁膜中に導電性シールド層を形成する工程を備えている。
【００２４】
本発明に係る半導体装置の製造方法によると、第１の配線（下層配線）と第２の配線（上層配線）との間の絶縁膜中に導電性シールド層を形成するため、各配線を互いに電気的にシールドすることができるので、容量結合に起因するクロストークノイズを低減することができる。また、導電性シールド層を例えばダマシン構造の配線層間に形成することにより、配線レイアウトや配線構造の複雑化や大幅な変更を伴うことなく、積層配線間に生じるクロストークノイズを低減することができる。
【００２５】
本発明に係る半導体装置の製造方法において、前記絶縁膜は、第１の絶縁膜と、前記第１の絶縁膜上に形成された第２の絶縁膜とを含み、前記導電性シールド層を形成する工程において、前記第１の絶縁膜の表面上に第１の導電膜を形成した後、前記第１の導電膜をパターニングして前記導電性シールド層を形成し、その後、前記導電性シールド層を覆うように前記第２の絶縁膜を形成してもよい。この場合、前記導電性シールド層を形成する工程よりも後に、前記第２の絶縁膜の上部に配線溝を形成した後、前記配線溝に第２の導電膜を埋め込んで前記第２の配線を形成する工程をさらに備えていてもよい。
【００２６】
本発明に係る半導体装置の製造方法において、前記導電性シールド層を形成する工程よりも前に、前記絶縁膜の下側に下層絶縁膜を形成した後、前記下層絶縁膜の上部に配線溝を形成し、その後、前記配線溝に第３の導電膜を埋め込んで前記第１の配線を形成する工程をさらに備えていてもよい。
【発明の効果】
【００２７】
本発明によると、配線レイアウトや配線構造の複雑化や大幅な変更を伴うことなく、積層配線間に生じるクロストークノイズを低減できる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００２８】
【図１】図１（ａ）及び（ｂ）はそれぞれ、第１の実施形態に係る半導体装置を示す平面図及び断面図である。
【図２】図２（ａ）〜（ｆ）はそれぞれ、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】図３（ａ）〜（ｅ）はそれぞれ、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】図４は、第１の実施形態の第１変形例に係る半導体装置を示す平面図である。
【図５】図５（ａ）及び（ｂ）はそれぞれ、第１の実施形態の第２変形例に係る半導体装置を示す平面図及び断面図である。
【図６】図６（ａ）及び（ｂ）はそれぞれ、第１の実施形態の第３変形例に係る半導体装置を示す平面図及び断面図である。
【図７】図７（ａ）及び（ｂ）はそれぞれ、第２の実施形態に係る半導体装置を示す平面図及び断面図である。
【図８】図８（ａ）〜（ｅ）はそれぞれ、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】図９（ａ）及び（ｂ）はそれぞれ、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１０】図１０（ａ）及び（ｂ）はそれぞれ、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１１】図１１（ａ）及び（ｂ）はそれぞれ、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１２】図１２（ａ）及び（ｂ）はそれぞれ、従来の半導体装置を示す断面図及び平面図である。
【発明を実施するための形態】
【００２９】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。
【００３０】
図１（ａ）及び（ｂ）はそれぞれ、第１の実施形態に係る半導体装置を示す平面図及び断面図である。尚、図１（ａ）においては、主要な構成要素である配線（ビアを含む）及び導電性シールド層を示している。また、図１（ｂ）は、図１（ａ）のＡ−Ａ線の断面構成を示している。
【００３１】
図１（ａ）及び（ｂ）に示すように、本実施形態の半導体装置においては、ＭＯＳ（Metal-Oxide-Semiconductor ）トランジスタ等の素子（図示省略）が設けられている半導体基板１０１上に層間絶縁膜１０２が形成されている。層間絶縁膜１０２の上部には、例えば深さ１００ｎｍ〜２００ｎｍ程度の配線溝１０２ａが形成されており、配線溝１０２ａ中に配線１０３が形成されている。配線１０３は、配線溝１０２ａの壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜１０３ａと、バリア膜１０３ａを挟んで配線溝１０２ａに埋め込まれ且つ例えば銅からなる導電膜１０３ｂとからなる。ここで、図示は省略しているが、配線１０３は、半導体基板１０１上に形成された素子と電気的に接続されている。配線１０３上及び層間絶縁膜１０２上には、例えば厚さ６０ｎｍ〜１００ｎｍ程度の層間絶縁膜１０４、及び例えば厚さ２００ｎｍ〜３００ｎｍ程度の層間絶縁膜１０６が順次形成されている。層間絶縁膜１０６の上部には、例えば深さ１００ｎｍ〜２００ｎｍ程度の配線溝１０６ｂ１及び１０６ｂ２が形成されており、配線溝１０６ｂ１及び１０６ｂ２のそれぞれの中に配線１０８及び１０９が形成されている。配線１０８は、配線溝１０６ｂ１の壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜１０８ａと、バリア膜１０８ａを挟んで配線溝１０６ｂ１に埋め込まれ且つ例えば銅からなる導電膜１０８ｂとからなる。配線１０９は、配線溝１０６ｂ２の壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜１０９ａと、バリア膜１０９ａを挟んで配線溝１０６ｂ２に埋め込まれ且つ例えば銅からなる導電膜１０９ｂとからなる。ここで、配線１０３と配線１０８とは、図１（ａ）に示すように、平面視において部分的にオーバーラップしている。
【００３２】
本実施形態の特徴は、配線１０３と配線１０８とのオーバーラップ部分（重なり部分）を含む層間絶縁膜１０４表面を覆うように、例えばＴｉＮからなる厚さ１０ｎｍ〜５０ｎｍ程度の導電性シールド層１０５が形成されていることである。ここで、導電性シールド層１０５は、層間絶縁膜１０６によって覆われている。言い換えると、導電性シールド層１０５は、層間絶縁膜１０４及び１０６の積層膜中に埋め込まれている。
【００３３】
尚、本実施形態においては、導電性シールド層１０５は層間絶縁膜１０４表面上を配線１０９の下側まで延びており、導電性シールド層１０５と配線１０９とは、配線溝１０６下側の層間絶縁膜１０６中に形成されており且つ配線溝１０６ｂ２と接続するビアホール１０６ａ中に形成されたビア１０７を介して、電気的に接続されている。これにより、導電性シールド層１０５の電位が固定されている。ここで、導電性シールド層１０５の電位は、電源電位、接地電位、又はそれらの電位と異なる他の電位のいずれであってもよい。また、ビア１０７は、ビアホール１０６ａの壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜１０７ａと、バリア膜１０７ａを挟んでビアホール１０６ａに埋め込まれ且つ例えば銅からなる導電膜１０７ｂとからなる。配線１０９とビア１０７とはデユアルダマシン構造を有していてもよい。
【００３４】
また、本実施形態において、配線１０３及び１０８と、配線１０９（つまり導電性シールド層１０５）とは、電気的に接続されていない。
【００３５】
以上に説明した本実施形態によると、配線（下層配線）１０３と配線（上層配線）１０８との間の絶縁膜（層間絶縁膜１０４及び１０６の積層体）中に導電性シールド層１０５が形成されているため、各配線１０３及び１０８を互いに電気的にシールドすることができるので、容量結合に起因するクロストークノイズを低減することができる。具体的には、配線１０８にノイズが発生した場合にも、当該ノイズに起因して配線１０３に生じるクロストークノイズを低減できると共に、配線１０３にノイズが発生した場合にも、当該ノイズに起因して配線１０８に生じるクロストークノイズを低減できる。また、導電性シールド層１０５をダマシン構造の配線層間に形成しているため、配線レイアウトや配線構造の複雑化や大幅な変更を伴うことなく、積層配線間に生じるクロストークノイズを低減することができる。
【００３６】
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００３７】
図２（ａ）〜（ｆ）及び図３（ａ）〜（ｅ）はそれぞれ、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００３８】
まず、図２（ａ）に示すように、半導体基板１０１上にＭＯＳトランジスタ等の素子（図示省略）を形成した後、当該素子上を含む半導体基板１０１上に層間絶縁膜１０２を形成する。
【００３９】
次に、図２（ｂ）に示すように、フォトリソグラフィ及びドライエッチングによって、層間絶縁膜１０２の上部に、例えば深さ１００ｎｍ〜２００ｎｍ程度の配線溝１０２ａを形成する。その後、図２（ｃ）に示すように、層間絶縁膜１０２上に、配線溝１０２ａの壁面及び底面を覆うように、例えばＴａ又はＴａＮ等からなるバリア膜１１１を形成した後、バリア膜１１１上に、配線溝１０２ａが埋まるように、例えば銅からなる導電膜１１２を形成する。
【００４０】
次に、図２（ｄ）に示すように、例えばＣＭＰ法を用いて、配線溝１０２ａの外側のバリア膜１１１及び導電膜１１２を除去する。これにより、バリア膜１０３ａと導電膜１０３ｂとからなる配線１０３が配線溝１０２ａに形成される。
【００４１】
次に、図２（ｅ）に示すように、配線１０３上及び層間絶縁膜１０２上に、例えば厚さ６０ｎｍ〜１００ｎｍ程度の層間絶縁膜１０４を形成した後、層間絶縁膜１０４上の全面に、例えばＣＶＤ法により、例えばＴｉＮからなる厚さ１０ｎｍ〜５０ｎｍ程度の導電膜１０５Ａを形成する。
【００４２】
次に、図２（ｆ）に示すように、配線１０３と後述する配線１０８（図３（ｅ）参照）とのオーバーラップ部分を含む所定の領域を覆うレジスト膜１１３をマスクとして、ドライエッチングにより導電膜１０５Ａをパターニングして導電性シールド層１０５を形成する。
【００４３】
次に、レジスト膜１１３を除去した後、図３（ａ）に示すように、導電性シールド層１０５上及び層間絶縁膜１０４上に、例えば厚さ２００ｎｍ〜３００ｎｍ程度の層間絶縁膜１０６を形成する。
【００４４】
次に、図３（ｂ）に示すように、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜１０６に、導電性シールド層１０５に達するビアホール１０６ａを形成する。次に、図３（ｃ）に示すように、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜１０６の上部に、例えば深さ１００ｎｍ〜２００ｎｍ程度の配線溝１０６ｂ１及び１０６ｂ２を形成する。ここで、配線溝１０６ｂ１は、配線１０３と部分的にオーバーラップするように形成されている。また、配線溝１０６ｂ２は、ビアホール１０６ａと接続するように形成されている。
【００４５】
次に、図３（ｄ）に示すように、層間絶縁膜１０６上に、ビアホール１０６ａの壁面及び底面並びに配線溝１０６ｂ１及び１０６ｂ２の壁面及び底面を覆うように、例えばＴａ又はＴａＮ等からなるバリア膜１１４を形成した後、バリア膜１１４上に、ビアホール１０６ａ並びに配線溝１０６ｂ１及び１０６ｂ２が埋まるように、例えば銅からなる導電膜１１５を形成する。
【００４６】
次に、図３（ｅ）に示すように、例えばＣＭＰ法を用いて、ビアホール１０６ａ並びに配線溝１０６ｂ１及び１０６ｂ２の外側のバリア膜１１４及び導電膜１１５を除去する。これにより、配線１０３と部分的にオーバーラップし且つバリア膜１０８ａと導電膜１０８ｂとからなる配線１０８が配線溝１０６ｂ１に形成され、導電性シールド層１０５と接続し且つバリア膜１０７ａと導電膜１０７ｂとからなるビア１０７がビアホール１０６ａに形成され、ビア１０７と接続し且つバリア膜１０９ａと導電膜１０９ｂとからなる配線１０９が配線溝１０６ｂ２に形成される。
【００４７】
以上に説明した本実施形態の製造方法によると、図１（ａ）及び（ｂ）に示す本実施形態の半導体装置を得ることができるので、本実施形態の半導体装置について説明したのと同様の効果を得ることができる。
【００４８】
尚、本実施形態において、層間絶縁膜１０２、１０４及び１０６の材料は特に限定されないが、例えば、ＳｉＣ膜、プラズマＴＥＯＳ（tetraethylorthosilicate ）膜、ＳｉＯＣ膜、ＳｉＣＯ膜、ＳｉＣＮ膜又はこれらの絶縁膜の積層膜等を用いてもよい。
【００４９】
また、本実施形態において、導電性シールド層１０５として、ＴｉＮ膜を用いたが、これに限定されず、例えばＷ膜、Ｔａ膜、Ｔｉ膜若しくはＡｌ膜等の金属膜、又は例えＮｉＡｌＮ膜、ＴｉＳｉＮ膜若しくはＷＮ膜等の金属窒化膜等を用いてもよい。ここで、半導体装置の微細化のためには、導電性シールド層１０５として、例えば厚さ５０ｎｍ程度以下の金属窒化膜の単層膜を用いてもよい。
【００５０】
また、本実施形態では、導電性シールド層１０５の電位を固定したが、これに代えて、導電性シールド層１０５の電位をフローティングにしてもよい。但し、本実施形態の効果の観点からは、導電性シールド層１０５の電位をフローティングにするよりも、導電性シールド層１０５の電位を固定する方が好ましく、特に、導電性シールド層１０５の電位を電源電位又は接地電位に固定することが好ましい。
【００５１】
また、本実施形態では、導電性シールド層１０５の電位を固定するために、配線１０８と同じ配線層に設けられた配線１０９と導電性シールド層１０５とを電気的に接続したが、これに代えて、配線１０８と異なる配線層に設けられた他の配線と導電性シールド層１０５とを電気的に接続してもよい。
【００５２】
また、本実施形態において、配線１０３、１０８及び１０９として、ダマシン構造の配線を形成したが、配線構造は特に限定されるものではない。また、配線１０３が、半導体基板１０１上に形成されたゲート配線（活性領域上に形成されたゲート電極、及び素子分離領域上に形成され且つゲート電極と接続する配線の両方を意味する）であっても、本実施形態と同様の効果を得ることができる。
【００５３】
また、本実施形態において、層間絶縁膜１０４及び１０６の積層膜の境界に導電性シールド層１０５を配置したが、導電性シールド層１０５の配置は、積層配線間の絶縁膜中であれば特に限定されない。言い換えると、導電性シールド層１０５が配置される積層配線間の絶縁膜の構造は特に限定されない。
【００５４】
また、本実施形態において、配線１０３と導電性シールド層１０５との間隔（つまり層間絶縁膜１０４の厚さ）は例えば５０ｎｍ〜１００ｎｍ程度であってもよい。また、配線１０８と導電性シールド層１０５との間隔は例えば８０ｎｍ〜１５０ｎｍ程度であってもよい。さらに、導電性シールド層１０５が間に配置される配線１０３と配線１０８との間隔は例えば１３０ｎｍ〜２５０ｎｍ程度であってもよい。但し、本実施形態における層間絶縁膜１０２、１０４及び１０６の厚さ並びに配線１０３、１０８及び１０９の厚さ等の数値は全て例示であって、これらに限定されないこと、及びこれらの数値が変われば前述の各配線や導電性シールド層間の間隔も変わることは言うまでもない。また、配線構造や層間絶縁膜材料等にも依存するが、上層配線と下層配線とが少なくとも部分的にオーバーラップしており、且つ上層配線と下層配線との間隔が５００ｎｍ以下である場合には、上層配線と下層配線との間の絶縁膜における少なくとも両配線のオーバーラップ部分には、本実施形態と同様の導電性シールド層を設けることが好ましい。
【００５５】
（第１の実施形態の第１変形例）
以下、本発明の第１の実施形態の第１変形例に係る半導体装置について、図面を参照しながら説明する。
【００５６】
図４は、第１の実施形態の第１変形例に係る半導体装置を示す平面図である。尚、図４においては、主要な構成要素である配線（ビアを含む）及び導電性シールド層を示している。また、図４においては、図１（ａ）及び（ｂ）に示す第１の実施形態の半導体装置と同じ構成要素には同じ符号を付している。
【００５７】
本変形例が第１の実施形態と異なっている点は以下の通りである。第１の実施形態では、図１（ａ）に示すように、配線１０３と配線１０８とのオーバーラップ部分（重なり部分）の全体に亘って導電性シールド層１０５が形成されていた。それに対して、本変形例では、図４に示すように、配線１０３と配線１０８とのオーバーラップ部分には導電性シールド層１０５が配置されていない領域が存在する。ここで、当該領域の寸法Ｌは、配線１０３の幅Ｗよりも小さく設定されている。
【００５８】
本変形例によると、上層配線と下層配線とを直交させるレイアウトを用いた従来の半導体装置と比べて、導電性シールド層１０５を介在させずに配線１０３と配線１０８とがオーバーラップする部分の面積を小さくできるので、積層配線間に生じるクロストークノイズをより低減することができる。
【００５９】
尚、本変形例では、配線１０３及び１０８の配線幅が同じであるとして、前記領域の寸法を配線１０３の幅Ｗよりも小さく設定したが、配線１０３及び１０８の配線幅が異なる場合、前記領域の寸法を幅狭な方の配線の幅よりも小さく設定すればよい。
【００６０】
（第１の実施形態の第２変形例）
以下、本発明の第１の実施形態の第２変形例に係る半導体装置について、図面を参照しながら説明する。
【００６１】
図５（ａ）及び（ｂ）はそれぞれ、第１の実施形態の第２変形例に係る半導体装置を示す平面図及び断面図である。尚、図５（ａ）においては、主要な構成要素である配線（ビアを含む）及び導電性シールド層を示している。また、図５（ｂ）は、図５（ａ）のＡ−Ａ線の断面構成を示している。また、図５（ａ）及び（ｂ）においては、図１（ａ）及び（ｂ）に示す第１の実施形態の半導体装置と同じ構成要素には同じ符号を付している。
【００６２】
本変形例が第１の実施形態と異なっている点は以下の通りである。第１の実施形態では、図１（ｂ）に示すように、導電性シールド層１０５の電位を固定するために、配線１０８と同じ配線層に設けられた配線１０９と導電性シールド層１０５とを電気的に接続した。それに対して、本変形例では、図５（ｂ）に示すように、導電性シールド層１０５の電位を固定するために、配線１０３と同じ配線層に設けられた配線１０９と導電性シールド層１０５とを電気的に接続している。
【００６３】
具体的には、本変形例では、図５（ｂ）に示すように、層間絶縁膜１０２の上部には、例えば深さ１００ｎｍ〜２００ｎｍ程度の配線溝１０２ａ１及び１０２ａ２が形成されており、配線溝１０２ａ１及び１０２ａ２のそれぞれの中に配線１０３及び１０９が形成されている。配線１０３は、配線溝１０２ａ１の壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜１０３ａと、バリア膜１０３ａを挟んで配線溝１０２ａ１に埋め込まれ且つ例えば銅からなる導電膜１０３ｂとからなる。配線１０９は、配線溝１０２ａ２の壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜１０９ａと、バリア膜１０９ａを挟んで配線溝１０２ａ２に埋め込まれ且つ例えば銅からなる導電膜１０３ｂとからなる。また、導電性シールド層１０５は層間絶縁膜１０４表面上を配線１０９の上側まで延びており、導電性シールド層１０５と配線１０９とは、層間絶縁膜１０４中に形成されており且つ配線１０９と接続するビアホール１０４ａ中に形成されたビア１０７を介して、電気的に接続されている。これにより、導電性シールド層１０５の電位が固定されている。ここで、導電性シールド層１０５の電位は、電源電位、接地電位、又はそれらの電位と異なる他の電位のいずれであってもよい。また、ビア１０７は、ビアホール１０４ａの壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜１０７ａと、バリア膜１０７ａを挟んでビアホール１０４ａに埋め込まれ且つ例えば銅からなる導電膜１０７ｂとからなる。
【００６４】
尚、本変形例において、配線１０３及び１０８と、配線１０９（つまり導電性シールド層１０５）とは、電気的に接続されていない。
【００６５】
以上に説明した本変形例によると、第１の実施形態と同様の効果を得ることができる。
【００６６】
（第１の実施形態の第３変形例）
以下、本発明の第１の実施形態の第３変形例に係る半導体装置について、図面を参照しながら説明する。
【００６７】
図６（ａ）及び（ｂ）はそれぞれ、第１の実施形態の第３変形例に係る半導体装置を示す平面図及び断面図である。尚、図６（ａ）においては、主要な構成要素である配線（ビアを含む）及び導電性シールド層（後述する導電性構造体を含む）を示している。また、図６（ｂ）は、図６（ａ）のＡ−Ａ線の断面構成を示している。また、図６（ａ）及び（ｂ）においては、図１（ａ）及び（ｂ）に示す第１の実施形態の半導体装置と同じ構成要素には同じ符号を付している。
【００６８】
本変形例が第１の実施形態と異なっている第１の点は、図６（ａ）及び（ｂ）に示すように、配線１０３と同じ配線層に配線１２１が形成されていることである。ここで、配線１０３と配線１２１とは側面視において少なくとも部分的にオーバーラップしている。具体的には、図６（ｂ）に示すように、層間絶縁膜１０２の上部には、例えば深さ１００ｎｍ〜２００ｎｍ程度の配線溝１０２ａ１及び１０２ａ２が形成されており、配線溝１０２ａ１及び１０２ａ２のそれぞれの中に配線１０３及び１２１が形成されている。配線１０３は、配線溝１０２ａ１の壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜１０３ａと、バリア膜１０３ａを挟んで配線溝１０２ａ１に埋め込まれ且つ例えば銅からなる導電膜１０３ｂとからなる。配線１２１は、配線溝１０２ａ２の壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜１２１ａと、バリア膜１２１ａを挟んで配線溝１０２ａ２に埋め込まれ且つ例えば銅からなる導電膜１２１ｂとからなる。尚、本変形例では、導電性シールド層１０５は層間絶縁膜１０４表面上を配線１２１の上側まで延びている。
【００６９】
本変形例が第１の実施形態と異なっている第２の点は、図６（ａ）及び（ｂ）に示すように、導電性シールド層１０５に接続され、且つ導電性シールド層１０５から層間絶縁膜１０４を通って、配線１０３と配線１２１とのオーバーラップ部分の層間絶縁膜１０２まで延びる導電性構造体（例えば壁状ビア１２２及び１２３の積層体）が形成されていることである。具体的には、配線１０３と配線１２１とのオーバーラップ部分の層間絶縁膜１０２には、配線溝１０２ａ１及び１０２ａ２よりも深くビア溝１０２ａ３が形成されており、ビア溝１０２ａ３中に壁状ビア１２２が形成されている。壁状ビア１２２は、ビア溝１０２ａ３の壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜１２２ａと、バリア膜１２２ａを挟んでビア溝１０２ａ３に埋め込まれ且つ例えば銅からなる導電膜１２２ｂとからなる。また、層間絶縁膜１０４には、壁状ビア１２２に達するビア溝１０４ａが形成されており、ビア溝１０４ａ中に壁状ビア１２３が形成されている。壁状ビア１２３は、ビア溝１０４ａの壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜１２３ａと、バリア膜１２３ａを挟んでビア溝１０４ａに埋め込まれ且つ例えば銅からなる導電膜１２３ｂとからなる。尚、導電性シールド層１０５は壁状ビア１２３と接するように形成されている。
【００７０】
以上に説明した本変形例によると、第１の実施形態と同様の効果に加えて、次のような効果を得ることができる。すなわち、導電性シールド層１０５に接続された導電性構造体（例えば壁状ビア１２２及び１２３の積層体）によって、同じ配線層内に形成された配線１０３と配線１２１との間に生じるクロストークノイズを低減することができる。
【００７１】
尚、本変形例においては、配線１０３と同じ配線層に配線１２１が形成されていると共に、導電性シールド層１０５から、配線１０３と配線１２１とのオーバーラップ部分の層間絶縁膜１０２まで延びる導電性構造体（壁状ビア１２２及び１２３の積層体）が形成されていた。しかし、これに代えて、又は、これに加えて、配線１０８と同じ配線層に他の配線が形成されていると共に、導電性シールド層１０５から、配線１０８と前記他の配線とのオーバーラップ部分の層間絶縁膜１０６まで延びる導電性構造体（例えば層間絶縁膜１０６に形成された壁状ビア）が形成されていてもよい。
【００７２】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について、図面を参照しながら説明する。
【００７３】
図７（ａ）及び（ｂ）はそれぞれ、第２の実施形態に係る半導体装置を示す平面図及び断面図である。尚、図７（ａ）においては、主要な構成要素である配線（ビアを含む）及び導電性シールド層（導電性構造体）を示している。また、図７（ｂ）は、図７（ａ）のＡ−Ａ線の断面構成を示している。
【００７４】
図７（ａ）及び（ｂ）に示すように、本実施形態の半導体装置においては、ＭＯＳトランジスタ等の素子（図示省略）が設けられている半導体基板２０１上にゲート配線２５０が形成されている。ゲート配線２５０は、活性領域上に形成されたゲート電極、及び素子分離領域上に形成され且つゲート電極と接続する配線の両方を含む。ゲート配線２５０上及び半導体基板２０１上には層間絶縁膜２０２が形成されている。ゲート配線２５０と後述する上層配線である配線２０６とのオーバーラップ部分（重なり部分）を含む層間絶縁膜２０２表面を覆うように、例えばＴｉＮからなる厚さ１０ｎｍ〜５０ｎｍ程度の導電性シールド層２０３が形成されている。ここで、導電性シールド層２０３は、ゲート配線２５０の両側方に延びている。
【００７５】
導電性シールド層２０３上及び層間絶縁膜２０２上には、例えば厚さ２００ｎｍ〜３００ｎｍ程度の層間絶縁膜２０４が形成されている。ゲート配線２５０と後述する上層配線である配線２０６とのオーバーラップ部分（重なり部分）の両側方に位置する部分の層間絶縁膜２０４中には、導電性シールド層２０３に達するビア溝２０４ａが形成されている。また、層間絶縁膜２０４の上部には、平面視においてゲート配線２５０と少なくとも部分的にオーバーラップする配線溝２０４ｂ１、各ビア溝２０４ａと接続する配線溝２０４ｂ２、及び、配線溝２０４ｂ１の両側方に各配線溝２０４ｂ２を挟んで配置された配線溝２０４ｂ３が形成されている。配線溝２０４ｂ１、２０４ｂ２及び２０４ｂ３の深さは、例えば１００ｎｍ〜２００ｎｍ程度である。各ビア溝２０４ａ中には、導電性シールド層２０３と接続する壁状ビア２０５が形成されている。各壁状ビア２０５は、ビア溝２０４ａの壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜２０５ａと、バリア膜２０５ａを挟んでビア溝２０４ａに埋め込まれ且つ例えば銅からなる導電膜２０５ｂとからなる。配線溝２０４ｂ１、２０４ｂ２及び２０４ｂ３のそれぞれの中には配線２０６、ダミー配線２０７及び配線２１６が形成されている。配線２０６は、配線溝２０４ｂ１の壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜２０６ａと、バリア膜２０６ａを挟んで配線溝２０４ｂ１に埋め込まれ且つ例えば銅からなる導電膜２０６ｂとからなる。ダミー配線２０７は、配線溝２０４ｂ２の壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜２０７ａと、バリア膜２０７ａを挟んで配線溝２０４ｂ２に埋め込まれ且つ例えば銅からなる導電膜２０７ｂとからなる。ダミー配線２０７と壁状ビア２０５とは、デュアルダマシン構造を有していてもよい。配線２１６は、配線溝２０４ｂ３の壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜２１６ａと、バリア膜２１６ａを挟んで配線溝２０４ｂ３に埋め込まれ且つ例えば銅からなる導電膜２１６ｂとからなる。
【００７６】
配線２０６、ダミー配線２０７及び配線２１６のそれぞれの上及び層間絶縁膜２０４の上には、例えば厚さ６０ｎｍ〜１００ｎｍ程度の層間絶縁膜２０８が形成されている。層間絶縁膜２０８中には、各ダミー配線２０７に達するビア溝２０８ａが形成されている。各ビア溝２０８ａ中には、各ダミー配線２０７と接続する壁状ビア２０９が形成されている。各壁状ビア２０９は、ビア溝２０８ａの壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜２０９ａと、バリア膜２０９ａを挟んでビア溝２０８ａに埋め込まれ且つ例えば銅からなる導電膜２０９ｂとからなる。配線２０６と後述する上層配線である配線２１３とのオーバーラップ部分（重なり部分）を含む層間絶縁膜２０８表面を覆うように、例えばＴｉＮからなる厚さ１０ｎｍ〜５０ｎｍ程度の導電性シールド層２１０が形成されている。ここで、導電性シールド層２１０は、各壁状ビア２０９と接続するように、配線２０６の両側方に延びている。
【００７７】
導電性シールド層２１０上及び層間絶縁膜２０８上には、例えば厚さ２００ｎｍ〜３００ｎｍ程度の層間絶縁膜２１１が形成されている。層間絶縁膜２０８及び２１１中には、各配線２１６に達するビアホール２１７が形成されている。また、配線２０６と後述する上層配線である配線２１３とのオーバーラップ部分（重なり部分）の両側方に位置する部分の層間絶縁膜２１１中には、導電性シールド層２１０に達するビアホール２１１ａが形成されている。また、層間絶縁膜２１１の上部には、平面視において配線２０６と少なくとも部分的にオーバーラップする配線溝２１１ｂ１、各ビアホール２１１ａと接続する配線溝２１１ｂ２、及び、各ビアホール２１７と接続する配線溝２１１ｂ３が形成されている。配線溝２１１ｂ１、２１１ｂ２及び２１１ｂ３の深さは、例えば１００ｎｍ〜２００ｎｍ程度である。各ビアホール２１７中には、各配線２１６と接続するビア２１８が形成されている。ビア２１８は、ビアホール２１７の壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜２１８ａと、バリア膜２１８ａを挟んでビアホール２１７に埋め込まれ且つ例えば銅からなる導電膜２１８ｂとからなる。各ビアホール２１１ａ中には、導電性シールド層２１０と接続するビア２１２が形成されている。各ビア２１２は、ビアホール２１１ａの壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜２１２ａと、バリア膜２１２ａを挟んでビアホール２１１ａに埋め込まれ且つ例えば銅からなる導電膜２１２ｂとからなる。配線溝２１１ｂ１、２１１ｂ２及び２１１ｂ３のそれぞれの中には配線２１３、２１４及び２１９が形成されている。配線２１３は、配線溝２１１ｂ１の壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜２１３ａと、バリア膜２１３ａを挟んで配線溝２１１ｂ１に埋め込まれ且つ例えば銅からなる導電膜２１３ｂとからなる。配線２１４は、配線溝２１１ｂ２の壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜２１４ａと、バリア膜２１４ａを挟んで配線溝２１１ｂ２に埋め込まれ且つ例えば銅からなる導電膜２１４ｂとからなる。配線２１４とビア２１２とは、デュアルダマシン構造を有していてもよい。配線２１９は、配線溝２１１ｂ３の壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜２１９ａと、バリア膜２１９ａを挟んで配線溝２１１ｂ３に埋め込まれ且つ例えば銅からなる導電膜２１９ｂとからなる。配線２１９とビア２１８とは、デュアルダマシン構造を有していてもよい。
【００７８】
尚、本実施形態において、配線２５０、２０６、２１３と、配線２１４（つまり導電性シールド層２０３、２１０）とは、電気的に接続されていない。
【００７９】
以上に説明した本実施形態によると、ゲート配線２５０と配線２０６との間の絶縁膜（層間絶縁膜２０２及び２０４の積層体）中に導電性シールド層２０３が形成されているため、ゲート配線２５０と配線２０６とを互いに電気的にシールドすることができるので、容量結合に起因するクロストークノイズを低減することができる。具体的には、ゲート配線２５０にノイズが発生した場合にも、当該ノイズに起因して配線２０６に生じるクロストークノイズを低減できると共に、配線２０６にノイズが発生した場合にも、当該ノイズに起因してゲート配線２５０に生じるクロストークノイズを低減できる。
【００８０】
また、本実施形態によると、配線（下層配線）２０６と配線（上層配線）２１３との間の絶縁膜（層間絶縁膜２０８及び２１１の積層体）中に導電性シールド層２１０が形成されているため、各配線２０６及び２１３を互いに電気的にシールドすることができるので、容量結合に起因するクロストークノイズを低減することができる。具体的には、配線２０６にノイズが発生した場合にも、当該ノイズに起因して配線２１３に生じるクロストークノイズを低減できると共に、配線２１３にノイズが発生した場合にも、当該ノイズに起因して配線２０６に生じるクロストークノイズを低減できる。
【００８１】
また、本実施形態によると、導電性シールド層２０３及び２１０をそれぞれダマシン構造の配線層間に形成しているため、配線レイアウトや配線構造の複雑化や大幅な変更を伴うことなく、積層配線間に生じるクロストークノイズを低減することができる。
【００８２】
さらに、本実施形態によると、導電性シールド層２０３及び２１０に電気的に接続された導電性構造体（例えばダミー配線２０７並びに壁状ビア２０５及び２０９）によって、同じ配線層内に形成された配線２０６と配線２１６との間に生じるクロストークノイズを低減することができる。すなわち、本実施形態によると、導電性シールド層２０３及び２１０と両者を接続する導電性構造体とによって配線２０６を囲む（図７（ｂ）のシールド領域２１５参照）ことによって、配線２０６の上下左右に位置する他の配線に起因して配線２０６に生じるクロストークノイズ、及び配線２０６に起因して他の配線に生じるクロストークノイズを確実に低減することができる。
【００８３】
尚、本実施形態においては、導電性シールド層２１０（つまり、導電性シールド層２０３、ダミー配線２０７並びに壁状ビア２０５及び２０９）と配線２１４とは、ビア２１２を介して、電気的に接続されている。これにより、導電性シールド層２１０（つまり、導電性シールド層２０３、ダミー配線２０７並びに壁状ビア２０５及び２０９）の電位が固定されている。ここで、導電性シールド層２１０（つまり、導電性シールド層２０３、ダミー配線２０７並びに壁状ビア２０５及び２０９）の電位は、電源電位、接地電位、又はそれらの電位と異なる他の電位のいずれであってもよい。
【００８４】
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００８５】
図８（ａ）〜（ｅ）、図９（ａ）、（ｂ）、図１０（ａ）、（ｂ）及び図１１（ａ）、（ｂ）はそれぞれ、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００８６】
まず、図８（ａ）に示すように、半導体基板２０１上にＭＯＳトランジスタ等の素子（図示省略）及びゲート配線２５０を形成した後、当該素子上及びゲート配線２５０上を含む半導体基板２０１上に層間絶縁膜２０２を形成する。尚、ゲート配線２５０は、活性領域上に形成されたゲート電極、及び素子分離領域上に形成され且つゲート電極と接続する配線の両方を含む。次に、層間絶縁膜２０２上の全面に、例えばＣＶＤ法により、例えばＴｉＮからなる厚さ１０ｎｍ〜５０ｎｍ程度の導電膜２０３Ａを形成する。
【００８７】
次に、図８（ｂ）に示すように、ゲート配線２５０と後述する上層配線である配線２０６（図９（ａ）参照）とのオーバーラップ部分を含む所定の領域を覆うレジスト膜２２０をマスクとして、ドライエッチングにより導電膜２０３Ａをパターニングして導電性シールド層２０３を形成する。ここで、導電性シールド層２０３は、ゲート配線２５０の両側方に延びている。
【００８８】
次に、レジスト膜２２０を除去した後、図８（ｃ）に示すように、導電性シールド層２０３上及び層間絶縁膜２０２上に、例えば厚さ２００ｎｍ〜３００ｎｍ程度の層間絶縁膜２０４を形成する。次に、フォトリソグラフィ及びドライエッチングにより、ゲート配線２５０の両側方に位置する部分の層間絶縁膜２０４に、導電性シールド層２０３に達するビア溝２０４ａを形成する。次に、図８（ｄ）に示すように、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜２０４の上部に、平面視においてゲート配線２５０と少なくとも部分的にオーバーラップする配線溝２０４ｂ１、各ビア溝２０４ａと接続する配線溝２０４ｂ２、及び、配線溝２０４ｂ１の両側方に各配線溝２０４ｂ２を挟んで配置された配線溝２０４ｂ３を形成する。配線溝２０４ｂ１、２０４ｂ２及び２０４ｂ３の深さは、例えば１００ｎｍ〜２００ｎｍ程度である。
【００８９】
次に、図８（ｅ）に示すように、層間絶縁膜２０４上に、ビア溝２０４ａの壁面及び底面並びに配線溝２０４ｂ１、２０４ｂ２及び２０４ｂ３の壁面及び底面を覆うように、例えばＴａ又はＴａＮ等からなるバリア膜２２１を形成した後、バリア膜２２１上に、ビア溝２０４ａ並びに配線溝２０４ｂ１、２０４ｂ２及び２０４ｂ３が埋まるように、例えば銅からなる導電膜２２２を形成する。
【００９０】
次に、図９（ａ）に示すように、例えばＣＭＰ法を用いて、ビア溝２０４ａ並びに配線溝２０４ｂ１、２０４ｂ２及び２０４ｂ３の外側のバリア膜２２１及び導電膜２２２を除去する。これにより、ゲート配線２５０と部分的にオーバーラップし且つバリア膜２０６ａと導電膜２０６ｂとからなる配線２０６が配線溝２０４ｂ１に形成される。また、導電性シールド層２０３と接続し且つバリア膜２０５ａと導電膜２０５ｂとからなる壁状ビア２０５がビア溝２０４ａに形成されると共に、壁状ビア２０５と接続し且つバリア膜２０７ａと導電膜２０７ｂとからなるダミー配線２０７が配線溝２０４ｂ２に形成される。ここで、ダミー配線２０７と壁状ビア２０５とは、デュアルダマシン構造を有していてもよい。さらに、配線２０６の両側方に各配線２０７を挟んで配置され且つバリア膜２１６ａと導電膜２１６ｂとからなる配線２１６が配線溝２０４ｂ３に形成される。
【００９１】
次に、図９（ｂ）に示すように、配線２０６、ダミー配線２０７及び配線２１６のそれぞれの上及び層間絶縁膜２０４の上には、例えば厚さ６０ｎｍ〜１００ｎｍ程度の層間絶縁膜２０８を形成する。次に、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜２０８中に、各ダミー配線２０７に達するビア溝２０８ａを形成する。次に、図８（ｅ）及び図９（ａ）に示す工程と同様にして、ビア溝２０８ａ中に、各ダミー配線２０７と接続する壁状ビア２０９を形成する。すなわち、各壁状ビア２０９は、ビア溝２０８ａの壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜２０９ａと、バリア膜２０９ａを挟んでビア溝２０８ａに埋め込まれ且つ例えば銅からなる導電膜２０９ｂとからなる。次に、図８（ａ）及び（ｂ）に示す工程と同様にして、配線２０６と後述する上層配線である配線２１３（図１１（ｂ）参照）とのオーバーラップ部分を含む層間絶縁膜２０８表面を覆うように、例えばＴｉＮからなる厚さ１０ｎｍ〜５０ｎｍ程度の導電性シールド層２１０を形成する。ここで、導電性シールド層２１０は、各壁状ビア２０９と接続するように、配線２０６の両側方に延びるように形成される。
【００９２】
次に、図１０（ａ）に示すように、導電性シールド層２１０上及び層間絶縁膜２０８上に、例えば厚さ２００ｎｍ〜３００ｎｍ程度の層間絶縁膜２１１を形成する。次に、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜２０８及び２１１中に、各配線２１６に達するビアホール２１７を形成すると共に、配線２０６と後述する上層配線である配線２１３（図１１（ｂ）参照）とのオーバーラップ部分の両側方に位置する部分の層間絶縁膜２１１中に、導電性シールド層２１０に達するビアホール２１１ａを形成する。
【００９３】
次に、図１０（ｂ）に示すように、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜２１１の上部に、平面視において配線２０６と少なくとも部分的にオーバーラップする配線溝２１１ｂ１、各ビアホール２１１ａと接続する配線溝２１１ｂ２、及び、各ビアホール２１７と接続する配線溝２１１ｂ３を形成する。ここで、配線溝２１１ｂ１、２１１ｂ２及び２１１ｂ３の深さは、例えば１００ｎｍ〜２００ｎｍ程度である。
【００９４】
次に、図１１（ａ）に示すように、層間絶縁膜２１１上に、ビアホール２１１ａ及び２１７の壁面及び底面並びに配線溝２１１ｂ１、２１１ｂ２及び２１１ｂ３の壁面及び底面を覆うように、例えばＴａ又はＴａＮ等からなるバリア膜２２３を形成した後、バリア膜２２３上に、ビアホール２１１ａ及び２１７及び底面並びに配線溝２１１ｂ１、２１１ｂ２及び２１１ｂ３が埋まるように、例えば銅からなる導電膜２２４を形成する。
【００９５】
次に、図１１（ｂ）に示すように、例えばＣＭＰ法を用いて、ビアホール２１１ａ及び２１７及び底面並びに配線溝２１１ｂ１、２１１ｂ２及び２１１ｂ３の外側のバリア膜２２３及び導電膜２２４を除去する。これにより、配線２０６と部分的にオーバーラップし且つバリア膜２１３ａと導電膜２１３ｂとからなる配線２１３が配線溝２１１ｂ１に形成される。また、導電性シールド層２１０と接続し且つバリア膜２１２ａと導電膜２１２ｂとからなるビア２１２がビアホール２１１ａに形成されると共に、ビア２１２と接続し且つバリア膜２１４ａと導電膜２１４ｂとからなる配線２１４が配線溝２１１ｂ２に形成される。ここで、配線２１４とビア２１２とは、デュアルダマシン構造を有していてもよい。さらに、配線２１６と接続し且つバリア膜２１８ａと導電膜２１８ｂとからなるビア２１８がビアホール２１７に形成されると共に、ビア２１８と接続し且つバリア膜２１９ａと導電膜２１９ｂとからなる配線２１９が配線溝２１１ｂ３に形成される。ここで、配線２１９とビア２１８とは、デュアルダマシン構造を有していてもよい。
【００９６】
以上に説明した本実施形態の製造方法によると、図７（ａ）及び（ｂ）に示す本実施形態の半導体装置を得ることができるので、本実施形態の半導体装置について説明したのと同様の効果を得ることができる。
【００９７】
尚、本実施形態において、層間絶縁膜２０２、２０４、２０８及び２１１の材料は特に限定されないが、例えば、ＳｉＣ膜、プラズマＴＥＯＳ膜、ＳｉＯＣ膜、ＳｉＣＯ膜、ＳｉＣＮ膜又はこれらの絶縁膜の積層膜等を用いてもよい。
【００９８】
また、本実施形態において、導電性シールド層２０３及び２１０として、ＴｉＮ膜を用いたが、これに限定されず、例えばＷ膜、Ｔａ膜、Ｔｉ膜若しくはＡｌ膜等の金属膜、又は例えばＮｉＡｌＮ膜、ＴｉＳｉＮ膜若しくはＷＮ膜等の金属窒化膜等を用いてもよい。ここで、半導体装置の微細化のためには、導電性シールド層２０３及び２１０として、例えば厚さ５０ｎｍ程度以下の金属窒化膜の単層膜を用いてもよい。
【００９９】
また、本実施形態では、導電性シールド層２１０（つまり、導電性シールド層２０３、ダミー配線２０７並びに壁状ビア２０５及び２０９）の電位を固定したが、これに代えて、導電性シールド層２１０（つまり、導電性シールド層２０３、ダミー配線２０７並びに壁状ビア２０５及び２０９）の電位をフローティングにしてもよい。但し、本実施形態の効果の観点からは、導電性シールド層２１０（つまり、導電性シールド層２０３、ダミー配線２０７並びに壁状ビア２０５及び２０９）の電位をフローティングにするよりも、導電性シールド層２１０（つまり、導電性シールド層２０３、ダミー配線２０７並びに壁状ビア２０５及び２０９）の電位を固定する方が好ましく、特に、導電性シールド層２１０（つまり、導電性シールド層２０３、ダミー配線２０７並びに壁状ビア２０５及び２０９）の電位を電源電位又は接地電位に固定することが好ましい。
【０１００】
また、本実施形態では、導電性シールド層２１０（つまり、導電性シールド層２０３、ダミー配線２０７並びに壁状ビア２０５及び２０９）の電位を固定するために、配線２１３と同じ配線層に設けられた配線２１４と導電性シールド層２１０とを電気的に接続したが、これに代えて、配線２１３と異なる配線層に設けられた他の配線と導電性シールド層２１０（又は導電性シールド層２０３、ダミー配線２０７、壁状ビア２０５若しくは壁状ビア２０９）とを電気的に接続してもよい。
【０１０１】
また、本実施形態において、配線２０６、２１３、２１４、２１６及び２１９として、ダマシン構造の配線を形成したが、配線構造は特に限定されるものではない。また、ゲート配線２５０に代えて、配線２０６の下層配線が半導体基板２０１上に絶縁膜を挟んで形成されている場合にも、本実施形態と同様の効果を得ることができる。
【０１０２】
また、本実施形態において、ダミー配線２０７と壁状ビア２０５との積層構造に代えて、層間絶縁膜２０４を貫通して導電性シールド層２０３と壁状ビア２０９とを接続する壁状ビアを形成してもよい。
【０１０３】
また、本実施形態において、層間絶縁膜２０２及び２０４の積層膜の境界に導電性シールド層２０３を配置したが、導電性シールド層２０３の配置は、積層配線間の絶縁膜中であれば特に限定されない。言い換えると、導電性シールド層２０３が配置される積層配線間の絶縁膜の構造は特に限定されない。同様に、層間絶縁膜２０８及び２１１の積層膜の境界に導電性シールド層２１０を配置したが、導電性シールド層２１０の配置は、積層配線間の絶縁膜中であれば特に限定されない。言い換えると、導電性シールド層２１０が配置される積層配線間の絶縁膜の構造は特に限定されない。
【０１０４】
また、本実施形態においては、導電性シールド層２０３及び２１０と両者を接続する導電性構造体（例えばダミー配線２０７並びに壁状ビア２０５及び２０９）とによって配線２０６を囲んだ（図７（ｂ）のシールド領域２１５参照）。しかし、導電性シールド層２０３又は導電性シールド層２１０の一部分を除去して、当該領域を通るように、配線２０６に接続するビア等を形成してもよい。或いは、ダミー配線２０７の一部分を除去して、当該領域を通るように、配線２０６に接続する引き出し配線を形成してもよい。
【０１０５】
また、本実施形態において、ゲート配線２５０と導電性シールド層２０３との間隔は例えば５０ｎｍ〜１００ｎｍ程度であってもよい。また、配線２０６と導電性シールド層２０３との間隔は例えば８０ｎｍ〜１５０ｎｍ程度であってもよい。また、導電性シールド層２０３が間に配置されるゲート配線２５０と配線２０６との間隔は例えば１３０ｎｍ〜２５０ｎｍ程度であってもよい。また、配線２０６と導電性シールド層２１０との間隔（つまり層間絶縁膜２０８の厚さ）は例えば５０ｎｍ〜１００ｎｍ程度であってもよい。また、配線２１３と導電性シールド層２１０との間隔は例えば８０ｎｍ〜１５０ｎｍ程度であってもよい。また、導電性シールド層２１０が間に配置される配線２０６と配線２１３との間隔は例えば１３０ｎｍ〜２５０ｎｍ程度であってもよい。但し、本実施形態における層間絶縁膜２０２、２０４、２０８及び２１１の厚さ並びに配線２０６、２１３、２１４、２１６及び２１９の厚さ等の数値は全て例示であって、これらに限定されないこと、及びこれらの数値が変われば前述の各配線や導電性シールド層間の間隔も変わることは言うまでもない。また、配線構造や層間絶縁膜材料等にも依存するが、上層配線と下層配線とが少なくとも部分的にオーバーラップしており、且つ上層配線と下層配線との間隔が５００ｎｍ以下である場合には、上層配線と下層配線との間の絶縁膜における少なくとも両配線のオーバーラップ部分には、本実施形態と同様の導電性シールド層を設けることが好ましい。
【産業上の利用可能性】
【０１０６】
本発明は、半導体装置及びその製造方法に関し、積層配線間に生じるクロストークノイズを低減できる半導体装置及びその製造方法として好適である。
【符号の説明】
【０１０７】
１０１、２０１ 半導体基板
１０２、１０４、１０６、２０２、２０４、２０８、２１１ 層間絶縁膜
１０２ａ、１０２ａ１、１０２ａ２、１０６ｂ１、１０６ｂ２、２０４ｂ１、２０４ｂ２、２０４ｂ３、２１１ｂ１、２１１ｂ２、２１１ｂ３ 配線溝
１０２ａ３、２０４ａ、２０８ａ ビア溝
１０３、１０８、１０９、１２１、２０６、２１３、２１４、２１６、２１９ 配線
１０３ａ、１０７ａ、１０８ａ、１０９ａ、１１１、１１４、１２１ａ、１２２ａ、１２３ａ、２０５ａ、２０６ａ、２０７ａ、２０９ａ、２１２ａ、２１３ａ、２１４ａ、２１６ａ、２１８ａ、２１９ａ、２２１、２２３ バリア膜
１０３ｂ、１０５Ａ、１０７ｂ、１０８ｂ、１０９ｂ、１１２、１１５、１２１ｂ、１２２ｂ、１２３ｂ、２０３Ａ、２０５ｂ、２０６ｂ、２０７ｂ、２０９ｂ、２１２ｂ、２１３ｂ、２１４ｂ、２１６ｂ、２１８ｂ、２１９ｂ、２２２、２２４ 導電膜
１０４ａ ビアホール（ビア溝）
１０５、２０３、２１０ 導電性シールド層
１０６ａ、２１１ａ、２１７ ビアホール
１０７、２１２、２１８ ビア
１１３、２２０ レジスト膜
１２２、１２３、２０５、２０９ 壁状ビア
２０７ ダミー配線
２１５ シールド領域
２５０ ゲート配線
【技術分野】
【０００１】
本明細書に記載の技術は、半導体装置及びその製造方法に関し、特に、積層配線間に生じるクロストークノイズを低減できる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化、高機能化及び微細化に伴って、例えば、絶縁膜に形成された溝の中に配線が埋め込まれており且つ配線材料として銅を用いた配線構造が採用されてきている。この構造の形成方法は以下の通りである。まず、半導体基板上に層間絶縁膜を堆積した後、リソグラフィ及びドライエッチングなどを用いて層間絶縁膜に溝を形成する。次に、層間絶縁膜上に、例えばめっき法などにより銅膜を堆積した後、ＣＭＰ（Chemical Mechanical Polishing ）により、溝の外側の銅膜を研磨除去することにより、溝の中に銅が埋め込まれてなる配線を形成する。以下、図１２（ａ）及び（ｂ）を参照しながら、従来の埋め込み型配線の形成方法について具体的に説明する（例えば特許文献１参照）。
【０００３】
図１２（ａ）に示すように、まず、半導体基板７０１上に堆積された層間絶縁膜７０２にリソグラフィ及びドライエッチングを用いて配線用溝を形成した後、当該配線用溝を含む層間絶縁膜７０２上の全面に亘って、例えばめっき法などにより銅膜を堆積する。次に、ＣＭＰにより、配線用溝の外側の銅膜を除去すると共に配線用溝中に埋め込まれた銅膜を残し、それによって配線７０３を形成する。次に、配線７０３上及び層間絶縁膜７０２上に堆積された層間絶縁膜７０４に、配線７０３と同様にして配線７０５を形成する。ここで、配線７０５は、高周波用配線７０５Ａを含むと共に、配線７０３と電気的に接続するビア部分を含む。次に、配線７０５上及び層間絶縁膜７０４上に堆積された層間絶縁膜７０６に、配線７０３及び７０５と同様にして配線７０７を形成する。配線７０７は、高周波用配線７０７Ａを含むと共に、配線７０５と電気的に接続するビア部分を含む。
【０００４】
図１２（ａ）に示す従来の半導体装置においては、図１２（ｂ）に示すように、高周波用配線７０５Ａ及び７０７Ａ間に生じるクロストークノイズを減少させるために、高周波用配線７０５Ａ及び７０７Ａを直交させるレイアウトが用いられている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−２４４２６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、半導体装置の微細化に従って、論理回路のクロック周波数及び配線層中の配線本数が増大するため、積層配線構造における配線層の容量の充放電に必要な電力も大きく増大する。それに対して、前述のように、従来の半導体装置では、上層配線と下層配線とを直交させるという制限をレイアウトに与えることによって、積層配線間に生じるクロストークノイズを低減している。
【０００７】
しかしながら、クロストークノイズの低減のために、上層配線と下層配線とを直交させるレイアウトを用いると、配線の引き回しが複雑になったり、配線構造の大幅な変更が必要になるという問題が生じる。
【０００８】
前記に鑑み、本発明は、配線レイアウトや配線構造の複雑化や大幅な変更を伴うことなく、積層配線間に生じるクロストークノイズを低減できる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するために、本発明に係る半導体装置は、第１の配線と、前記第１の配線上に絶縁膜を挟んで形成された第２の配線とを備え、前記第１の配線と前記第２の配線とは平面視において少なくとも部分的にオーバーラップしており、少なくとも前記第１の配線と前記第２の配線とのオーバーラップ部分の前記絶縁膜中に導電性シールド層が形成されている。
【００１０】
尚、本願において、「配線」とは、回路の信号伝達のために用いる信号配線、及び電源電圧等の伝達のために用いる電源配線等を意味するのに対して、導電性シールド層は、このような伝達機能は有していない。
【００１１】
本発明に係る半導体装置によると、第１の配線（下層配線）と第２の配線（上層配線）との間の絶縁膜中に導電性シールド層が形成されているため、各配線を互いに電気的にシールドすることができるので、容量結合に起因するクロストークノイズを低減することができる。また、導電性シールド層を例えばダマシン構造の配線層間に形成することにより、配線レイアウトや配線構造の複雑化や大幅な変更を伴うことなく、積層配線間に生じるクロストークノイズを低減することができる。
【００１２】
尚、本発明に係る半導体装置において、前記第１の配線は、例えば、基板上に形成されたゲート配線（活性領域上に形成されたゲート電極、及び素子分離領域上に形成され且つゲート電極と接続する配線の両方を意味する）であってもよい。
【００１３】
また、本発明に係る半導体装置において、前記導電性シールド層の電位が固定されていてもよい。ここで、前記導電性シールド層の電位は、電源電位、接地電位、又はそれらの電位と異なる他の電位のいずれであってもよい。或いは、前記導電性シールド層の電位をフローティングにしてもよい。また、前記導電性シールド層よりも上側又は下側に形成された第３の配線と、前記第３の配線と前記導電性シールド層とを接続するように前記絶縁膜中に形成されたビアとをさらに備えていてもよい。ここで、第３の配線は、第１の配線若しくは第２の配線と同じ配線層に設けられていてもよいし、又はそれらの配線のいずれとも異なる他の配線層に設けられていてもよい。
【００１４】
また、本発明に係る半導体装置において、前記第１の配線と前記第２の配線とのオーバーラップ部分の全体に亘って前記導電性シールド層が形成されていてもよい。このようにすると、積層配線間に生じるクロストークノイズをより確実に低減することができる。
【００１５】
また、本発明に係る半導体装置において、前記第１の配線と前記第２の配線とのオーバーラップ部分には前記導電性シールド層が配置されていない領域が存在し、当該領域の寸法は、前記第１の配線及び前記第２の配線のうちの幅狭な配線の幅よりも小さくてもよい。このようにすると、上層配線と下層配線とを直交させるレイアウトを用いた従来の半導体装置と比べて、積層配線間に生じるクロストークノイズをより低減することができる。ここで、前記第１の配線及び前記第２の配線が同じ配線幅を有する場合、前記導電性シールド層が形成されていない領域の寸法を、前記同じ配線幅よりも小さくすればよい。
【００１６】
また、本発明に係る半導体装置において、前記第１の配線又は前記第２の配線と同じ層に形成され、且つ前記第１の配線又は前記第２の配線と側面視において少なくとも部分的にオーバーラップする第４の配線と、前記導電性シールド層に接続され、且つ前記導電性シールド層から前記絶縁膜を通って前記第１の配線又は前記第２の配線と前記第４の配線とのオーバーラップ部分まで延びる導電性構造体とをさらに備えていてもよい。このようにすると、導電性シールド層に接続された導電性構造体によって、第１の配線又は第２の配線と第４の配線との間に生じるクロストークノイズを低減することができる。
【００１７】
また、本発明に係る半導体装置において、前記第１の配線下に他の絶縁膜を挟んで形成された他の導電性シールド層をさらに備え、前記導電性シールド層及び前記他の導電性シールド層はそれぞれ、前記第１の配線の両側方まで延びており、前記導電性シールド層と前記他の導電性シールド層とを接続する他の導電性構造体が前記第１の配線の両側方に設けられていてもよい。このようにすると、導電性シールド層と他の導電性シールド層と両者を接続する他の導電性構造体とによって第１の配線を囲むことによって、第１の配線の上下左右に位置する他の配線に起因して第１の配線に生じるクロストークノイズ、及び第１の配線に起因して他の配線に生じるクロストークノイズを確実に低減することができる。ここで、前記他の導電性構造体は、平面視において前記第１の配線に沿って延びる壁状構造を有していてもよい。
【００１８】
また、本発明に係る半導体装置において、前記導電性シールド層は、金属膜又は金属窒化膜から構成されていてもよい。ここで、前記導電性シールド層は、金属窒化膜の単層構造から構成されていてもよく、例えば、ＴｉＮから構成されていてもよい。
【００１９】
また、本発明に係る半導体装置において、前記導電性シールド層の厚さは、５０ｎｍ以下であってもよい。このようにすると、半導体装置を微細化しつつ、積層配線間に生じるクロストークノイズを低減することができる。
【００２０】
また、本発明に係る半導体装置において、前記第１の配線と前記第２の配線との間隔は、５００ｎｍ以下であってもよい。このようにすると、積層配線間に生じるクロストークノイズの低減効果が顕著に得られる。
【００２１】
また、本発明に係る半導体装置において、前記絶縁膜は、第１の絶縁膜と、前記第１の絶縁膜上に形成された第２の絶縁膜とを含み、前記導電性シールド層は、前記第１の絶縁膜の表面上に形成されており、前記第２の絶縁膜は、前記導電性シールド層を覆うように形成されていてもよい。ここで、前記第２の配線は、前記第２の絶縁膜の上部に埋め込み形成されていてもよい。
【００２２】
また、本発明に係る半導体装置において、前記絶縁膜の下側に下層絶縁膜が形成されており、前記第１の配線は、前記下層絶縁膜の上部に埋め込み形成されていてもよい。
【００２３】
本発明に係る半導体装置の製造方法は、第１の配線と、前記第１の配線上に絶縁膜を挟んで形成された第２の配線とを備えた半導体装置の製造方法であって、前記第１の配線と前記第２の配線とは平面視において少なくとも部分的にオーバーラップしており、少なくとも前記第１の配線と前記第２の配線とのオーバーラップ部分の前記絶縁膜中に導電性シールド層を形成する工程を備えている。
【００２４】
本発明に係る半導体装置の製造方法によると、第１の配線（下層配線）と第２の配線（上層配線）との間の絶縁膜中に導電性シールド層を形成するため、各配線を互いに電気的にシールドすることができるので、容量結合に起因するクロストークノイズを低減することができる。また、導電性シールド層を例えばダマシン構造の配線層間に形成することにより、配線レイアウトや配線構造の複雑化や大幅な変更を伴うことなく、積層配線間に生じるクロストークノイズを低減することができる。
【００２５】
本発明に係る半導体装置の製造方法において、前記絶縁膜は、第１の絶縁膜と、前記第１の絶縁膜上に形成された第２の絶縁膜とを含み、前記導電性シールド層を形成する工程において、前記第１の絶縁膜の表面上に第１の導電膜を形成した後、前記第１の導電膜をパターニングして前記導電性シールド層を形成し、その後、前記導電性シールド層を覆うように前記第２の絶縁膜を形成してもよい。この場合、前記導電性シールド層を形成する工程よりも後に、前記第２の絶縁膜の上部に配線溝を形成した後、前記配線溝に第２の導電膜を埋め込んで前記第２の配線を形成する工程をさらに備えていてもよい。
【００２６】
本発明に係る半導体装置の製造方法において、前記導電性シールド層を形成する工程よりも前に、前記絶縁膜の下側に下層絶縁膜を形成した後、前記下層絶縁膜の上部に配線溝を形成し、その後、前記配線溝に第３の導電膜を埋め込んで前記第１の配線を形成する工程をさらに備えていてもよい。
【発明の効果】
【００２７】
本発明によると、配線レイアウトや配線構造の複雑化や大幅な変更を伴うことなく、積層配線間に生じるクロストークノイズを低減できる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００２８】
【図１】図１（ａ）及び（ｂ）はそれぞれ、第１の実施形態に係る半導体装置を示す平面図及び断面図である。
【図２】図２（ａ）〜（ｆ）はそれぞれ、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】図３（ａ）〜（ｅ）はそれぞれ、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】図４は、第１の実施形態の第１変形例に係る半導体装置を示す平面図である。
【図５】図５（ａ）及び（ｂ）はそれぞれ、第１の実施形態の第２変形例に係る半導体装置を示す平面図及び断面図である。
【図６】図６（ａ）及び（ｂ）はそれぞれ、第１の実施形態の第３変形例に係る半導体装置を示す平面図及び断面図である。
【図７】図７（ａ）及び（ｂ）はそれぞれ、第２の実施形態に係る半導体装置を示す平面図及び断面図である。
【図８】図８（ａ）〜（ｅ）はそれぞれ、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】図９（ａ）及び（ｂ）はそれぞれ、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１０】図１０（ａ）及び（ｂ）はそれぞれ、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１１】図１１（ａ）及び（ｂ）はそれぞれ、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１２】図１２（ａ）及び（ｂ）はそれぞれ、従来の半導体装置を示す断面図及び平面図である。
【発明を実施するための形態】
【００２９】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。
【００３０】
図１（ａ）及び（ｂ）はそれぞれ、第１の実施形態に係る半導体装置を示す平面図及び断面図である。尚、図１（ａ）においては、主要な構成要素である配線（ビアを含む）及び導電性シールド層を示している。また、図１（ｂ）は、図１（ａ）のＡ−Ａ線の断面構成を示している。
【００３１】
図１（ａ）及び（ｂ）に示すように、本実施形態の半導体装置においては、ＭＯＳ（Metal-Oxide-Semiconductor ）トランジスタ等の素子（図示省略）が設けられている半導体基板１０１上に層間絶縁膜１０２が形成されている。層間絶縁膜１０２の上部には、例えば深さ１００ｎｍ〜２００ｎｍ程度の配線溝１０２ａが形成されており、配線溝１０２ａ中に配線１０３が形成されている。配線１０３は、配線溝１０２ａの壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜１０３ａと、バリア膜１０３ａを挟んで配線溝１０２ａに埋め込まれ且つ例えば銅からなる導電膜１０３ｂとからなる。ここで、図示は省略しているが、配線１０３は、半導体基板１０１上に形成された素子と電気的に接続されている。配線１０３上及び層間絶縁膜１０２上には、例えば厚さ６０ｎｍ〜１００ｎｍ程度の層間絶縁膜１０４、及び例えば厚さ２００ｎｍ〜３００ｎｍ程度の層間絶縁膜１０６が順次形成されている。層間絶縁膜１０６の上部には、例えば深さ１００ｎｍ〜２００ｎｍ程度の配線溝１０６ｂ１及び１０６ｂ２が形成されており、配線溝１０６ｂ１及び１０６ｂ２のそれぞれの中に配線１０８及び１０９が形成されている。配線１０８は、配線溝１０６ｂ１の壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜１０８ａと、バリア膜１０８ａを挟んで配線溝１０６ｂ１に埋め込まれ且つ例えば銅からなる導電膜１０８ｂとからなる。配線１０９は、配線溝１０６ｂ２の壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜１０９ａと、バリア膜１０９ａを挟んで配線溝１０６ｂ２に埋め込まれ且つ例えば銅からなる導電膜１０９ｂとからなる。ここで、配線１０３と配線１０８とは、図１（ａ）に示すように、平面視において部分的にオーバーラップしている。
【００３２】
本実施形態の特徴は、配線１０３と配線１０８とのオーバーラップ部分（重なり部分）を含む層間絶縁膜１０４表面を覆うように、例えばＴｉＮからなる厚さ１０ｎｍ〜５０ｎｍ程度の導電性シールド層１０５が形成されていることである。ここで、導電性シールド層１０５は、層間絶縁膜１０６によって覆われている。言い換えると、導電性シールド層１０５は、層間絶縁膜１０４及び１０６の積層膜中に埋め込まれている。
【００３３】
尚、本実施形態においては、導電性シールド層１０５は層間絶縁膜１０４表面上を配線１０９の下側まで延びており、導電性シールド層１０５と配線１０９とは、配線溝１０６下側の層間絶縁膜１０６中に形成されており且つ配線溝１０６ｂ２と接続するビアホール１０６ａ中に形成されたビア１０７を介して、電気的に接続されている。これにより、導電性シールド層１０５の電位が固定されている。ここで、導電性シールド層１０５の電位は、電源電位、接地電位、又はそれらの電位と異なる他の電位のいずれであってもよい。また、ビア１０７は、ビアホール１０６ａの壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜１０７ａと、バリア膜１０７ａを挟んでビアホール１０６ａに埋め込まれ且つ例えば銅からなる導電膜１０７ｂとからなる。配線１０９とビア１０７とはデユアルダマシン構造を有していてもよい。
【００３４】
また、本実施形態において、配線１０３及び１０８と、配線１０９（つまり導電性シールド層１０５）とは、電気的に接続されていない。
【００３５】
以上に説明した本実施形態によると、配線（下層配線）１０３と配線（上層配線）１０８との間の絶縁膜（層間絶縁膜１０４及び１０６の積層体）中に導電性シールド層１０５が形成されているため、各配線１０３及び１０８を互いに電気的にシールドすることができるので、容量結合に起因するクロストークノイズを低減することができる。具体的には、配線１０８にノイズが発生した場合にも、当該ノイズに起因して配線１０３に生じるクロストークノイズを低減できると共に、配線１０３にノイズが発生した場合にも、当該ノイズに起因して配線１０８に生じるクロストークノイズを低減できる。また、導電性シールド層１０５をダマシン構造の配線層間に形成しているため、配線レイアウトや配線構造の複雑化や大幅な変更を伴うことなく、積層配線間に生じるクロストークノイズを低減することができる。
【００３６】
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００３７】
図２（ａ）〜（ｆ）及び図３（ａ）〜（ｅ）はそれぞれ、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００３８】
まず、図２（ａ）に示すように、半導体基板１０１上にＭＯＳトランジスタ等の素子（図示省略）を形成した後、当該素子上を含む半導体基板１０１上に層間絶縁膜１０２を形成する。
【００３９】
次に、図２（ｂ）に示すように、フォトリソグラフィ及びドライエッチングによって、層間絶縁膜１０２の上部に、例えば深さ１００ｎｍ〜２００ｎｍ程度の配線溝１０２ａを形成する。その後、図２（ｃ）に示すように、層間絶縁膜１０２上に、配線溝１０２ａの壁面及び底面を覆うように、例えばＴａ又はＴａＮ等からなるバリア膜１１１を形成した後、バリア膜１１１上に、配線溝１０２ａが埋まるように、例えば銅からなる導電膜１１２を形成する。
【００４０】
次に、図２（ｄ）に示すように、例えばＣＭＰ法を用いて、配線溝１０２ａの外側のバリア膜１１１及び導電膜１１２を除去する。これにより、バリア膜１０３ａと導電膜１０３ｂとからなる配線１０３が配線溝１０２ａに形成される。
【００４１】
次に、図２（ｅ）に示すように、配線１０３上及び層間絶縁膜１０２上に、例えば厚さ６０ｎｍ〜１００ｎｍ程度の層間絶縁膜１０４を形成した後、層間絶縁膜１０４上の全面に、例えばＣＶＤ法により、例えばＴｉＮからなる厚さ１０ｎｍ〜５０ｎｍ程度の導電膜１０５Ａを形成する。
【００４２】
次に、図２（ｆ）に示すように、配線１０３と後述する配線１０８（図３（ｅ）参照）とのオーバーラップ部分を含む所定の領域を覆うレジスト膜１１３をマスクとして、ドライエッチングにより導電膜１０５Ａをパターニングして導電性シールド層１０５を形成する。
【００４３】
次に、レジスト膜１１３を除去した後、図３（ａ）に示すように、導電性シールド層１０５上及び層間絶縁膜１０４上に、例えば厚さ２００ｎｍ〜３００ｎｍ程度の層間絶縁膜１０６を形成する。
【００４４】
次に、図３（ｂ）に示すように、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜１０６に、導電性シールド層１０５に達するビアホール１０６ａを形成する。次に、図３（ｃ）に示すように、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜１０６の上部に、例えば深さ１００ｎｍ〜２００ｎｍ程度の配線溝１０６ｂ１及び１０６ｂ２を形成する。ここで、配線溝１０６ｂ１は、配線１０３と部分的にオーバーラップするように形成されている。また、配線溝１０６ｂ２は、ビアホール１０６ａと接続するように形成されている。
【００４５】
次に、図３（ｄ）に示すように、層間絶縁膜１０６上に、ビアホール１０６ａの壁面及び底面並びに配線溝１０６ｂ１及び１０６ｂ２の壁面及び底面を覆うように、例えばＴａ又はＴａＮ等からなるバリア膜１１４を形成した後、バリア膜１１４上に、ビアホール１０６ａ並びに配線溝１０６ｂ１及び１０６ｂ２が埋まるように、例えば銅からなる導電膜１１５を形成する。
【００４６】
次に、図３（ｅ）に示すように、例えばＣＭＰ法を用いて、ビアホール１０６ａ並びに配線溝１０６ｂ１及び１０６ｂ２の外側のバリア膜１１４及び導電膜１１５を除去する。これにより、配線１０３と部分的にオーバーラップし且つバリア膜１０８ａと導電膜１０８ｂとからなる配線１０８が配線溝１０６ｂ１に形成され、導電性シールド層１０５と接続し且つバリア膜１０７ａと導電膜１０７ｂとからなるビア１０７がビアホール１０６ａに形成され、ビア１０７と接続し且つバリア膜１０９ａと導電膜１０９ｂとからなる配線１０９が配線溝１０６ｂ２に形成される。
【００４７】
以上に説明した本実施形態の製造方法によると、図１（ａ）及び（ｂ）に示す本実施形態の半導体装置を得ることができるので、本実施形態の半導体装置について説明したのと同様の効果を得ることができる。
【００４８】
尚、本実施形態において、層間絶縁膜１０２、１０４及び１０６の材料は特に限定されないが、例えば、ＳｉＣ膜、プラズマＴＥＯＳ（tetraethylorthosilicate ）膜、ＳｉＯＣ膜、ＳｉＣＯ膜、ＳｉＣＮ膜又はこれらの絶縁膜の積層膜等を用いてもよい。
【００４９】
また、本実施形態において、導電性シールド層１０５として、ＴｉＮ膜を用いたが、これに限定されず、例えばＷ膜、Ｔａ膜、Ｔｉ膜若しくはＡｌ膜等の金属膜、又は例えＮｉＡｌＮ膜、ＴｉＳｉＮ膜若しくはＷＮ膜等の金属窒化膜等を用いてもよい。ここで、半導体装置の微細化のためには、導電性シールド層１０５として、例えば厚さ５０ｎｍ程度以下の金属窒化膜の単層膜を用いてもよい。
【００５０】
また、本実施形態では、導電性シールド層１０５の電位を固定したが、これに代えて、導電性シールド層１０５の電位をフローティングにしてもよい。但し、本実施形態の効果の観点からは、導電性シールド層１０５の電位をフローティングにするよりも、導電性シールド層１０５の電位を固定する方が好ましく、特に、導電性シールド層１０５の電位を電源電位又は接地電位に固定することが好ましい。
【００５１】
また、本実施形態では、導電性シールド層１０５の電位を固定するために、配線１０８と同じ配線層に設けられた配線１０９と導電性シールド層１０５とを電気的に接続したが、これに代えて、配線１０８と異なる配線層に設けられた他の配線と導電性シールド層１０５とを電気的に接続してもよい。
【００５２】
また、本実施形態において、配線１０３、１０８及び１０９として、ダマシン構造の配線を形成したが、配線構造は特に限定されるものではない。また、配線１０３が、半導体基板１０１上に形成されたゲート配線（活性領域上に形成されたゲート電極、及び素子分離領域上に形成され且つゲート電極と接続する配線の両方を意味する）であっても、本実施形態と同様の効果を得ることができる。
【００５３】
また、本実施形態において、層間絶縁膜１０４及び１０６の積層膜の境界に導電性シールド層１０５を配置したが、導電性シールド層１０５の配置は、積層配線間の絶縁膜中であれば特に限定されない。言い換えると、導電性シールド層１０５が配置される積層配線間の絶縁膜の構造は特に限定されない。
【００５４】
また、本実施形態において、配線１０３と導電性シールド層１０５との間隔（つまり層間絶縁膜１０４の厚さ）は例えば５０ｎｍ〜１００ｎｍ程度であってもよい。また、配線１０８と導電性シールド層１０５との間隔は例えば８０ｎｍ〜１５０ｎｍ程度であってもよい。さらに、導電性シールド層１０５が間に配置される配線１０３と配線１０８との間隔は例えば１３０ｎｍ〜２５０ｎｍ程度であってもよい。但し、本実施形態における層間絶縁膜１０２、１０４及び１０６の厚さ並びに配線１０３、１０８及び１０９の厚さ等の数値は全て例示であって、これらに限定されないこと、及びこれらの数値が変われば前述の各配線や導電性シールド層間の間隔も変わることは言うまでもない。また、配線構造や層間絶縁膜材料等にも依存するが、上層配線と下層配線とが少なくとも部分的にオーバーラップしており、且つ上層配線と下層配線との間隔が５００ｎｍ以下である場合には、上層配線と下層配線との間の絶縁膜における少なくとも両配線のオーバーラップ部分には、本実施形態と同様の導電性シールド層を設けることが好ましい。
【００５５】
（第１の実施形態の第１変形例）
以下、本発明の第１の実施形態の第１変形例に係る半導体装置について、図面を参照しながら説明する。
【００５６】
図４は、第１の実施形態の第１変形例に係る半導体装置を示す平面図である。尚、図４においては、主要な構成要素である配線（ビアを含む）及び導電性シールド層を示している。また、図４においては、図１（ａ）及び（ｂ）に示す第１の実施形態の半導体装置と同じ構成要素には同じ符号を付している。
【００５７】
本変形例が第１の実施形態と異なっている点は以下の通りである。第１の実施形態では、図１（ａ）に示すように、配線１０３と配線１０８とのオーバーラップ部分（重なり部分）の全体に亘って導電性シールド層１０５が形成されていた。それに対して、本変形例では、図４に示すように、配線１０３と配線１０８とのオーバーラップ部分には導電性シールド層１０５が配置されていない領域が存在する。ここで、当該領域の寸法Ｌは、配線１０３の幅Ｗよりも小さく設定されている。
【００５８】
本変形例によると、上層配線と下層配線とを直交させるレイアウトを用いた従来の半導体装置と比べて、導電性シールド層１０５を介在させずに配線１０３と配線１０８とがオーバーラップする部分の面積を小さくできるので、積層配線間に生じるクロストークノイズをより低減することができる。
【００５９】
尚、本変形例では、配線１０３及び１０８の配線幅が同じであるとして、前記領域の寸法を配線１０３の幅Ｗよりも小さく設定したが、配線１０３及び１０８の配線幅が異なる場合、前記領域の寸法を幅狭な方の配線の幅よりも小さく設定すればよい。
【００６０】
（第１の実施形態の第２変形例）
以下、本発明の第１の実施形態の第２変形例に係る半導体装置について、図面を参照しながら説明する。
【００６１】
図５（ａ）及び（ｂ）はそれぞれ、第１の実施形態の第２変形例に係る半導体装置を示す平面図及び断面図である。尚、図５（ａ）においては、主要な構成要素である配線（ビアを含む）及び導電性シールド層を示している。また、図５（ｂ）は、図５（ａ）のＡ−Ａ線の断面構成を示している。また、図５（ａ）及び（ｂ）においては、図１（ａ）及び（ｂ）に示す第１の実施形態の半導体装置と同じ構成要素には同じ符号を付している。
【００６２】
本変形例が第１の実施形態と異なっている点は以下の通りである。第１の実施形態では、図１（ｂ）に示すように、導電性シールド層１０５の電位を固定するために、配線１０８と同じ配線層に設けられた配線１０９と導電性シールド層１０５とを電気的に接続した。それに対して、本変形例では、図５（ｂ）に示すように、導電性シールド層１０５の電位を固定するために、配線１０３と同じ配線層に設けられた配線１０９と導電性シールド層１０５とを電気的に接続している。
【００６３】
具体的には、本変形例では、図５（ｂ）に示すように、層間絶縁膜１０２の上部には、例えば深さ１００ｎｍ〜２００ｎｍ程度の配線溝１０２ａ１及び１０２ａ２が形成されており、配線溝１０２ａ１及び１０２ａ２のそれぞれの中に配線１０３及び１０９が形成されている。配線１０３は、配線溝１０２ａ１の壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜１０３ａと、バリア膜１０３ａを挟んで配線溝１０２ａ１に埋め込まれ且つ例えば銅からなる導電膜１０３ｂとからなる。配線１０９は、配線溝１０２ａ２の壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜１０９ａと、バリア膜１０９ａを挟んで配線溝１０２ａ２に埋め込まれ且つ例えば銅からなる導電膜１０３ｂとからなる。また、導電性シールド層１０５は層間絶縁膜１０４表面上を配線１０９の上側まで延びており、導電性シールド層１０５と配線１０９とは、層間絶縁膜１０４中に形成されており且つ配線１０９と接続するビアホール１０４ａ中に形成されたビア１０７を介して、電気的に接続されている。これにより、導電性シールド層１０５の電位が固定されている。ここで、導電性シールド層１０５の電位は、電源電位、接地電位、又はそれらの電位と異なる他の電位のいずれであってもよい。また、ビア１０７は、ビアホール１０４ａの壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜１０７ａと、バリア膜１０７ａを挟んでビアホール１０４ａに埋め込まれ且つ例えば銅からなる導電膜１０７ｂとからなる。
【００６４】
尚、本変形例において、配線１０３及び１０８と、配線１０９（つまり導電性シールド層１０５）とは、電気的に接続されていない。
【００６５】
以上に説明した本変形例によると、第１の実施形態と同様の効果を得ることができる。
【００６６】
（第１の実施形態の第３変形例）
以下、本発明の第１の実施形態の第３変形例に係る半導体装置について、図面を参照しながら説明する。
【００６７】
図６（ａ）及び（ｂ）はそれぞれ、第１の実施形態の第３変形例に係る半導体装置を示す平面図及び断面図である。尚、図６（ａ）においては、主要な構成要素である配線（ビアを含む）及び導電性シールド層（後述する導電性構造体を含む）を示している。また、図６（ｂ）は、図６（ａ）のＡ−Ａ線の断面構成を示している。また、図６（ａ）及び（ｂ）においては、図１（ａ）及び（ｂ）に示す第１の実施形態の半導体装置と同じ構成要素には同じ符号を付している。
【００６８】
本変形例が第１の実施形態と異なっている第１の点は、図６（ａ）及び（ｂ）に示すように、配線１０３と同じ配線層に配線１２１が形成されていることである。ここで、配線１０３と配線１２１とは側面視において少なくとも部分的にオーバーラップしている。具体的には、図６（ｂ）に示すように、層間絶縁膜１０２の上部には、例えば深さ１００ｎｍ〜２００ｎｍ程度の配線溝１０２ａ１及び１０２ａ２が形成されており、配線溝１０２ａ１及び１０２ａ２のそれぞれの中に配線１０３及び１２１が形成されている。配線１０３は、配線溝１０２ａ１の壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜１０３ａと、バリア膜１０３ａを挟んで配線溝１０２ａ１に埋め込まれ且つ例えば銅からなる導電膜１０３ｂとからなる。配線１２１は、配線溝１０２ａ２の壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜１２１ａと、バリア膜１２１ａを挟んで配線溝１０２ａ２に埋め込まれ且つ例えば銅からなる導電膜１２１ｂとからなる。尚、本変形例では、導電性シールド層１０５は層間絶縁膜１０４表面上を配線１２１の上側まで延びている。
【００６９】
本変形例が第１の実施形態と異なっている第２の点は、図６（ａ）及び（ｂ）に示すように、導電性シールド層１０５に接続され、且つ導電性シールド層１０５から層間絶縁膜１０４を通って、配線１０３と配線１２１とのオーバーラップ部分の層間絶縁膜１０２まで延びる導電性構造体（例えば壁状ビア１２２及び１２３の積層体）が形成されていることである。具体的には、配線１０３と配線１２１とのオーバーラップ部分の層間絶縁膜１０２には、配線溝１０２ａ１及び１０２ａ２よりも深くビア溝１０２ａ３が形成されており、ビア溝１０２ａ３中に壁状ビア１２２が形成されている。壁状ビア１２２は、ビア溝１０２ａ３の壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜１２２ａと、バリア膜１２２ａを挟んでビア溝１０２ａ３に埋め込まれ且つ例えば銅からなる導電膜１２２ｂとからなる。また、層間絶縁膜１０４には、壁状ビア１２２に達するビア溝１０４ａが形成されており、ビア溝１０４ａ中に壁状ビア１２３が形成されている。壁状ビア１２３は、ビア溝１０４ａの壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜１２３ａと、バリア膜１２３ａを挟んでビア溝１０４ａに埋め込まれ且つ例えば銅からなる導電膜１２３ｂとからなる。尚、導電性シールド層１０５は壁状ビア１２３と接するように形成されている。
【００７０】
以上に説明した本変形例によると、第１の実施形態と同様の効果に加えて、次のような効果を得ることができる。すなわち、導電性シールド層１０５に接続された導電性構造体（例えば壁状ビア１２２及び１２３の積層体）によって、同じ配線層内に形成された配線１０３と配線１２１との間に生じるクロストークノイズを低減することができる。
【００７１】
尚、本変形例においては、配線１０３と同じ配線層に配線１２１が形成されていると共に、導電性シールド層１０５から、配線１０３と配線１２１とのオーバーラップ部分の層間絶縁膜１０２まで延びる導電性構造体（壁状ビア１２２及び１２３の積層体）が形成されていた。しかし、これに代えて、又は、これに加えて、配線１０８と同じ配線層に他の配線が形成されていると共に、導電性シールド層１０５から、配線１０８と前記他の配線とのオーバーラップ部分の層間絶縁膜１０６まで延びる導電性構造体（例えば層間絶縁膜１０６に形成された壁状ビア）が形成されていてもよい。
【００７２】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について、図面を参照しながら説明する。
【００７３】
図７（ａ）及び（ｂ）はそれぞれ、第２の実施形態に係る半導体装置を示す平面図及び断面図である。尚、図７（ａ）においては、主要な構成要素である配線（ビアを含む）及び導電性シールド層（導電性構造体）を示している。また、図７（ｂ）は、図７（ａ）のＡ−Ａ線の断面構成を示している。
【００７４】
図７（ａ）及び（ｂ）に示すように、本実施形態の半導体装置においては、ＭＯＳトランジスタ等の素子（図示省略）が設けられている半導体基板２０１上にゲート配線２５０が形成されている。ゲート配線２５０は、活性領域上に形成されたゲート電極、及び素子分離領域上に形成され且つゲート電極と接続する配線の両方を含む。ゲート配線２５０上及び半導体基板２０１上には層間絶縁膜２０２が形成されている。ゲート配線２５０と後述する上層配線である配線２０６とのオーバーラップ部分（重なり部分）を含む層間絶縁膜２０２表面を覆うように、例えばＴｉＮからなる厚さ１０ｎｍ〜５０ｎｍ程度の導電性シールド層２０３が形成されている。ここで、導電性シールド層２０３は、ゲート配線２５０の両側方に延びている。
【００７５】
導電性シールド層２０３上及び層間絶縁膜２０２上には、例えば厚さ２００ｎｍ〜３００ｎｍ程度の層間絶縁膜２０４が形成されている。ゲート配線２５０と後述する上層配線である配線２０６とのオーバーラップ部分（重なり部分）の両側方に位置する部分の層間絶縁膜２０４中には、導電性シールド層２０３に達するビア溝２０４ａが形成されている。また、層間絶縁膜２０４の上部には、平面視においてゲート配線２５０と少なくとも部分的にオーバーラップする配線溝２０４ｂ１、各ビア溝２０４ａと接続する配線溝２０４ｂ２、及び、配線溝２０４ｂ１の両側方に各配線溝２０４ｂ２を挟んで配置された配線溝２０４ｂ３が形成されている。配線溝２０４ｂ１、２０４ｂ２及び２０４ｂ３の深さは、例えば１００ｎｍ〜２００ｎｍ程度である。各ビア溝２０４ａ中には、導電性シールド層２０３と接続する壁状ビア２０５が形成されている。各壁状ビア２０５は、ビア溝２０４ａの壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜２０５ａと、バリア膜２０５ａを挟んでビア溝２０４ａに埋め込まれ且つ例えば銅からなる導電膜２０５ｂとからなる。配線溝２０４ｂ１、２０４ｂ２及び２０４ｂ３のそれぞれの中には配線２０６、ダミー配線２０７及び配線２１６が形成されている。配線２０６は、配線溝２０４ｂ１の壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜２０６ａと、バリア膜２０６ａを挟んで配線溝２０４ｂ１に埋め込まれ且つ例えば銅からなる導電膜２０６ｂとからなる。ダミー配線２０７は、配線溝２０４ｂ２の壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜２０７ａと、バリア膜２０７ａを挟んで配線溝２０４ｂ２に埋め込まれ且つ例えば銅からなる導電膜２０７ｂとからなる。ダミー配線２０７と壁状ビア２０５とは、デュアルダマシン構造を有していてもよい。配線２１６は、配線溝２０４ｂ３の壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜２１６ａと、バリア膜２１６ａを挟んで配線溝２０４ｂ３に埋め込まれ且つ例えば銅からなる導電膜２１６ｂとからなる。
【００７６】
配線２０６、ダミー配線２０７及び配線２１６のそれぞれの上及び層間絶縁膜２０４の上には、例えば厚さ６０ｎｍ〜１００ｎｍ程度の層間絶縁膜２０８が形成されている。層間絶縁膜２０８中には、各ダミー配線２０７に達するビア溝２０８ａが形成されている。各ビア溝２０８ａ中には、各ダミー配線２０７と接続する壁状ビア２０９が形成されている。各壁状ビア２０９は、ビア溝２０８ａの壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜２０９ａと、バリア膜２０９ａを挟んでビア溝２０８ａに埋め込まれ且つ例えば銅からなる導電膜２０９ｂとからなる。配線２０６と後述する上層配線である配線２１３とのオーバーラップ部分（重なり部分）を含む層間絶縁膜２０８表面を覆うように、例えばＴｉＮからなる厚さ１０ｎｍ〜５０ｎｍ程度の導電性シールド層２１０が形成されている。ここで、導電性シールド層２１０は、各壁状ビア２０９と接続するように、配線２０６の両側方に延びている。
【００７７】
導電性シールド層２１０上及び層間絶縁膜２０８上には、例えば厚さ２００ｎｍ〜３００ｎｍ程度の層間絶縁膜２１１が形成されている。層間絶縁膜２０８及び２１１中には、各配線２１６に達するビアホール２１７が形成されている。また、配線２０６と後述する上層配線である配線２１３とのオーバーラップ部分（重なり部分）の両側方に位置する部分の層間絶縁膜２１１中には、導電性シールド層２１０に達するビアホール２１１ａが形成されている。また、層間絶縁膜２１１の上部には、平面視において配線２０６と少なくとも部分的にオーバーラップする配線溝２１１ｂ１、各ビアホール２１１ａと接続する配線溝２１１ｂ２、及び、各ビアホール２１７と接続する配線溝２１１ｂ３が形成されている。配線溝２１１ｂ１、２１１ｂ２及び２１１ｂ３の深さは、例えば１００ｎｍ〜２００ｎｍ程度である。各ビアホール２１７中には、各配線２１６と接続するビア２１８が形成されている。ビア２１８は、ビアホール２１７の壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜２１８ａと、バリア膜２１８ａを挟んでビアホール２１７に埋め込まれ且つ例えば銅からなる導電膜２１８ｂとからなる。各ビアホール２１１ａ中には、導電性シールド層２１０と接続するビア２１２が形成されている。各ビア２１２は、ビアホール２１１ａの壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜２１２ａと、バリア膜２１２ａを挟んでビアホール２１１ａに埋め込まれ且つ例えば銅からなる導電膜２１２ｂとからなる。配線溝２１１ｂ１、２１１ｂ２及び２１１ｂ３のそれぞれの中には配線２１３、２１４及び２１９が形成されている。配線２１３は、配線溝２１１ｂ１の壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜２１３ａと、バリア膜２１３ａを挟んで配線溝２１１ｂ１に埋め込まれ且つ例えば銅からなる導電膜２１３ｂとからなる。配線２１４は、配線溝２１１ｂ２の壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜２１４ａと、バリア膜２１４ａを挟んで配線溝２１１ｂ２に埋め込まれ且つ例えば銅からなる導電膜２１４ｂとからなる。配線２１４とビア２１２とは、デュアルダマシン構造を有していてもよい。配線２１９は、配線溝２１１ｂ３の壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜２１９ａと、バリア膜２１９ａを挟んで配線溝２１１ｂ３に埋め込まれ且つ例えば銅からなる導電膜２１９ｂとからなる。配線２１９とビア２１８とは、デュアルダマシン構造を有していてもよい。
【００７８】
尚、本実施形態において、配線２５０、２０６、２１３と、配線２１４（つまり導電性シールド層２０３、２１０）とは、電気的に接続されていない。
【００７９】
以上に説明した本実施形態によると、ゲート配線２５０と配線２０６との間の絶縁膜（層間絶縁膜２０２及び２０４の積層体）中に導電性シールド層２０３が形成されているため、ゲート配線２５０と配線２０６とを互いに電気的にシールドすることができるので、容量結合に起因するクロストークノイズを低減することができる。具体的には、ゲート配線２５０にノイズが発生した場合にも、当該ノイズに起因して配線２０６に生じるクロストークノイズを低減できると共に、配線２０６にノイズが発生した場合にも、当該ノイズに起因してゲート配線２５０に生じるクロストークノイズを低減できる。
【００８０】
また、本実施形態によると、配線（下層配線）２０６と配線（上層配線）２１３との間の絶縁膜（層間絶縁膜２０８及び２１１の積層体）中に導電性シールド層２１０が形成されているため、各配線２０６及び２１３を互いに電気的にシールドすることができるので、容量結合に起因するクロストークノイズを低減することができる。具体的には、配線２０６にノイズが発生した場合にも、当該ノイズに起因して配線２１３に生じるクロストークノイズを低減できると共に、配線２１３にノイズが発生した場合にも、当該ノイズに起因して配線２０６に生じるクロストークノイズを低減できる。
【００８１】
また、本実施形態によると、導電性シールド層２０３及び２１０をそれぞれダマシン構造の配線層間に形成しているため、配線レイアウトや配線構造の複雑化や大幅な変更を伴うことなく、積層配線間に生じるクロストークノイズを低減することができる。
【００８２】
さらに、本実施形態によると、導電性シールド層２０３及び２１０に電気的に接続された導電性構造体（例えばダミー配線２０７並びに壁状ビア２０５及び２０９）によって、同じ配線層内に形成された配線２０６と配線２１６との間に生じるクロストークノイズを低減することができる。すなわち、本実施形態によると、導電性シールド層２０３及び２１０と両者を接続する導電性構造体とによって配線２０６を囲む（図７（ｂ）のシールド領域２１５参照）ことによって、配線２０６の上下左右に位置する他の配線に起因して配線２０６に生じるクロストークノイズ、及び配線２０６に起因して他の配線に生じるクロストークノイズを確実に低減することができる。
【００８３】
尚、本実施形態においては、導電性シールド層２１０（つまり、導電性シールド層２０３、ダミー配線２０７並びに壁状ビア２０５及び２０９）と配線２１４とは、ビア２１２を介して、電気的に接続されている。これにより、導電性シールド層２１０（つまり、導電性シールド層２０３、ダミー配線２０７並びに壁状ビア２０５及び２０９）の電位が固定されている。ここで、導電性シールド層２１０（つまり、導電性シールド層２０３、ダミー配線２０７並びに壁状ビア２０５及び２０９）の電位は、電源電位、接地電位、又はそれらの電位と異なる他の電位のいずれであってもよい。
【００８４】
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００８５】
図８（ａ）〜（ｅ）、図９（ａ）、（ｂ）、図１０（ａ）、（ｂ）及び図１１（ａ）、（ｂ）はそれぞれ、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００８６】
まず、図８（ａ）に示すように、半導体基板２０１上にＭＯＳトランジスタ等の素子（図示省略）及びゲート配線２５０を形成した後、当該素子上及びゲート配線２５０上を含む半導体基板２０１上に層間絶縁膜２０２を形成する。尚、ゲート配線２５０は、活性領域上に形成されたゲート電極、及び素子分離領域上に形成され且つゲート電極と接続する配線の両方を含む。次に、層間絶縁膜２０２上の全面に、例えばＣＶＤ法により、例えばＴｉＮからなる厚さ１０ｎｍ〜５０ｎｍ程度の導電膜２０３Ａを形成する。
【００８７】
次に、図８（ｂ）に示すように、ゲート配線２５０と後述する上層配線である配線２０６（図９（ａ）参照）とのオーバーラップ部分を含む所定の領域を覆うレジスト膜２２０をマスクとして、ドライエッチングにより導電膜２０３Ａをパターニングして導電性シールド層２０３を形成する。ここで、導電性シールド層２０３は、ゲート配線２５０の両側方に延びている。
【００８８】
次に、レジスト膜２２０を除去した後、図８（ｃ）に示すように、導電性シールド層２０３上及び層間絶縁膜２０２上に、例えば厚さ２００ｎｍ〜３００ｎｍ程度の層間絶縁膜２０４を形成する。次に、フォトリソグラフィ及びドライエッチングにより、ゲート配線２５０の両側方に位置する部分の層間絶縁膜２０４に、導電性シールド層２０３に達するビア溝２０４ａを形成する。次に、図８（ｄ）に示すように、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜２０４の上部に、平面視においてゲート配線２５０と少なくとも部分的にオーバーラップする配線溝２０４ｂ１、各ビア溝２０４ａと接続する配線溝２０４ｂ２、及び、配線溝２０４ｂ１の両側方に各配線溝２０４ｂ２を挟んで配置された配線溝２０４ｂ３を形成する。配線溝２０４ｂ１、２０４ｂ２及び２０４ｂ３の深さは、例えば１００ｎｍ〜２００ｎｍ程度である。
【００８９】
次に、図８（ｅ）に示すように、層間絶縁膜２０４上に、ビア溝２０４ａの壁面及び底面並びに配線溝２０４ｂ１、２０４ｂ２及び２０４ｂ３の壁面及び底面を覆うように、例えばＴａ又はＴａＮ等からなるバリア膜２２１を形成した後、バリア膜２２１上に、ビア溝２０４ａ並びに配線溝２０４ｂ１、２０４ｂ２及び２０４ｂ３が埋まるように、例えば銅からなる導電膜２２２を形成する。
【００９０】
次に、図９（ａ）に示すように、例えばＣＭＰ法を用いて、ビア溝２０４ａ並びに配線溝２０４ｂ１、２０４ｂ２及び２０４ｂ３の外側のバリア膜２２１及び導電膜２２２を除去する。これにより、ゲート配線２５０と部分的にオーバーラップし且つバリア膜２０６ａと導電膜２０６ｂとからなる配線２０６が配線溝２０４ｂ１に形成される。また、導電性シールド層２０３と接続し且つバリア膜２０５ａと導電膜２０５ｂとからなる壁状ビア２０５がビア溝２０４ａに形成されると共に、壁状ビア２０５と接続し且つバリア膜２０７ａと導電膜２０７ｂとからなるダミー配線２０７が配線溝２０４ｂ２に形成される。ここで、ダミー配線２０７と壁状ビア２０５とは、デュアルダマシン構造を有していてもよい。さらに、配線２０６の両側方に各配線２０７を挟んで配置され且つバリア膜２１６ａと導電膜２１６ｂとからなる配線２１６が配線溝２０４ｂ３に形成される。
【００９１】
次に、図９（ｂ）に示すように、配線２０６、ダミー配線２０７及び配線２１６のそれぞれの上及び層間絶縁膜２０４の上には、例えば厚さ６０ｎｍ〜１００ｎｍ程度の層間絶縁膜２０８を形成する。次に、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜２０８中に、各ダミー配線２０７に達するビア溝２０８ａを形成する。次に、図８（ｅ）及び図９（ａ）に示す工程と同様にして、ビア溝２０８ａ中に、各ダミー配線２０７と接続する壁状ビア２０９を形成する。すなわち、各壁状ビア２０９は、ビア溝２０８ａの壁面及び底面を覆い且つ例えばＴａ又はＴａＮ等からなるバリア膜２０９ａと、バリア膜２０９ａを挟んでビア溝２０８ａに埋め込まれ且つ例えば銅からなる導電膜２０９ｂとからなる。次に、図８（ａ）及び（ｂ）に示す工程と同様にして、配線２０６と後述する上層配線である配線２１３（図１１（ｂ）参照）とのオーバーラップ部分を含む層間絶縁膜２０８表面を覆うように、例えばＴｉＮからなる厚さ１０ｎｍ〜５０ｎｍ程度の導電性シールド層２１０を形成する。ここで、導電性シールド層２１０は、各壁状ビア２０９と接続するように、配線２０６の両側方に延びるように形成される。
【００９２】
次に、図１０（ａ）に示すように、導電性シールド層２１０上及び層間絶縁膜２０８上に、例えば厚さ２００ｎｍ〜３００ｎｍ程度の層間絶縁膜２１１を形成する。次に、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜２０８及び２１１中に、各配線２１６に達するビアホール２１７を形成すると共に、配線２０６と後述する上層配線である配線２１３（図１１（ｂ）参照）とのオーバーラップ部分の両側方に位置する部分の層間絶縁膜２１１中に、導電性シールド層２１０に達するビアホール２１１ａを形成する。
【００９３】
次に、図１０（ｂ）に示すように、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜２１１の上部に、平面視において配線２０６と少なくとも部分的にオーバーラップする配線溝２１１ｂ１、各ビアホール２１１ａと接続する配線溝２１１ｂ２、及び、各ビアホール２１７と接続する配線溝２１１ｂ３を形成する。ここで、配線溝２１１ｂ１、２１１ｂ２及び２１１ｂ３の深さは、例えば１００ｎｍ〜２００ｎｍ程度である。
【００９４】
次に、図１１（ａ）に示すように、層間絶縁膜２１１上に、ビアホール２１１ａ及び２１７の壁面及び底面並びに配線溝２１１ｂ１、２１１ｂ２及び２１１ｂ３の壁面及び底面を覆うように、例えばＴａ又はＴａＮ等からなるバリア膜２２３を形成した後、バリア膜２２３上に、ビアホール２１１ａ及び２１７及び底面並びに配線溝２１１ｂ１、２１１ｂ２及び２１１ｂ３が埋まるように、例えば銅からなる導電膜２２４を形成する。
【００９５】
次に、図１１（ｂ）に示すように、例えばＣＭＰ法を用いて、ビアホール２１１ａ及び２１７及び底面並びに配線溝２１１ｂ１、２１１ｂ２及び２１１ｂ３の外側のバリア膜２２３及び導電膜２２４を除去する。これにより、配線２０６と部分的にオーバーラップし且つバリア膜２１３ａと導電膜２１３ｂとからなる配線２１３が配線溝２１１ｂ１に形成される。また、導電性シールド層２１０と接続し且つバリア膜２１２ａと導電膜２１２ｂとからなるビア２１２がビアホール２１１ａに形成されると共に、ビア２１２と接続し且つバリア膜２１４ａと導電膜２１４ｂとからなる配線２１４が配線溝２１１ｂ２に形成される。ここで、配線２１４とビア２１２とは、デュアルダマシン構造を有していてもよい。さらに、配線２１６と接続し且つバリア膜２１８ａと導電膜２１８ｂとからなるビア２１８がビアホール２１７に形成されると共に、ビア２１８と接続し且つバリア膜２１９ａと導電膜２１９ｂとからなる配線２１９が配線溝２１１ｂ３に形成される。ここで、配線２１９とビア２１８とは、デュアルダマシン構造を有していてもよい。
【００９６】
以上に説明した本実施形態の製造方法によると、図７（ａ）及び（ｂ）に示す本実施形態の半導体装置を得ることができるので、本実施形態の半導体装置について説明したのと同様の効果を得ることができる。
【００９７】
尚、本実施形態において、層間絶縁膜２０２、２０４、２０８及び２１１の材料は特に限定されないが、例えば、ＳｉＣ膜、プラズマＴＥＯＳ膜、ＳｉＯＣ膜、ＳｉＣＯ膜、ＳｉＣＮ膜又はこれらの絶縁膜の積層膜等を用いてもよい。
【００９８】
また、本実施形態において、導電性シールド層２０３及び２１０として、ＴｉＮ膜を用いたが、これに限定されず、例えばＷ膜、Ｔａ膜、Ｔｉ膜若しくはＡｌ膜等の金属膜、又は例えばＮｉＡｌＮ膜、ＴｉＳｉＮ膜若しくはＷＮ膜等の金属窒化膜等を用いてもよい。ここで、半導体装置の微細化のためには、導電性シールド層２０３及び２１０として、例えば厚さ５０ｎｍ程度以下の金属窒化膜の単層膜を用いてもよい。
【００９９】
また、本実施形態では、導電性シールド層２１０（つまり、導電性シールド層２０３、ダミー配線２０７並びに壁状ビア２０５及び２０９）の電位を固定したが、これに代えて、導電性シールド層２１０（つまり、導電性シールド層２０３、ダミー配線２０７並びに壁状ビア２０５及び２０９）の電位をフローティングにしてもよい。但し、本実施形態の効果の観点からは、導電性シールド層２１０（つまり、導電性シールド層２０３、ダミー配線２０７並びに壁状ビア２０５及び２０９）の電位をフローティングにするよりも、導電性シールド層２１０（つまり、導電性シールド層２０３、ダミー配線２０７並びに壁状ビア２０５及び２０９）の電位を固定する方が好ましく、特に、導電性シールド層２１０（つまり、導電性シールド層２０３、ダミー配線２０７並びに壁状ビア２０５及び２０９）の電位を電源電位又は接地電位に固定することが好ましい。
【０１００】
また、本実施形態では、導電性シールド層２１０（つまり、導電性シールド層２０３、ダミー配線２０７並びに壁状ビア２０５及び２０９）の電位を固定するために、配線２１３と同じ配線層に設けられた配線２１４と導電性シールド層２１０とを電気的に接続したが、これに代えて、配線２１３と異なる配線層に設けられた他の配線と導電性シールド層２１０（又は導電性シールド層２０３、ダミー配線２０７、壁状ビア２０５若しくは壁状ビア２０９）とを電気的に接続してもよい。
【０１０１】
また、本実施形態において、配線２０６、２１３、２１４、２１６及び２１９として、ダマシン構造の配線を形成したが、配線構造は特に限定されるものではない。また、ゲート配線２５０に代えて、配線２０６の下層配線が半導体基板２０１上に絶縁膜を挟んで形成されている場合にも、本実施形態と同様の効果を得ることができる。
【０１０２】
また、本実施形態において、ダミー配線２０７と壁状ビア２０５との積層構造に代えて、層間絶縁膜２０４を貫通して導電性シールド層２０３と壁状ビア２０９とを接続する壁状ビアを形成してもよい。
【０１０３】
また、本実施形態において、層間絶縁膜２０２及び２０４の積層膜の境界に導電性シールド層２０３を配置したが、導電性シールド層２０３の配置は、積層配線間の絶縁膜中であれば特に限定されない。言い換えると、導電性シールド層２０３が配置される積層配線間の絶縁膜の構造は特に限定されない。同様に、層間絶縁膜２０８及び２１１の積層膜の境界に導電性シールド層２１０を配置したが、導電性シールド層２１０の配置は、積層配線間の絶縁膜中であれば特に限定されない。言い換えると、導電性シールド層２１０が配置される積層配線間の絶縁膜の構造は特に限定されない。
【０１０４】
また、本実施形態においては、導電性シールド層２０３及び２１０と両者を接続する導電性構造体（例えばダミー配線２０７並びに壁状ビア２０５及び２０９）とによって配線２０６を囲んだ（図７（ｂ）のシールド領域２１５参照）。しかし、導電性シールド層２０３又は導電性シールド層２１０の一部分を除去して、当該領域を通るように、配線２０６に接続するビア等を形成してもよい。或いは、ダミー配線２０７の一部分を除去して、当該領域を通るように、配線２０６に接続する引き出し配線を形成してもよい。
【０１０５】
また、本実施形態において、ゲート配線２５０と導電性シールド層２０３との間隔は例えば５０ｎｍ〜１００ｎｍ程度であってもよい。また、配線２０６と導電性シールド層２０３との間隔は例えば８０ｎｍ〜１５０ｎｍ程度であってもよい。また、導電性シールド層２０３が間に配置されるゲート配線２５０と配線２０６との間隔は例えば１３０ｎｍ〜２５０ｎｍ程度であってもよい。また、配線２０６と導電性シールド層２１０との間隔（つまり層間絶縁膜２０８の厚さ）は例えば５０ｎｍ〜１００ｎｍ程度であってもよい。また、配線２１３と導電性シールド層２１０との間隔は例えば８０ｎｍ〜１５０ｎｍ程度であってもよい。また、導電性シールド層２１０が間に配置される配線２０６と配線２１３との間隔は例えば１３０ｎｍ〜２５０ｎｍ程度であってもよい。但し、本実施形態における層間絶縁膜２０２、２０４、２０８及び２１１の厚さ並びに配線２０６、２１３、２１４、２１６及び２１９の厚さ等の数値は全て例示であって、これらに限定されないこと、及びこれらの数値が変われば前述の各配線や導電性シールド層間の間隔も変わることは言うまでもない。また、配線構造や層間絶縁膜材料等にも依存するが、上層配線と下層配線とが少なくとも部分的にオーバーラップしており、且つ上層配線と下層配線との間隔が５００ｎｍ以下である場合には、上層配線と下層配線との間の絶縁膜における少なくとも両配線のオーバーラップ部分には、本実施形態と同様の導電性シールド層を設けることが好ましい。
【産業上の利用可能性】
【０１０６】
本発明は、半導体装置及びその製造方法に関し、積層配線間に生じるクロストークノイズを低減できる半導体装置及びその製造方法として好適である。
【符号の説明】
【０１０７】
１０１、２０１ 半導体基板
１０２、１０４、１０６、２０２、２０４、２０８、２１１ 層間絶縁膜
１０２ａ、１０２ａ１、１０２ａ２、１０６ｂ１、１０６ｂ２、２０４ｂ１、２０４ｂ２、２０４ｂ３、２１１ｂ１、２１１ｂ２、２１１ｂ３ 配線溝
１０２ａ３、２０４ａ、２０８ａ ビア溝
１０３、１０８、１０９、１２１、２０６、２１３、２１４、２１６、２１９ 配線
１０３ａ、１０７ａ、１０８ａ、１０９ａ、１１１、１１４、１２１ａ、１２２ａ、１２３ａ、２０５ａ、２０６ａ、２０７ａ、２０９ａ、２１２ａ、２１３ａ、２１４ａ、２１６ａ、２１８ａ、２１９ａ、２２１、２２３ バリア膜
１０３ｂ、１０５Ａ、１０７ｂ、１０８ｂ、１０９ｂ、１１２、１１５、１２１ｂ、１２２ｂ、１２３ｂ、２０３Ａ、２０５ｂ、２０６ｂ、２０７ｂ、２０９ｂ、２１２ｂ、２１３ｂ、２１４ｂ、２１６ｂ、２１８ｂ、２１９ｂ、２２２、２２４ 導電膜
１０４ａ ビアホール（ビア溝）
１０５、２０３、２１０ 導電性シールド層
１０６ａ、２１１ａ、２１７ ビアホール
１０７、２１２、２１８ ビア
１１３、２２０ レジスト膜
１２２、１２３、２０５、２０９ 壁状ビア
２０７ ダミー配線
２１５ シールド領域
２５０ ゲート配線
【特許請求の範囲】
【請求項１】
第１の配線と、
前記第１の配線上に絶縁膜を挟んで形成された第２の配線とを備え、
前記第１の配線と前記第２の配線とは平面視において少なくとも部分的にオーバーラップしており、
少なくとも前記第１の配線と前記第２の配線とのオーバーラップ部分の前記絶縁膜中に導電性シールド層が形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記導電性シールド層の電位が固定されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記導電性シールド層よりも上側又は下側に形成された第３の配線と、
前記第３の配線と前記導電性シールド層とを接続するように前記絶縁膜中に形成されたビアとをさらに備えていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記第１の配線と前記第２の配線とのオーバーラップ部分の全体に亘って前記導電性シールド層が形成されていることを特徴とする半導体装置。
【請求項５】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記第１の配線と前記第２の配線とのオーバーラップ部分には前記導電性シールド層が配置されていない領域が存在し、当該領域の寸法は、前記第１の配線及び前記第２の配線のうちの幅狭な配線の幅よりも小さいことを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置において、
前記第１の配線又は前記第２の配線と同じ層に形成され、且つ前記第１の配線又は前記第２の配線と側面視において少なくとも部分的にオーバーラップする第４の配線と、
前記導電性シールド層に接続され、且つ前記導電性シールド層から前記絶縁膜を通って前記第１の配線又は前記第２の配線と前記第４の配線とのオーバーラップ部分まで延びる導電性構造体とをさらに備えていることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置において、
前記第１の配線下に他の絶縁膜を挟んで形成された他の導電性シールド層をさらに備え、
前記導電性シールド層及び前記他の導電性シールド層はそれぞれ、前記第１の配線の両側方まで延びており、
前記導電性シールド層と前記他の導電性シールド層とを接続する他の導電性構造体が前記第１の配線の両側方に設けられていることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記他の導電性構造体は、平面視において前記第１の配線に沿って延びる壁状構造を有していることを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置において、
前記導電性シールド層は、金属膜又は金属窒化膜からなることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記導電性シールド層は、金属窒化膜の単層構造からなることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記導電性シールド層は、ＴｉＮからなることを特徴とする半導体装置。
【請求項１２】
請求項１〜１１のいずれか１項に記載の半導体装置において、
前記導電性シールド層の厚さは、５０ｎｍ以下であることを特徴とする半導体装置。
【請求項１３】
請求項１〜１２のいずれか１項に記載の半導体装置において、
前記第１の配線と前記第２の配線との間隔は、５００ｎｍ以下であることを特徴とする半導体装置。
【請求項１４】
請求項１〜１３のいずれか１項に記載の半導体装置において、
前記絶縁膜は、第１の絶縁膜と、前記第１の絶縁膜上に形成された第２の絶縁膜とを含み、
前記導電性シールド層は、前記第１の絶縁膜の表面上に形成されており、
前記第２の絶縁膜は、前記導電性シールド層を覆うように形成されていることを特徴とする半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
前記第２の配線は、前記第２の絶縁膜の上部に埋め込み形成されていることを特徴とする半導体装置。
【請求項１６】
請求項１〜１５のいずれか１項に記載の半導体装置において、
前記絶縁膜の下側に下層絶縁膜が形成されており、
前記第１の配線は、前記下層絶縁膜の上部に埋め込み形成されていることを特徴とする半導体装置。
【請求項１７】
第１の配線と、前記第１の配線上に絶縁膜を挟んで形成された第２の配線とを備えた半導体装置の製造方法であって、
前記第１の配線と前記第２の配線とは平面視において少なくとも部分的にオーバーラップしており、
少なくとも前記第１の配線と前記第２の配線とのオーバーラップ部分の前記絶縁膜中に導電性シールド層を形成する工程を備えていることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法において、
前記絶縁膜は、第１の絶縁膜と、前記第１の絶縁膜上に形成された第２の絶縁膜とを含み、
前記導電性シールド層を形成する工程において、前記第１の絶縁膜の表面上に第１の導電膜を形成した後、前記第１の導電膜をパターニングして前記導電性シールド層を形成し、その後、前記導電性シールド層を覆うように前記第２の絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置の製造方法において、
前記導電性シールド層を形成する工程よりも後に、
前記第２の絶縁膜の上部に配線溝を形成した後、前記配線溝に第２の導電膜を埋め込んで前記第２の配線を形成する工程をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１７〜１９のいずれか１項に記載の半導体装置の製造方法において、
前記導電性シールド層を形成する工程よりも前に、
前記絶縁膜の下側に下層絶縁膜を形成した後、前記下層絶縁膜の上部に配線溝を形成し、その後、前記配線溝に第３の導電膜を埋め込んで前記第１の配線を形成する工程をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１】
第１の配線と、
前記第１の配線上に絶縁膜を挟んで形成された第２の配線とを備え、
前記第１の配線と前記第２の配線とは平面視において少なくとも部分的にオーバーラップしており、
少なくとも前記第１の配線と前記第２の配線とのオーバーラップ部分の前記絶縁膜中に導電性シールド層が形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記導電性シールド層の電位が固定されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記導電性シールド層よりも上側又は下側に形成された第３の配線と、
前記第３の配線と前記導電性シールド層とを接続するように前記絶縁膜中に形成されたビアとをさらに備えていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記第１の配線と前記第２の配線とのオーバーラップ部分の全体に亘って前記導電性シールド層が形成されていることを特徴とする半導体装置。
【請求項５】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記第１の配線と前記第２の配線とのオーバーラップ部分には前記導電性シールド層が配置されていない領域が存在し、当該領域の寸法は、前記第１の配線及び前記第２の配線のうちの幅狭な配線の幅よりも小さいことを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置において、
前記第１の配線又は前記第２の配線と同じ層に形成され、且つ前記第１の配線又は前記第２の配線と側面視において少なくとも部分的にオーバーラップする第４の配線と、
前記導電性シールド層に接続され、且つ前記導電性シールド層から前記絶縁膜を通って前記第１の配線又は前記第２の配線と前記第４の配線とのオーバーラップ部分まで延びる導電性構造体とをさらに備えていることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置において、
前記第１の配線下に他の絶縁膜を挟んで形成された他の導電性シールド層をさらに備え、
前記導電性シールド層及び前記他の導電性シールド層はそれぞれ、前記第１の配線の両側方まで延びており、
前記導電性シールド層と前記他の導電性シールド層とを接続する他の導電性構造体が前記第１の配線の両側方に設けられていることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記他の導電性構造体は、平面視において前記第１の配線に沿って延びる壁状構造を有していることを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置において、
前記導電性シールド層は、金属膜又は金属窒化膜からなることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記導電性シールド層は、金属窒化膜の単層構造からなることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記導電性シールド層は、ＴｉＮからなることを特徴とする半導体装置。
【請求項１２】
請求項１〜１１のいずれか１項に記載の半導体装置において、
前記導電性シールド層の厚さは、５０ｎｍ以下であることを特徴とする半導体装置。
【請求項１３】
請求項１〜１２のいずれか１項に記載の半導体装置において、
前記第１の配線と前記第２の配線との間隔は、５００ｎｍ以下であることを特徴とする半導体装置。
【請求項１４】
請求項１〜１３のいずれか１項に記載の半導体装置において、
前記絶縁膜は、第１の絶縁膜と、前記第１の絶縁膜上に形成された第２の絶縁膜とを含み、
前記導電性シールド層は、前記第１の絶縁膜の表面上に形成されており、
前記第２の絶縁膜は、前記導電性シールド層を覆うように形成されていることを特徴とする半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
前記第２の配線は、前記第２の絶縁膜の上部に埋め込み形成されていることを特徴とする半導体装置。
【請求項１６】
請求項１〜１５のいずれか１項に記載の半導体装置において、
前記絶縁膜の下側に下層絶縁膜が形成されており、
前記第１の配線は、前記下層絶縁膜の上部に埋め込み形成されていることを特徴とする半導体装置。
【請求項１７】
第１の配線と、前記第１の配線上に絶縁膜を挟んで形成された第２の配線とを備えた半導体装置の製造方法であって、
前記第１の配線と前記第２の配線とは平面視において少なくとも部分的にオーバーラップしており、
少なくとも前記第１の配線と前記第２の配線とのオーバーラップ部分の前記絶縁膜中に導電性シールド層を形成する工程を備えていることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法において、
前記絶縁膜は、第１の絶縁膜と、前記第１の絶縁膜上に形成された第２の絶縁膜とを含み、
前記導電性シールド層を形成する工程において、前記第１の絶縁膜の表面上に第１の導電膜を形成した後、前記第１の導電膜をパターニングして前記導電性シールド層を形成し、その後、前記導電性シールド層を覆うように前記第２の絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置の製造方法において、
前記導電性シールド層を形成する工程よりも後に、
前記第２の絶縁膜の上部に配線溝を形成した後、前記配線溝に第２の導電膜を埋め込んで前記第２の配線を形成する工程をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１７〜１９のいずれか１項に記載の半導体装置の製造方法において、
前記導電性シールド層を形成する工程よりも前に、
前記絶縁膜の下側に下層絶縁膜を形成した後、前記下層絶縁膜の上部に配線溝を形成し、その後、前記配線溝に第３の導電膜を埋め込んで前記第１の配線を形成する工程をさらに備えていることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−２５６６２９（Ｐ２０１２−２５６６２９Ａ）
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願番号】特願２０１１−１２７３１０（Ｐ２０１１−１２７３１０）
【出願日】平成２３年６月７日（２０１１．６．７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願日】平成２３年６月７日（２０１１．６．７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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