【課題】ＦｉｎＦＥＴの隣接するフィン同士のショートを回避しつつ、エピタキシャル層の表面積を広く確保する。
【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板の表面に形成され、（１１０）面である側面を有するフィンとを備える。さらに、前記装置は、前記フィンの側面に形成されたゲート絶縁膜と、前記フィンの側面および上面に、前記ゲート絶縁膜を介して形成されたゲート電極とを備える。さらに、前記装置は、前記フィンの側面に、フィン高さ方向に沿って順に形成された複数のエピタキシャル層を備える。 （もっと読む）

【課題】書き込み電流の低減およびリテンション特性の向上を図る。
【解決手段】磁気抵抗効果素子は、磁化方向が膜面に対して垂直でかつ可変である第１磁性層３１と、前記第１磁性層上に形成されたトンネルバリア層３２と、前記トンネルバリア層上に形成され、磁化方向が膜面に対して垂直でかつ不変である第２磁性層４０と、を具備する。前記第２磁性層は、垂直磁気異方性の起源となる本体層３４と、前記トンネルバリア層と前記本体層との間に形成され、前記本体層よりも高い透磁率を有し、前記本体層よりも大きい平面サイズを有する界面層３３と、を備える。前記本体層の側面に、前記本体層よりも高い透磁率を有するシールド層９０が形成されている。 （もっと読む）

【課題】トランジスタの集積度が高い半導体装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、第１領域において上面に第１方向に延びる複数本のフィンが形成された半導体基板と、前記第１方向に対して交差した第２方向に延び、前記フィンを跨ぐ第１ゲート電極と、前記フィンと前記第１ゲート電極との間に設けられた第１ゲート絶縁膜と、前記第２領域において前記半導体基板上に設けられた第２ゲート電極と、前記半導体基板と前記第２ゲート電極との間に設けられた第２ゲート絶縁膜と、を備える。そして、前記第１ゲート電極の層構造は、前記第２ゲート電極の層構造とは異なる。 （もっと読む）

【課題】ＦｉｎＦＥＴの特性が均一な半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板の上層部分に凹部を形成する工程と、前記凹部内に犠牲材を配置する工程と、前記半導体基板及び前記犠牲材を選択的に除去することにより、一方向に延び、周期的に配列された複数本のフィンを形成する工程と、前記フィン間の空間の下部に素子分離絶縁膜を形成する工程と、前記犠牲材を除去する工程と、前記フィンの露出面上にゲート絶縁膜を形成する工程と、前記素子分離絶縁膜上に、前記フィンを跨ぐように、前記一方向に対して交差した方向に延びるゲート電極を形成する工程と、を備える。 （もっと読む）

【課題】記録層に作用する参照層からの漏洩磁界を低減しつつ、トンネルバリア層の絶縁不良を低減する。
【解決手段】実施形態による磁気ランダムアクセスメモリは、膜面に垂直方向の磁気異方性を有し、磁化方向が可変である記録層１８と、膜面に垂直方向の磁気異方性を有し、磁化方向が不変である参照層１６と、記録層及び参照層間に設けられた第１の非磁性層１５と、をそれぞれ具備する複数の磁気抵抗素子１０を備え、記録層は、複数の磁気抵抗素子毎に物理的に分離され、参照層及び第１の非磁性層は、複数の磁気抵抗素子を跨いで連続的に延在する。 （もっと読む）

【課題】ＦｉｎＦＥＴの特性が均一な集積回路装置及びその製造方法を提供する。
【解決手段】実施形態に係る集積回路装置は、半導体基板の上面に形成され、第１方向に延びる複数本のフィンと、前記フィン間に配置された素子分離絶縁膜と、前記第１方向に対して交差した第２方向に延び、前記素子分離絶縁膜上に設けられたゲート電極と、前記フィンを前記ゲート電極から絶縁する絶縁膜と、を備える。そして、連続して配列された複数本の前記フィンが配置された第１領域においては、前記素子分離絶縁膜の上面は前記フィンの上端よりも下方の第１の位置に位置し、前記第１領域から見て前記第２方向に位置する第２領域においては、前記素子分離絶縁膜の上面は前記フィンの上端よりも上方の第２の位置に位置する。また、前記第２領域においては、前記素子分離絶縁膜が前記フィンの側面の全体を覆っている。 （もっと読む）

【課題】微細化されても、ＭＴＪ素子がコンタクトプラグ内のシームまたはボイドの影響を受けることなく、ＭＴＪ素子の特性の劣化を抑制した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板を備える。複数のセルトランジスタは、半導体基板上に設けられている。コンタクトプラグは、隣接するセルトランジスタ間に埋め込まれ、該隣接するセルトランジスタ間にある拡散層に電気的に接続されている。層間絶縁膜は、複数のコンタクトプラグ間を埋め込む。記憶素子は、コンタクトプラグの上方に設けられておらず、層間絶縁膜の上方に設けられている。側壁膜は、記憶素子の側面の少なくとも一部を被覆し、半導体基板の表面上方から見たときに、コンタクトプラグに重複するように設けられている。下部電極は、記憶素子の底面と層間絶縁膜との間、および、側壁膜とコンタクトプラグとの間に設けられ、記憶素子とコンタクトプラグとを電気的に接続する。 （もっと読む）

【課題】難エッチング材料を、高速、高精度及び低ダメージでエッチングする。
【解決手段】実施形態に係わるエッチング装置は、上面側に披処理基板１９が搭載されるステージ１１と、ステージ１１の上面側を覆うチャンバー１２と、ステージ１１の下面側に付加され、開口部を有する下部電極１３ａと、チャンバー１２内にエッチングガスを供給するガス供給部１４と、下部電極１３ａに高周波を印加することにより、チャンバー１２内のエッチングガスをプラズマ化する高周波電源部１７と、下部電極１３ａの開口部を介して被処理基板１９にマイクロ波を印加することにより、披処理基板１９の温度を最適範囲内に設定するマイクロ波発生部１５と、ガス供給部１４、高周波電源部１７及びマイクロ波発生部１５を制御する制御部１８とを備える。 （もっと読む）

【課題】素子特性の劣化なしにリデポ現象による電気的ショートを防止する。
【解決手段】実施形態に係わる磁気抵抗効果素子は、磁化方向が可変の記憶層１１と、記憶層１１上のトンネルバリア層１２と、トンネルバリア層１２上の磁化方向が不変の参照層１３と、参照層１３上のハードマスク層１４と、参照層１３及びハードマスク層１４の側壁上の側壁スペーサ層１７とを備える。記憶層１１及び参照層１３は、垂直磁化を有し、参照層１３の平面サイズは、記憶層１１の平面サイズよりも小さい。記憶層１１及び参照層１３のサイズ差は、２ｎｍ以下であり、側壁スペーサ層１７は、ダイアモンド、ＤＬＣ、ＢＮ、ＳｉＣ、Ｂ_４Ｃ、Ａｌ_２Ｏ_３及びＡｌＮのうちの１つを備える。 （もっと読む）

【課題】安定した特性の磁気抵抗効果素子を有する半導体記憶装置を提供する。
【解決手段】本発明の実施形態にかかる半導体記憶装置は、複数の磁気抵抗効果素子を有し、この各磁気抵抗効果素子は、半導体基板上に形成され、且つ、その膜面に対して垂直な磁化容易軸を有する第１の磁性層と、第１の磁性層上に形成された非磁性層と、非磁性層上に形成され、且つ、その膜面に対して垂直な磁化容易軸を有する第２の磁性層と、からなる積層構造を有し、保護膜を介して各磁気抵抗効果素子の側壁を覆うように設けられ、且つ、磁気抵抗効果素子に対して、磁化容易軸に沿った方向に引張応力を与える側壁膜を備え、側壁膜のうちの第１の磁性層を覆う部分は、側壁膜のうちの第２の磁性層を覆う部分と比べて厚い。 （もっと読む）

【課題】記憶素子に充分な電流を流すことができるようにセルトランジスタの電流駆動能力を充分に確保しつつ、ユニットセルのレイアウト面積が従来よりも小さい半導体記憶装置を提供する。
【解決手段】本実施形態による半導体記憶装置は、半導体基板と、半導体基板に形成されたアクティブエリアを備える。複数のセルトランジスタがアクティブエリアに形成されている。第１のビット線および第２のビット線は、互いに対をなす。複数のワード線は第１および第２のビット線と交差する。複数の記憶素子の一端がセルトランジスタのソースまたはドレインに電気的に接続され、他端が第１または第２のビット線に接続されている。第１および第２のビット線は、両方とも同一のアクティブエリアに対して記憶素子を介して接続されている。 （もっと読む）

【課題】微細なパターンを含む半導体装置の信頼性を向上する。
【解決手段】本実施形態の半導体装置は、素子形成領域１００内の半導体素子と、素子形成領域１００内から引き出し領域１５０内に延在する複数の配線ＷＬと、引き出し領域１５０内の配線ＷＬに接続されるコンタクト部３９と、を具備し、配線ＷＬは、ｎ番（ｎは１以上の整数）の側壁膜のパターンに対応する（ｎ＋１）番目の側壁膜のパターンに基づいて形成され、配線ＷＬの配線幅ＷＷ又は素子形成領域１５０内の配線間隔ＷＤに対応する第１の寸法は、リソグラフィの解像度の限界寸法より小さく、露光波長がλ、レンズの開口数がＮＡ、プロセスパラメータがｋ１で示される場合、第１の寸法は、（ｋ１／２^ｎ）×（λ／ＮＡ）以下であり、引き出し領域内で互いに隣接する配線ＷＬの間隔ＷＣ２に対応する第２の寸法は第１の寸法より大きい。 （もっと読む）

【課題】セルサイズの微細化が可能な抵抗変化メモリを提供する。
【解決手段】抵抗変化メモリ１０は、第１の方向に延在する複数のワード線と、第２の方向に延在する第１乃至第３のビット線と、第１及び第３のビット線に接続された複数の可変抵抗素子２０と、半導体基板３０内に設けられ、かつ斜め方向に延在する複数のアクティブ領域ＡＡと、複数のアクティブ領域ＡＡに設けられた、かつ可変抵抗素子２０に接続された複数の選択トランジスタ２１と、選択トランジスタと第３のビット線とを接続する複数のコンタクトプラグ３７とを含む。複数の可変抵抗素子２０は、第２の方向に並ぶようにして、第１のビット線の下方かつ複数のワード線間のそれぞれに配置された第１の可変抵抗素子群と、第２の方向に並ぶようにして、第３のビット線の下方かつ複数のワード線間のそれぞれに配置された第２の可変抵抗素子群とからなる。 （もっと読む）

【課題】側壁マスクプロセスにより同時に異なる幅を持つパターンを形成する。
【解決手段】実施形態に係わる半導体装置の製造方法は、被加工材１２上に第１及び第２の芯材を形成する工程と、第１及び第２の芯材の上面及び側面を覆う第１及び第２の層１６ａ，１６ｂを有する被覆材を形成する工程と、第１の芯材を覆う第２の層１６ｂを除去する工程と、被覆材をエッチングすることにより、第１の芯材の側面に第１の層１６ａを有する第１の側壁マスクを形成し、第２の芯材の側面に第１及び第２の層１６ａ，１６ｂを有する第２の側壁マスクを形成する工程と、第１及び第２の芯材を除去する工程と、第１及び第２の側壁マスクをマスクとして被加工材１２をエッチングすることにより、異なる幅を持つ第１及び第２のパターンを同時に形成する工程とを備える。 （もっと読む）

【課題】データ記憶装置における増加された記憶容量をもたらし得るより小さい全体セル厚さを提供する。
【解決手段】ＳＴＲＡＭセルのような、不揮発性メモリセルについての装置および関連する方法が開示される。さまざまな実施形態に従えば、磁気自由層は、非磁気スペーサ層によって反強磁性層（ＡＦＭ）から横方向に分離されるとともに、磁気トンネル接合によって合成反強磁性層（ＳＡＦ）から内側に分離される。ＡＦＭは、磁気トンネル接合を超えて横方向に伸延するＳＡＦのピニング領域との接触を通じて、ＳＡＦの磁化を固定する。 （もっと読む）

【課題】メモリセルに含まれる強磁性体膜の酸化を抑制しながら、磁性メモリのメモリセルを形成する技術を提供する。
【解決手段】磁性メモリの製造方法は、金属強磁性体により磁性体膜６を基板１の上面側に形成することと、無機物により磁性体膜６の上面に接触する無機物膜７、８を形成することと、無機物膜７、８の上面に、レジストによりレジストパターン９を形成することと、レジストパターン９をマスクとして無機物膜７、８をエッチングし、マスクパターン７’、８’を形成することと、レジストパターン９を除去することと、レジストパターンが除去された後、マスクパターン７’、８’をマスクとして磁性体膜６をエッチングすることとを備えている。磁性体膜６のうちマスクパターン７’、８’と接触する接触部分は、レジストパターンの除去の際に露出されず、酸化されにくい。 （もっと読む）

【課題】ＭＲＡＭを構成する上部の導電要素と下部の導電要素との短絡を抑制することが可能な半導体装置、およびその製造方法を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢと、半導体基板ＳＵＢの主表面上に位置する、ピン層ＭＰＬと、トンネル絶縁層ＭＴＬと、フリー層ＭＦＬとを含む磁気トンネル接合構造ＭＲＤと、磁気トンネル接合構造ＭＲＤの下側側面に接する下側絶縁層ＩＩＩ１と、下側絶縁層ＩＩＩ１上に位置して磁気トンネル接合構造ＭＲＤの上側側面に接し、かつ磁気トンネル接合構造ＭＲＤの上面を露出する側壁絶縁層ＩＩＩ２と、側壁絶縁層ＩＩＩ２から露出する磁気トンネル接合構造ＭＲＤの上面に接する導電層ＢＬとを備えている。 （もっと読む）

【課題】記憶素子の下にあるコンタクトプラグの上面の平坦性を改善し、信頼性の高い半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板と、半導体基板上に設けられた複数のスイッチングトランジスタと、隣接する２つのスイッチングトランジスタ間に埋め込まれ、該隣接する２つのスイッチングトランジスタの各ゲートから絶縁されかつ該隣接する２つのスイッチングトランジスタのソースまたはドレインに電気的に接続され、上面がスイッチングトランジスタの上面よりも高い位置にあるコンタクトプラグと、コンタクトプラグの上面上に設けられ、データを記憶する記憶素子と、記憶素子上に設けられた配線とを備えている。 （もっと読む）

【課題】記憶素子の下にあるコンタクトプラグの上面の平坦性を改善し、信頼性の高い半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板と、半導体基板上に設けられた複数のスイッチングトランジスタと、隣接する２つのスイッチングトランジスタ間に埋め込まれ、該隣接する２つのスイッチングトランジスタの各ゲートから絶縁されかつ該隣接する２つのスイッチングトランジスタの拡散層に電気的に接続されたコンタクトプラグと、コンタクトプラグ上に形成され、上面がスイッチングトランジスタの上面よりも高い位置にある上部コネクタと、上部コネクタの上面上に設けられ、データを記憶する記憶素子と、記憶素子上に設けられた配線とを備えている。 （もっと読む）