半導体記憶装置およびその製造方法
【課題】微細化されても、ＭＴＪ素子がコンタクトプラグ内のシームまたはボイドの影響を受けることなく、ＭＴＪ素子の特性の劣化を抑制した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板を備える。複数のセルトランジスタは、半導体基板上に設けられている。コンタクトプラグは、隣接するセルトランジスタ間に埋め込まれ、該隣接するセルトランジスタ間にある拡散層に電気的に接続されている。層間絶縁膜は、複数のコンタクトプラグ間を埋め込む。記憶素子は、コンタクトプラグの上方に設けられておらず、層間絶縁膜の上方に設けられている。側壁膜は、記憶素子の側面の少なくとも一部を被覆し、半導体基板の表面上方から見たときに、コンタクトプラグに重複するように設けられている。下部電極は、記憶素子の底面と層間絶縁膜との間、および、側壁膜とコンタクトプラグとの間に設けられ、記憶素子とコンタクトプラグとを電気的に接続する。
【解決手段】半導体記憶装置は、半導体基板を備える。複数のセルトランジスタは、半導体基板上に設けられている。コンタクトプラグは、隣接するセルトランジスタ間に埋め込まれ、該隣接するセルトランジスタ間にある拡散層に電気的に接続されている。層間絶縁膜は、複数のコンタクトプラグ間を埋め込む。記憶素子は、コンタクトプラグの上方に設けられておらず、層間絶縁膜の上方に設けられている。側壁膜は、記憶素子の側面の少なくとも一部を被覆し、半導体基板の表面上方から見たときに、コンタクトプラグに重複するように設けられている。下部電極は、記憶素子の底面と層間絶縁膜との間、および、側壁膜とコンタクトプラグとの間に設けられ、記憶素子とコンタクトプラグとを電気的に接続する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
抵抗変化型メモリの一つに磁気ランダムアクセスメモリ(ＭＲＡＭ（Magnetic Random Access Memory）)がある。ＭＲＡＭの書込み方式には、磁場書込み方式およびスピン注入書込み方式がある。このうちスピン注入書込み方式は、磁性体のサイズが小さくなる程、磁化反転に必要なスピン注入電流が小さくなるという性質を有するため、高集積化、低消費電力化および高性能化に有利である。
【０００３】
スピン注入書込み方式のＭＴＪ（Magnetic Tunnel Junction）素子は、２枚の強磁性層とこれらに挟まれた非磁性バリア層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。２枚の強磁性層の磁化配列が平行状態（Ｐ（Parallel）状態）の場合に、ＭＴＪ素子は低抵抗状態となり、２枚の強磁性層の磁化配列が非平行状態（ＡＰ(Anti Parallel)状態）の場合に、ＭＴＪ素子は高抵抗状態となる。
【０００４】
このようなＭＲＡＭでは、微細化による大容量化、性能向上およびコスト削減が所望されている。微細化が進むと、コンタクトホールのアスペクト比が大きくなり、金属から成るコンタクトプラグ内にシームまたはボイドが発生し易くなる。シームやボイドを有するコンタクトプラグ上にＭＴＪ（Magnetic Tunnel Junction）素子を形成した場合、そのシームやボイドに起因する段差がＭＴＪ素子に形成されることがある。このようなＭＴＪ素子の段差は、特性劣化を引き起こす。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２６１５９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
微細化されても、ＭＴＪ素子がコンタクトプラグ内のシームまたはボイドの影響を受けることなく、ＭＴＪ素子の特性の劣化を抑制した半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本実施形態による半導体記憶装置は、半導体基板を備える。複数のセルトランジスタは、半導体基板上に設けられている。コンタクトプラグは、隣接するセルトランジスタ間に埋め込まれ、該隣接するセルトランジスタ間にある拡散層に電気的に接続されている。層間絶縁膜は、複数のコンタクトプラグ間を埋め込む。記憶素子は、コンタクトプラグの上方に設けられておらず、層間絶縁膜の上方に設けられている。側壁膜は、記憶素子の側面の少なくとも一部を被覆し、半導体基板の表面上方から見たときに、コンタクトプラグに重複するように設けられている。下部電極は、記憶素子の底面と層間絶縁膜との間、および、側壁膜とコンタクトプラグとの間に設けられ、記憶素子とコンタクトプラグとを電気的に接続する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に従ったＭＡＲＭの構成を示すブロック図。
【図２】メモリセルＭＣの書込み動作を示す説明図。
【図３】第１の実施形態に従ったＭＲＡＭのメモリセルアレイの部分的平面図。
【図４Ａ】図３の４−４線に沿った断面図。
【図４Ｂ】図３の４−４線に沿った断面図。
【図５】第１の実施形態に従ったＭＲＡＭの製造方法を示す断面図。
【図６】図５に続く、ＭＲＡＭの製造方法を示す断面図。
【図７】図６に続く、ＭＲＡＭの製造方法を示す断面図。
【図８】図７に続く、ＭＲＡＭの製造方法を示す断面図。
【図９】図８に続く、ＭＲＡＭの製造方法を示す断面図。
【図１０】第２の実施形態に従ったＭＲＡＭの断面図。
【図１１】第３の実施形態によるＭＲＡＭのメモリセルアレイの部分的平面図。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１０】
以下の実施形態は、磁気ランダムアクセスメモリ（ＭＲＡＭ：magnetic random access memory）、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ：resistance random access memory）、相変化ランダムアクセスメモリ（ＰＲＡＭ：phase-change random access memory）、強誘電体メモリ（ＦｅＲＡＭ：ferroelectoric random access memory）など様々な種類のメモリに用いることができる。以下の実施形態では、ＭＲＡＭを抵抗変化型メモリの一例として説明する。ＭＲＡＭは、トンネル磁気抵抗（ＴＭＲ:tunneling magnetoresistive）効果を利用するＭＴＪ（magnetic tunnel junction）素子を記憶素子として備え、このＭＴＪ素子の磁化状態により情報を記憶するメモリである。データの書き換えは、スピン注入方式でよい。スピン注入方式は、磁化の向きが片方に偏極した電子をＭＴＪ素子に流すことによって、ＭＴＪ素子の磁化を直接書き換える方式である。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に従ったＭＡＲＭの構成を示すブロック図である。メモリセルアレイ１１内には、複数のメモリセルＭＣがマトリクス状に二次元配置されている。各メモリセルＭＣは、ＭＴＪ素子およびセルトランジスタＣＴを含む。ＭＴＪ素子は、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な磁気トンネル接合素子である。セルトランジスタＣＴは、ＭＴＪ素子に対応して設けられ、該対応するＭＴＪ素子に電流を流すときに導通状態となるように構成されている。
【００１２】
複数のワード線ＷＬはロウ方向に、複数のビット線ＢＬはカラム方向にそれぞれ互いに交差するように配線されている。隣接する２つのビット線ＢＬは対を成しており、メモリセルＭＣは、ワード線ＷＬとビット線対（例えば、第１のビット線ＢＬ１、第２のビット線ＢＬ２）との交点に対応して設けられている。各メモリセルＭＣのＭＴＪ素子およびセルトランジスタは、ビット線対の間（例えば、ＢＬ１とＢＬ２との間）に直列に接続されている。また、セルトランジスタＣＴのゲートはワード線ＷＬに接続されている。
【００１３】
メモリセルアレイ１１のビット線方向の両側には、センスアンプ１２およびライトドライバ２２が配置されている。センスアンプ１２は、ビット線ＢＬに接続されており、選択ワード線ＷＬに接続されたメモリセルＭＣに流れる電流を検知することによって、メモリセルに格納されたデータを読み出す。ライトドライバ２２は、ビット線ＢＬに接続されており、選択ワード線ＷＬに接続されたメモリセルＭＣに電流を流すことによってデータを書き込む。
【００１４】
メモリセルアレイ１１のワード線方向の両側には、ロウデコーダ１３およびワード線ドライバ２１がそれぞれ配置されている。ワード線ドライバ２１は、ワード線に接続されており、データ読出しまたはデータ書込みの際に選択ワード線ＷＬに電圧を印加するように構成されている。
【００１５】
センスアンプ１２またはライトドライバ２２と外部入出力端子Ｉ／Ｏとの間のデータの授受は、データバス１４及びＩ／Ｏバッファ１５を介して行われる。
【００１６】
コントローラ１６には、各種の外部制御信号、例えば、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号／ＷＥ、及び読み出しイネーブル信号／ＲＥなどが入力される。コントローラ１６は、これらの制御信号に基づいて、入出力端子Ｉ／Ｏから供給されるアドレスＡｄｄとコマンドＣｏｍとを識別する。そして、コントローラ１６は、アドレスＡｄｄを、アドレスレジスタ１７を介してロウデコーダ１３及びカラムデコーダ１８に転送する。また、コントローラ１６は、コマンドＣｏｍをデコードする。センスアンプ１２は、カラムデコーダ１８によってデコードされたカラムアドレスに従って、ビット線に電圧を印加することができるように構成されている。ワード線ドライバ２１は、ロウデコーダ１３によってデコードされたロウアドレスに従って、選択ワード線ＷＬに電圧を印加することができるように構成されている。
【００１７】
コントローラ１６は、外部制御信号とコマンドに従って、データ読み出し、データ書き込み及び消去の各シーケンス制御を行う。内部電圧発生回路１９は、各動作に必要な内部電圧（例えば、電源電圧より昇圧された電圧）を発生するために設けられている。この内部電圧発生回路１９も、コントローラ１６により制御され、昇圧動作を行い必要な電圧を発生する。
【００１８】
図２は、メモリセルＭＣの書込み動作を示す説明図である。ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子は、２枚の強磁性層Ｆ，Ｐとこれらに挟まれた非磁性層（絶縁薄膜）Ｂとからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層Ｆ，Ｐの磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。
【００１９】
例えば、ＭＴＪ素子は、固定層（Ｐｉｎ層）Ｐ、トンネルバリア膜Ｂ、記録層（Ｆｒｅｅ層）Ｆを順次積層して構成される。Ｐｉｎ層ＰおよびＦｒｅｅ層Ｆは、強磁性体で構成されており、トンネルバリア膜Ｂは、絶縁膜（例えば、Ａｌ２Ｏ３，ＭｇＯ）からなる。Ｐｉｎ層Ｐは、磁化の向きが固定されている層であり、Ｆｒｅｅ層Ｆは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。
【００２０】
書込み時に矢印Ａ１の向きに反転閾値電極以上の電流を流すと、Ｐｉｎ層Ｐの磁化の向きに対してＦｒｅｅ層Ｆのそれがアンチパラレル状態（ＡＰ状態）となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに反転閾値電極以上の電流を流すと、Ｐｉｎ層ＰとＦｒｅｅ層Ｆとのそれぞれの磁化の向きがパラレル状態（Ｐ状態）となり、低抵抗状態（データ“０”）となる。このように、ＴＭＪ素子は、電流の方向によって異なるデータを書き込むことができる。
【００２１】
尚、Ｐｉｎ層ＰとＦｒｅｅ層Ｆとの位置関係は逆であってもよい。この場合、電流の方向も逆にすれば、上記のようにデータを書き込むことができる。
【００２２】
図３は、第１の実施形態に従ったＭＲＡＭのメモリセルアレイの部分的平面図である。図４Ａおよび図４Ｂは、図３の４−４線に沿った断面図である。図３に示すように、本実施形態によるＭＲＡＭは、アクティブエリアＡＡと、ワード線ＷＬ（ゲート電極ＧＣ）と、ビット線対ＢＬ１、ＢＬ２と、コンタクトプラグＣＢと、ＭＴＪ素子と、セルトランジスタＣＴとを備えている。
【００２３】
隣接する複数のアクティブエリアＡＡは、半導体基板１０に形成された素子分離領域ＳＴＩ（Shallow Trench Isolation）によって分離されている。ワード線ＷＬは、ロウ方向に延伸しており、セルトランジスタＣＴのゲート電極ＧＣとして機能する。あるいは、ワード線ＷＬは、セルトランジスタＣＴのゲート電極ＧＣに接続されている。ビット線対ＢＬ１、ＢＬ２は、ワード線ＷＬと直交するカラム方向に延伸している。
【００２４】
ＭＴＪ素子は、隣接する２つのワード線ＷＬとビット線対ＢＬ１、ＢＬ２との交点に対応して設けられており、半導体基板１０の上方にマトリクス状に二次元配置されている。
【００２５】
コンタクトプラグＣＢ１は、アクティブエリアＡＡに形成された拡散層とビアコンタクトＶ１との間を電気的に接続するように設けられている。ビアコンタクトＶ１は、コンタクトプラグＣＢ１とビット線ＢＬ１との間を電気的に接続する。これにより、ビット線ＢＬ１は、ビアコンタクトＶ１およびコンタクトプラグＣＢ１を介してセルトランジスタＣＴの一方の拡散層（ソースまたはドレイン）に接続されている。一方、コンタクトプラグＣＢ２は、セルトランジスタＣＴの他方の拡散層（ドレインまたはソース）と下部電極ＬＥとの間を電気的に接続している。ここで、コンタクトプラグＣＢ２は、図３に示す重複エリアＡ０において下部電極ＬＥと接続されている。
【００２６】
ＭＴＪ素子の下端は、下部電極ＬＥを介してコンタクトプラグＣＢ２に電気的に接続されている。下部電極ＬＥは、ロウ方向に隣接する２つのコンタクトプラグＣＢのうち一方と重複エリアＡ０において重複しており、この重複エリアＡ０においてコンタクトプラグＣＢと接続されている。従って、ＭＴＪ素子の下端は、下部電極ＬＥを介してコンタクトプラグＣＢ２に接続され、さらにコンタクトプラグＣＢ２を介してセルトランジスタＣＴの他方の拡散層に接続されている。一方、ＭＪＴ素子の上端は、上部電極およびビアコンタクトＶ２を介してビット線ＢＬ２に電気的に接続される。
【００２７】
従って、ＭＴＪ素子およびセルトランジスタＣＴは、ビット線ＢＬ１とＢＬ２との間において直列に接続される。本実施形態では、１つのＭＴＪ素子に対して２つのセルトランジスタＣＴが電流を流すように構成されている。例えば、ＭＴＪ素子ＭＴＪ０は、ロウ方向に対して斜め方向に隣接するセルトランジスタＣＴ０、ＣＴ１によって駆動される。セルトランジスタＣＴ０、ＣＴ１は、それぞれワード線ＷＬ０、ＷＬ１に対応しており、かつ、ビット線対ＢＬＰ０のうちビット線ＢＬ１に接続されている。これにより、ワード線ＷＬ０、ＷＬ１に電圧を印加することによって、２つのセルトランジスタＣＴ０、ＣＴ１が導通状態となり、ＭＴＪ素子ＭＴＪ０がビット線対ＢＬＰ０のＢＬ１とＢＬ２との間に接続される。そして、ビット線対ＢＬＰ０のビット線ＢＬ１とＢＬ２との間に電圧差を印加することによって、ＭＴＪ素子ＭＴＪ０へ電流を流すことができる。
【００２８】
図４Ａおよび図４Ｂに示すように、本実施形態によるＭＲＡＭは、半導体基板としてのシリコン基板１０と、拡散層２０と、ゲート電極ＧＣと、コンタクトプラグＣＢ２と、層間絶縁膜ＩＬＤと、下部電極ＬＥと、ＭＴＪ素子と、側壁膜４０と、上部電極ＵＥと、ビアコンタクトＶ２とを備えている。
【００２９】
シリコン基板１０上には、拡散層２０が設けられている。また、シリコン基板１０上には、ゲート絶縁膜２５を介してゲート電極ＣＧ（ワード線ＷＬ）が設けられている。ゲート電極ＧＣおよび拡散層２０が複数のセルトランジスタＣＴの一部を構成する。尚、図４は、ワード線ＷＬに沿ったロウ方向の断面を示しているので、ビアコンタクトＶ１が接続されている拡散層はここでは図示されていない。しかし、図３、図４Ａおよび図４Ｂを参照することによって、複数のセルトランジスタＣＴがシリコン基板１０上に形成されていることは容易に理解できる。
【００３０】
コンタクトプラグＣＢ２は、図３に示すように隣接するセルトランジスタＣＴ間に埋め込まれている。そして、コンタクトプラグＣＢ２は、ゲート電圧ＧＣとの絶縁を維持しつつ、該隣接するセルトランジスタＣＴ間にある拡散層２０に電気的に接続されている。
【００３１】
層間絶縁膜ＩＬＤは、複数のコンタクトプラグＣＢ２の間を埋め込んでいる。また、図４Ａおよび図４Ｂでは示さないが、層間絶縁膜ＩＬＤは、複数のコンタクトプラグＣＢ１の間を埋め込んでいる。さらに、層間絶縁膜ＩＬＤは、隣接する複数のゲート電極ＧＣ間を埋め込んでいる。これにより、ゲート電極ＧＣ、コンタクトプラグＣＢ１、ＣＢ２は、互いに電気的に絶縁されている。
【００３２】
図４Ａおよび図４Ｂに示すように、下部電極ＬＥは、ロウ方向に隣接する２つのコンタクトプラグＣＢ２のうち一方に重複エリアＡ０によって接続されている。逆に、下部電極ＬＥは、ロウ方向に隣接する２つのコンタクトプラグＣＢ２のうち他方には接続されていない。
【００３３】
図４Ａおよび図４Ｂに示すように、ＭＴＪ素子は、いずれのコンタクトプラグＣＢ２の上方にも設けられておらず、層間絶縁膜ＩＬＤ（素子分離領域ＳＴＩ）の上方に設けられている。従って、図３に示すように、ＭＴＪ素子は、シリコン基板１０の表面上方から見たときに、いずれのコンタクトプラグＣＢ１、ＣＢ２にも重複していない。しかし、ＭＴＪ素子の下に設けられた下部電極ＬＥは、コンタクトプラグＣＢ２に重複エリアＡ０によって接続されている。従って、ＭＴＪ素子は、層間絶縁膜ＩＬＤ（素子分離領域ＳＴＩ）の上方に設けられているが、１つのコンタクトプラグＣＢ２と電気的に接続される。
【００３４】
側壁膜４０は、図４Ａに示すように、ＭＴＪ素子の側面を被覆している。シリコン基板１０の表面上方から見たときに、側壁膜４０の外縁の形状は、下部電極ＬＥの外縁の形状とほぼ同じ形状である。本実施形態では、側壁膜４０および下部電極ＬＥの外縁の形状は、シリコン基板１０の表面上方から見たときに、共にほぼ円形であり、それらの円形の中心はほぼ一致している。従って、側壁膜４０は、図３に示すＭＴＪ素子の外縁と下部電極ＬＥの外縁との間に存在することになる。よって、側壁膜４０は、下部電極ＬＥと同様に、コンタクトプラグＣＢ２に重複エリアＡ０において重複するように設けられている。
【００３５】
側壁膜４０は、図４Ａに示すようにＭＴＪ素子の側面全体を被覆してもよいが、図４Ｂに示すようにＭＴＪ素子の一部側面のみを被覆してもよい。例えば、側壁膜４０は、トンネルバリア膜Ｂ上にある上側磁性層（例えば、Ｆｒｅｅ層Ｆ）の側面のみを被覆する。この場合、側壁膜４０は、トンネルバリア膜Ｂの上面の一部の上に設けられ、トンネルバリア膜Ｂの下にある下側磁性層（例えば、Ｐｉｎ層Ｐ）の側面には設けられていない。側壁膜４０は、下部電極ＬＥの加工時にマスクとして機能するために設けられているので、必ずしもＭＴＪ素子の側面全体を被覆していなくてもよい。また、この場合、トンネルバリア膜Ｂおよび下側磁性層が下部電極ＬＥと同程度の平面サイズとなる。しかし、ＭＴＪ素子として機能する有効な平面エリアは、面積の小さな上側磁性層によって決定されるので、ＭＴＪ素子の特性および機能としては、図４Ａに示すＭＴＪ素子と変わらない。さらに、側壁膜４０は、上側磁性層およびトンネルバリア膜Ｂの側面を被覆してもよい。この場合、側壁膜４０は、下側磁性層の上面上に設けられる。
【００３６】
また、本実施形態では、ＭＴＪ素子の下側磁性層がＰｉｎ層Ｐであり、上側磁性層がＦｒｅｅ層Ｆであるが、Ｐｉｎ層ＰとＦｒｅｅ層Ｆとの位置関係は逆でもよい。即ち、ＭＴＪ素子の下側磁性層がＦｒｅｅ層Ｆであり、上側磁性層がＰｉｎ層Ｐであってもよい。この場合、側壁膜４０は、ＭＴＪ素子のＰｉｎ層Ｐの側面のみを被覆してもよく、Ｐｉｎ層Ｐおよびトンネルバリア膜Ｂの側面を被覆してもよい。この場合であっても、側壁膜４０は、下部電極ＬＥの加工時にマスクとして機能することができる。
【００３７】
ＭＴＪ素子上には、上部電極ＵＥが設けられている。側壁膜４０は、上部電極ＵＥの側面、ＭＴＪ素子の側面、および、下部電極ＬＥの上面の一部に設けられている。下部電極ＬＥは、ＭＴＪ素子の底面と層間絶縁膜ＩＬＤとの間だけでなく、側壁膜４０とコンタクトプラグＣＢ２との間にも設けられている。これにより、下部電極ＬＥは、ＭＴＪ素子の下端とコンタクトプラグＣＢ２とを電気的に接続する。
【００３８】
ビアコンタクトＶ２は、上部電極ＵＥ上に設けられており、上部電極ＵＥとビット線ＢＬ２との間を電気的に接続する。
【００３９】
ＭＲＡＭの微細化によってコンタクトプラグＣＢ１、ＣＢ２のアスペクト比が大きくなると、図４に示すように、ボイドまたはシーム３０が発生する。
【００４０】
本実施形態によるＭＲＡＭは、シリコン基板１０の表面上方から見たときに、平面レイアウト上において、ＭＴＪ素子とコンタクトプラグＣＢ２とは重複していない。ＭＴＪ素子は、素子分離領域ＳＴＩ上に形成されており、ロウ方向に隣接する２つのコンタクトプラグＣＢ２からそれぞれ間隙部分Ｇ１、Ｇ２（図３、４参照）だけ離れている。従って、ＭＴＪ素子は、ボイドまたはシーム３０の影響を受けない。もし、ＭＴＪ素子がコンタクトプラグＣＢ２上に設けられていた場合、ＭＴＪ素子においてボイドまたはシーム３０に起因する段差が生じる場合がある。このような段差は、ＭＴＪ素子の特性を劣化させる。これに対し、本実施形態によるＭＴＪ素子は、ボイドまたはシーム３０の影響を受けないので、段差は生じない。従って、ＭＴＪ素子の特性の劣化を抑制することができる。
【００４１】
一方、下部電極ＬＥは間隙部分Ｇ１、Ｇ２に設けられている。これにより、下部電極ＬＥは、間隙部分Ｇ１側においてコンタクトプラグＣＢ２と接続する。その結果、下部電極ＬＥは、ＭＴＪ素子の下端とコンタクトプラグＣＢ２との電極的接続を維持することができる。これにより、ＭＴＪ素子およびセルトランジスタＣＴは、ビット線対ＢＬ１、ＢＬ２の間に接続され、正常に動作することができる。
【００４２】
このような構成を有するＭＲＡＭは、以下のように製造方法によって形成される。
【００４３】
図５〜図９は、第１の実施形態に従ったＭＲＡＭの製造方法を示す断面図である。まず、シリコン基板１０上にセルトランジスタＣＴを形成する。素子分離領域ＳＴＩの形成後、アクティブエリアＡＡにセルトランジスタＣＴを形成する。セルトランジスタＣＴは、既知のトランジスタの形成方法と同様でよい。図５では、セルトランジスタＣＴの拡散層２０およびゲート電極ＧＣが表示されている。拡散層２０は、ソースまたはドレインのいずれかである。ゲート電極ＧＣは、コンタクトプラグＣＢに対して図５の紙面に対して垂直方向（カラム方向）にずれて配置されているので、鎖線で示されている。
【００４４】
次に、ゲート電極ＧＣ上およびゲート電極ＧＣ間を被覆するように、層間絶縁膜ＩＬＤ（Inter Layer Dielectric）を堆積する。ＣＭＰ（Chemical Mechanical Polishing）法を用いて、層間絶縁膜ＩＬＤを平坦化する。
【００４５】
次に、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法を用いて、層間絶縁膜ＩＬＤにコンタクトプラグＣＢ用のコンタクトホールＣＨを形成する。そして、ＣＶＤ（Chemical Vapor Deposition）法を用いて金属材料（例えば、タングステン）をコンタクトホールＣＨ内に堆積する。通常、装置の微細化のために、隣接するセルトランジスタＣＴ間の間隔は狭く、かつ、ゲート電極ＧＣ（ワード線ＷＬ）の抵抗を下げるためにゲート電流ＧＣ（ワード線ＷＬ）は厚く形成されている。このため、コンタクトホールＣＨの溝のアスペクト比は大きい。従って、金属材料は、コンタクトホールＣＨを完全に充填することはできず、その中にボイドおよびシーム３０が形成され易い。また、層間絶縁膜ＩＬＤと金属材料との間に僅かな段差が生じる場合もある。
【００４６】
次に、ＣＭＰ法を用いて金属材料を平坦化し、隣接するコンタクトプラグＣＢを互いに電気的に分離する。コンタクトプラグＣＢは、互いに分離され、拡散層２０に接続され、かつ、ゲート電極ＧＣから絶縁されるように形成される。その後、下部電極ＬＥの材料を堆積する。下部電極ＬＥの材料は、例えば、Ｔａ、Ｐｔ、Ｉｒ、Ｒｕ、Ｐｄ、Ｗ、Ｔｉ、Ａｌ 及びそれらの窒化物、あるいは、これらの材料の複合膜である。
【００４７】
次に、下部電極ＬＥ上に、ＭＴＪ素子の材料を堆積する。例えば、下部電極ＬＥ上に、記録層Ｆの材料、トンネルバリア膜Ｂの材料および固定層Ｐの材料の順番に堆積する。記録層Ｆおよび固定層Ｐの材料は、例えば、Ｃｏ、Ｆｅ、Ｎｉ、Ｐｔ、Ｆｅ、Ｐｄ、Ｂ、Ｔａ、Ｄｙ、Ｔｖ、Ｃｒ等を含む磁性体材料である。トンネルバリア膜の材料は、例えば、酸化マグネシウムである。
【００４８】
次に、ＭＴＪ素子の材料の上に、ハードマスクＨＭの材料を堆積する。これにより、図５に示す構造が得られる。ハードマスクＨＭの材料は、例えば、ＳｉＯ２、ＳｉＮ、Ｔａ、ＴｉＡｌｘＮｙ、ＴａＮ、ＴｉＮ、ＷＮ、Ｗ、Ａｌ２Ｏ３等の単層膜または積層膜である。ハードマスクＨＭが積層膜の場合、ハードマスクＨＭの材料は、図４の上部電極ＵＥとして利用され得るように、導電性材料（例えば、Ｔａ、ＴｉＡｌｘＮｙ、ＴａＮ、ＷＮ、Ｗ、ＴｉＮ）であることが好ましい。ハードマスクＨＭが積層膜の場合、ハードマスクＨＭの材料は、少なくともＭＴＪ素子上に導電性材料を堆積し、その導電性材料の上に絶縁性材料（例えば、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３）を堆積する。ハードマスクＨＭの絶縁性材料は、ＭＴＪ素子のエッチング時に除去される。本実施形態では、ハードマスクＨＭの材料として、プラズマＴＥＯＳによって形成されたＳｉＯ２とＳｉＮとＴａとの積層膜、あるいは、ＳｉＯ２、ＴａおよびＴｉＡｌＮの積層膜を採用した。この場合、ＴａまたはＴｉＡｌＮがＭＴＪ素子の材料上に最初に堆積され、その後にＳｉＮおよびＳｉＯ２が堆積される。
【００４９】
次に、リソグラフィ技術およびＲＩＥ法を用いて、ハードマスクＨＭを加工する。さらに、ハードマスクＨＭをマスクとして用いて、ＭＴＪ素子の材料（固定層Ｐ、トンネル絶縁膜Ｂおよび記録層Ｆの各材料）を、下部電極ＬＥの上面が露出されるまで連続的にエッチングする。これにより、図６に示す構造が得られる。このエッチング工程において、ハードマスクＨＭの上部の絶縁性材料は除去される。従って、ハードマスクＨＭは、以降、上部電極ＵＥと呼ぶ。
【００５０】
ここで、ＭＴＪ素子の材料は、ＲＩＥ、１５０℃〜３００℃の高温ＲＩＥ、ＩＢＥ（Ion Beam Etching）を用いてエッチングしてもよい。さらに、ＭＴＪ素子の材料は、ＲＩＥ、高温ＲＩＥ、ＩＢＥのうち複数の方法を組み合わせてエッチングしてもよい。また、ＭＴＪ素子の材料の加工後、室温〜２００℃の低温でＯ２プラズマ処理を施すことによって、ＭＴＪ素子のダメージを回復させ、トンネルバリア膜Ｂの電流リークを低減させることができる。
【００５１】
図４Ｂに示す構造を形成する場合、ハードマスクＨＭをマスクとして用いて、ＭＴＪ素子の材料のうち上側磁性層としてのＦｒｅｅ層Ｆをトンネルバリア膜Ｂの表面が露出されるまでエッチングする。この場合、トンネルバリア膜Ｂをエッチングストッパとして用いればよい。これにより、後述する側壁膜４０は、Ｆｒｅｅ層Ｆの側面のみに残置され得る。また、ＭＴＪ素子の材料のうちＦｒｅｅ層Ｆおよびトンネルバリア膜Ｂを、下側磁性層としてのＰｉｎ層Ｐの表面が露出されるまでエッチングする。この場合、側壁膜４０は、Ｆｒｅｅ層Ｆおよびトンネルバリア膜Ｂの側面のみに残置され得る。
【００５２】
図６に示すように、ハードマスクＨＭおよびＭＴＪ素子は、シリコン基板１０の表面上方から見たときに、コンタクトプラグＣＢに重複せず、層間絶縁膜ＩＬＤに重複するように、下部電極ＬＥの材料上に形成される。即ち、ハードマスクＨＭおよびＭＴＪ素子は、層間絶縁膜ＩＬＤ（素子分離領域ＳＴＩ）上に形成され、コンタクトプラグＣＢ上に形成されていない。これにより、ＭＴＪ素子は、ボイドまたはシーム３０の影響を受けない。さらに、ハードマスクＨＭおよびＭＴＪ素子は、ロウ方向に隣接する２つのコンタクトプラグＣＢの一方側に偏って配置されている。従って、本実施形態では、ＭＴＪ素子は、一方のコンタクトプラグＣＢから間隙Ｇ１だけ離れており、他方のコンタクトプラグＣＢから間隙Ｇ２（Ｇ２＞Ｇ１）だけ離れている。これにより、ＭＴＪ素子と一方のコンタクトプラグＣＢとの電気的接続を維持し、かつ、他方のコンタクトプラグＣＢから電気的に絶縁され得る。尚、ＭＴＪ素子の側面は、加工後、順テーパーを有する。従って、ハードマスクＨＭの外縁は、シリコン基板１０の表面上方から見たときに、ＭＴＪ素子の外縁の内側に存在する。
【００５３】
次に、ＭＴＪ素子および下部電極ＬＥ上に側壁膜４０の材料を堆積する。側壁膜４０の材料は、絶縁材料であり、例えば、シリコン窒化膜、アルミニウム酸化物、ジルコン酸化物あるいはそれらの膜の複合膜である。本実施形態では、側壁膜４０の材料は、例えば、ＰＶＤ（Plasma Vapor Deposition）法、ＡＬＤ法（Atomic Layer Deposition）、ＰｅＡＬＤ(Plasma Enhanced Atomic Layer Deposition)法で堆積されたシリコン窒化膜等である。
【００５４】
次に、ＲＩＥ法を用いて側壁膜４０の材料を異方性エッチングし、側壁膜４０をＭＴＪ素子の側面のみに残置させる。このとき、側壁膜４０は、シリコン基板１０の表面上方から見たときに、一方のコンタクトプラグＣＢおよび層間絶縁膜ＩＬＤの両方に重複するように形成される。尚且つ、側壁膜４０は、シリコン基板１０の表面上方から見たときに、他方のコンタクトプラグＣＢに重複しないように形成される。従って、側壁膜４０の材料は、間隙Ｇ１よりも厚く堆積され、かつ、間隙Ｇ２よりも薄く形成されることが好ましい。また、側壁膜４０のエッチングも、側壁膜４０が一方のコンタクトプラグＣＢ上に残り、かつ、他方のコンタクトプラグＣＢ上に残らないように実行される。これにより、図７に示す構造が得られる。
【００５５】
次に、側壁膜４０および上部電極ＵＥをマスクとして用いて下部電極ＬＥの材料をＲＩＥ法で加工する。このとき、コンタクトプラグＣＢの上部もオーバーエッチングされる。これにより、図８に示す断面が得られる。
【００５６】
図４Ｂに示す構造を形成する場合、側壁膜４０および上部電極ＵＥをマスクとして用いて、トンネルバリア膜Ｂ、Ｐｉｎ層Ｐおよび下部電極ＬＥの材料を加工する。この場合、Ｐｉｎ層Ｐは、下部電極ＬＥとほぼ同じサイズに形成されるが、ＭＴＪ素子として機能する有効な平面エリアは、面積の小さな上側磁性層（Ｆｒｅｅ層Ｆ）によって決定されるので、問題はない。尚、側壁膜４０が、Ｆｒｅｅ層Ｆおよびトンネルバリア膜Ｂの側面に設けられている場合には、上記エッチング工程において、Ｐｉｎ層Ｐおよび下部電極ＬＥの材料が加工される。下部電極ＬＥの多くの部分は、シリコン基板１０の表面上方から見たときに、層間絶縁膜ＩＬＤに重複している。従って、下部電極ＬＥの多くの部分は、ＭＴＪ素子の底面と層間絶縁膜ＩＬＤとの間に設けられている。一方、下部電極ＬＥの一部は、シリコン基板１０の表面上方から見たときに、ロウ方向に隣接するコンタクトプラグＣＢのうち一方のコンタクトプラグＣＢに重複しているが、他方のコンタクトプラグＣＢには重複していない。従って、下部電極ＬＥの一部は、側壁膜４０と一方のコンタクトプラグＣＢとの間に設けられているが、側壁膜４０と他方のコンタクトプラグＣＢとの間には設けられていない。下部電極ＬＥとコンタクトプラグＣＢとの間の重複部分が図３に示す重複エリアＡ０である。このように、ＭＴＪ素子とコンタクトプラグＣＢとは重複することなく間隙Ｇ１、Ｇ２を有しながらも、下部電極ＬＥはその一方の間隙Ｇ１を埋めるよう形成される。即ち、下部電極ＬＥは、ＭＴＪ素子の下端から横方向（ロウ方向）に延伸し、ＭＴＪ素子の下端を１つのコンタクトプラグＣＢに電気的に接続する。これにより、ＭＴＪ素子の下端は、下部電極ＬＥを介して一方のコンタクトプラグＣＢに電気的に接続される。
【００５７】
ここで、側壁膜４０をマスクとして下部電極ＬＥを自己整合的に加工しているので、シリコン基板１０の表面上方から見たときに、側壁膜４０および下部電極ＬＥは、ほぼ同一の外形を有する。本実施形態では側壁膜４０および下部電極ＬＥは、ほぼ円形であり、側壁膜４０および下部電極ＬＥの中心はほぼ一致している。また、ＭＴＪ素子も、同様にほぼ円形であり、ＭＴＪ素子および下部電極ＬＥの中心もほぼ一致している。
【００５８】
尚、側壁膜４０は、マスクとして用いられると共に、下部電極ＬＥの加工後には、酸素および水素等をブロックする側壁保護絶縁膜として機能する。酸素および水素等をブロックするために、側壁膜４０は、シリコン窒化膜、アルミニウム酸化物、ジルコン酸化物あるいは前記膜の複合膜が有効である。また、側壁膜４０は、上部電極ＵＥの側面、ＭＴＪ素子の側面、および、下部電極ＬＥの上面の一部に設けられているので、酸素および水素等のブロックとして有効に機能する。
【００５９】
本実施形態では、側壁膜４０は、スパッタ法を用いてシリコン窒化膜を堆積し、さらに、カバレッジの良好なＡＬＤ（Atomic Layer Deposition）法を用いてシリコン窒化膜を再度堆積することによって形成されている。スパッタ法を用いたシリコン窒化膜は、ＡＬＤ（Atomic Layer Deposition）法、あるいはＰｅＡＬＤ(Plasma Enhanced Atomic Layer Deposition)法によるシリコン窒化膜の堆積時におけるＭＴＪ素子へのダメージを抑制できる。従って、ＭＴＪ素子に直接接する側壁膜４０の部分は、スパッタ法で形成することが好ましい。
【００６０】
次に、側壁膜４０、上部電極ＵＥ、下部電極ＬＥ、コンタクトプラグＣＢ上に層間絶縁膜ＩＬＤをさらに堆積する。そして、層間絶縁膜ＩＬＤを上部電極ＵＥの表面が露出されるまでエッチングバックする。このとき、上部電極ＵＥおよび側壁膜４０は、エッチングストッパとして機能する。これにより、図９に示す断面が得られる。
【００６１】
次に、図４に示すように、上部電極ＵＥ上に、さらに中間プラグ電極を形成し、上部電極ＵＥを被覆するように層間絶縁膜ＩＬＤ２を堆積する。中間プラグ電極は例えば、窒化チタンからなり、上部電極ＵＥとして機能する。その後、ビアコンタクトＶ１、Ｖ２を形成し、ビット線ＢＬ１、ＢＬ２の配線等を形成することによって本実施形態によるＭＲＡＭが完成する。尚、ビアコンタクトＶ１は、セルトランジスタＣＴのゲート電極ＧＣを挟んで拡散層２０とは反対側の拡散層に接続される。
【００６２】
本実施形態によれば、リソグラフィ技術およびＲＩＥ法を用いてハードマスクＨＭおよびＭＴＪ素子を加工した後、下部電極ＬＥは、側壁膜４０をマスクとして自己整合的に加工されている。このため、上部電極ＵＥ、ＭＴＪ素子および下部電極ＬＥの加工に必要なリソグラフィ工程は１回だけである。従って、本実施形態によるＭＲＡＭは、従来よりも簡単な製造方法で形成することができる。
【００６３】
一方、本実施形態によるＭＲＡＭでは、上部電極ＵＥおよびＭＴＪ素子が層間絶縁膜ＩＬＤの上方に設けられつつ、隣接するコンタクトプラグＣＢのうち一方のコンタクトプラグＣＢ側に偏って形成されている。これにより、シリコン基板１０の表面上方から見たときに、ＭＴＪ素子とコンタクトプラグＣＢとは重複せず、かつ、下部電極ＬＥがコンタクトプラグＣＢと重複するように形成され得る。
【００６４】
このように、ＭＴＪ素子の全体が層間絶縁膜ＩＬＤ（素子分離領域ＳＴＩ）の上方に設けられているので、ＭＲＡＭが微細化されても、ＭＴＪ素子は、コンタクトプラグＣＢ内のシームまたはボイド３０の影響を受けない。従って、本実施形態によるＭＲＡＭは、ＭＴＪ素子の特性の劣化を抑制することができる。
【００６５】
さらに、ＭＴＪ素子は、隣接する２つのコンタクトプラグＣＢのうち一方のコンタクトプラグＣＢ側に偏って形成されていることによって、ＭＴＪ素子の下端は、下部電極ＬＥを介して一方のコンタクトプラグＣＢとの電気的接続を維持することができる。これにより、本実施形態によるＭＲＡＭは、メモリとして正常に動作し得る。
【００６６】
上部電極ＵＥ、ＭＴＪ素子および下部電極ＬＥは、１回のリソグラフィ工程で形成されているので、上部電極ＵＥ、ＭＴＪ素子、側壁膜４０、下部電極ＬＥのそれぞれの外縁の形状は、全て相似の形状を有し、かつ、中心がほぼ一致している。
【００６７】
尚、本実施形態において、下部電極ＬＥの加工後、保護絶縁膜（図示せず）を再度堆積してもよい。これにより、後工程での水素、水、酸素をブロックすることができるので、ＭＴＪ素子の特性をさらに改善することができる。この場合、保護絶縁膜の材料は、側壁膜４０の材料と同じでよい。
【００６８】
（第２の実施形態）
図１０は、第２の実施形態に従ったＭＲＡＭの断面図である。第２の実施形態は、ビアコンタクトＶ２と上部電極ＵＥとの間に中間プラグ電極が設けられていない点で第１の実施形態と異なる。第２の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。
【００６９】
第２の実施形態では、ビアコンタクトＶ２が、上部電極ＵＥ上に直接接続されている。この場合、図１０に示すように、ビアコンタクトＶ２のコンタクトホールが上部電極ＵＥの位置からずれて形成される可能性がある。しかし、第２の実施形態では、側壁膜４０が上部電極ＵＥおよびＭＴＪ素子の各側面を被覆している。また、側壁膜４０は、図３に示す重複エリアＡ０を確保するために、或る程度厚く形成される。従って、ビアコンタクトＶ２のコンタクトホールのアライメントが多少ずれたとしても、側壁膜４０がＭＴＪ素子を保護することができる。
【００７０】
さらに、第２の実施形態によれば、ビアコンタクトＶ２は、中間プラグ電極を介すことなく、上部電極ＵＥ上に直接接続することが可能である。従って、第２の実施形態によるＭＲＡＭの製造方法は、第１の実施形態によるＭＲＡＭの製造方法から中間プラグ電極の形成工程を省略すればよい。第２の実施形態では、中間プラグ電極の形成が不要であるので、その分、ＭＲＡＭの製造方法が簡単になる。第２の実施形態は、さらに第１の実施形態の効果を得ることができる。
【００７１】
（第３の実施形態）
図１１は、第３の実施形態によるＭＲＡＭのメモリセルアレイの部分的平面図である。第３の実施形態は、下部電極ＬＥの形状が凸形状に形成されている点で第１の実施形態と異なる。第３の実施形態のその他の構成は、第１の実施形態と同様でよい。
【００７２】
第３の実施形態では、平面レイアウトにおいて、下部電極ＬＥが、該下部電極ＬＥに接続されるコンタクトプラグＣＢに向かってロウ方向へ突出している。従って、下部電極ＬＥとコンタクトプラグＣＢとの接続面積（重複エリアＡ１の面積）がより広く形成されている。これにより、下部電極ＬＥは、コンタクトプラグＣＢとＭＴＪ素子の下端との間を確実に電気的に接続することができる。
【００７３】
さらに、第３の実施形態は、ＭＴＪ素子の全体が層間絶縁膜ＩＬＤ（素子分離領域ＳＴＩ）の上方に設けられている。これにより、ＭＲＡＭが微細化されても、ＭＴＪ素子は、コンタクトプラグＣＢ内のシームまたはボイド３０の影響を受けない。従って、第３の実施形態によるＭＲＡＭも、第１の実施形態と同様の効果を得ることができる。
【００７４】
ただし、第３の実施形態では、平面レイアウトにおける下部電極ＬＥの形状は、ＭＴＪ素子の形状と相似形ではない。このため、第３の実施形態は、ＭＴＪ素子の形成時に用いられたハードマスクＨＭとは異なるマスクを用いて下部電極ＬＥを加工する必要がある。
【００７５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７６】
ＡＡ・・・アクティブエリア、ＳＴＩ・・・素子分離領域、ＷＬ・・・ワード線、ＧＣ・・・ゲート電極、ＢＬ１、ＢＬ２・・・ビット線、ＣＢ・・・コンタクトプラグ、ＭＴＪ・・・ＭＴＪ素子、ＣＴ・・・セルトランジスタ、Ａ０・・・重複エリア、ＬＥ・・・下部電極、ＵＥ・・・上部電極、ＨＭ・・・ハードマスク、Ｖ１、Ｖ２・・・ビアコンタクト、１０・・・シリコン基板、２０・・・拡散層、３０・・・ボイド、シーム、４０・・・側壁膜
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
抵抗変化型メモリの一つに磁気ランダムアクセスメモリ(ＭＲＡＭ（Magnetic Random Access Memory）)がある。ＭＲＡＭの書込み方式には、磁場書込み方式およびスピン注入書込み方式がある。このうちスピン注入書込み方式は、磁性体のサイズが小さくなる程、磁化反転に必要なスピン注入電流が小さくなるという性質を有するため、高集積化、低消費電力化および高性能化に有利である。
【０００３】
スピン注入書込み方式のＭＴＪ（Magnetic Tunnel Junction）素子は、２枚の強磁性層とこれらに挟まれた非磁性バリア層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。２枚の強磁性層の磁化配列が平行状態（Ｐ（Parallel）状態）の場合に、ＭＴＪ素子は低抵抗状態となり、２枚の強磁性層の磁化配列が非平行状態（ＡＰ(Anti Parallel)状態）の場合に、ＭＴＪ素子は高抵抗状態となる。
【０００４】
このようなＭＲＡＭでは、微細化による大容量化、性能向上およびコスト削減が所望されている。微細化が進むと、コンタクトホールのアスペクト比が大きくなり、金属から成るコンタクトプラグ内にシームまたはボイドが発生し易くなる。シームやボイドを有するコンタクトプラグ上にＭＴＪ（Magnetic Tunnel Junction）素子を形成した場合、そのシームやボイドに起因する段差がＭＴＪ素子に形成されることがある。このようなＭＴＪ素子の段差は、特性劣化を引き起こす。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２６１５９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
微細化されても、ＭＴＪ素子がコンタクトプラグ内のシームまたはボイドの影響を受けることなく、ＭＴＪ素子の特性の劣化を抑制した半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本実施形態による半導体記憶装置は、半導体基板を備える。複数のセルトランジスタは、半導体基板上に設けられている。コンタクトプラグは、隣接するセルトランジスタ間に埋め込まれ、該隣接するセルトランジスタ間にある拡散層に電気的に接続されている。層間絶縁膜は、複数のコンタクトプラグ間を埋め込む。記憶素子は、コンタクトプラグの上方に設けられておらず、層間絶縁膜の上方に設けられている。側壁膜は、記憶素子の側面の少なくとも一部を被覆し、半導体基板の表面上方から見たときに、コンタクトプラグに重複するように設けられている。下部電極は、記憶素子の底面と層間絶縁膜との間、および、側壁膜とコンタクトプラグとの間に設けられ、記憶素子とコンタクトプラグとを電気的に接続する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に従ったＭＡＲＭの構成を示すブロック図。
【図２】メモリセルＭＣの書込み動作を示す説明図。
【図３】第１の実施形態に従ったＭＲＡＭのメモリセルアレイの部分的平面図。
【図４Ａ】図３の４−４線に沿った断面図。
【図４Ｂ】図３の４−４線に沿った断面図。
【図５】第１の実施形態に従ったＭＲＡＭの製造方法を示す断面図。
【図６】図５に続く、ＭＲＡＭの製造方法を示す断面図。
【図７】図６に続く、ＭＲＡＭの製造方法を示す断面図。
【図８】図７に続く、ＭＲＡＭの製造方法を示す断面図。
【図９】図８に続く、ＭＲＡＭの製造方法を示す断面図。
【図１０】第２の実施形態に従ったＭＲＡＭの断面図。
【図１１】第３の実施形態によるＭＲＡＭのメモリセルアレイの部分的平面図。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１０】
以下の実施形態は、磁気ランダムアクセスメモリ（ＭＲＡＭ：magnetic random access memory）、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ：resistance random access memory）、相変化ランダムアクセスメモリ（ＰＲＡＭ：phase-change random access memory）、強誘電体メモリ（ＦｅＲＡＭ：ferroelectoric random access memory）など様々な種類のメモリに用いることができる。以下の実施形態では、ＭＲＡＭを抵抗変化型メモリの一例として説明する。ＭＲＡＭは、トンネル磁気抵抗（ＴＭＲ:tunneling magnetoresistive）効果を利用するＭＴＪ（magnetic tunnel junction）素子を記憶素子として備え、このＭＴＪ素子の磁化状態により情報を記憶するメモリである。データの書き換えは、スピン注入方式でよい。スピン注入方式は、磁化の向きが片方に偏極した電子をＭＴＪ素子に流すことによって、ＭＴＪ素子の磁化を直接書き換える方式である。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に従ったＭＡＲＭの構成を示すブロック図である。メモリセルアレイ１１内には、複数のメモリセルＭＣがマトリクス状に二次元配置されている。各メモリセルＭＣは、ＭＴＪ素子およびセルトランジスタＣＴを含む。ＭＴＪ素子は、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な磁気トンネル接合素子である。セルトランジスタＣＴは、ＭＴＪ素子に対応して設けられ、該対応するＭＴＪ素子に電流を流すときに導通状態となるように構成されている。
【００１２】
複数のワード線ＷＬはロウ方向に、複数のビット線ＢＬはカラム方向にそれぞれ互いに交差するように配線されている。隣接する２つのビット線ＢＬは対を成しており、メモリセルＭＣは、ワード線ＷＬとビット線対（例えば、第１のビット線ＢＬ１、第２のビット線ＢＬ２）との交点に対応して設けられている。各メモリセルＭＣのＭＴＪ素子およびセルトランジスタは、ビット線対の間（例えば、ＢＬ１とＢＬ２との間）に直列に接続されている。また、セルトランジスタＣＴのゲートはワード線ＷＬに接続されている。
【００１３】
メモリセルアレイ１１のビット線方向の両側には、センスアンプ１２およびライトドライバ２２が配置されている。センスアンプ１２は、ビット線ＢＬに接続されており、選択ワード線ＷＬに接続されたメモリセルＭＣに流れる電流を検知することによって、メモリセルに格納されたデータを読み出す。ライトドライバ２２は、ビット線ＢＬに接続されており、選択ワード線ＷＬに接続されたメモリセルＭＣに電流を流すことによってデータを書き込む。
【００１４】
メモリセルアレイ１１のワード線方向の両側には、ロウデコーダ１３およびワード線ドライバ２１がそれぞれ配置されている。ワード線ドライバ２１は、ワード線に接続されており、データ読出しまたはデータ書込みの際に選択ワード線ＷＬに電圧を印加するように構成されている。
【００１５】
センスアンプ１２またはライトドライバ２２と外部入出力端子Ｉ／Ｏとの間のデータの授受は、データバス１４及びＩ／Ｏバッファ１５を介して行われる。
【００１６】
コントローラ１６には、各種の外部制御信号、例えば、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号／ＷＥ、及び読み出しイネーブル信号／ＲＥなどが入力される。コントローラ１６は、これらの制御信号に基づいて、入出力端子Ｉ／Ｏから供給されるアドレスＡｄｄとコマンドＣｏｍとを識別する。そして、コントローラ１６は、アドレスＡｄｄを、アドレスレジスタ１７を介してロウデコーダ１３及びカラムデコーダ１８に転送する。また、コントローラ１６は、コマンドＣｏｍをデコードする。センスアンプ１２は、カラムデコーダ１８によってデコードされたカラムアドレスに従って、ビット線に電圧を印加することができるように構成されている。ワード線ドライバ２１は、ロウデコーダ１３によってデコードされたロウアドレスに従って、選択ワード線ＷＬに電圧を印加することができるように構成されている。
【００１７】
コントローラ１６は、外部制御信号とコマンドに従って、データ読み出し、データ書き込み及び消去の各シーケンス制御を行う。内部電圧発生回路１９は、各動作に必要な内部電圧（例えば、電源電圧より昇圧された電圧）を発生するために設けられている。この内部電圧発生回路１９も、コントローラ１６により制御され、昇圧動作を行い必要な電圧を発生する。
【００１８】
図２は、メモリセルＭＣの書込み動作を示す説明図である。ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子は、２枚の強磁性層Ｆ，Ｐとこれらに挟まれた非磁性層（絶縁薄膜）Ｂとからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層Ｆ，Ｐの磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。
【００１９】
例えば、ＭＴＪ素子は、固定層（Ｐｉｎ層）Ｐ、トンネルバリア膜Ｂ、記録層（Ｆｒｅｅ層）Ｆを順次積層して構成される。Ｐｉｎ層ＰおよびＦｒｅｅ層Ｆは、強磁性体で構成されており、トンネルバリア膜Ｂは、絶縁膜（例えば、Ａｌ２Ｏ３，ＭｇＯ）からなる。Ｐｉｎ層Ｐは、磁化の向きが固定されている層であり、Ｆｒｅｅ層Ｆは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。
【００２０】
書込み時に矢印Ａ１の向きに反転閾値電極以上の電流を流すと、Ｐｉｎ層Ｐの磁化の向きに対してＦｒｅｅ層Ｆのそれがアンチパラレル状態（ＡＰ状態）となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに反転閾値電極以上の電流を流すと、Ｐｉｎ層ＰとＦｒｅｅ層Ｆとのそれぞれの磁化の向きがパラレル状態（Ｐ状態）となり、低抵抗状態（データ“０”）となる。このように、ＴＭＪ素子は、電流の方向によって異なるデータを書き込むことができる。
【００２１】
尚、Ｐｉｎ層ＰとＦｒｅｅ層Ｆとの位置関係は逆であってもよい。この場合、電流の方向も逆にすれば、上記のようにデータを書き込むことができる。
【００２２】
図３は、第１の実施形態に従ったＭＲＡＭのメモリセルアレイの部分的平面図である。図４Ａおよび図４Ｂは、図３の４−４線に沿った断面図である。図３に示すように、本実施形態によるＭＲＡＭは、アクティブエリアＡＡと、ワード線ＷＬ（ゲート電極ＧＣ）と、ビット線対ＢＬ１、ＢＬ２と、コンタクトプラグＣＢと、ＭＴＪ素子と、セルトランジスタＣＴとを備えている。
【００２３】
隣接する複数のアクティブエリアＡＡは、半導体基板１０に形成された素子分離領域ＳＴＩ（Shallow Trench Isolation）によって分離されている。ワード線ＷＬは、ロウ方向に延伸しており、セルトランジスタＣＴのゲート電極ＧＣとして機能する。あるいは、ワード線ＷＬは、セルトランジスタＣＴのゲート電極ＧＣに接続されている。ビット線対ＢＬ１、ＢＬ２は、ワード線ＷＬと直交するカラム方向に延伸している。
【００２４】
ＭＴＪ素子は、隣接する２つのワード線ＷＬとビット線対ＢＬ１、ＢＬ２との交点に対応して設けられており、半導体基板１０の上方にマトリクス状に二次元配置されている。
【００２５】
コンタクトプラグＣＢ１は、アクティブエリアＡＡに形成された拡散層とビアコンタクトＶ１との間を電気的に接続するように設けられている。ビアコンタクトＶ１は、コンタクトプラグＣＢ１とビット線ＢＬ１との間を電気的に接続する。これにより、ビット線ＢＬ１は、ビアコンタクトＶ１およびコンタクトプラグＣＢ１を介してセルトランジスタＣＴの一方の拡散層（ソースまたはドレイン）に接続されている。一方、コンタクトプラグＣＢ２は、セルトランジスタＣＴの他方の拡散層（ドレインまたはソース）と下部電極ＬＥとの間を電気的に接続している。ここで、コンタクトプラグＣＢ２は、図３に示す重複エリアＡ０において下部電極ＬＥと接続されている。
【００２６】
ＭＴＪ素子の下端は、下部電極ＬＥを介してコンタクトプラグＣＢ２に電気的に接続されている。下部電極ＬＥは、ロウ方向に隣接する２つのコンタクトプラグＣＢのうち一方と重複エリアＡ０において重複しており、この重複エリアＡ０においてコンタクトプラグＣＢと接続されている。従って、ＭＴＪ素子の下端は、下部電極ＬＥを介してコンタクトプラグＣＢ２に接続され、さらにコンタクトプラグＣＢ２を介してセルトランジスタＣＴの他方の拡散層に接続されている。一方、ＭＪＴ素子の上端は、上部電極およびビアコンタクトＶ２を介してビット線ＢＬ２に電気的に接続される。
【００２７】
従って、ＭＴＪ素子およびセルトランジスタＣＴは、ビット線ＢＬ１とＢＬ２との間において直列に接続される。本実施形態では、１つのＭＴＪ素子に対して２つのセルトランジスタＣＴが電流を流すように構成されている。例えば、ＭＴＪ素子ＭＴＪ０は、ロウ方向に対して斜め方向に隣接するセルトランジスタＣＴ０、ＣＴ１によって駆動される。セルトランジスタＣＴ０、ＣＴ１は、それぞれワード線ＷＬ０、ＷＬ１に対応しており、かつ、ビット線対ＢＬＰ０のうちビット線ＢＬ１に接続されている。これにより、ワード線ＷＬ０、ＷＬ１に電圧を印加することによって、２つのセルトランジスタＣＴ０、ＣＴ１が導通状態となり、ＭＴＪ素子ＭＴＪ０がビット線対ＢＬＰ０のＢＬ１とＢＬ２との間に接続される。そして、ビット線対ＢＬＰ０のビット線ＢＬ１とＢＬ２との間に電圧差を印加することによって、ＭＴＪ素子ＭＴＪ０へ電流を流すことができる。
【００２８】
図４Ａおよび図４Ｂに示すように、本実施形態によるＭＲＡＭは、半導体基板としてのシリコン基板１０と、拡散層２０と、ゲート電極ＧＣと、コンタクトプラグＣＢ２と、層間絶縁膜ＩＬＤと、下部電極ＬＥと、ＭＴＪ素子と、側壁膜４０と、上部電極ＵＥと、ビアコンタクトＶ２とを備えている。
【００２９】
シリコン基板１０上には、拡散層２０が設けられている。また、シリコン基板１０上には、ゲート絶縁膜２５を介してゲート電極ＣＧ（ワード線ＷＬ）が設けられている。ゲート電極ＧＣおよび拡散層２０が複数のセルトランジスタＣＴの一部を構成する。尚、図４は、ワード線ＷＬに沿ったロウ方向の断面を示しているので、ビアコンタクトＶ１が接続されている拡散層はここでは図示されていない。しかし、図３、図４Ａおよび図４Ｂを参照することによって、複数のセルトランジスタＣＴがシリコン基板１０上に形成されていることは容易に理解できる。
【００３０】
コンタクトプラグＣＢ２は、図３に示すように隣接するセルトランジスタＣＴ間に埋め込まれている。そして、コンタクトプラグＣＢ２は、ゲート電圧ＧＣとの絶縁を維持しつつ、該隣接するセルトランジスタＣＴ間にある拡散層２０に電気的に接続されている。
【００３１】
層間絶縁膜ＩＬＤは、複数のコンタクトプラグＣＢ２の間を埋め込んでいる。また、図４Ａおよび図４Ｂでは示さないが、層間絶縁膜ＩＬＤは、複数のコンタクトプラグＣＢ１の間を埋め込んでいる。さらに、層間絶縁膜ＩＬＤは、隣接する複数のゲート電極ＧＣ間を埋め込んでいる。これにより、ゲート電極ＧＣ、コンタクトプラグＣＢ１、ＣＢ２は、互いに電気的に絶縁されている。
【００３２】
図４Ａおよび図４Ｂに示すように、下部電極ＬＥは、ロウ方向に隣接する２つのコンタクトプラグＣＢ２のうち一方に重複エリアＡ０によって接続されている。逆に、下部電極ＬＥは、ロウ方向に隣接する２つのコンタクトプラグＣＢ２のうち他方には接続されていない。
【００３３】
図４Ａおよび図４Ｂに示すように、ＭＴＪ素子は、いずれのコンタクトプラグＣＢ２の上方にも設けられておらず、層間絶縁膜ＩＬＤ（素子分離領域ＳＴＩ）の上方に設けられている。従って、図３に示すように、ＭＴＪ素子は、シリコン基板１０の表面上方から見たときに、いずれのコンタクトプラグＣＢ１、ＣＢ２にも重複していない。しかし、ＭＴＪ素子の下に設けられた下部電極ＬＥは、コンタクトプラグＣＢ２に重複エリアＡ０によって接続されている。従って、ＭＴＪ素子は、層間絶縁膜ＩＬＤ（素子分離領域ＳＴＩ）の上方に設けられているが、１つのコンタクトプラグＣＢ２と電気的に接続される。
【００３４】
側壁膜４０は、図４Ａに示すように、ＭＴＪ素子の側面を被覆している。シリコン基板１０の表面上方から見たときに、側壁膜４０の外縁の形状は、下部電極ＬＥの外縁の形状とほぼ同じ形状である。本実施形態では、側壁膜４０および下部電極ＬＥの外縁の形状は、シリコン基板１０の表面上方から見たときに、共にほぼ円形であり、それらの円形の中心はほぼ一致している。従って、側壁膜４０は、図３に示すＭＴＪ素子の外縁と下部電極ＬＥの外縁との間に存在することになる。よって、側壁膜４０は、下部電極ＬＥと同様に、コンタクトプラグＣＢ２に重複エリアＡ０において重複するように設けられている。
【００３５】
側壁膜４０は、図４Ａに示すようにＭＴＪ素子の側面全体を被覆してもよいが、図４Ｂに示すようにＭＴＪ素子の一部側面のみを被覆してもよい。例えば、側壁膜４０は、トンネルバリア膜Ｂ上にある上側磁性層（例えば、Ｆｒｅｅ層Ｆ）の側面のみを被覆する。この場合、側壁膜４０は、トンネルバリア膜Ｂの上面の一部の上に設けられ、トンネルバリア膜Ｂの下にある下側磁性層（例えば、Ｐｉｎ層Ｐ）の側面には設けられていない。側壁膜４０は、下部電極ＬＥの加工時にマスクとして機能するために設けられているので、必ずしもＭＴＪ素子の側面全体を被覆していなくてもよい。また、この場合、トンネルバリア膜Ｂおよび下側磁性層が下部電極ＬＥと同程度の平面サイズとなる。しかし、ＭＴＪ素子として機能する有効な平面エリアは、面積の小さな上側磁性層によって決定されるので、ＭＴＪ素子の特性および機能としては、図４Ａに示すＭＴＪ素子と変わらない。さらに、側壁膜４０は、上側磁性層およびトンネルバリア膜Ｂの側面を被覆してもよい。この場合、側壁膜４０は、下側磁性層の上面上に設けられる。
【００３６】
また、本実施形態では、ＭＴＪ素子の下側磁性層がＰｉｎ層Ｐであり、上側磁性層がＦｒｅｅ層Ｆであるが、Ｐｉｎ層ＰとＦｒｅｅ層Ｆとの位置関係は逆でもよい。即ち、ＭＴＪ素子の下側磁性層がＦｒｅｅ層Ｆであり、上側磁性層がＰｉｎ層Ｐであってもよい。この場合、側壁膜４０は、ＭＴＪ素子のＰｉｎ層Ｐの側面のみを被覆してもよく、Ｐｉｎ層Ｐおよびトンネルバリア膜Ｂの側面を被覆してもよい。この場合であっても、側壁膜４０は、下部電極ＬＥの加工時にマスクとして機能することができる。
【００３７】
ＭＴＪ素子上には、上部電極ＵＥが設けられている。側壁膜４０は、上部電極ＵＥの側面、ＭＴＪ素子の側面、および、下部電極ＬＥの上面の一部に設けられている。下部電極ＬＥは、ＭＴＪ素子の底面と層間絶縁膜ＩＬＤとの間だけでなく、側壁膜４０とコンタクトプラグＣＢ２との間にも設けられている。これにより、下部電極ＬＥは、ＭＴＪ素子の下端とコンタクトプラグＣＢ２とを電気的に接続する。
【００３８】
ビアコンタクトＶ２は、上部電極ＵＥ上に設けられており、上部電極ＵＥとビット線ＢＬ２との間を電気的に接続する。
【００３９】
ＭＲＡＭの微細化によってコンタクトプラグＣＢ１、ＣＢ２のアスペクト比が大きくなると、図４に示すように、ボイドまたはシーム３０が発生する。
【００４０】
本実施形態によるＭＲＡＭは、シリコン基板１０の表面上方から見たときに、平面レイアウト上において、ＭＴＪ素子とコンタクトプラグＣＢ２とは重複していない。ＭＴＪ素子は、素子分離領域ＳＴＩ上に形成されており、ロウ方向に隣接する２つのコンタクトプラグＣＢ２からそれぞれ間隙部分Ｇ１、Ｇ２（図３、４参照）だけ離れている。従って、ＭＴＪ素子は、ボイドまたはシーム３０の影響を受けない。もし、ＭＴＪ素子がコンタクトプラグＣＢ２上に設けられていた場合、ＭＴＪ素子においてボイドまたはシーム３０に起因する段差が生じる場合がある。このような段差は、ＭＴＪ素子の特性を劣化させる。これに対し、本実施形態によるＭＴＪ素子は、ボイドまたはシーム３０の影響を受けないので、段差は生じない。従って、ＭＴＪ素子の特性の劣化を抑制することができる。
【００４１】
一方、下部電極ＬＥは間隙部分Ｇ１、Ｇ２に設けられている。これにより、下部電極ＬＥは、間隙部分Ｇ１側においてコンタクトプラグＣＢ２と接続する。その結果、下部電極ＬＥは、ＭＴＪ素子の下端とコンタクトプラグＣＢ２との電極的接続を維持することができる。これにより、ＭＴＪ素子およびセルトランジスタＣＴは、ビット線対ＢＬ１、ＢＬ２の間に接続され、正常に動作することができる。
【００４２】
このような構成を有するＭＲＡＭは、以下のように製造方法によって形成される。
【００４３】
図５〜図９は、第１の実施形態に従ったＭＲＡＭの製造方法を示す断面図である。まず、シリコン基板１０上にセルトランジスタＣＴを形成する。素子分離領域ＳＴＩの形成後、アクティブエリアＡＡにセルトランジスタＣＴを形成する。セルトランジスタＣＴは、既知のトランジスタの形成方法と同様でよい。図５では、セルトランジスタＣＴの拡散層２０およびゲート電極ＧＣが表示されている。拡散層２０は、ソースまたはドレインのいずれかである。ゲート電極ＧＣは、コンタクトプラグＣＢに対して図５の紙面に対して垂直方向（カラム方向）にずれて配置されているので、鎖線で示されている。
【００４４】
次に、ゲート電極ＧＣ上およびゲート電極ＧＣ間を被覆するように、層間絶縁膜ＩＬＤ（Inter Layer Dielectric）を堆積する。ＣＭＰ（Chemical Mechanical Polishing）法を用いて、層間絶縁膜ＩＬＤを平坦化する。
【００４５】
次に、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法を用いて、層間絶縁膜ＩＬＤにコンタクトプラグＣＢ用のコンタクトホールＣＨを形成する。そして、ＣＶＤ（Chemical Vapor Deposition）法を用いて金属材料（例えば、タングステン）をコンタクトホールＣＨ内に堆積する。通常、装置の微細化のために、隣接するセルトランジスタＣＴ間の間隔は狭く、かつ、ゲート電極ＧＣ（ワード線ＷＬ）の抵抗を下げるためにゲート電流ＧＣ（ワード線ＷＬ）は厚く形成されている。このため、コンタクトホールＣＨの溝のアスペクト比は大きい。従って、金属材料は、コンタクトホールＣＨを完全に充填することはできず、その中にボイドおよびシーム３０が形成され易い。また、層間絶縁膜ＩＬＤと金属材料との間に僅かな段差が生じる場合もある。
【００４６】
次に、ＣＭＰ法を用いて金属材料を平坦化し、隣接するコンタクトプラグＣＢを互いに電気的に分離する。コンタクトプラグＣＢは、互いに分離され、拡散層２０に接続され、かつ、ゲート電極ＧＣから絶縁されるように形成される。その後、下部電極ＬＥの材料を堆積する。下部電極ＬＥの材料は、例えば、Ｔａ、Ｐｔ、Ｉｒ、Ｒｕ、Ｐｄ、Ｗ、Ｔｉ、Ａｌ 及びそれらの窒化物、あるいは、これらの材料の複合膜である。
【００４７】
次に、下部電極ＬＥ上に、ＭＴＪ素子の材料を堆積する。例えば、下部電極ＬＥ上に、記録層Ｆの材料、トンネルバリア膜Ｂの材料および固定層Ｐの材料の順番に堆積する。記録層Ｆおよび固定層Ｐの材料は、例えば、Ｃｏ、Ｆｅ、Ｎｉ、Ｐｔ、Ｆｅ、Ｐｄ、Ｂ、Ｔａ、Ｄｙ、Ｔｖ、Ｃｒ等を含む磁性体材料である。トンネルバリア膜の材料は、例えば、酸化マグネシウムである。
【００４８】
次に、ＭＴＪ素子の材料の上に、ハードマスクＨＭの材料を堆積する。これにより、図５に示す構造が得られる。ハードマスクＨＭの材料は、例えば、ＳｉＯ２、ＳｉＮ、Ｔａ、ＴｉＡｌｘＮｙ、ＴａＮ、ＴｉＮ、ＷＮ、Ｗ、Ａｌ２Ｏ３等の単層膜または積層膜である。ハードマスクＨＭが積層膜の場合、ハードマスクＨＭの材料は、図４の上部電極ＵＥとして利用され得るように、導電性材料（例えば、Ｔａ、ＴｉＡｌｘＮｙ、ＴａＮ、ＷＮ、Ｗ、ＴｉＮ）であることが好ましい。ハードマスクＨＭが積層膜の場合、ハードマスクＨＭの材料は、少なくともＭＴＪ素子上に導電性材料を堆積し、その導電性材料の上に絶縁性材料（例えば、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３）を堆積する。ハードマスクＨＭの絶縁性材料は、ＭＴＪ素子のエッチング時に除去される。本実施形態では、ハードマスクＨＭの材料として、プラズマＴＥＯＳによって形成されたＳｉＯ２とＳｉＮとＴａとの積層膜、あるいは、ＳｉＯ２、ＴａおよびＴｉＡｌＮの積層膜を採用した。この場合、ＴａまたはＴｉＡｌＮがＭＴＪ素子の材料上に最初に堆積され、その後にＳｉＮおよびＳｉＯ２が堆積される。
【００４９】
次に、リソグラフィ技術およびＲＩＥ法を用いて、ハードマスクＨＭを加工する。さらに、ハードマスクＨＭをマスクとして用いて、ＭＴＪ素子の材料（固定層Ｐ、トンネル絶縁膜Ｂおよび記録層Ｆの各材料）を、下部電極ＬＥの上面が露出されるまで連続的にエッチングする。これにより、図６に示す構造が得られる。このエッチング工程において、ハードマスクＨＭの上部の絶縁性材料は除去される。従って、ハードマスクＨＭは、以降、上部電極ＵＥと呼ぶ。
【００５０】
ここで、ＭＴＪ素子の材料は、ＲＩＥ、１５０℃〜３００℃の高温ＲＩＥ、ＩＢＥ（Ion Beam Etching）を用いてエッチングしてもよい。さらに、ＭＴＪ素子の材料は、ＲＩＥ、高温ＲＩＥ、ＩＢＥのうち複数の方法を組み合わせてエッチングしてもよい。また、ＭＴＪ素子の材料の加工後、室温〜２００℃の低温でＯ２プラズマ処理を施すことによって、ＭＴＪ素子のダメージを回復させ、トンネルバリア膜Ｂの電流リークを低減させることができる。
【００５１】
図４Ｂに示す構造を形成する場合、ハードマスクＨＭをマスクとして用いて、ＭＴＪ素子の材料のうち上側磁性層としてのＦｒｅｅ層Ｆをトンネルバリア膜Ｂの表面が露出されるまでエッチングする。この場合、トンネルバリア膜Ｂをエッチングストッパとして用いればよい。これにより、後述する側壁膜４０は、Ｆｒｅｅ層Ｆの側面のみに残置され得る。また、ＭＴＪ素子の材料のうちＦｒｅｅ層Ｆおよびトンネルバリア膜Ｂを、下側磁性層としてのＰｉｎ層Ｐの表面が露出されるまでエッチングする。この場合、側壁膜４０は、Ｆｒｅｅ層Ｆおよびトンネルバリア膜Ｂの側面のみに残置され得る。
【００５２】
図６に示すように、ハードマスクＨＭおよびＭＴＪ素子は、シリコン基板１０の表面上方から見たときに、コンタクトプラグＣＢに重複せず、層間絶縁膜ＩＬＤに重複するように、下部電極ＬＥの材料上に形成される。即ち、ハードマスクＨＭおよびＭＴＪ素子は、層間絶縁膜ＩＬＤ（素子分離領域ＳＴＩ）上に形成され、コンタクトプラグＣＢ上に形成されていない。これにより、ＭＴＪ素子は、ボイドまたはシーム３０の影響を受けない。さらに、ハードマスクＨＭおよびＭＴＪ素子は、ロウ方向に隣接する２つのコンタクトプラグＣＢの一方側に偏って配置されている。従って、本実施形態では、ＭＴＪ素子は、一方のコンタクトプラグＣＢから間隙Ｇ１だけ離れており、他方のコンタクトプラグＣＢから間隙Ｇ２（Ｇ２＞Ｇ１）だけ離れている。これにより、ＭＴＪ素子と一方のコンタクトプラグＣＢとの電気的接続を維持し、かつ、他方のコンタクトプラグＣＢから電気的に絶縁され得る。尚、ＭＴＪ素子の側面は、加工後、順テーパーを有する。従って、ハードマスクＨＭの外縁は、シリコン基板１０の表面上方から見たときに、ＭＴＪ素子の外縁の内側に存在する。
【００５３】
次に、ＭＴＪ素子および下部電極ＬＥ上に側壁膜４０の材料を堆積する。側壁膜４０の材料は、絶縁材料であり、例えば、シリコン窒化膜、アルミニウム酸化物、ジルコン酸化物あるいはそれらの膜の複合膜である。本実施形態では、側壁膜４０の材料は、例えば、ＰＶＤ（Plasma Vapor Deposition）法、ＡＬＤ法（Atomic Layer Deposition）、ＰｅＡＬＤ(Plasma Enhanced Atomic Layer Deposition)法で堆積されたシリコン窒化膜等である。
【００５４】
次に、ＲＩＥ法を用いて側壁膜４０の材料を異方性エッチングし、側壁膜４０をＭＴＪ素子の側面のみに残置させる。このとき、側壁膜４０は、シリコン基板１０の表面上方から見たときに、一方のコンタクトプラグＣＢおよび層間絶縁膜ＩＬＤの両方に重複するように形成される。尚且つ、側壁膜４０は、シリコン基板１０の表面上方から見たときに、他方のコンタクトプラグＣＢに重複しないように形成される。従って、側壁膜４０の材料は、間隙Ｇ１よりも厚く堆積され、かつ、間隙Ｇ２よりも薄く形成されることが好ましい。また、側壁膜４０のエッチングも、側壁膜４０が一方のコンタクトプラグＣＢ上に残り、かつ、他方のコンタクトプラグＣＢ上に残らないように実行される。これにより、図７に示す構造が得られる。
【００５５】
次に、側壁膜４０および上部電極ＵＥをマスクとして用いて下部電極ＬＥの材料をＲＩＥ法で加工する。このとき、コンタクトプラグＣＢの上部もオーバーエッチングされる。これにより、図８に示す断面が得られる。
【００５６】
図４Ｂに示す構造を形成する場合、側壁膜４０および上部電極ＵＥをマスクとして用いて、トンネルバリア膜Ｂ、Ｐｉｎ層Ｐおよび下部電極ＬＥの材料を加工する。この場合、Ｐｉｎ層Ｐは、下部電極ＬＥとほぼ同じサイズに形成されるが、ＭＴＪ素子として機能する有効な平面エリアは、面積の小さな上側磁性層（Ｆｒｅｅ層Ｆ）によって決定されるので、問題はない。尚、側壁膜４０が、Ｆｒｅｅ層Ｆおよびトンネルバリア膜Ｂの側面に設けられている場合には、上記エッチング工程において、Ｐｉｎ層Ｐおよび下部電極ＬＥの材料が加工される。下部電極ＬＥの多くの部分は、シリコン基板１０の表面上方から見たときに、層間絶縁膜ＩＬＤに重複している。従って、下部電極ＬＥの多くの部分は、ＭＴＪ素子の底面と層間絶縁膜ＩＬＤとの間に設けられている。一方、下部電極ＬＥの一部は、シリコン基板１０の表面上方から見たときに、ロウ方向に隣接するコンタクトプラグＣＢのうち一方のコンタクトプラグＣＢに重複しているが、他方のコンタクトプラグＣＢには重複していない。従って、下部電極ＬＥの一部は、側壁膜４０と一方のコンタクトプラグＣＢとの間に設けられているが、側壁膜４０と他方のコンタクトプラグＣＢとの間には設けられていない。下部電極ＬＥとコンタクトプラグＣＢとの間の重複部分が図３に示す重複エリアＡ０である。このように、ＭＴＪ素子とコンタクトプラグＣＢとは重複することなく間隙Ｇ１、Ｇ２を有しながらも、下部電極ＬＥはその一方の間隙Ｇ１を埋めるよう形成される。即ち、下部電極ＬＥは、ＭＴＪ素子の下端から横方向（ロウ方向）に延伸し、ＭＴＪ素子の下端を１つのコンタクトプラグＣＢに電気的に接続する。これにより、ＭＴＪ素子の下端は、下部電極ＬＥを介して一方のコンタクトプラグＣＢに電気的に接続される。
【００５７】
ここで、側壁膜４０をマスクとして下部電極ＬＥを自己整合的に加工しているので、シリコン基板１０の表面上方から見たときに、側壁膜４０および下部電極ＬＥは、ほぼ同一の外形を有する。本実施形態では側壁膜４０および下部電極ＬＥは、ほぼ円形であり、側壁膜４０および下部電極ＬＥの中心はほぼ一致している。また、ＭＴＪ素子も、同様にほぼ円形であり、ＭＴＪ素子および下部電極ＬＥの中心もほぼ一致している。
【００５８】
尚、側壁膜４０は、マスクとして用いられると共に、下部電極ＬＥの加工後には、酸素および水素等をブロックする側壁保護絶縁膜として機能する。酸素および水素等をブロックするために、側壁膜４０は、シリコン窒化膜、アルミニウム酸化物、ジルコン酸化物あるいは前記膜の複合膜が有効である。また、側壁膜４０は、上部電極ＵＥの側面、ＭＴＪ素子の側面、および、下部電極ＬＥの上面の一部に設けられているので、酸素および水素等のブロックとして有効に機能する。
【００５９】
本実施形態では、側壁膜４０は、スパッタ法を用いてシリコン窒化膜を堆積し、さらに、カバレッジの良好なＡＬＤ（Atomic Layer Deposition）法を用いてシリコン窒化膜を再度堆積することによって形成されている。スパッタ法を用いたシリコン窒化膜は、ＡＬＤ（Atomic Layer Deposition）法、あるいはＰｅＡＬＤ(Plasma Enhanced Atomic Layer Deposition)法によるシリコン窒化膜の堆積時におけるＭＴＪ素子へのダメージを抑制できる。従って、ＭＴＪ素子に直接接する側壁膜４０の部分は、スパッタ法で形成することが好ましい。
【００６０】
次に、側壁膜４０、上部電極ＵＥ、下部電極ＬＥ、コンタクトプラグＣＢ上に層間絶縁膜ＩＬＤをさらに堆積する。そして、層間絶縁膜ＩＬＤを上部電極ＵＥの表面が露出されるまでエッチングバックする。このとき、上部電極ＵＥおよび側壁膜４０は、エッチングストッパとして機能する。これにより、図９に示す断面が得られる。
【００６１】
次に、図４に示すように、上部電極ＵＥ上に、さらに中間プラグ電極を形成し、上部電極ＵＥを被覆するように層間絶縁膜ＩＬＤ２を堆積する。中間プラグ電極は例えば、窒化チタンからなり、上部電極ＵＥとして機能する。その後、ビアコンタクトＶ１、Ｖ２を形成し、ビット線ＢＬ１、ＢＬ２の配線等を形成することによって本実施形態によるＭＲＡＭが完成する。尚、ビアコンタクトＶ１は、セルトランジスタＣＴのゲート電極ＧＣを挟んで拡散層２０とは反対側の拡散層に接続される。
【００６２】
本実施形態によれば、リソグラフィ技術およびＲＩＥ法を用いてハードマスクＨＭおよびＭＴＪ素子を加工した後、下部電極ＬＥは、側壁膜４０をマスクとして自己整合的に加工されている。このため、上部電極ＵＥ、ＭＴＪ素子および下部電極ＬＥの加工に必要なリソグラフィ工程は１回だけである。従って、本実施形態によるＭＲＡＭは、従来よりも簡単な製造方法で形成することができる。
【００６３】
一方、本実施形態によるＭＲＡＭでは、上部電極ＵＥおよびＭＴＪ素子が層間絶縁膜ＩＬＤの上方に設けられつつ、隣接するコンタクトプラグＣＢのうち一方のコンタクトプラグＣＢ側に偏って形成されている。これにより、シリコン基板１０の表面上方から見たときに、ＭＴＪ素子とコンタクトプラグＣＢとは重複せず、かつ、下部電極ＬＥがコンタクトプラグＣＢと重複するように形成され得る。
【００６４】
このように、ＭＴＪ素子の全体が層間絶縁膜ＩＬＤ（素子分離領域ＳＴＩ）の上方に設けられているので、ＭＲＡＭが微細化されても、ＭＴＪ素子は、コンタクトプラグＣＢ内のシームまたはボイド３０の影響を受けない。従って、本実施形態によるＭＲＡＭは、ＭＴＪ素子の特性の劣化を抑制することができる。
【００６５】
さらに、ＭＴＪ素子は、隣接する２つのコンタクトプラグＣＢのうち一方のコンタクトプラグＣＢ側に偏って形成されていることによって、ＭＴＪ素子の下端は、下部電極ＬＥを介して一方のコンタクトプラグＣＢとの電気的接続を維持することができる。これにより、本実施形態によるＭＲＡＭは、メモリとして正常に動作し得る。
【００６６】
上部電極ＵＥ、ＭＴＪ素子および下部電極ＬＥは、１回のリソグラフィ工程で形成されているので、上部電極ＵＥ、ＭＴＪ素子、側壁膜４０、下部電極ＬＥのそれぞれの外縁の形状は、全て相似の形状を有し、かつ、中心がほぼ一致している。
【００６７】
尚、本実施形態において、下部電極ＬＥの加工後、保護絶縁膜（図示せず）を再度堆積してもよい。これにより、後工程での水素、水、酸素をブロックすることができるので、ＭＴＪ素子の特性をさらに改善することができる。この場合、保護絶縁膜の材料は、側壁膜４０の材料と同じでよい。
【００６８】
（第２の実施形態）
図１０は、第２の実施形態に従ったＭＲＡＭの断面図である。第２の実施形態は、ビアコンタクトＶ２と上部電極ＵＥとの間に中間プラグ電極が設けられていない点で第１の実施形態と異なる。第２の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。
【００６９】
第２の実施形態では、ビアコンタクトＶ２が、上部電極ＵＥ上に直接接続されている。この場合、図１０に示すように、ビアコンタクトＶ２のコンタクトホールが上部電極ＵＥの位置からずれて形成される可能性がある。しかし、第２の実施形態では、側壁膜４０が上部電極ＵＥおよびＭＴＪ素子の各側面を被覆している。また、側壁膜４０は、図３に示す重複エリアＡ０を確保するために、或る程度厚く形成される。従って、ビアコンタクトＶ２のコンタクトホールのアライメントが多少ずれたとしても、側壁膜４０がＭＴＪ素子を保護することができる。
【００７０】
さらに、第２の実施形態によれば、ビアコンタクトＶ２は、中間プラグ電極を介すことなく、上部電極ＵＥ上に直接接続することが可能である。従って、第２の実施形態によるＭＲＡＭの製造方法は、第１の実施形態によるＭＲＡＭの製造方法から中間プラグ電極の形成工程を省略すればよい。第２の実施形態では、中間プラグ電極の形成が不要であるので、その分、ＭＲＡＭの製造方法が簡単になる。第２の実施形態は、さらに第１の実施形態の効果を得ることができる。
【００７１】
（第３の実施形態）
図１１は、第３の実施形態によるＭＲＡＭのメモリセルアレイの部分的平面図である。第３の実施形態は、下部電極ＬＥの形状が凸形状に形成されている点で第１の実施形態と異なる。第３の実施形態のその他の構成は、第１の実施形態と同様でよい。
【００７２】
第３の実施形態では、平面レイアウトにおいて、下部電極ＬＥが、該下部電極ＬＥに接続されるコンタクトプラグＣＢに向かってロウ方向へ突出している。従って、下部電極ＬＥとコンタクトプラグＣＢとの接続面積（重複エリアＡ１の面積）がより広く形成されている。これにより、下部電極ＬＥは、コンタクトプラグＣＢとＭＴＪ素子の下端との間を確実に電気的に接続することができる。
【００７３】
さらに、第３の実施形態は、ＭＴＪ素子の全体が層間絶縁膜ＩＬＤ（素子分離領域ＳＴＩ）の上方に設けられている。これにより、ＭＲＡＭが微細化されても、ＭＴＪ素子は、コンタクトプラグＣＢ内のシームまたはボイド３０の影響を受けない。従って、第３の実施形態によるＭＲＡＭも、第１の実施形態と同様の効果を得ることができる。
【００７４】
ただし、第３の実施形態では、平面レイアウトにおける下部電極ＬＥの形状は、ＭＴＪ素子の形状と相似形ではない。このため、第３の実施形態は、ＭＴＪ素子の形成時に用いられたハードマスクＨＭとは異なるマスクを用いて下部電極ＬＥを加工する必要がある。
【００７５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７６】
ＡＡ・・・アクティブエリア、ＳＴＩ・・・素子分離領域、ＷＬ・・・ワード線、ＧＣ・・・ゲート電極、ＢＬ１、ＢＬ２・・・ビット線、ＣＢ・・・コンタクトプラグ、ＭＴＪ・・・ＭＴＪ素子、ＣＴ・・・セルトランジスタ、Ａ０・・・重複エリア、ＬＥ・・・下部電極、ＵＥ・・・上部電極、ＨＭ・・・ハードマスク、Ｖ１、Ｖ２・・・ビアコンタクト、１０・・・シリコン基板、２０・・・拡散層、３０・・・ボイド、シーム、４０・・・側壁膜
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた複数のセルトランジスタと、
隣接する前記セルトランジスタ間に埋め込まれ、該隣接するセルトランジスタ間にある拡散層に電気的に接続されたコンタクトプラグと、
複数の前記コンタクトプラグ間を埋め込む層間絶縁膜と、
前記コンタクトプラグの上方に設けられておらず、前記層間絶縁膜の上方に設けられた記憶素子と、
前記記憶素子の側面の少なくとも一部を被覆し、前記半導体基板の表面上方から見たときに、前記コンタクトプラグに重複するように設けられた側壁膜と、
前記記憶素子の底面と前記層間絶縁膜との間、および、前記側壁膜と前記コンタクトプラグとの間に設けられ、前記記憶素子と前記コンタクトプラグとを電気的に接続する下部電極とを備えた半導体記憶装置。
【請求項２】
前記半導体基板の表面上方から見たときに、前記側壁膜の外縁の形状は、前記下部電極の外縁の形状とほぼ同じ形状であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記半導体基板の表面上方から見たときに、前記記憶素子の外縁の形状は、前記下部電極の外縁の形状とほぼ相似形であることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記半導体基板の表面上方から見たときに、前記記憶素子と前記コンタクトプラグとは重複することなく間隙部分を有し、
前記下部電極は前記間隙部分に設けられていることを特徴とする請求項１から請求項３に記載の半導体記憶装置。
【請求項５】
前記側壁膜は、少なくともシリコン窒化膜、アルミニウム酸化物、ジルコン酸化物あるいはそれらの膜の複合膜であることを特徴とする請求項１から請求項４のいずれかに記載の半導体記憶装置。
【請求項６】
前記記憶素子上に設けられた上部電極をさらに備え、
前記側壁膜は、前記上部電極の側面、前記記憶素子の側面、および、前記下部電極の上面の一部に設けられていることを特徴とする請求項１から請求項５に記載の半導体記憶装置。
【請求項７】
前記記憶素子は、２つの磁性層と、該２つの磁性層の間に設けられたトンネルバリア膜とを含み、
前記側壁膜は、前記トンネルバリア膜の上面上および該トンネルバリア膜上にある一方の前記磁性層の側面に設けられていることを特徴とする請求項１から請求項５に記載の半導体記憶装置。
【請求項８】
半導体基板上に複数のセルトランジスタを形成し、
複数の前記セルトランジスタのゲート電極間に層間絶縁膜を埋め込み、
隣接する前記セルトランジスタ間に、該隣接するセルトランジスタ間にある拡散層に電気的に接続されたコンタクトプラグを形成し、
前記コンタクトプラグおよび前記層間絶縁膜上に下部電極の材料を堆積し、
前記半導体基板の表面上方から見たときに前記コンタクトプラグに重複せず、前記層間絶縁膜に重複するように、前記下部電極の材料上に記憶素子を形成し、
前記半導体基板の表面上方から見たときに前記コンタクトプラグおよび前記層間絶縁膜の両方に重複するように、前記記憶素子の側面の少なくとも一部に側壁膜を形成し、
前記側壁膜をマスクとして用いて前記下部電極の材料を加工し、前記記憶素子の底面と前記層間絶縁膜との間、および、前記側壁膜と前記コンタクトプラグとの間に設けられた下部電極を形成することを具備した半導体記憶装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板上に設けられた複数のセルトランジスタと、
隣接する前記セルトランジスタ間に埋め込まれ、該隣接するセルトランジスタ間にある拡散層に電気的に接続されたコンタクトプラグと、
複数の前記コンタクトプラグ間を埋め込む層間絶縁膜と、
前記コンタクトプラグの上方に設けられておらず、前記層間絶縁膜の上方に設けられた記憶素子と、
前記記憶素子の側面の少なくとも一部を被覆し、前記半導体基板の表面上方から見たときに、前記コンタクトプラグに重複するように設けられた側壁膜と、
前記記憶素子の底面と前記層間絶縁膜との間、および、前記側壁膜と前記コンタクトプラグとの間に設けられ、前記記憶素子と前記コンタクトプラグとを電気的に接続する下部電極とを備えた半導体記憶装置。
【請求項２】
前記半導体基板の表面上方から見たときに、前記側壁膜の外縁の形状は、前記下部電極の外縁の形状とほぼ同じ形状であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記半導体基板の表面上方から見たときに、前記記憶素子の外縁の形状は、前記下部電極の外縁の形状とほぼ相似形であることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記半導体基板の表面上方から見たときに、前記記憶素子と前記コンタクトプラグとは重複することなく間隙部分を有し、
前記下部電極は前記間隙部分に設けられていることを特徴とする請求項１から請求項３に記載の半導体記憶装置。
【請求項５】
前記側壁膜は、少なくともシリコン窒化膜、アルミニウム酸化物、ジルコン酸化物あるいはそれらの膜の複合膜であることを特徴とする請求項１から請求項４のいずれかに記載の半導体記憶装置。
【請求項６】
前記記憶素子上に設けられた上部電極をさらに備え、
前記側壁膜は、前記上部電極の側面、前記記憶素子の側面、および、前記下部電極の上面の一部に設けられていることを特徴とする請求項１から請求項５に記載の半導体記憶装置。
【請求項７】
前記記憶素子は、２つの磁性層と、該２つの磁性層の間に設けられたトンネルバリア膜とを含み、
前記側壁膜は、前記トンネルバリア膜の上面上および該トンネルバリア膜上にある一方の前記磁性層の側面に設けられていることを特徴とする請求項１から請求項５に記載の半導体記憶装置。
【請求項８】
半導体基板上に複数のセルトランジスタを形成し、
複数の前記セルトランジスタのゲート電極間に層間絶縁膜を埋め込み、
隣接する前記セルトランジスタ間に、該隣接するセルトランジスタ間にある拡散層に電気的に接続されたコンタクトプラグを形成し、
前記コンタクトプラグおよび前記層間絶縁膜上に下部電極の材料を堆積し、
前記半導体基板の表面上方から見たときに前記コンタクトプラグに重複せず、前記層間絶縁膜に重複するように、前記下部電極の材料上に記憶素子を形成し、
前記半導体基板の表面上方から見たときに前記コンタクトプラグおよび前記層間絶縁膜の両方に重複するように、前記記憶素子の側面の少なくとも一部に側壁膜を形成し、
前記側壁膜をマスクとして用いて前記下部電極の材料を加工し、前記記憶素子の底面と前記層間絶縁膜との間、および、前記側壁膜と前記コンタクトプラグとの間に設けられた下部電極を形成することを具備した半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−２１１０８（Ｐ２０１３−２１１０８Ａ）
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願番号】特願２０１１−１５２７８８（Ｐ２０１１−１５２７８８）
【出願日】平成２３年７月１１日（２０１１．７．１１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願日】平成２３年７月１１日（２０１１．７．１１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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