半導体装置の製造方法
【課題】側壁転写技術を使用したパターニングの加工性の向上を図る。
【解決手段】ゲート電極ＭＧを形成するための被加工膜８上にＣＶＤ法でカーボン膜９ａを形成し、続いてＳＯＧ膜を形成する。カーボン膜９ａをリソグラフィ技術によるレジストパターンでハーフエッチするとともに、幅寸法をＷａから半分のＷｂにスリミングして芯材パターン部９ｂを形成する。全面にアモルファスシリコン膜１４を形成し、エッチバック処理でスペーサパターン１４ａを形成し、これをマスクとして芯材パターン部９ｂと共にカーボン膜９ａをエッチングしてマスクパターン９を形成する。レジストを芯材パターンとして用いないので高温で加工ができ、加工性が向上する。
【解決手段】ゲート電極ＭＧを形成するための被加工膜８上にＣＶＤ法でカーボン膜９ａを形成し、続いてＳＯＧ膜を形成する。カーボン膜９ａをリソグラフィ技術によるレジストパターンでハーフエッチするとともに、幅寸法をＷａから半分のＷｂにスリミングして芯材パターン部９ｂを形成する。全面にアモルファスシリコン膜１４を形成し、エッチバック処理でスペーサパターン１４ａを形成し、これをマスクとして芯材パターン部９ｂと共にカーボン膜９ａをエッチングしてマスクパターン９を形成する。レジストを芯材パターンとして用いないので高温で加工ができ、加工性が向上する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細なパターンを形成する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体基板上にラインアンドスペースのパターンを形成する製造技術においては、近年リソグラフィ技術の露光限界以上に微細化することが要求されている。そこで、従来では、光学的なパターニング技術に加えて、露光により形成したパターンの上面および側壁に膜を形成し、その膜にスペーサ加工などを施してスペーサパターンを形成し、これをマスクパターンとして利用する技術が開発されつつある。
【０００３】
このようにして形成したスペーサパターンをマスクとして用いることで、ゲート電極や素子分離などの被加工対象である下地膜に転写して微細パターンを形成する技術である。これにより光学的な露光により形成したパターンの１／２の幅の微細パターンの形成が可能となり、このような側壁転写プロセスを用いた製造技術が現在主流となりつつある。
【０００４】
例えば特許文献１に示される側壁転写プロセスでは、被加工膜上にマスク膜としてのカーボン膜を形成し、この上面に芯材パターンとなるレジストパターンを形成する。続いて、このレジストパターンを覆うようにマスク膜としてのシリコン酸化膜を形成しエッチバック処理を行ってその両側壁にスペーサ状のパターンを形成する。このマスクパターンを用いてカーボン膜をパターニングし、さらに被加工膜をパターニングするというものである。
【０００５】
この場合、芯材パターンとしてレジストパターンを用いているので、レジスト膜の形成後においては、膜形成や加工処理のために高温に晒すことができず、低温処理で可能な工程が基本的な条件として制約となる。しかしながら、パターニング工程においては、一般に高温処理が行えないとパターンの制御性が高められない事情があり、このような特許文献１の技術では加工性が要求される加工工程においては不向きなプロセスとなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−３０２１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、側壁転写技術を使用したパターニングの加工性の向上を図ることができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体装置の製造方法は、被加工材上に炭素（Ｃ）を含有する材料からなる炭素含有膜を形成する工程と、前記炭素含有膜に対し上面から途中の深さまでパターニング加工をして芯材パターン部を形成する工程と、前記芯材パターン部の上面および側面と前記炭素含有膜の上面を覆うように所定膜厚のマスク膜を形成する工程と、前記マスク膜をエッチバック処理して前記芯材パターン部の上面および前記炭素含有膜の上面を露出させて前記芯材パターン部の側壁にマスクパターンを形成する工程と、前記炭素含有膜に前記マスクパターンが転写されるように前記芯材パターン部および前記炭素含有膜をエッチングする工程とを具備するところに特徴を有する。
【０００９】
また、本発明の他の一態様の半導体装置の製造方法は、被加工材上に炭素（Ｃ）を含有する材料からなる炭素含有膜を形成する工程と、前記炭素含有膜に対し上面から途中の深さまでパターニング加工をして所定間隔の芯材パターン部を形成する工程と、前記芯材パターン部の上面および側面と前記炭素含有膜の上面を覆うように所定膜厚のマスク膜を形成する工程と、前記マスク膜上に前記芯材パターン部とは異なる位置にレジストパターンを形成する工程と、前記レジストパターンを形成した後、前記マスク膜をエッチバック処理して前記芯材パターン部の上面および前記レジストパターンの部分を除いた前記炭素含有膜の上面を露出させて前記芯材パターン部の側壁および前記レジストパターンの部分にマスクパターンを形成する工程と、前記炭素含有膜に前記マスクパターンが転写されるように前記芯材パターン部および前記炭素含有膜をエッチングする工程とを具備するところに特徴を有する。
【発明の効果】
【００１０】
本発明によれば、側壁転写技術を使用したパターニングの加工性の向上を図ることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態を示し、ＮＡＮＤ型フラッシュメモリ装置のメモリセル領域の一部および周辺回路領域のトランジスタのレイアウトパターンを示す模式的な平面図
【図２】図１（ａ）中切断線Ａ−Ａで示す部分のゲート電極の加工工程を概略的に示す模式的断面図
【図３】図１（ａ）中切断線Ｂ−Ｂで示す部分の素子分離絶縁膜形成用の溝加工工程を概略的に示す模式的断面図
【図４】（ａ）、（ｂ）、（ｃ）は、図１（ａ）中切断線Ａ−Ａで示す部分を加工する場合のマスクパターンを形成する各工程を示す模式的断面図（その１）
【図５】（ｄ）、（ｅ）、（ｆ）は、図１（ａ）中切断線Ａ−Ａで示す部分を加工する場合のマスクパターンを形成する各工程を示す模式的断面図（その２）
【図６】本発明の第２の実施形態を示し、（ａ）、（ｂ）、（ｃ）は、図１（ａ）中切断線Ａ−Ａおよび図１（ｂ）中切断線Ｃ−Ｃで示す部分を加工する場合のマスクパターンを形成する各工程を示す模式的断面図（その１）
【図７】（ｄ）、（ｅ）、（ｆ）は、図１（ａ）中切断線Ａ−Ａおよび図１（ｂ）中切断線Ｃ−Ｃで示す部分を加工する場合のマスクパターンを形成する各工程を示す模式的断面図（その２）
【発明を実施するための形態】
【００１２】
（第１の実施形態）
以下、ＮＡＮＤ型フラッシュメモリ装置の加工工程に適用した本発明の第１の実施形態について図１〜図５を参照しながら説明する。なお、以下の図面の記載において、同一または類似の部分には同一または類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる模式的なものである。
【００１３】
ＮＡＮＤ型フラッシュメモリ装置は、メモリセルトランジスタが多数マトリクス状に配置されるメモリセル領域と、メモリセルトランジスタを駆動するための周辺回路トランジスタを備えた周辺回路領域とから構成されている。
【００１４】
図１（ａ）はメモリセル領域の一部のレイアウトパターンを示し、図１（ｂ）は周辺回路領域のトランジスタを示す平面図である。図１（ａ）において、半導体基板としてのシリコン基板１に、ＳＴＩ（shallow trench isolation）技術により形成された素子分離絶縁膜２が図１（ａ）中Ｙ方向に沿って複数本形成されている。複数本の素子分離絶縁膜２は、図１（ａ）中Ｘ方向に所定間隔で形成されており、これによってシリコン基板１の表層部に複数の活性領域３が分離形成されている。
【００１５】
活性領域３と直交するように、図１（ａ）中Ｘ方向に沿ってメモリセルトランジスタのワード線ＷＬが複数本形成されている。また、図１（ａ）中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタのゲート電極（選択ゲート電極）ＳＧが形成されている。
【００１６】
図１（ｂ）において、シリコン基板１は、矩形状の活性領域３ａを残すように素子分離絶縁膜２が形成されている。周辺回路領域に形成されるトランジスタＴｒＰは、この矩形状の活性領域３ａに設けられている。活性領域３ａには、これを横切るように孤立ゲート電極ＰＧが形成され、その両側に不純物を拡散して形成したソース／ドレイン領域が設けられている。
【００１７】
次に、本実施形態において適用対象となる加工工程について説明する。まず、第１の対象として示す図２（ａ）、（ｂ）は、ＮＡＮＤ型フラッシュメモリ装置のワード線ＷＬとなるゲート電極の一括加工を行う場合の加工前と加工後の模式的断面を示しており、図１（ａ）中、切断線Ａ−Ａで示す部分に相当している。
【００１８】
加工前の状態を示す図２（ａ）において、シリコン基板１の上面にはゲート絶縁膜４が形成され、その上面にゲート電極ＭＧを構成する膜が積層形成されている。ゲート電極ＭＧを構成する膜は、下から多結晶シリコン膜５、ゲート間絶縁膜６、多結晶シリコン膜７およびシリコン窒化膜８である。そして、これらの膜５〜８が被加工膜とされる。シリコン窒化膜８の上面には、カーボン膜からなるマスクパターン９が形成された状態を示している。
【００１９】
そして、上記構成のマスクパターン９を用いて、まず被加工膜であるシリコン窒化膜８をエッチング加工してパターニングし、その後、マスクパターン９を除去し、パターニングされたシリコン窒化膜８の加工パターンを用いてゲート電極ＭＧを構成する多結晶シリコン膜７、ゲート間絶縁膜６、多結晶シリコン膜５を順次加工することにより、図２（ｂ）に示す構成を得る。
【００２０】
上記のゲート電極ＭＧの加工工程に先立って、マスクパターン９を形成する工程が行われるが、マスクパターン９は、パターンの幅寸法（ライン寸法Ｗｂ）がたとえば２５ｎｍ程度で形成され、隣接するものとの間隔寸法（スペース寸法Ｗｂ）もたとえば２５ｎｍ程度で形成されている。つまり、ラインアンドスペースの寸法が２５／２５ｎｍに形成されている。この微細なマスクパターン９の形成工程は、後述するように、フォトリソグラフィ処理工程でのパターニングの寸法Ｗａからさらに１／２程度の寸法にピッチを縮小させるものである。
【００２１】
次に、第２の対象として示す図３（ａ）、（ｂ）は、ＮＡＮＤ型フラッシュメモリ装置の素子分離用の溝（トレンチ）を形成する加工工程の加工前と加工後の模式的断面を示しており、図１（ａ）中切断線Ｂ−Ｂで示す部分に相当している。ただし、図１（ａ）では、ワード線ＷＬを形成した状態での平面図を示しているが、この場合における構成では、ワード線ＷＬを形成する前の加工工程が対象である。
【００２２】
図３（ａ）に示す加工前の状態では、シリコン基板１上にゲート絶縁膜４が形成され、その上面にゲート電極ＭＧの浮遊電極となる多結晶シリコン膜５が形成され、さらに、その上面に加工用のシリコン窒化膜１０が積層形成されている。これら最終的な被加工膜としてのシリコン基板１、ゲート絶縁膜４、多結晶シリコン膜５およびシリコン窒化膜１０に対して、パターニングされた被加工膜としてのシリコン酸化膜１１が所定のパターンに形成されている。このシリコン酸化膜１１は、これに先立つ製造工程においてマスクパターンが上面に形成され、そのマスクパターンを用いてエッチング加工されたものである。シリコン酸化膜１１は、パターンの幅寸法（ライン寸法Ｗｂ）がたとえば２５ｎｍ程度で形成され、隣接するものとの間隔寸法（スペース寸法Ｗｂ）もたとえば２５ｎｍ程度で形成されている。
【００２３】
上記したシリコン酸化膜１１をマスクとして、図３（ｂ）に示すように、下地のシリコン窒化膜１０、多結晶シリコン膜５、ゲート絶縁膜４およびシリコン基板１がＲＩＥ法などによりエッチング加工され、シリコン基板１に所定深さの溝１ａが形成される。溝１ａ内には後工程において素子分離用絶縁膜としてシリコン酸化膜などが埋め込み形成され、前述したメモリセル領域の素子分離絶縁膜２とされる。
【００２４】
次に、上記した図２（ａ）のマスクパターン９の形成工程について図４（ａ）〜（ｃ）、図５（ｄ）〜（ｆ）に示す一連の製造工程の各段階を示す模式的断面図を参照して説明する。なお、図４、図５では、図２で示した部分のうち、被加工膜としてのシリコン窒化膜８および多結晶シリコン膜７の部分から上の部分を示しており、それより下に形成されているゲート間絶縁膜６、多結晶シリコン膜５、ゲート絶縁膜４およびシリコン基板１の図示を省略している。
【００２５】
まず、図４（ａ）に示すように、制御電極となる多結晶シリコン膜７上にシリコン窒化膜８を形成する。次に、シリコン窒化膜８の上面に、炭素（Ｃ）を含有した炭素含有膜としてカーボン膜９ａを形成する。カーボン膜９ａの形成は、ＣＶＤ（chemical vapor deposition）法によりウエハ温度５００℃程度の雰囲気で行い、膜厚は例えば３００ｎｍ程度とする。この後、ＳＯＧ（spin on glass）膜１２を形成し、Ｌ／Ｓ（ラインアンドスペース）＝５０／５０ｎｍのパターン（幅寸法Ｗａ＝５０ｎｍ）でレジスト膜の露光を行い、現像工程を経てレジストパターン１３を形成する。
【００２６】
次に、図４（ｂ）に示すように、レジストパターン１３をマスクとして、ＳＯＧ膜１２にパターンを転写する。この転写加工処理では、例えば加工ガスにＣＨＦ3／Ｏ2＝１００／１０ｓｃｃｍなどを用いたエッチングを行う。
【００２７】
続いてレジストパターン１３を転写したＳＯＧ膜１２をマスクとしてカーボン膜９ａをハーフエッチ（half etching）加工する。カーボン膜９ａのハーフエッチ加工では、加工ガスとしてＯ2／ＣＨ4などを用いる加工条件で、上面から途中の深さまで所定量エッチングする。これにより、カーボン膜９ａの上面部分にカーボン膜９ａを加工して形成された芯材パターン部９ｂが形成された状態となる。
【００２８】
ここではカーボン膜９ａを深さ方向に例えば１００ｎｍ程度掘り下げるハーフエッチ加工を行い、この処理で同時にスリミング加工により、ラインの幅寸法すなわち芯材パターン部９ｂの幅寸法Ｗｂがレジストパターン１３の幅寸法Ｗａの半分程度である２５ｎｍ程度になるように等方的にエッチングする。この結果、ＳＯＧ膜１２も幅寸法が狭められて、図４（ｂ）に示しているように、幅寸法ＷｂのＳＯＧ膜１２ａとなる。
【００２９】
また、このエッチング処理により、芯材パターン部９ｂ間のスペースの幅寸法Ｗｃは芯材パターン部９ｂの幅寸法Ｗｂの略３倍の寸法となる。尚、この芯材パターン部９ｂの幅寸法Ｗｂは、先のＳＯＧ膜１２の加工の際に調整することもできる。
【００３０】
この後、図４（ｃ）に示すように、パターニングされたＳＯＧ膜１２ａをウェットエッチング処理により除去する。この場合、芯材パターン部９ｂの上面に残ったＳＯＧ膜１２ａはウェットエッチング処理しないでそのまま残存した状態とすることも可能である。
【００３１】
次に、図５（ｄ）に示すように、芯材パターン部９ｂを形成したカーボン膜９ａ上に、アモルファスシリコン膜１４を形成する。アモルファスシリコン膜１４は、芯材パターン部９ｂの幅寸法Ｗｂに略等しい膜厚となるように、例えば２５ｎｍ程度の膜厚で成膜され、芯材パターン部９ｂの上面および側面に沿うと共に、芯材パターン部９ｂ間のカーボン膜９ａの上面に沿って全体を覆うように形成される。
【００３２】
続いて、図５（ｅ）に示すように、アモルファスシリコン膜１４をエッチバック処理することによりスペーサ加工を行う。これにより、アモルファスシリコン膜１４は、芯材パターン部９ｂの上面および芯材パターン部９ｂ間のカーボン膜９ａの上面に形成されていた部分がエッチングで除去され露出する状態となり、芯材パターン部９ｂの両側壁部に残った部分がスペーサパターン１４ａとして形成される。
【００３３】
この後、図５（ｆ）に示すように、スペーサパターン１４ａをマスクとして用いて露出している部分のカーボン膜９ａおよび芯材パターン部９ｂをエッチングする。これにより、スペーサパターン１４ａは自身もいくらかエッチングされて図示のように高さが小さくなったスペーサパターン１４ｂとなるが、このスペーサパターン１４ｂの直下に位置しているカーボン膜９ａが残り、マスクパターン９がカーボン膜９ａに転写形成される。マスクパターン９は、幅寸法がＷｂで且つマスクパターン９間の距離もＷｂとなるように形成され、レジストパターン１３の幅寸法Ｗａの半分の幅寸法でレジストパターン１３の略１／２のピッチにパターニングすることができる。
【００３４】
マスクパターン９は、被加工膜として下層に設けられたゲート電極ＭＧ形成用の積層構造であるシリコン窒化膜８、多結晶シリコン膜７、ゲート間絶縁膜６、多結晶シリコン膜５を順次エッチングするためのマスクとして利用することができる。
【００３５】
このような第１の実施形態によれば、カーボン膜９ａを上面から中間部位の高さまで部分的に加工して芯材パターン部９ｂを形成し、これにスペーサパターン１４ａを形成するので、レジストパターンを芯材パターンとして用いる従来の技術に比べて、高温で加工を行うことができるようになる。レジストパターンを用いる場合には、例えば２００℃程度までが熱処理できる上限温度となるのに対して、カーボン膜９ａを用いる本実施形態の場合には、例えば５００℃程度までを上限として高温で熱処理を行うことができる。これにより、膜の形成工程や加工工程において加工性あるいは工程能力を向上させることができ、精度良くマスクパターン９を形成することができ、この結果、被加工膜の加工性を高めることができる。
【００３６】
また、本実施形態によれば、カーボン膜９ａをハーフエッチ処理することで芯材パターン部９ｂを形成するので、芯材パターンの下地としてストッパ膜のような材料を用いないプロセスとすることができる。これにより、マスクパターン形成工程で５００℃程度までの熱処理がある場合でも、ストッパ膜の下に形成するマスク膜としてのカーボン膜から発生する水分に起因してストッパ膜が剥離するなどの不具合が発生することを防止できる。
【００３７】
マスクパターン９用の膜としてＣＶＤ法により形成するカーボン膜９ａを用いるので、エッチングに際して垂直方向の加工性が高く、しかもシリコン膜とのエッチング選択性が大きいことから、ハーフエッチ深さを浅くすることができる。この場合、ハーフエッチ深さつまり芯材パターン部９ｂの高さは、スペーサパターン１４ａの高さ寸法を規定することになり、スペーサパターン１４ａがカーボン膜９ａのエッチングのマスクとして十分な高さが確保されていれば良い。
【００３８】
また、形成するマスクパターン９の厚さ寸法は、被加工膜の膜厚や材料などにより適正な量が決まるので、これを下回らない膜厚に形成すれば良い。これらの結果として、カーボン膜９ａの膜厚は、スペーサパターン１４ａとして要求される高さ寸法とマスクパターン９として要求される高さ寸法の和の高さ（厚さ）以上で、工程能力として望まれる膜厚を加算した膜厚に設定すれば良い。
【００３９】
（第２の実施形態）
図６及び図７は本発明の第２の実施形態を示すもので、以下、第１の実施形態と異なる部分を中心として説明する。第１の実施形態においては、図１（ａ）に示したメモリセル領域のパターンの形成を対象としていたが、第２の実施形態においては、図１（ｂ）に示した周辺回路領域に形成するトランジスタＴｒＰの孤立ゲート電極ＰＧのパターン形成も対象とするものである。
【００４０】
図６および図７の各分図（ａ）〜（ｆ）は、図１（ａ）に示したメモリセル領域を第１領域とし、図１（ｂ）に示した周辺回路領域を第２領域として便宜的に同じ図で示したものである。第１領域の加工については第１の実施形態と同じ加工状態の推移となり、この加工工程に第２領域のトランジスタＴｒＰ用のパターンが形成される過程を付加する工程となっている。
【００４１】
尚、第２の実施形態においても、第１の実施形態と同様に、図２および図３のいずれの加工対象についても適用することができるものである。
まず、図６（ａ）に示すように、制御電極となる多結晶シリコン膜７上にシリコン窒化膜８、炭素（Ｃ）を含有した炭素含有膜としてカーボン膜９ａを形成する。カーボン膜９ａの形成は、ＣＶＤ法によりウエハ温度５００℃程度の雰囲気で行い、膜厚は例えば３００ｎｍ程度とする。次にＳＯＧ膜１２を形成し、その後、第１領域に対応してＬ／Ｓ（ラインアンドスペース）＝５０／５０ｎｍのパターン（幅寸法Ｗａ＝５０ｎｍ）でレジスト膜の露光を行い、レジストパターン１３を形成する。
【００４２】
次に、図６（ｂ）に示すように、第１領域に形成したレジストパターン１３をマスクとして、ＳＯＧ膜１２にパターンを転写する。続いて、レジストパターン１３を転写したＳＯＧ膜１２をマスクとしてカーボン膜９ａをハーフエッチ（half etching）加工する。これらの工程では、加工条件は第１の実施形態とほぼ同じであるので省略する。これにより、第１領域のカーボン膜９ａの上面部分にカーボン膜９ａを加工して形成された幅寸法Ｗｂの芯材パターン部９ｂが形成された状態となる。
【００４３】
この後、図６（ｃ）に示すように、パターニングされたＳＯＧ膜１２ａをウェットエッチング処理により除去し、次に、カーボン膜９ａの芯材パターン部９ｂを形成した第１領域および芯材パターン部９ｂを形成していない第２領域の上面に、アモルファスシリコン膜１４を形成する。アモルファスシリコン膜１４は、芯材パターン部９ｂの幅寸法Ｗｂに略等しい膜厚となるように、例えば２５ｎｍ程度の膜厚で成膜され、芯材パターン部９ｂの上面および側面に沿うと共に、芯材パターン部９ｂ間のカーボン膜９ａの上面に沿って全体を覆うように形成される。
【００４４】
次に、図７（ｄ）に示すように、第２領域に孤立ゲート電極ＰＧに対応したマスクパターンを形成するためにレジストパターン１５を形成する。このレジストパターン１５は、例えば幅寸法Ｗｄ５０ｎｍ以上で形成されるもので、通常のフォトリソグラフィ技術によりパターニングできる程度の寸法である。また、このレジストパターン１５は、第１領域のラインアンドスペースパターンと異なり、矩形状をなす孤立ゲート電極ＰＧのパターンとして形成されるもので、ゲート電極ＰＧの形状である長尺状の矩形をなす孤立パターンである。また、図３の対象に適用する場合には、トランジスタＴｒＰを形成する活性領域の形状に対応し正方形に近い矩形状の孤立パターンである。尚、このようなレジストパターン１５による孤立パターンは、周辺回路領域に形成する素子に対応したものとしてフォトリソグラフィ技術で形成できる任意の形状に形成することができる。
【００４５】
続いて、図７（ｅ）に示すように、アモルファスシリコン膜１４をエッチバック処理してスペーサ加工を行う。このとき、第１領域においては芯材パターン部９ｂが形成されているので、その芯材パターン部９ｂの上面および芯材パターン部９ｂ間のカーボン膜９ａの上面に形成されていた部分のアモルファスシリコン膜１４がエッチングで除去され露出する状態となり、芯材パターン部９ｂの両側壁部にアモルファスシリコン膜１４が残存されることでスペーサパターン１４ａとして形成される。また、第２領域においては、レジストパターン１５が形成されている直下の部分を残して他の部分のアモルファスシリコン膜１４がエッチングされ、孤立パターン部１４ｃが形成される。
【００４６】
この後、図７（ｆ）に示すように、スペーサパターン１４ａおよび孤立パターン部１４ｃをマスクとして用いて、露出している部分のカーボン膜９ａおよび芯材パターン部９ｂをエッチングする。これにより、スペーサパターン１４ｂの直下に位置しているカーボン膜９ａが残ってマスクパターン９がカーボン膜９ａに転写形成されるとともに、孤立パターン部１４ｃの直下に位置しているカーボン膜９ａが残って孤立マスクパターン１６がカーボン膜１６ａに転写形成される。
【００４７】
このような第２の実施形態によれば、第１の実施形態における第１領域に対応した工程に加えて、第２領域に対応してトランジスタＴｒＰ用のレジストパターン１５を形成する工程を追加したので、第１領域に対応したラインアンドスペースの加工を行うためのマスクパターン９を形成するとともに、第２領域に対応した孤立マスクパターン１６を形成することができる。これにより、フォトリソグラフィ技術で形成できない微細なパターンを形成するためのマスクパターン９の形成をしつつ、同時にフォトリソグラフィ技術で形成可能な任意形状の孤立マスクパターン１６を形成することができ、両者が混在する複雑なパターニングも工程数を大幅に増やすことなく実現できる。
【００４８】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
ハーフエッチ処理をする工程で、カーボン膜９ａを深さ方向にエッチングするとともにスリミング処理をこの段階で実施する場合を示しているが、フォトリソグラフィ処理により形成したレジストパターン１３を予めスリミング加工して幅寸法Ｗｂに形成しておくこともできる。この場合には、ハーフエッチ処理の工程で、異方性エッチングをするだけで芯材パターン部９ｂを形成することができる。
【００４９】
マスクパターン９を用いた下地の被加工膜の加工工程では、マスクパターン９をマスクとしてシリコン窒化膜８をエッチングした後、マスクパターン９を残したままさらにゲート電極ＭＧの各膜５〜７をエッチング加工しても良い。
【００５０】
炭素含有膜は、この実施形態で使用したＣＶＤ法により形成するカーボン膜９ａ以外にも炭素が含有された膜であれば適用することができる。
第２の実施形態において、第１領域をメモリセル領域に対応させ、第２領域を周辺回路領域に対応させるものとしたが、これに限らず、ラインアンドスペースパターンが形成される第１領域と孤立パターンが形成される第２領域とに対応させて種々の加工対象に適用することができる。
【００５１】
ＳＯＧ膜１２は、マスクパターン９を形成するための必須の構成ではなく、必要に応じて用いることができる。この場合、ＳＯＧ膜１２の下に形成しているカーボン膜９ａに代わる他の炭素含有膜の特性によってはＳＯＧ膜１２を省略した工程とすることもできる。
【００５２】
マスクパターン９の下地材として、シリコン窒化膜、シリコン酸化膜以外の膜を用いても良く、マスク膜として用いる際に他の膜との選択性が得られるものであれば良い。
マスクパターン９をマスクとして転写する被加工材は、シリコン窒化膜、シリコン酸化膜以外に、アモルファスシリコン膜、多結晶シリコン膜、あるいは他の絶縁膜としても良いし、他の導体膜、半導体膜としても良い。また、マスクパターン９をマスクとして素子分離用の溝を形成する場合には、半導体基板とその上面に形成されたゲート絶縁膜やゲート電極を被加工材とする図３の構造に限らず、少なくとも半導体基板の表層部を被加工材として溝の加工工程が行われるものであれば良い。
【００５３】
対象とするデバイスは、ＮＡＮＤ型フラッシュメモリ装置に限らず、ＮＯＲ型フラッシュメモリや、ＳＲＡＭあるいはその他の半導体記憶装置に適用できるし、さらには、ラインアンドスペースのパターン形成を含む半導体装置全般に適用できる。
【符号の説明】
【００５４】
図面中、４はゲート絶縁膜、５は多結晶シリコン膜、６はゲート間絶縁膜、７は多結晶シリコン膜、８はシリコン窒化膜、９はマスクパターン、９ａはカーボン膜（炭素含有膜）、９ｂは芯材パターン部、１２はＳＯＧ膜、１３、１５はレジストパターン、１４はアモルファスシリコン膜（スペーサ膜）、１４ａ、１４ｂはスペーサパターン、１４ｃは孤立パターン部、１６は孤立マスクパターン、ＭＧはゲート電極、ＰＧは孤立ゲート電極である。
【技術分野】
【０００１】
本発明は、微細なパターンを形成する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体基板上にラインアンドスペースのパターンを形成する製造技術においては、近年リソグラフィ技術の露光限界以上に微細化することが要求されている。そこで、従来では、光学的なパターニング技術に加えて、露光により形成したパターンの上面および側壁に膜を形成し、その膜にスペーサ加工などを施してスペーサパターンを形成し、これをマスクパターンとして利用する技術が開発されつつある。
【０００３】
このようにして形成したスペーサパターンをマスクとして用いることで、ゲート電極や素子分離などの被加工対象である下地膜に転写して微細パターンを形成する技術である。これにより光学的な露光により形成したパターンの１／２の幅の微細パターンの形成が可能となり、このような側壁転写プロセスを用いた製造技術が現在主流となりつつある。
【０００４】
例えば特許文献１に示される側壁転写プロセスでは、被加工膜上にマスク膜としてのカーボン膜を形成し、この上面に芯材パターンとなるレジストパターンを形成する。続いて、このレジストパターンを覆うようにマスク膜としてのシリコン酸化膜を形成しエッチバック処理を行ってその両側壁にスペーサ状のパターンを形成する。このマスクパターンを用いてカーボン膜をパターニングし、さらに被加工膜をパターニングするというものである。
【０００５】
この場合、芯材パターンとしてレジストパターンを用いているので、レジスト膜の形成後においては、膜形成や加工処理のために高温に晒すことができず、低温処理で可能な工程が基本的な条件として制約となる。しかしながら、パターニング工程においては、一般に高温処理が行えないとパターンの制御性が高められない事情があり、このような特許文献１の技術では加工性が要求される加工工程においては不向きなプロセスとなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−３０２１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、側壁転写技術を使用したパターニングの加工性の向上を図ることができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体装置の製造方法は、被加工材上に炭素（Ｃ）を含有する材料からなる炭素含有膜を形成する工程と、前記炭素含有膜に対し上面から途中の深さまでパターニング加工をして芯材パターン部を形成する工程と、前記芯材パターン部の上面および側面と前記炭素含有膜の上面を覆うように所定膜厚のマスク膜を形成する工程と、前記マスク膜をエッチバック処理して前記芯材パターン部の上面および前記炭素含有膜の上面を露出させて前記芯材パターン部の側壁にマスクパターンを形成する工程と、前記炭素含有膜に前記マスクパターンが転写されるように前記芯材パターン部および前記炭素含有膜をエッチングする工程とを具備するところに特徴を有する。
【０００９】
また、本発明の他の一態様の半導体装置の製造方法は、被加工材上に炭素（Ｃ）を含有する材料からなる炭素含有膜を形成する工程と、前記炭素含有膜に対し上面から途中の深さまでパターニング加工をして所定間隔の芯材パターン部を形成する工程と、前記芯材パターン部の上面および側面と前記炭素含有膜の上面を覆うように所定膜厚のマスク膜を形成する工程と、前記マスク膜上に前記芯材パターン部とは異なる位置にレジストパターンを形成する工程と、前記レジストパターンを形成した後、前記マスク膜をエッチバック処理して前記芯材パターン部の上面および前記レジストパターンの部分を除いた前記炭素含有膜の上面を露出させて前記芯材パターン部の側壁および前記レジストパターンの部分にマスクパターンを形成する工程と、前記炭素含有膜に前記マスクパターンが転写されるように前記芯材パターン部および前記炭素含有膜をエッチングする工程とを具備するところに特徴を有する。
【発明の効果】
【００１０】
本発明によれば、側壁転写技術を使用したパターニングの加工性の向上を図ることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態を示し、ＮＡＮＤ型フラッシュメモリ装置のメモリセル領域の一部および周辺回路領域のトランジスタのレイアウトパターンを示す模式的な平面図
【図２】図１（ａ）中切断線Ａ−Ａで示す部分のゲート電極の加工工程を概略的に示す模式的断面図
【図３】図１（ａ）中切断線Ｂ−Ｂで示す部分の素子分離絶縁膜形成用の溝加工工程を概略的に示す模式的断面図
【図４】（ａ）、（ｂ）、（ｃ）は、図１（ａ）中切断線Ａ−Ａで示す部分を加工する場合のマスクパターンを形成する各工程を示す模式的断面図（その１）
【図５】（ｄ）、（ｅ）、（ｆ）は、図１（ａ）中切断線Ａ−Ａで示す部分を加工する場合のマスクパターンを形成する各工程を示す模式的断面図（その２）
【図６】本発明の第２の実施形態を示し、（ａ）、（ｂ）、（ｃ）は、図１（ａ）中切断線Ａ−Ａおよび図１（ｂ）中切断線Ｃ−Ｃで示す部分を加工する場合のマスクパターンを形成する各工程を示す模式的断面図（その１）
【図７】（ｄ）、（ｅ）、（ｆ）は、図１（ａ）中切断線Ａ−Ａおよび図１（ｂ）中切断線Ｃ−Ｃで示す部分を加工する場合のマスクパターンを形成する各工程を示す模式的断面図（その２）
【発明を実施するための形態】
【００１２】
（第１の実施形態）
以下、ＮＡＮＤ型フラッシュメモリ装置の加工工程に適用した本発明の第１の実施形態について図１〜図５を参照しながら説明する。なお、以下の図面の記載において、同一または類似の部分には同一または類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる模式的なものである。
【００１３】
ＮＡＮＤ型フラッシュメモリ装置は、メモリセルトランジスタが多数マトリクス状に配置されるメモリセル領域と、メモリセルトランジスタを駆動するための周辺回路トランジスタを備えた周辺回路領域とから構成されている。
【００１４】
図１（ａ）はメモリセル領域の一部のレイアウトパターンを示し、図１（ｂ）は周辺回路領域のトランジスタを示す平面図である。図１（ａ）において、半導体基板としてのシリコン基板１に、ＳＴＩ（shallow trench isolation）技術により形成された素子分離絶縁膜２が図１（ａ）中Ｙ方向に沿って複数本形成されている。複数本の素子分離絶縁膜２は、図１（ａ）中Ｘ方向に所定間隔で形成されており、これによってシリコン基板１の表層部に複数の活性領域３が分離形成されている。
【００１５】
活性領域３と直交するように、図１（ａ）中Ｘ方向に沿ってメモリセルトランジスタのワード線ＷＬが複数本形成されている。また、図１（ａ）中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタのゲート電極（選択ゲート電極）ＳＧが形成されている。
【００１６】
図１（ｂ）において、シリコン基板１は、矩形状の活性領域３ａを残すように素子分離絶縁膜２が形成されている。周辺回路領域に形成されるトランジスタＴｒＰは、この矩形状の活性領域３ａに設けられている。活性領域３ａには、これを横切るように孤立ゲート電極ＰＧが形成され、その両側に不純物を拡散して形成したソース／ドレイン領域が設けられている。
【００１７】
次に、本実施形態において適用対象となる加工工程について説明する。まず、第１の対象として示す図２（ａ）、（ｂ）は、ＮＡＮＤ型フラッシュメモリ装置のワード線ＷＬとなるゲート電極の一括加工を行う場合の加工前と加工後の模式的断面を示しており、図１（ａ）中、切断線Ａ−Ａで示す部分に相当している。
【００１８】
加工前の状態を示す図２（ａ）において、シリコン基板１の上面にはゲート絶縁膜４が形成され、その上面にゲート電極ＭＧを構成する膜が積層形成されている。ゲート電極ＭＧを構成する膜は、下から多結晶シリコン膜５、ゲート間絶縁膜６、多結晶シリコン膜７およびシリコン窒化膜８である。そして、これらの膜５〜８が被加工膜とされる。シリコン窒化膜８の上面には、カーボン膜からなるマスクパターン９が形成された状態を示している。
【００１９】
そして、上記構成のマスクパターン９を用いて、まず被加工膜であるシリコン窒化膜８をエッチング加工してパターニングし、その後、マスクパターン９を除去し、パターニングされたシリコン窒化膜８の加工パターンを用いてゲート電極ＭＧを構成する多結晶シリコン膜７、ゲート間絶縁膜６、多結晶シリコン膜５を順次加工することにより、図２（ｂ）に示す構成を得る。
【００２０】
上記のゲート電極ＭＧの加工工程に先立って、マスクパターン９を形成する工程が行われるが、マスクパターン９は、パターンの幅寸法（ライン寸法Ｗｂ）がたとえば２５ｎｍ程度で形成され、隣接するものとの間隔寸法（スペース寸法Ｗｂ）もたとえば２５ｎｍ程度で形成されている。つまり、ラインアンドスペースの寸法が２５／２５ｎｍに形成されている。この微細なマスクパターン９の形成工程は、後述するように、フォトリソグラフィ処理工程でのパターニングの寸法Ｗａからさらに１／２程度の寸法にピッチを縮小させるものである。
【００２１】
次に、第２の対象として示す図３（ａ）、（ｂ）は、ＮＡＮＤ型フラッシュメモリ装置の素子分離用の溝（トレンチ）を形成する加工工程の加工前と加工後の模式的断面を示しており、図１（ａ）中切断線Ｂ−Ｂで示す部分に相当している。ただし、図１（ａ）では、ワード線ＷＬを形成した状態での平面図を示しているが、この場合における構成では、ワード線ＷＬを形成する前の加工工程が対象である。
【００２２】
図３（ａ）に示す加工前の状態では、シリコン基板１上にゲート絶縁膜４が形成され、その上面にゲート電極ＭＧの浮遊電極となる多結晶シリコン膜５が形成され、さらに、その上面に加工用のシリコン窒化膜１０が積層形成されている。これら最終的な被加工膜としてのシリコン基板１、ゲート絶縁膜４、多結晶シリコン膜５およびシリコン窒化膜１０に対して、パターニングされた被加工膜としてのシリコン酸化膜１１が所定のパターンに形成されている。このシリコン酸化膜１１は、これに先立つ製造工程においてマスクパターンが上面に形成され、そのマスクパターンを用いてエッチング加工されたものである。シリコン酸化膜１１は、パターンの幅寸法（ライン寸法Ｗｂ）がたとえば２５ｎｍ程度で形成され、隣接するものとの間隔寸法（スペース寸法Ｗｂ）もたとえば２５ｎｍ程度で形成されている。
【００２３】
上記したシリコン酸化膜１１をマスクとして、図３（ｂ）に示すように、下地のシリコン窒化膜１０、多結晶シリコン膜５、ゲート絶縁膜４およびシリコン基板１がＲＩＥ法などによりエッチング加工され、シリコン基板１に所定深さの溝１ａが形成される。溝１ａ内には後工程において素子分離用絶縁膜としてシリコン酸化膜などが埋め込み形成され、前述したメモリセル領域の素子分離絶縁膜２とされる。
【００２４】
次に、上記した図２（ａ）のマスクパターン９の形成工程について図４（ａ）〜（ｃ）、図５（ｄ）〜（ｆ）に示す一連の製造工程の各段階を示す模式的断面図を参照して説明する。なお、図４、図５では、図２で示した部分のうち、被加工膜としてのシリコン窒化膜８および多結晶シリコン膜７の部分から上の部分を示しており、それより下に形成されているゲート間絶縁膜６、多結晶シリコン膜５、ゲート絶縁膜４およびシリコン基板１の図示を省略している。
【００２５】
まず、図４（ａ）に示すように、制御電極となる多結晶シリコン膜７上にシリコン窒化膜８を形成する。次に、シリコン窒化膜８の上面に、炭素（Ｃ）を含有した炭素含有膜としてカーボン膜９ａを形成する。カーボン膜９ａの形成は、ＣＶＤ（chemical vapor deposition）法によりウエハ温度５００℃程度の雰囲気で行い、膜厚は例えば３００ｎｍ程度とする。この後、ＳＯＧ（spin on glass）膜１２を形成し、Ｌ／Ｓ（ラインアンドスペース）＝５０／５０ｎｍのパターン（幅寸法Ｗａ＝５０ｎｍ）でレジスト膜の露光を行い、現像工程を経てレジストパターン１３を形成する。
【００２６】
次に、図４（ｂ）に示すように、レジストパターン１３をマスクとして、ＳＯＧ膜１２にパターンを転写する。この転写加工処理では、例えば加工ガスにＣＨＦ3／Ｏ2＝１００／１０ｓｃｃｍなどを用いたエッチングを行う。
【００２７】
続いてレジストパターン１３を転写したＳＯＧ膜１２をマスクとしてカーボン膜９ａをハーフエッチ（half etching）加工する。カーボン膜９ａのハーフエッチ加工では、加工ガスとしてＯ2／ＣＨ4などを用いる加工条件で、上面から途中の深さまで所定量エッチングする。これにより、カーボン膜９ａの上面部分にカーボン膜９ａを加工して形成された芯材パターン部９ｂが形成された状態となる。
【００２８】
ここではカーボン膜９ａを深さ方向に例えば１００ｎｍ程度掘り下げるハーフエッチ加工を行い、この処理で同時にスリミング加工により、ラインの幅寸法すなわち芯材パターン部９ｂの幅寸法Ｗｂがレジストパターン１３の幅寸法Ｗａの半分程度である２５ｎｍ程度になるように等方的にエッチングする。この結果、ＳＯＧ膜１２も幅寸法が狭められて、図４（ｂ）に示しているように、幅寸法ＷｂのＳＯＧ膜１２ａとなる。
【００２９】
また、このエッチング処理により、芯材パターン部９ｂ間のスペースの幅寸法Ｗｃは芯材パターン部９ｂの幅寸法Ｗｂの略３倍の寸法となる。尚、この芯材パターン部９ｂの幅寸法Ｗｂは、先のＳＯＧ膜１２の加工の際に調整することもできる。
【００３０】
この後、図４（ｃ）に示すように、パターニングされたＳＯＧ膜１２ａをウェットエッチング処理により除去する。この場合、芯材パターン部９ｂの上面に残ったＳＯＧ膜１２ａはウェットエッチング処理しないでそのまま残存した状態とすることも可能である。
【００３１】
次に、図５（ｄ）に示すように、芯材パターン部９ｂを形成したカーボン膜９ａ上に、アモルファスシリコン膜１４を形成する。アモルファスシリコン膜１４は、芯材パターン部９ｂの幅寸法Ｗｂに略等しい膜厚となるように、例えば２５ｎｍ程度の膜厚で成膜され、芯材パターン部９ｂの上面および側面に沿うと共に、芯材パターン部９ｂ間のカーボン膜９ａの上面に沿って全体を覆うように形成される。
【００３２】
続いて、図５（ｅ）に示すように、アモルファスシリコン膜１４をエッチバック処理することによりスペーサ加工を行う。これにより、アモルファスシリコン膜１４は、芯材パターン部９ｂの上面および芯材パターン部９ｂ間のカーボン膜９ａの上面に形成されていた部分がエッチングで除去され露出する状態となり、芯材パターン部９ｂの両側壁部に残った部分がスペーサパターン１４ａとして形成される。
【００３３】
この後、図５（ｆ）に示すように、スペーサパターン１４ａをマスクとして用いて露出している部分のカーボン膜９ａおよび芯材パターン部９ｂをエッチングする。これにより、スペーサパターン１４ａは自身もいくらかエッチングされて図示のように高さが小さくなったスペーサパターン１４ｂとなるが、このスペーサパターン１４ｂの直下に位置しているカーボン膜９ａが残り、マスクパターン９がカーボン膜９ａに転写形成される。マスクパターン９は、幅寸法がＷｂで且つマスクパターン９間の距離もＷｂとなるように形成され、レジストパターン１３の幅寸法Ｗａの半分の幅寸法でレジストパターン１３の略１／２のピッチにパターニングすることができる。
【００３４】
マスクパターン９は、被加工膜として下層に設けられたゲート電極ＭＧ形成用の積層構造であるシリコン窒化膜８、多結晶シリコン膜７、ゲート間絶縁膜６、多結晶シリコン膜５を順次エッチングするためのマスクとして利用することができる。
【００３５】
このような第１の実施形態によれば、カーボン膜９ａを上面から中間部位の高さまで部分的に加工して芯材パターン部９ｂを形成し、これにスペーサパターン１４ａを形成するので、レジストパターンを芯材パターンとして用いる従来の技術に比べて、高温で加工を行うことができるようになる。レジストパターンを用いる場合には、例えば２００℃程度までが熱処理できる上限温度となるのに対して、カーボン膜９ａを用いる本実施形態の場合には、例えば５００℃程度までを上限として高温で熱処理を行うことができる。これにより、膜の形成工程や加工工程において加工性あるいは工程能力を向上させることができ、精度良くマスクパターン９を形成することができ、この結果、被加工膜の加工性を高めることができる。
【００３６】
また、本実施形態によれば、カーボン膜９ａをハーフエッチ処理することで芯材パターン部９ｂを形成するので、芯材パターンの下地としてストッパ膜のような材料を用いないプロセスとすることができる。これにより、マスクパターン形成工程で５００℃程度までの熱処理がある場合でも、ストッパ膜の下に形成するマスク膜としてのカーボン膜から発生する水分に起因してストッパ膜が剥離するなどの不具合が発生することを防止できる。
【００３７】
マスクパターン９用の膜としてＣＶＤ法により形成するカーボン膜９ａを用いるので、エッチングに際して垂直方向の加工性が高く、しかもシリコン膜とのエッチング選択性が大きいことから、ハーフエッチ深さを浅くすることができる。この場合、ハーフエッチ深さつまり芯材パターン部９ｂの高さは、スペーサパターン１４ａの高さ寸法を規定することになり、スペーサパターン１４ａがカーボン膜９ａのエッチングのマスクとして十分な高さが確保されていれば良い。
【００３８】
また、形成するマスクパターン９の厚さ寸法は、被加工膜の膜厚や材料などにより適正な量が決まるので、これを下回らない膜厚に形成すれば良い。これらの結果として、カーボン膜９ａの膜厚は、スペーサパターン１４ａとして要求される高さ寸法とマスクパターン９として要求される高さ寸法の和の高さ（厚さ）以上で、工程能力として望まれる膜厚を加算した膜厚に設定すれば良い。
【００３９】
（第２の実施形態）
図６及び図７は本発明の第２の実施形態を示すもので、以下、第１の実施形態と異なる部分を中心として説明する。第１の実施形態においては、図１（ａ）に示したメモリセル領域のパターンの形成を対象としていたが、第２の実施形態においては、図１（ｂ）に示した周辺回路領域に形成するトランジスタＴｒＰの孤立ゲート電極ＰＧのパターン形成も対象とするものである。
【００４０】
図６および図７の各分図（ａ）〜（ｆ）は、図１（ａ）に示したメモリセル領域を第１領域とし、図１（ｂ）に示した周辺回路領域を第２領域として便宜的に同じ図で示したものである。第１領域の加工については第１の実施形態と同じ加工状態の推移となり、この加工工程に第２領域のトランジスタＴｒＰ用のパターンが形成される過程を付加する工程となっている。
【００４１】
尚、第２の実施形態においても、第１の実施形態と同様に、図２および図３のいずれの加工対象についても適用することができるものである。
まず、図６（ａ）に示すように、制御電極となる多結晶シリコン膜７上にシリコン窒化膜８、炭素（Ｃ）を含有した炭素含有膜としてカーボン膜９ａを形成する。カーボン膜９ａの形成は、ＣＶＤ法によりウエハ温度５００℃程度の雰囲気で行い、膜厚は例えば３００ｎｍ程度とする。次にＳＯＧ膜１２を形成し、その後、第１領域に対応してＬ／Ｓ（ラインアンドスペース）＝５０／５０ｎｍのパターン（幅寸法Ｗａ＝５０ｎｍ）でレジスト膜の露光を行い、レジストパターン１３を形成する。
【００４２】
次に、図６（ｂ）に示すように、第１領域に形成したレジストパターン１３をマスクとして、ＳＯＧ膜１２にパターンを転写する。続いて、レジストパターン１３を転写したＳＯＧ膜１２をマスクとしてカーボン膜９ａをハーフエッチ（half etching）加工する。これらの工程では、加工条件は第１の実施形態とほぼ同じであるので省略する。これにより、第１領域のカーボン膜９ａの上面部分にカーボン膜９ａを加工して形成された幅寸法Ｗｂの芯材パターン部９ｂが形成された状態となる。
【００４３】
この後、図６（ｃ）に示すように、パターニングされたＳＯＧ膜１２ａをウェットエッチング処理により除去し、次に、カーボン膜９ａの芯材パターン部９ｂを形成した第１領域および芯材パターン部９ｂを形成していない第２領域の上面に、アモルファスシリコン膜１４を形成する。アモルファスシリコン膜１４は、芯材パターン部９ｂの幅寸法Ｗｂに略等しい膜厚となるように、例えば２５ｎｍ程度の膜厚で成膜され、芯材パターン部９ｂの上面および側面に沿うと共に、芯材パターン部９ｂ間のカーボン膜９ａの上面に沿って全体を覆うように形成される。
【００４４】
次に、図７（ｄ）に示すように、第２領域に孤立ゲート電極ＰＧに対応したマスクパターンを形成するためにレジストパターン１５を形成する。このレジストパターン１５は、例えば幅寸法Ｗｄ５０ｎｍ以上で形成されるもので、通常のフォトリソグラフィ技術によりパターニングできる程度の寸法である。また、このレジストパターン１５は、第１領域のラインアンドスペースパターンと異なり、矩形状をなす孤立ゲート電極ＰＧのパターンとして形成されるもので、ゲート電極ＰＧの形状である長尺状の矩形をなす孤立パターンである。また、図３の対象に適用する場合には、トランジスタＴｒＰを形成する活性領域の形状に対応し正方形に近い矩形状の孤立パターンである。尚、このようなレジストパターン１５による孤立パターンは、周辺回路領域に形成する素子に対応したものとしてフォトリソグラフィ技術で形成できる任意の形状に形成することができる。
【００４５】
続いて、図７（ｅ）に示すように、アモルファスシリコン膜１４をエッチバック処理してスペーサ加工を行う。このとき、第１領域においては芯材パターン部９ｂが形成されているので、その芯材パターン部９ｂの上面および芯材パターン部９ｂ間のカーボン膜９ａの上面に形成されていた部分のアモルファスシリコン膜１４がエッチングで除去され露出する状態となり、芯材パターン部９ｂの両側壁部にアモルファスシリコン膜１４が残存されることでスペーサパターン１４ａとして形成される。また、第２領域においては、レジストパターン１５が形成されている直下の部分を残して他の部分のアモルファスシリコン膜１４がエッチングされ、孤立パターン部１４ｃが形成される。
【００４６】
この後、図７（ｆ）に示すように、スペーサパターン１４ａおよび孤立パターン部１４ｃをマスクとして用いて、露出している部分のカーボン膜９ａおよび芯材パターン部９ｂをエッチングする。これにより、スペーサパターン１４ｂの直下に位置しているカーボン膜９ａが残ってマスクパターン９がカーボン膜９ａに転写形成されるとともに、孤立パターン部１４ｃの直下に位置しているカーボン膜９ａが残って孤立マスクパターン１６がカーボン膜１６ａに転写形成される。
【００４７】
このような第２の実施形態によれば、第１の実施形態における第１領域に対応した工程に加えて、第２領域に対応してトランジスタＴｒＰ用のレジストパターン１５を形成する工程を追加したので、第１領域に対応したラインアンドスペースの加工を行うためのマスクパターン９を形成するとともに、第２領域に対応した孤立マスクパターン１６を形成することができる。これにより、フォトリソグラフィ技術で形成できない微細なパターンを形成するためのマスクパターン９の形成をしつつ、同時にフォトリソグラフィ技術で形成可能な任意形状の孤立マスクパターン１６を形成することができ、両者が混在する複雑なパターニングも工程数を大幅に増やすことなく実現できる。
【００４８】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
ハーフエッチ処理をする工程で、カーボン膜９ａを深さ方向にエッチングするとともにスリミング処理をこの段階で実施する場合を示しているが、フォトリソグラフィ処理により形成したレジストパターン１３を予めスリミング加工して幅寸法Ｗｂに形成しておくこともできる。この場合には、ハーフエッチ処理の工程で、異方性エッチングをするだけで芯材パターン部９ｂを形成することができる。
【００４９】
マスクパターン９を用いた下地の被加工膜の加工工程では、マスクパターン９をマスクとしてシリコン窒化膜８をエッチングした後、マスクパターン９を残したままさらにゲート電極ＭＧの各膜５〜７をエッチング加工しても良い。
【００５０】
炭素含有膜は、この実施形態で使用したＣＶＤ法により形成するカーボン膜９ａ以外にも炭素が含有された膜であれば適用することができる。
第２の実施形態において、第１領域をメモリセル領域に対応させ、第２領域を周辺回路領域に対応させるものとしたが、これに限らず、ラインアンドスペースパターンが形成される第１領域と孤立パターンが形成される第２領域とに対応させて種々の加工対象に適用することができる。
【００５１】
ＳＯＧ膜１２は、マスクパターン９を形成するための必須の構成ではなく、必要に応じて用いることができる。この場合、ＳＯＧ膜１２の下に形成しているカーボン膜９ａに代わる他の炭素含有膜の特性によってはＳＯＧ膜１２を省略した工程とすることもできる。
【００５２】
マスクパターン９の下地材として、シリコン窒化膜、シリコン酸化膜以外の膜を用いても良く、マスク膜として用いる際に他の膜との選択性が得られるものであれば良い。
マスクパターン９をマスクとして転写する被加工材は、シリコン窒化膜、シリコン酸化膜以外に、アモルファスシリコン膜、多結晶シリコン膜、あるいは他の絶縁膜としても良いし、他の導体膜、半導体膜としても良い。また、マスクパターン９をマスクとして素子分離用の溝を形成する場合には、半導体基板とその上面に形成されたゲート絶縁膜やゲート電極を被加工材とする図３の構造に限らず、少なくとも半導体基板の表層部を被加工材として溝の加工工程が行われるものであれば良い。
【００５３】
対象とするデバイスは、ＮＡＮＤ型フラッシュメモリ装置に限らず、ＮＯＲ型フラッシュメモリや、ＳＲＡＭあるいはその他の半導体記憶装置に適用できるし、さらには、ラインアンドスペースのパターン形成を含む半導体装置全般に適用できる。
【符号の説明】
【００５４】
図面中、４はゲート絶縁膜、５は多結晶シリコン膜、６はゲート間絶縁膜、７は多結晶シリコン膜、８はシリコン窒化膜、９はマスクパターン、９ａはカーボン膜（炭素含有膜）、９ｂは芯材パターン部、１２はＳＯＧ膜、１３、１５はレジストパターン、１４はアモルファスシリコン膜（スペーサ膜）、１４ａ、１４ｂはスペーサパターン、１４ｃは孤立パターン部、１６は孤立マスクパターン、ＭＧはゲート電極、ＰＧは孤立ゲート電極である。
【特許請求の範囲】
【請求項１】
被加工材上に炭素（Ｃ）を含有する材料からなる炭素含有膜を形成する工程と、
前記炭素含有膜に対し上面から途中の深さまでパターニング加工をして芯材パターン部を形成する工程と、
前記芯材パターン部の上面および側面と前記炭素含有膜の上面を覆うように所定膜厚のマスク膜を形成する工程と、
前記マスク膜をエッチバック処理して前記芯材パターン部の上面および前記炭素含有膜の上面を露出させて前記芯材パターン部の側壁にマスクパターンを形成する工程と、
前記炭素含有膜に前記マスクパターンが転写されるように前記芯材パターン部および前記炭素含有膜をエッチングする工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
被加工材上に炭素（Ｃ）を含有する材料からなる炭素含有膜を形成する工程と、
前記炭素含有膜に対し上面から途中の深さまでパターニング加工をして所定間隔の芯材パターン部を形成する工程と、
前記芯材パターン部の上面および側面と前記炭素含有膜の上面を覆うように所定膜厚のマスク膜を形成する工程と、
前記マスク膜上に前記芯材パターン部とは異なる位置にレジストパターンを形成する工程と、
前記レジストパターンを形成した後、前記マスク膜をエッチバック処理して前記芯材パターン部の上面および前記レジストパターンの部分を除いた前記炭素含有膜の上面を露出させて前記芯材パターン部の側壁および前記レジストパターンの部分にマスクパターンを形成する工程と、
前記炭素含有膜に前記マスクパターンが転写されるように前記芯材パターン部および前記炭素含有膜をエッチングする工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記被加工材は、半導体基板上に形成された電極膜であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１または２に記載の半導体装置の製造方法において、
前記被加工材は、半導体基板の表層部の溝加工層または当該溝加工層とその上面に形成された絶縁膜および導電膜とを含む複合層であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１ないし４のいずれかに記載の半導体装置の製造方法において、
前記炭素含有膜は、ＣＶＤ（chemical vapor deposition）法により形成されるカーボン膜であることを特徴とする半導体装置の製造方法。
【請求項１】
被加工材上に炭素（Ｃ）を含有する材料からなる炭素含有膜を形成する工程と、
前記炭素含有膜に対し上面から途中の深さまでパターニング加工をして芯材パターン部を形成する工程と、
前記芯材パターン部の上面および側面と前記炭素含有膜の上面を覆うように所定膜厚のマスク膜を形成する工程と、
前記マスク膜をエッチバック処理して前記芯材パターン部の上面および前記炭素含有膜の上面を露出させて前記芯材パターン部の側壁にマスクパターンを形成する工程と、
前記炭素含有膜に前記マスクパターンが転写されるように前記芯材パターン部および前記炭素含有膜をエッチングする工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
被加工材上に炭素（Ｃ）を含有する材料からなる炭素含有膜を形成する工程と、
前記炭素含有膜に対し上面から途中の深さまでパターニング加工をして所定間隔の芯材パターン部を形成する工程と、
前記芯材パターン部の上面および側面と前記炭素含有膜の上面を覆うように所定膜厚のマスク膜を形成する工程と、
前記マスク膜上に前記芯材パターン部とは異なる位置にレジストパターンを形成する工程と、
前記レジストパターンを形成した後、前記マスク膜をエッチバック処理して前記芯材パターン部の上面および前記レジストパターンの部分を除いた前記炭素含有膜の上面を露出させて前記芯材パターン部の側壁および前記レジストパターンの部分にマスクパターンを形成する工程と、
前記炭素含有膜に前記マスクパターンが転写されるように前記芯材パターン部および前記炭素含有膜をエッチングする工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記被加工材は、半導体基板上に形成された電極膜であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１または２に記載の半導体装置の製造方法において、
前記被加工材は、半導体基板の表層部の溝加工層または当該溝加工層とその上面に形成された絶縁膜および導電膜とを含む複合層であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１ないし４のいずれかに記載の半導体装置の製造方法において、
前記炭素含有膜は、ＣＶＤ（chemical vapor deposition）法により形成されるカーボン膜であることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１１−１６５９３３（Ｐ２０１１−１６５９３３Ａ）
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願番号】特願２０１０−２７５５１（Ｐ２０１０−２７５５１）
【出願日】平成２２年２月１０日（２０１０．２．１０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願日】平成２２年２月１０日（２０１０．２．１０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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