半導体基板およびその製造方法、その半導体基板を用いた半導体装置
【課題】実施形態は、異なる種類の半導体素子のそれぞれに適合した厚さを有する半導体層が１つの絶縁膜上に設けられた半導体基板およびその製造方法、その半導体基板を用いた半導体装置を提供する。
【解決手段】実施形態に係る半導体基板１０は、第１絶縁層５と、前記第１絶縁層の上に設けられた半導体層７とを有する半導体基板であって、前記半導体層の中に選択的に設けられ、前記半導体層の表面に平行に延在し、その延在方向の長さが前記第１絶縁層よりも短い第２絶縁層１３と、前記半導体層の表面から前記第１絶縁膜に至る深さに延設され、前記半導体層の前記第２絶縁層を含む部分と、前記半導体層の残りの部分と、を電気的に分離する第３絶縁層１５と、を備える。
【解決手段】実施形態に係る半導体基板１０は、第１絶縁層５と、前記第１絶縁層の上に設けられた半導体層７とを有する半導体基板であって、前記半導体層の中に選択的に設けられ、前記半導体層の表面に平行に延在し、その延在方向の長さが前記第１絶縁層よりも短い第２絶縁層１３と、前記半導体層の表面から前記第１絶縁膜に至る深さに延設され、前記半導体層の前記第２絶縁層を含む部分と、前記半導体層の残りの部分と、を電気的に分離する第３絶縁層１５と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体基板およびその製造方法、その半導体基板を用いた半導体装置に関する。
【背景技術】
【０００２】
絶縁層の上に半導体層が設けられた構造の半導体基板を用いることにより、半導体装置の寄生容量およびリーク電流を低減することができる。例えば、シリコン酸化膜（ＳｉＯ２）の上にシリコン層、所謂ＳＯＩ（Silicon on Insulator）に設けられたＭＯＳトランジスタ（Metal Oxide Semiconductor Transistor）は、高速かつ低消費電力で動作する。
【０００３】
しかしながら、半導体素子の種類が異なれば、それに適合する半導体層の厚さも異なる。このため、絶縁層の上に設けられた１つの半導体層に異なる種類の半導体素子を集積化することは難しい。そこで、異なる種類の半導体素子のそれぞれに適合した厚さを有する半導体層を１つの絶縁膜上に設ける技術が必要とされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１０７７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態によれば、異なる種類の半導体素子のそれぞれに適合した厚さを有する半導体層が１つの絶縁膜上に設けられた半導体基板およびその製造方法、その半導体基板を用いた半導体装置が提供される。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体基板は、第１絶縁層と、前記第１絶縁層の上に設けられた半導体層と、を有する半導体基板であって、前記半導体層の中に選択的に設けられ、前記半導体層の表面に平行に延在し、その延在方向の長さが前記第１絶縁層よりも短い第２絶縁層と、前記半導体層の表面から前記第１絶縁膜に至る深さに延設され、前記半導体層の前記第２絶縁層を含む部分と、前記半導体層の残りの部分と、を電気的に分離する第３絶縁層と、を備える。
【図面の簡単な説明】
【０００７】
【図１】一実施形態に係る半導体基板の断面を示す模式図である。
【図２】一実施形態に係る半導体基板の製造過程を示す模式断面図である。
【図３】図２に続く半導体基板の製造過程を示す模式断面図である。
【図４】一実施形態の変形例に係る半導体基板の製造過程を示す模式断面図である。
【図５】一実施形態の別の変形例に係る半導体基板の製造過程を示す模式断面図である。
【図６】一実施形態に係る半導体装置の断面を示す模式図である。
【図７】一実施形態に係る別の半導体装置の断面を示す模式図である。
【発明を実施するための形態】
【０００８】
以下、実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。
【０００９】
図１は、本実施形態に係る半導体基板１０の断面を示す模式図である。同図に示すように、半導体基板１０は、シリコン基板３の上に設けられた第１絶縁層であるシリコン酸化層（ＳｉＯ２層）５と、ＳｉＯ２層５の上に設けられた半導体層であるシリコン層７と、を備える。
【００１０】
さらに、半導体基板１０は、シリコン層７の中に選択的に設けられた絶縁層であって、シリコン層７の表面に平行に延在する第２絶縁層であるＳｉＯ２層１３を備える。すなわち、ＳｉＯ２層１３は、その延在方向の長さがＳｉＯ２層５の長さよりも短く、シリコン層７の内部に含まれるように設けられる。シリコン層７は、第３の絶縁層であるＳｉＯ２層１５により、ＳｉＯ２層１３を含む部分と、残りの部分であるシリコン層７ｃと、に分離される。ＳｉＯ２層１３を含む部分は、シリコン層７ａとシリコン層７ｂとに分離される。
【００１１】
ＳｉＯ２層１５は、シリコン層７の表面からＳｉＯ２層５に至る深さに延設される。例えば、シリコン層７の表面からＳｉＯ２層５に至る深さのトレンチ３１の内部に設けられ、シリコン層７ａと、シリコン層７ｂと、シリコン層７ｃと、を電気的に分離する。
【００１２】
このように、半導体基板１０では、薄いシリコン層７ｂがＳｉＯ２層１３の上に設けられ、厚いシリコン層７ｃがＳｉＯ２層５の上に設けられる。
【００１３】
次に、図２および図３を参照して、半導体基板１０の製造方法を説明する。図２（ａ）〜図３（ｃ）は、各工程における半導体基板１０の断面を示す模式図である。
【００１４】
図２（ａ）に示すように、シリコン基板３の上にＳｉＯ２層５を介してシリコン層７が形成されたＳＯＩウェーハ１０ａを準備する。シリコン層７は、例えば、数μｍ〜数１０μｍの厚さを有し、ＳｉＯ２層５は、例えば、１〜５μｍの厚さを有する。
【００１５】
ＳＯＩウェーハ１０ａは、例えば、貼り合せ法を用いて形成することができる。すなわち、所望の厚さとキャリア濃度を有するシリコン層７を備えたシリコン基板と、シリコン基板３とを、ＳｉＯ２層５を介して貼り合せる。そして、シリコン層７が設けられた側のシリコン基板を除去することによりＳＯＩウェーハ１０ａを形成することができる。
【００１６】
次に、シリコン層７の表面に、酸素を選択的にイオン注入する。酸素イオン（Ｏ＋）の注入エネルギーは、例えば、２００ｋｅＶであり、注入量（ドーズ量）は、例えば、５×１０１７ｃｍ‐２とする。また、ＳＯＩウェーハ１０ａを３００℃以上、例えば、５００℃に加熱して酸素イオンを注入することにより、注入ダメージを軽減することができる。
【００１７】
図２（ｂ）に示すように、シリコン層７の表面には、注入マスク２１を設ける。注入マスク２１には、例えば、フォトレジストを用いることができる。また、シリコン層７の側からＳｉＯ２膜およびアルミニウム（Ａｌ）等の金属薄膜を順に積層した膜を用いても良い。そして、同図に示すように、注入マスク２１が形成されない部分に酸素の注入層２３が形成される。
【００１８】
次に、シリコン層７の表面から注入マスク２１を除去し、ＳＯＩウェーハ１０ａを熱処理する。これにより、シリコン層７の中の一部分に、シリコン層７の表面に平行に延在する第２絶縁層であるＳｉＯ２層１３を形成する。
【００１９】
熱処理は、１０００℃以上、シリコンの融点１４２０℃以下の範囲の温度で行う。この過程で、イオン注入された酸素によりシリコン層７に含まれるシリコンを酸化し、注入ダメージを回復させる。例えば、ＳｉＯ２が連続した層状に形成される１３００℃以上の温度からシリコンの溶融の恐れのない１４００℃以下の範囲で実施することが好ましい。
【００２０】
シリコン層７は、ＳｉＯ２層１３により上下に分離されシリコン層７ａとシリコン層７ｂとが形成される。これにより、ＳｉＯ２層１３と、その上のシリコン層７ｂと、を含む新たなＳＯＩ構造が形成される。
【００２１】
注入層２３およびその近傍に含まれるＳｉが酸素と結合してＳｉＯ２層１３が形成されることにより、シリコン層７が膨張する。このため、図３（ｂ）に示すように、ＳｉＯ２層１３を含む部分と、残りの部分と、の間に段差が生じる。そこで、シリコン層７ｂの表面を、例えば、ＣＭＰ法（Chemical Mechanical Polishing）を用いて研磨し、シリコン層７ｂと、シリコン層７ｃと、の間の段差を平坦化しても良い。
【００２２】
次に、図３（ｂ）に示すように、ＳｉＯ２層１３を含む部分と、残りの部分と、の間の境界に、トレンチ３１を形成する。トレンチ３１は、例えば、ＲＩＥ法（Reactive Ion Etching）を用いて、シリコン層７の表面から第１絶縁膜に達する深さに形成する。
【００２３】
続いて、図３（ｃ）に示すように、トレンチ３１の内部に、第３絶縁層であるＳｉＯ２層１５を形成し、半導体基板１０の製造過程を完了する。ＳｉＯ２層１５は、シリコン層７のＳｉＯ２層１３を含む部分と、残りの部分を電気的に分離する。ＳｉＯ２層１５は、例えば、ＣＶＤ法（Chemical Vapor Deposition）を用いて形成する。また、トレンチ３１の内面を熱酸化しても良い。
【００２４】
図４（ａ）〜（ｃ）は、半導体基板１０の別の製造過程を示す模式断面図である。この製造方法では、図４（ａ）に示す酸素の注入層２３をシリコン層７の中に形成するまでは、前述した製造過程と同じ工程を実施する。
【００２５】
次に、図４（ｂ）に示すように、シリコン層７の表面からＳｉＯ２層５に至る深さのトレンチ３１を形成し、シリコン層７の酸素がイオン注入された部分と、残りの部分を分離する。
【００２６】
次に、ＳＩＯウェーハ１０ａを熱処理し、図４（ｃ）に示すように、シリコン層７に含まれるシリコンを酸化したＳｉＯ２層１３を形成する。これにより、シリコン層７は、シリコン層７ａとシリコン層７ｂとに分離される。
【００２７】
続いて、図３（ｃ）に示す製造過程と同じように、トレンチ３１の中にＳｉＯ２層１５を形成して、半導体基板１０の製造過程を完了する。図４に示した製造方法では、熱処理前にトレンチ３１を形成し、シリコン層７を、酸素イオンが注入された部分と、残りの部分と、に分離する。これにより、ＳｉＯ２層１３が形成され、シリコン層７の体積が膨張したとしても、シリコン層７ａとシリコン層７ｂとの境界における歪の発生を防ぎ、結晶欠陥の生成を抑制することができる。
【００２８】
さらに、トレンチ３１の中にＳｉＯ２層１５を形成した後に、シリコン層７ｂの表面を研磨してシリコン層７ｂとシリコン層７ｃとの間の段差を無くし、半導体基板１０の表面を平坦化しても良い。
【００２９】
また、図２（ｂ）に示す酸素のイオン注入工程において、酸素イオンの注入エネルギーを変えることにより、注入層２３の深さを変化させることができる。これにより、ＳｉＯ２層１３のシリコン層７の表面からの深さを変え、シリコン層７ｂの厚さを調整することも可能である。例えば、シリコン層７ｂの厚さを、０．５μｍ〜１．０μｍの範囲に形成することができる。
【００３０】
図５（ａ）〜（ｃ）は、さらに別の製造過程を示す模式断面図である。この製造方法では、図５（ａ）に示すように、シリコン層１７の中に深さの異なる注入層２３ａおよび２３ｂを形成する。例えば、注入層２３ｂを形成する際の酸素イオンの注入エネルギーを、注入層２３ａを形成する際の注入エネルギーよりも高くする。これにより、注入層２３ｂのシリコン層１７の表面からの深さを注入層２３ａよりも深く形成する。
【００３１】
次に、ＳＯＩウェーハ１０ｂを熱処理し、図５（ｂ）に示すように、シリコン層１７の中に第２絶縁層であるＳｉＯ２層１３ａおよびＳｉＯ２層１３ｂを形成する。
【００３２】
続いて、図５（ｃ）に示すように、シリコン層１７の表面からＳｉＯ２層５に至るトレンチ３１を形成し、その中にＳｉＯ２層１５を形成する。これにより、ＳｉＯ２層１３ａおよびＳｉＯ２層１３ｂを含む部分と、シリコン層１７ｃと、が電気的に分離される。
【００３３】
ＳｉＯ２層１３ａを含む部分では、シリコン層１７がシリコン層１７ａとシリコン層１７ｂに分離され、ＳｉＯ２層１３ｂを含む部分では、シリコン層１７ｄとシリコン層１７ｅに分離される。結果として、シリコン基板３の上に、シリコン層の厚さが異なる３つのＳＯＩ構造を形成することができる。
【００３４】
図６は、半導体基板１０を用いて製作される半導体装置１００の断面を示す模式図である。半導体装置１００は、複数の受光素子とＭＯＳ型トランジスタとを含み、例えば、フォトリレーの受信部を構成する。すなわち、複数の受光素子は、図示しない送信部からの光信号ＬＳを受信してＭＯＳ型トランジスタをオン・オフ制御する。
【００３５】
本実施形態に示す例では、第１絶縁層であるＳｉＯ２層５の上に、例えば、低濃度のｐ型層であるｐ−シリコン層２７が設けられる。そして、図６（ａ）に示すように、ｐ−シリコン層２７のＳｉＯ２層１３を含む部分の表面には、ＭＯＳ型トランジスタ５０が設けられる。一方、ＳｉＯ２層１３を含まない残りの部分は、ＳｉＯ２層１５によりｐ−シリコン層２７ｃ〜２７ｅに分離される。そして、ｐ−シリコン層２７ｃ〜２７ｅには、それぞれ受光素子であるフォトダイオード２０〜４０が設けられる。
【００３６】
フォトダイオード２０〜４０は、ｐ−シリコン層２７ｃ〜２７ｅの表面に設けられたｎ＋領域４１とｐ+領域４３とを有する。ｎ＋領域４１には高濃度のｎ形不純物がドープされ、ｐ+領域４３には高濃度のｐ形不純物がドープされる。
【００３７】
ｎ＋領域４１およびｐ+領域４３の表面には、それぞれカソード電極４５とアノード電極４７が設けられる。そして、フォトダイオード２０のカソード電極４５と、フォトダイオード３０のアノード電極４７と、が電気的に接続され、フォトダイオード３０のカソード電極４５と、フォトダイオード４０のアノード電極４７と、が電気的に接続される。さらに、フォトダイオード２０のアノード電極４７は、ＭＯＳ型トランジスタ５０のゲート電極５７に接続され、フォトダイオード４０のカソード電極４５は、ＭＯＳ型トランジスタ５０のソース電極５１に接続される。
【００３８】
例えば、図示しない送信部から放出された光信号ＬＳを受信したフォトダイオード２０〜４０では、それぞれのｎ＋領域４１とｐ−シリコン層２７ｃ〜２７ｅとの間のｐｎ接合において起電力を生じる。そして、各フォトダイオードに誘起された電圧の合計がゲート電極５７に印加され、ＭＯＳ型トランジスタ５０をオンさせる。
【００３９】
このように、フォトダイオード２０〜４０は直列に接続されたフォトダイオードアレイ（ＰＤＡ）として動作し、光信号ＬＳにより誘起される起電力によりＭＯＳ型トランジスタのオン・オフを制御する。上記の半導体装置１００は、３つのフォトダイオード２０〜４０を直列に接続したＰＤＡを例示するが、例えば、フォトダイオードの数を増やすことにより、ゲート電極５７に印加するゲート電圧を高くすることができる。すなわち、ゲート電圧をＭＯＳ型トランジスタの閾値電圧に適合するように、直列に接続されるフォトダイオードの数を調整する。
【００４０】
さらに、ｐ−シリコン層２７ｃ〜２７ｅを厚くして、フォトダイオード２０〜４０の光感度（量子効率）を高くすることが望ましい。これにより、ＭＯＳ型トランジスタ５０のゲートを制御するのに十分な起電力を得ることが可能となる。
【００４１】
また、本実施形態に示すように、ＳｉＯ２層５の上に設けられたシリコン層であって、ＳｉＯ２層１５でＢＯＸ状に分離された複数のシリコン層を用いることにより、複数のフォトダイオードを直列に接続したＰＤＡを容易に実現することができる。また、任意の数のフォトダイオードを直列に接続することも可能となる。
【００４２】
図６（ｂ）は、ＭＯＳ型トランジスタ５０の断面構造を示す。ｐ−シリコン層２７のＳｉＯ２層１３を含む部分は、ｐ−シリコン層２７ａとｐ−シリコン層２７ｂとに分離される。そして、ＳｉＯ２層１３の上のｐ−シリコン層２７ｂに、ＭＯＳ型トランジスタ５０が設けられる。
【００４３】
ＭＯＳ型トランジスタ５０は、ｐ−シリコン層２７ｂの表面に選択的に設けられたｐ形ベース領域３３と、ｐ形ベース領域３３の表面に選択的に設けられたｎ形ソース領域３５と、ｎ形ベース領域３３と離間してｐ−シリコン層２７ｂの表面に選択的に設けられたｎ形ドレイン領域３７と、を備える。
【００４４】
さらに、ｎ形ソース領域３５とｎ形ドレイン領域３７との間には、ｐ形ベース領域３３の表面、および、ｐ−シリコン層２７ｂの表面にゲート絶縁膜５５を介して対向するゲート電極５７が設けられる。一方、ｎ形ソース領域３５の側には、ｎ形ソース領域３５の表面およびｐ形ベース領域３３の表面に接したソース電極５１が設けられる。そして、ｎ形ドレイン領域３７の表面には、ドレイン電極５３が設けられる。
【００４５】
ゲート電極５７は、ゲート絶縁膜５５を介して、ｐ形不純物濃度の低いｐ−シリコン層２７ｂと、ｐ−シリコン層２７ｂよりも高濃度のｐ形ベース領域３３と、に対向する。ゲート閾値電圧は、ｐ形ベース領域３３のｐ形不純物の濃度に依存する。そして、ｐ形ベース領域３３とｎ形ドレイン領域との間にｐ−シリコン層２７ｂを介在させることにより、ドレイン・ソース間容量ＣＤＳを低減する。
【００４６】
例えば、ゲート絶縁膜５５は、ｐ形ベース領域３３とゲート電極５７との間において、所定のゲート閾値電圧が得られる厚さに設けられる。そして、ｐ−シリコン層２７ｂとゲート電極５７との間では、ｐ形ベース領域３３の端からｎ形ドレイン領域３７の方向に厚くなるように設けられる。一方、ゲート電極５７は同じ厚さに形成され、ｐ形ベース領域３３の端からｎ形ドレイン領域３７の方向に傾斜するように設けられる。
【００４７】
また、ｎ形ドレイン領域３７をＳｉＯ２層１３に接する深さに設けることにより、ドレイン・ソース間容量ＣＤＳをさらに低減することができる。したがって、ＭＯＳ型トランジスタ５０では、シリコン基板３との間の寄生容量の低減が低減され、さらに、ドレイン・ソース間容量ＣＤＳが低減される。これにより、ドレイン電流の高速スイッチングが可能となる。
【００４８】
前述したように、ゲート絶縁膜５５は、ｐ形ベース領域３３の端からｎ形ドレイン領域３７の方向に厚くなるように形成される。これにより、ゲート・ドレイン間の耐圧を向上させることができる。
【００４９】
本実施形態に係る半導体基板１０では、第１絶縁層であるＳｉＯ２層５の上に設けられるシリコン層７の厚さを、第２絶縁層であるＳｉＯ２層１３の上に設けられるシリコン層７ｂの厚さとは独立に制御することが可能である。このため、上記のように、受光感度の高いフォトダイオードアレイ（ＰＤＡ）と、高速スイッチングが可能なＭＯＳ型トランジスタと、を集積化した半導体装置１００を実現することができる。
【００５０】
図７は、本実施形態に係る半導体基板１０を用いた別の半導体装置２００の断面を示す模式図である。半導体装置２００では、例えば、高速ロジック用のＭＯＳ型トランジスタ６０と、電力制御用のＤＭＯＳ（Double-Diffused MOS）型トランジスタ７０と、を備える。
【００５１】
図７に示す半導体装置２００では、第１絶縁層であるＳｉＯ２層５の上に、低濃度のｎ形不純物がドープされたｎ−シリコン層６７が設けられる。ＭＯＳ型トランジスタ６０は、ｎ−シリコン層６７のうちのＳｉＯ２層１３を含む部分に設けられる。一方、ＤＭＯＳ型トランジスタ７０は、ＳｉＯ２層１３を含まない残りの部分であるｎ−シリコン層６７ｃの表面に設けられる。
【００５２】
ｎ−シリコン層６７のＳｉＯ２層１３を含む部分は、ＳｉＯ２層１３によりｎ−シリコン層６７ａとｎ−シリコン層６７ｂとに分離される。ＭＯＳ型トランジスタ６０は、ｎ−シリコン層６７ｂの表面に設けられる。
【００５３】
図７に示すように、ＭＯＳ型トランジスタ６０は、ｎ−シリコン層６７ｂの表面に選択的に設けられたｐ形ソース領域６５と、ｐ形ソース領域６５と離間してｎ−シリコン層６７ｂの表面に選択的に設けられたｐ形ドレイン領域６６と、を備える。
【００５４】
ｐ形ソース領域６５とｐ形ドレイン領域６６との間にはゲート電極６４が設けられ、ゲート絶縁膜６３を介してｎ−シリコン層６７ｂの表面に対向する。さらに、ｐ形ソース領域６５の表面に接したソース電極６１と、ｐ形ドレイン領域６６の表面に接したドレイン電極６２が設けられる。
【００５５】
ＭＯＳ型トランジスタ６０は、ＳｉＯ２層１３の上の薄いｎ−シリコン層６７ｂに設けられ、シリコン基板３との間の寄生容量が低減される。さらに、ｐ形ソース領域６５およびｐ形ドレイン領域６６をＳｉＯ２層１３に接する深さに形成することにより、ドレイン・ソース間容量ＣＤＳを小さくすることができる。これにより、ＭＯＳ型トランジスタ６０の高速動作が可能となる。
【００５６】
一方、ＤＭＯＳ型トランジスタ７０は、ｎ−シリコン層６７ｃの表面に選択的に設けられたｐ形ベース領域７１と、ｐ形ベース領域７１の表面に選択的に設けられたｎ形ソース領域７３と、ｐ形ベース領域７１と離間してｎ−シリコン層６７ｃの表面に選択的に設けられたｎ形ドレイン領域７５と、を備える。
【００５７】
ｎ形ソース領域７３とｎ形ドレイン領域７５との間には、ｐ形ベース領域７１の表面にゲート絶縁膜７６を介して対向するゲート電極７７が設けられる。ｎ形ソース領域７３の側には、ｎ形ソース領域７３の表面およびｐ形ベース領域７１の表面に接したソース電極７８が設けられる。そして、ｎ形ドレイン領域７５の表面には、ドレイン電極７９が設けられる。
【００５８】
ＤＭＯＳ型トランジスタ７０では、ドレイン・ソース間耐圧を向上させるために、ｐ形ベース領域７１とｎ形ドレイン領域７５との間に低濃度のｎ−シリコン層６７ｃを介在させる。そして、ｐ形ベース領域７１とｎ形ドレイン領域７５との間のｎ−シリコン層６７ｃの幅を広くすることによりドレイン・ソース間耐圧を向上させる。そして、ｎ形ソース領域７３とｎ形ドレイン領域７５との間のオン抵抗を小さくするために、ｎ−シリコン層６７ｃを厚くする。
【００５９】
本実施形態に係る半導体基板１０を用いることにより、ＭＯＳ型トランジスタ６０を薄いｎ−シリコン層６７ｂの表面に形成し、ＤＭＯＳ型トランジスタ７０を厚いｎ−シリコン層６７ｃの表面に形成することができる。これにより、高速動作が求められるロジック用ＭＯＳトランジスタと、高耐圧、低オン抵抗が求められる電力用トランジスタとを、ＳｉＯ２層上に設けられたシリコン層に集積化することが可能となる。
【００６０】
上記の実施形態では、シリコン基板上に形成されるＳＯＩ構造を例に説明したが、これに限定される訳ではなく、ＳｉＣ、ＳｉＧｅなどシリコンを含む半導体材料を用いることができる。また、基板とその上に設けられる半導体層の材料が異なっても良い。半導体層に設けられる素子として、単体のＭＯＳ型トランジスタを例に説明したが、複数のトランジスタを含む集積回路でも良い。
【００６１】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６２】
３・・・シリコン基板、 ５、１３、１５・・・ＳｉＯ２層、 ７、７ａ〜７ｅ、１７、１７ａ〜１７ｅ・・・シリコン層、 １０・・・半導体基板、 １０ａ・・・ＳＯＩウェーハ、 ２０、３０、４０・・・フォトダイオード、 ２１・・・注入マスク、 ２３・・・注入層、 ２７、２７ａ〜２７ｃ・・・ｐ−シリコン層、 ３１・・・トレンチ、 ３３・・・ｐ形ベース領域、 ３５・・・ｎ形ソース領域、 ３７・・・ｎ形ドレイン領域、 ４１・・・ｎ＋領域、 ４３・・・ｐ＋領域、 ４５・・・カソード電極、 ４７・・・アノード電極、 ５０、６０・・・ＭＯＳ型トランジスタ、 ５１、６１、７８・・・ソース電極、 ５３、６６、７９・・・ドレイン電極、 ５５、６３、７６・・・ゲート絶縁膜、 ５７、６４、７７・・・ゲート電極、 ６５・・・ｐ形ソース領域、 ６６・・・ｐ形ドレイン領域、 ６７、６７ａ〜６７ｃ・・・ｎ−シリコン層、 ７０・・・ＤＭＯＳ型トランジスタ、 ７１・・・ｐ形ベース領域、 ７３・・・ｎ形ソース領域、 ７５・・・ｎ形ドレイン領域、 １００、２００・・・半導体装置、 ＬＳ・・・光信号
【技術分野】
【０００１】
本発明の実施形態は、半導体基板およびその製造方法、その半導体基板を用いた半導体装置に関する。
【背景技術】
【０００２】
絶縁層の上に半導体層が設けられた構造の半導体基板を用いることにより、半導体装置の寄生容量およびリーク電流を低減することができる。例えば、シリコン酸化膜（ＳｉＯ２）の上にシリコン層、所謂ＳＯＩ（Silicon on Insulator）に設けられたＭＯＳトランジスタ（Metal Oxide Semiconductor Transistor）は、高速かつ低消費電力で動作する。
【０００３】
しかしながら、半導体素子の種類が異なれば、それに適合する半導体層の厚さも異なる。このため、絶縁層の上に設けられた１つの半導体層に異なる種類の半導体素子を集積化することは難しい。そこで、異なる種類の半導体素子のそれぞれに適合した厚さを有する半導体層を１つの絶縁膜上に設ける技術が必要とされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１０７７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態によれば、異なる種類の半導体素子のそれぞれに適合した厚さを有する半導体層が１つの絶縁膜上に設けられた半導体基板およびその製造方法、その半導体基板を用いた半導体装置が提供される。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体基板は、第１絶縁層と、前記第１絶縁層の上に設けられた半導体層と、を有する半導体基板であって、前記半導体層の中に選択的に設けられ、前記半導体層の表面に平行に延在し、その延在方向の長さが前記第１絶縁層よりも短い第２絶縁層と、前記半導体層の表面から前記第１絶縁膜に至る深さに延設され、前記半導体層の前記第２絶縁層を含む部分と、前記半導体層の残りの部分と、を電気的に分離する第３絶縁層と、を備える。
【図面の簡単な説明】
【０００７】
【図１】一実施形態に係る半導体基板の断面を示す模式図である。
【図２】一実施形態に係る半導体基板の製造過程を示す模式断面図である。
【図３】図２に続く半導体基板の製造過程を示す模式断面図である。
【図４】一実施形態の変形例に係る半導体基板の製造過程を示す模式断面図である。
【図５】一実施形態の別の変形例に係る半導体基板の製造過程を示す模式断面図である。
【図６】一実施形態に係る半導体装置の断面を示す模式図である。
【図７】一実施形態に係る別の半導体装置の断面を示す模式図である。
【発明を実施するための形態】
【０００８】
以下、実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。
【０００９】
図１は、本実施形態に係る半導体基板１０の断面を示す模式図である。同図に示すように、半導体基板１０は、シリコン基板３の上に設けられた第１絶縁層であるシリコン酸化層（ＳｉＯ２層）５と、ＳｉＯ２層５の上に設けられた半導体層であるシリコン層７と、を備える。
【００１０】
さらに、半導体基板１０は、シリコン層７の中に選択的に設けられた絶縁層であって、シリコン層７の表面に平行に延在する第２絶縁層であるＳｉＯ２層１３を備える。すなわち、ＳｉＯ２層１３は、その延在方向の長さがＳｉＯ２層５の長さよりも短く、シリコン層７の内部に含まれるように設けられる。シリコン層７は、第３の絶縁層であるＳｉＯ２層１５により、ＳｉＯ２層１３を含む部分と、残りの部分であるシリコン層７ｃと、に分離される。ＳｉＯ２層１３を含む部分は、シリコン層７ａとシリコン層７ｂとに分離される。
【００１１】
ＳｉＯ２層１５は、シリコン層７の表面からＳｉＯ２層５に至る深さに延設される。例えば、シリコン層７の表面からＳｉＯ２層５に至る深さのトレンチ３１の内部に設けられ、シリコン層７ａと、シリコン層７ｂと、シリコン層７ｃと、を電気的に分離する。
【００１２】
このように、半導体基板１０では、薄いシリコン層７ｂがＳｉＯ２層１３の上に設けられ、厚いシリコン層７ｃがＳｉＯ２層５の上に設けられる。
【００１３】
次に、図２および図３を参照して、半導体基板１０の製造方法を説明する。図２（ａ）〜図３（ｃ）は、各工程における半導体基板１０の断面を示す模式図である。
【００１４】
図２（ａ）に示すように、シリコン基板３の上にＳｉＯ２層５を介してシリコン層７が形成されたＳＯＩウェーハ１０ａを準備する。シリコン層７は、例えば、数μｍ〜数１０μｍの厚さを有し、ＳｉＯ２層５は、例えば、１〜５μｍの厚さを有する。
【００１５】
ＳＯＩウェーハ１０ａは、例えば、貼り合せ法を用いて形成することができる。すなわち、所望の厚さとキャリア濃度を有するシリコン層７を備えたシリコン基板と、シリコン基板３とを、ＳｉＯ２層５を介して貼り合せる。そして、シリコン層７が設けられた側のシリコン基板を除去することによりＳＯＩウェーハ１０ａを形成することができる。
【００１６】
次に、シリコン層７の表面に、酸素を選択的にイオン注入する。酸素イオン（Ｏ＋）の注入エネルギーは、例えば、２００ｋｅＶであり、注入量（ドーズ量）は、例えば、５×１０１７ｃｍ‐２とする。また、ＳＯＩウェーハ１０ａを３００℃以上、例えば、５００℃に加熱して酸素イオンを注入することにより、注入ダメージを軽減することができる。
【００１７】
図２（ｂ）に示すように、シリコン層７の表面には、注入マスク２１を設ける。注入マスク２１には、例えば、フォトレジストを用いることができる。また、シリコン層７の側からＳｉＯ２膜およびアルミニウム（Ａｌ）等の金属薄膜を順に積層した膜を用いても良い。そして、同図に示すように、注入マスク２１が形成されない部分に酸素の注入層２３が形成される。
【００１８】
次に、シリコン層７の表面から注入マスク２１を除去し、ＳＯＩウェーハ１０ａを熱処理する。これにより、シリコン層７の中の一部分に、シリコン層７の表面に平行に延在する第２絶縁層であるＳｉＯ２層１３を形成する。
【００１９】
熱処理は、１０００℃以上、シリコンの融点１４２０℃以下の範囲の温度で行う。この過程で、イオン注入された酸素によりシリコン層７に含まれるシリコンを酸化し、注入ダメージを回復させる。例えば、ＳｉＯ２が連続した層状に形成される１３００℃以上の温度からシリコンの溶融の恐れのない１４００℃以下の範囲で実施することが好ましい。
【００２０】
シリコン層７は、ＳｉＯ２層１３により上下に分離されシリコン層７ａとシリコン層７ｂとが形成される。これにより、ＳｉＯ２層１３と、その上のシリコン層７ｂと、を含む新たなＳＯＩ構造が形成される。
【００２１】
注入層２３およびその近傍に含まれるＳｉが酸素と結合してＳｉＯ２層１３が形成されることにより、シリコン層７が膨張する。このため、図３（ｂ）に示すように、ＳｉＯ２層１３を含む部分と、残りの部分と、の間に段差が生じる。そこで、シリコン層７ｂの表面を、例えば、ＣＭＰ法（Chemical Mechanical Polishing）を用いて研磨し、シリコン層７ｂと、シリコン層７ｃと、の間の段差を平坦化しても良い。
【００２２】
次に、図３（ｂ）に示すように、ＳｉＯ２層１３を含む部分と、残りの部分と、の間の境界に、トレンチ３１を形成する。トレンチ３１は、例えば、ＲＩＥ法（Reactive Ion Etching）を用いて、シリコン層７の表面から第１絶縁膜に達する深さに形成する。
【００２３】
続いて、図３（ｃ）に示すように、トレンチ３１の内部に、第３絶縁層であるＳｉＯ２層１５を形成し、半導体基板１０の製造過程を完了する。ＳｉＯ２層１５は、シリコン層７のＳｉＯ２層１３を含む部分と、残りの部分を電気的に分離する。ＳｉＯ２層１５は、例えば、ＣＶＤ法（Chemical Vapor Deposition）を用いて形成する。また、トレンチ３１の内面を熱酸化しても良い。
【００２４】
図４（ａ）〜（ｃ）は、半導体基板１０の別の製造過程を示す模式断面図である。この製造方法では、図４（ａ）に示す酸素の注入層２３をシリコン層７の中に形成するまでは、前述した製造過程と同じ工程を実施する。
【００２５】
次に、図４（ｂ）に示すように、シリコン層７の表面からＳｉＯ２層５に至る深さのトレンチ３１を形成し、シリコン層７の酸素がイオン注入された部分と、残りの部分を分離する。
【００２６】
次に、ＳＩＯウェーハ１０ａを熱処理し、図４（ｃ）に示すように、シリコン層７に含まれるシリコンを酸化したＳｉＯ２層１３を形成する。これにより、シリコン層７は、シリコン層７ａとシリコン層７ｂとに分離される。
【００２７】
続いて、図３（ｃ）に示す製造過程と同じように、トレンチ３１の中にＳｉＯ２層１５を形成して、半導体基板１０の製造過程を完了する。図４に示した製造方法では、熱処理前にトレンチ３１を形成し、シリコン層７を、酸素イオンが注入された部分と、残りの部分と、に分離する。これにより、ＳｉＯ２層１３が形成され、シリコン層７の体積が膨張したとしても、シリコン層７ａとシリコン層７ｂとの境界における歪の発生を防ぎ、結晶欠陥の生成を抑制することができる。
【００２８】
さらに、トレンチ３１の中にＳｉＯ２層１５を形成した後に、シリコン層７ｂの表面を研磨してシリコン層７ｂとシリコン層７ｃとの間の段差を無くし、半導体基板１０の表面を平坦化しても良い。
【００２９】
また、図２（ｂ）に示す酸素のイオン注入工程において、酸素イオンの注入エネルギーを変えることにより、注入層２３の深さを変化させることができる。これにより、ＳｉＯ２層１３のシリコン層７の表面からの深さを変え、シリコン層７ｂの厚さを調整することも可能である。例えば、シリコン層７ｂの厚さを、０．５μｍ〜１．０μｍの範囲に形成することができる。
【００３０】
図５（ａ）〜（ｃ）は、さらに別の製造過程を示す模式断面図である。この製造方法では、図５（ａ）に示すように、シリコン層１７の中に深さの異なる注入層２３ａおよび２３ｂを形成する。例えば、注入層２３ｂを形成する際の酸素イオンの注入エネルギーを、注入層２３ａを形成する際の注入エネルギーよりも高くする。これにより、注入層２３ｂのシリコン層１７の表面からの深さを注入層２３ａよりも深く形成する。
【００３１】
次に、ＳＯＩウェーハ１０ｂを熱処理し、図５（ｂ）に示すように、シリコン層１７の中に第２絶縁層であるＳｉＯ２層１３ａおよびＳｉＯ２層１３ｂを形成する。
【００３２】
続いて、図５（ｃ）に示すように、シリコン層１７の表面からＳｉＯ２層５に至るトレンチ３１を形成し、その中にＳｉＯ２層１５を形成する。これにより、ＳｉＯ２層１３ａおよびＳｉＯ２層１３ｂを含む部分と、シリコン層１７ｃと、が電気的に分離される。
【００３３】
ＳｉＯ２層１３ａを含む部分では、シリコン層１７がシリコン層１７ａとシリコン層１７ｂに分離され、ＳｉＯ２層１３ｂを含む部分では、シリコン層１７ｄとシリコン層１７ｅに分離される。結果として、シリコン基板３の上に、シリコン層の厚さが異なる３つのＳＯＩ構造を形成することができる。
【００３４】
図６は、半導体基板１０を用いて製作される半導体装置１００の断面を示す模式図である。半導体装置１００は、複数の受光素子とＭＯＳ型トランジスタとを含み、例えば、フォトリレーの受信部を構成する。すなわち、複数の受光素子は、図示しない送信部からの光信号ＬＳを受信してＭＯＳ型トランジスタをオン・オフ制御する。
【００３５】
本実施形態に示す例では、第１絶縁層であるＳｉＯ２層５の上に、例えば、低濃度のｐ型層であるｐ−シリコン層２７が設けられる。そして、図６（ａ）に示すように、ｐ−シリコン層２７のＳｉＯ２層１３を含む部分の表面には、ＭＯＳ型トランジスタ５０が設けられる。一方、ＳｉＯ２層１３を含まない残りの部分は、ＳｉＯ２層１５によりｐ−シリコン層２７ｃ〜２７ｅに分離される。そして、ｐ−シリコン層２７ｃ〜２７ｅには、それぞれ受光素子であるフォトダイオード２０〜４０が設けられる。
【００３６】
フォトダイオード２０〜４０は、ｐ−シリコン層２７ｃ〜２７ｅの表面に設けられたｎ＋領域４１とｐ+領域４３とを有する。ｎ＋領域４１には高濃度のｎ形不純物がドープされ、ｐ+領域４３には高濃度のｐ形不純物がドープされる。
【００３７】
ｎ＋領域４１およびｐ+領域４３の表面には、それぞれカソード電極４５とアノード電極４７が設けられる。そして、フォトダイオード２０のカソード電極４５と、フォトダイオード３０のアノード電極４７と、が電気的に接続され、フォトダイオード３０のカソード電極４５と、フォトダイオード４０のアノード電極４７と、が電気的に接続される。さらに、フォトダイオード２０のアノード電極４７は、ＭＯＳ型トランジスタ５０のゲート電極５７に接続され、フォトダイオード４０のカソード電極４５は、ＭＯＳ型トランジスタ５０のソース電極５１に接続される。
【００３８】
例えば、図示しない送信部から放出された光信号ＬＳを受信したフォトダイオード２０〜４０では、それぞれのｎ＋領域４１とｐ−シリコン層２７ｃ〜２７ｅとの間のｐｎ接合において起電力を生じる。そして、各フォトダイオードに誘起された電圧の合計がゲート電極５７に印加され、ＭＯＳ型トランジスタ５０をオンさせる。
【００３９】
このように、フォトダイオード２０〜４０は直列に接続されたフォトダイオードアレイ（ＰＤＡ）として動作し、光信号ＬＳにより誘起される起電力によりＭＯＳ型トランジスタのオン・オフを制御する。上記の半導体装置１００は、３つのフォトダイオード２０〜４０を直列に接続したＰＤＡを例示するが、例えば、フォトダイオードの数を増やすことにより、ゲート電極５７に印加するゲート電圧を高くすることができる。すなわち、ゲート電圧をＭＯＳ型トランジスタの閾値電圧に適合するように、直列に接続されるフォトダイオードの数を調整する。
【００４０】
さらに、ｐ−シリコン層２７ｃ〜２７ｅを厚くして、フォトダイオード２０〜４０の光感度（量子効率）を高くすることが望ましい。これにより、ＭＯＳ型トランジスタ５０のゲートを制御するのに十分な起電力を得ることが可能となる。
【００４１】
また、本実施形態に示すように、ＳｉＯ２層５の上に設けられたシリコン層であって、ＳｉＯ２層１５でＢＯＸ状に分離された複数のシリコン層を用いることにより、複数のフォトダイオードを直列に接続したＰＤＡを容易に実現することができる。また、任意の数のフォトダイオードを直列に接続することも可能となる。
【００４２】
図６（ｂ）は、ＭＯＳ型トランジスタ５０の断面構造を示す。ｐ−シリコン層２７のＳｉＯ２層１３を含む部分は、ｐ−シリコン層２７ａとｐ−シリコン層２７ｂとに分離される。そして、ＳｉＯ２層１３の上のｐ−シリコン層２７ｂに、ＭＯＳ型トランジスタ５０が設けられる。
【００４３】
ＭＯＳ型トランジスタ５０は、ｐ−シリコン層２７ｂの表面に選択的に設けられたｐ形ベース領域３３と、ｐ形ベース領域３３の表面に選択的に設けられたｎ形ソース領域３５と、ｎ形ベース領域３３と離間してｐ−シリコン層２７ｂの表面に選択的に設けられたｎ形ドレイン領域３７と、を備える。
【００４４】
さらに、ｎ形ソース領域３５とｎ形ドレイン領域３７との間には、ｐ形ベース領域３３の表面、および、ｐ−シリコン層２７ｂの表面にゲート絶縁膜５５を介して対向するゲート電極５７が設けられる。一方、ｎ形ソース領域３５の側には、ｎ形ソース領域３５の表面およびｐ形ベース領域３３の表面に接したソース電極５１が設けられる。そして、ｎ形ドレイン領域３７の表面には、ドレイン電極５３が設けられる。
【００４５】
ゲート電極５７は、ゲート絶縁膜５５を介して、ｐ形不純物濃度の低いｐ−シリコン層２７ｂと、ｐ−シリコン層２７ｂよりも高濃度のｐ形ベース領域３３と、に対向する。ゲート閾値電圧は、ｐ形ベース領域３３のｐ形不純物の濃度に依存する。そして、ｐ形ベース領域３３とｎ形ドレイン領域との間にｐ−シリコン層２７ｂを介在させることにより、ドレイン・ソース間容量ＣＤＳを低減する。
【００４６】
例えば、ゲート絶縁膜５５は、ｐ形ベース領域３３とゲート電極５７との間において、所定のゲート閾値電圧が得られる厚さに設けられる。そして、ｐ−シリコン層２７ｂとゲート電極５７との間では、ｐ形ベース領域３３の端からｎ形ドレイン領域３７の方向に厚くなるように設けられる。一方、ゲート電極５７は同じ厚さに形成され、ｐ形ベース領域３３の端からｎ形ドレイン領域３７の方向に傾斜するように設けられる。
【００４７】
また、ｎ形ドレイン領域３７をＳｉＯ２層１３に接する深さに設けることにより、ドレイン・ソース間容量ＣＤＳをさらに低減することができる。したがって、ＭＯＳ型トランジスタ５０では、シリコン基板３との間の寄生容量の低減が低減され、さらに、ドレイン・ソース間容量ＣＤＳが低減される。これにより、ドレイン電流の高速スイッチングが可能となる。
【００４８】
前述したように、ゲート絶縁膜５５は、ｐ形ベース領域３３の端からｎ形ドレイン領域３７の方向に厚くなるように形成される。これにより、ゲート・ドレイン間の耐圧を向上させることができる。
【００４９】
本実施形態に係る半導体基板１０では、第１絶縁層であるＳｉＯ２層５の上に設けられるシリコン層７の厚さを、第２絶縁層であるＳｉＯ２層１３の上に設けられるシリコン層７ｂの厚さとは独立に制御することが可能である。このため、上記のように、受光感度の高いフォトダイオードアレイ（ＰＤＡ）と、高速スイッチングが可能なＭＯＳ型トランジスタと、を集積化した半導体装置１００を実現することができる。
【００５０】
図７は、本実施形態に係る半導体基板１０を用いた別の半導体装置２００の断面を示す模式図である。半導体装置２００では、例えば、高速ロジック用のＭＯＳ型トランジスタ６０と、電力制御用のＤＭＯＳ（Double-Diffused MOS）型トランジスタ７０と、を備える。
【００５１】
図７に示す半導体装置２００では、第１絶縁層であるＳｉＯ２層５の上に、低濃度のｎ形不純物がドープされたｎ−シリコン層６７が設けられる。ＭＯＳ型トランジスタ６０は、ｎ−シリコン層６７のうちのＳｉＯ２層１３を含む部分に設けられる。一方、ＤＭＯＳ型トランジスタ７０は、ＳｉＯ２層１３を含まない残りの部分であるｎ−シリコン層６７ｃの表面に設けられる。
【００５２】
ｎ−シリコン層６７のＳｉＯ２層１３を含む部分は、ＳｉＯ２層１３によりｎ−シリコン層６７ａとｎ−シリコン層６７ｂとに分離される。ＭＯＳ型トランジスタ６０は、ｎ−シリコン層６７ｂの表面に設けられる。
【００５３】
図７に示すように、ＭＯＳ型トランジスタ６０は、ｎ−シリコン層６７ｂの表面に選択的に設けられたｐ形ソース領域６５と、ｐ形ソース領域６５と離間してｎ−シリコン層６７ｂの表面に選択的に設けられたｐ形ドレイン領域６６と、を備える。
【００５４】
ｐ形ソース領域６５とｐ形ドレイン領域６６との間にはゲート電極６４が設けられ、ゲート絶縁膜６３を介してｎ−シリコン層６７ｂの表面に対向する。さらに、ｐ形ソース領域６５の表面に接したソース電極６１と、ｐ形ドレイン領域６６の表面に接したドレイン電極６２が設けられる。
【００５５】
ＭＯＳ型トランジスタ６０は、ＳｉＯ２層１３の上の薄いｎ−シリコン層６７ｂに設けられ、シリコン基板３との間の寄生容量が低減される。さらに、ｐ形ソース領域６５およびｐ形ドレイン領域６６をＳｉＯ２層１３に接する深さに形成することにより、ドレイン・ソース間容量ＣＤＳを小さくすることができる。これにより、ＭＯＳ型トランジスタ６０の高速動作が可能となる。
【００５６】
一方、ＤＭＯＳ型トランジスタ７０は、ｎ−シリコン層６７ｃの表面に選択的に設けられたｐ形ベース領域７１と、ｐ形ベース領域７１の表面に選択的に設けられたｎ形ソース領域７３と、ｐ形ベース領域７１と離間してｎ−シリコン層６７ｃの表面に選択的に設けられたｎ形ドレイン領域７５と、を備える。
【００５７】
ｎ形ソース領域７３とｎ形ドレイン領域７５との間には、ｐ形ベース領域７１の表面にゲート絶縁膜７６を介して対向するゲート電極７７が設けられる。ｎ形ソース領域７３の側には、ｎ形ソース領域７３の表面およびｐ形ベース領域７１の表面に接したソース電極７８が設けられる。そして、ｎ形ドレイン領域７５の表面には、ドレイン電極７９が設けられる。
【００５８】
ＤＭＯＳ型トランジスタ７０では、ドレイン・ソース間耐圧を向上させるために、ｐ形ベース領域７１とｎ形ドレイン領域７５との間に低濃度のｎ−シリコン層６７ｃを介在させる。そして、ｐ形ベース領域７１とｎ形ドレイン領域７５との間のｎ−シリコン層６７ｃの幅を広くすることによりドレイン・ソース間耐圧を向上させる。そして、ｎ形ソース領域７３とｎ形ドレイン領域７５との間のオン抵抗を小さくするために、ｎ−シリコン層６７ｃを厚くする。
【００５９】
本実施形態に係る半導体基板１０を用いることにより、ＭＯＳ型トランジスタ６０を薄いｎ−シリコン層６７ｂの表面に形成し、ＤＭＯＳ型トランジスタ７０を厚いｎ−シリコン層６７ｃの表面に形成することができる。これにより、高速動作が求められるロジック用ＭＯＳトランジスタと、高耐圧、低オン抵抗が求められる電力用トランジスタとを、ＳｉＯ２層上に設けられたシリコン層に集積化することが可能となる。
【００６０】
上記の実施形態では、シリコン基板上に形成されるＳＯＩ構造を例に説明したが、これに限定される訳ではなく、ＳｉＣ、ＳｉＧｅなどシリコンを含む半導体材料を用いることができる。また、基板とその上に設けられる半導体層の材料が異なっても良い。半導体層に設けられる素子として、単体のＭＯＳ型トランジスタを例に説明したが、複数のトランジスタを含む集積回路でも良い。
【００６１】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６２】
３・・・シリコン基板、 ５、１３、１５・・・ＳｉＯ２層、 ７、７ａ〜７ｅ、１７、１７ａ〜１７ｅ・・・シリコン層、 １０・・・半導体基板、 １０ａ・・・ＳＯＩウェーハ、 ２０、３０、４０・・・フォトダイオード、 ２１・・・注入マスク、 ２３・・・注入層、 ２７、２７ａ〜２７ｃ・・・ｐ−シリコン層、 ３１・・・トレンチ、 ３３・・・ｐ形ベース領域、 ３５・・・ｎ形ソース領域、 ３７・・・ｎ形ドレイン領域、 ４１・・・ｎ＋領域、 ４３・・・ｐ＋領域、 ４５・・・カソード電極、 ４７・・・アノード電極、 ５０、６０・・・ＭＯＳ型トランジスタ、 ５１、６１、７８・・・ソース電極、 ５３、６６、７９・・・ドレイン電極、 ５５、６３、７６・・・ゲート絶縁膜、 ５７、６４、７７・・・ゲート電極、 ６５・・・ｐ形ソース領域、 ６６・・・ｐ形ドレイン領域、 ６７、６７ａ〜６７ｃ・・・ｎ−シリコン層、 ７０・・・ＤＭＯＳ型トランジスタ、 ７１・・・ｐ形ベース領域、 ７３・・・ｎ形ソース領域、 ７５・・・ｎ形ドレイン領域、 １００、２００・・・半導体装置、 ＬＳ・・・光信号
【特許請求の範囲】
【請求項１】
第１絶縁層と、前記第１絶縁層の上に設けられた半導体層と、を有する半導体基板であって、
前記半導体層の中に選択的に設けられ、前記半導体層の表面に平行に延在し、その延在方向の長さが前記第１絶縁層よりも短い第２絶縁層と、
前記半導体層の表面から前記第１絶縁膜に至る深さに延設され、前記半導体層の前記第２絶縁層を含む部分と、前記半導体層の残りの部分と、を電気的に分離する第３絶縁層と、
を備えたことを特徴とする半導体基板。
【請求項２】
第１絶縁層の上に設けられた半導体層に酸素を選択的にイオン注入する工程と、
前記半導体層に含まれるシリコンを前記酸素により酸化し、前記半導体層の一部分に前記半導体層の表面に平行な方向に延在する第２絶縁膜を形成する工程と、
前記半導体層の表面から前記第１絶縁層に至る深さのトレンチの内部に第３絶縁層を形成し、前記半導体層の前記第２絶縁膜を含む部分と、前記半導体層の残りの部分と、を電気的に分離する工程と、
を備えたことを特徴とする半導体基板の製造方法。
【請求項３】
第１絶縁層の上に設けられた半導体層に酸素を選択的にイオン注入する工程と、
前記半導体層の表面から前記第１絶縁層に至る深さのトレンチを形成し、前記半導体層の前記酸素がイオン注入された部分と、前記半導体層の残りの部分と、を分離する工程と、
前記半導体層に含まれるシリコンを前記酸素により酸化した第２絶縁膜を形成する工程と、
を備えたことを特徴とする半導体基板の製造方法。
【請求項４】
前記半導体層の前記第２絶縁層を含む部分と、前記半導体層の残りの部分と、の間の段差を平坦化する工程をさらに備えたことを特徴とする請求項２または３に記載の半導体基板の製造方法。
【請求項５】
第１絶縁層と、前記第１絶縁層の上に設けられた半導体層と、を有する半導体装置であって、
前記半導体層の中に選択的に設けられ、前記半導体層の表面に平行に延在し、その延在方向の長さが前記第１絶縁層よりも短い第２絶縁層と、
前記半導体層の表面から前記第１絶縁膜に至る深さに延設され、前記半導体層の前記第２絶縁層を含む部分と、前記半導体層の残りの部分と、を電気的に分離する第３絶縁層と、
を備え、
前記半導体層の前記第２絶縁層を含む部分の表面にＭＯＳ型トランジスタが設けられ、
前記半導体層の残りの部分にフォトダイオードが設けられたことを特徴とする半導体装置。
【請求項１】
第１絶縁層と、前記第１絶縁層の上に設けられた半導体層と、を有する半導体基板であって、
前記半導体層の中に選択的に設けられ、前記半導体層の表面に平行に延在し、その延在方向の長さが前記第１絶縁層よりも短い第２絶縁層と、
前記半導体層の表面から前記第１絶縁膜に至る深さに延設され、前記半導体層の前記第２絶縁層を含む部分と、前記半導体層の残りの部分と、を電気的に分離する第３絶縁層と、
を備えたことを特徴とする半導体基板。
【請求項２】
第１絶縁層の上に設けられた半導体層に酸素を選択的にイオン注入する工程と、
前記半導体層に含まれるシリコンを前記酸素により酸化し、前記半導体層の一部分に前記半導体層の表面に平行な方向に延在する第２絶縁膜を形成する工程と、
前記半導体層の表面から前記第１絶縁層に至る深さのトレンチの内部に第３絶縁層を形成し、前記半導体層の前記第２絶縁膜を含む部分と、前記半導体層の残りの部分と、を電気的に分離する工程と、
を備えたことを特徴とする半導体基板の製造方法。
【請求項３】
第１絶縁層の上に設けられた半導体層に酸素を選択的にイオン注入する工程と、
前記半導体層の表面から前記第１絶縁層に至る深さのトレンチを形成し、前記半導体層の前記酸素がイオン注入された部分と、前記半導体層の残りの部分と、を分離する工程と、
前記半導体層に含まれるシリコンを前記酸素により酸化した第２絶縁膜を形成する工程と、
を備えたことを特徴とする半導体基板の製造方法。
【請求項４】
前記半導体層の前記第２絶縁層を含む部分と、前記半導体層の残りの部分と、の間の段差を平坦化する工程をさらに備えたことを特徴とする請求項２または３に記載の半導体基板の製造方法。
【請求項５】
第１絶縁層と、前記第１絶縁層の上に設けられた半導体層と、を有する半導体装置であって、
前記半導体層の中に選択的に設けられ、前記半導体層の表面に平行に延在し、その延在方向の長さが前記第１絶縁層よりも短い第２絶縁層と、
前記半導体層の表面から前記第１絶縁膜に至る深さに延設され、前記半導体層の前記第２絶縁層を含む部分と、前記半導体層の残りの部分と、を電気的に分離する第３絶縁層と、
を備え、
前記半導体層の前記第２絶縁層を含む部分の表面にＭＯＳ型トランジスタが設けられ、
前記半導体層の残りの部分にフォトダイオードが設けられたことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−２４３８４８（Ｐ２０１２−２４３８４８Ａ）
【公開日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願番号】特願２０１１−１１０３７１（Ｐ２０１１−１１０３７１）
【出願日】平成２３年５月１７日（２０１１．５．１７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願日】平成２３年５月１７日（２０１１．５．１７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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