半導体基板、その製造方法及び半導体装置
【課題】実施形態は、異なる種類の半導体素子のそれぞれに適合した半導体層が１つの絶縁膜上に設けられた半導体基板、その製造方法及び半導体装置を提供する。
【解決手段】実施形態に係る半導体基板は、第１絶縁層と、前記第１絶縁層の上に設けられた第１半導体層と、前記第１半導体層の上に選択的に設けられた第２絶縁層と、前記第２絶縁層を介して前記第１半導体層の上に設けられた第２半導体層と、を備える。さらに、前記第１半導体層の表面から前記第１絶縁膜に至る深さに延設され、前記第１半導体層における前記第１絶縁層と前記第２絶縁層との間の部分と、前記第１半導体層の残りの部分と、を電気的に分離した第３絶縁層を備える。
【解決手段】実施形態に係る半導体基板は、第１絶縁層と、前記第１絶縁層の上に設けられた第１半導体層と、前記第１半導体層の上に選択的に設けられた第２絶縁層と、前記第２絶縁層を介して前記第１半導体層の上に設けられた第２半導体層と、を備える。さらに、前記第１半導体層の表面から前記第１絶縁膜に至る深さに延設され、前記第１半導体層における前記第１絶縁層と前記第２絶縁層との間の部分と、前記第１半導体層の残りの部分と、を電気的に分離した第３絶縁層を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体基板、その製造方法及び半導体装置に関する。
【背景技術】
【０００２】
絶縁層の上に半導体層が設けられた構造の半導体基板を用いることにより、半導体装置の寄生容量およびリーク電流を低減することができる。例えば、シリコン酸化膜（ＳｉＯ２）の上のシリコン層、所謂ＳＯＩ（Silicon on Insulator）に形成されたＭＯＳトランジスタ（Metal Oxide Semiconductor Transistor）は、高速かつ低消費電力で動作する。
【０００３】
しかしながら、半導体素子の種類が異なれば、それに適合する半導体層も異なる。このため、絶縁層の上に設けられた１つの半導体層に、異なる種類の半導体素子を集積化することは難しい。そこで、異なる種類の半導体素子のそれぞれに適合した半導体層を１つの絶縁膜上に設ける技術が必要とされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１０７７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態によれば、異なる種類の半導体素子のそれぞれに適合した半導体層が１つの絶縁膜上に設けられた半導体基板、その製造方法及び半導体装置が提供される。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体基板は、第１絶縁層と、前記第１絶縁層の上に設けられた第１半導体層と、前記第１半導体層の上に選択的に設けられた第２絶縁層と、前記第２絶縁層を介して前記第１半導体層の上に設けられた第２半導体層と、を備える。さらに、前記第１半導体層の表面から前記第１絶縁膜に至る深さに延設けられ、前記第１半導体層における前記第１絶縁層と前記第２絶縁層との間の部分と、前記第１半導体層の残りの部分と、を電気的に分離した第３絶縁層を備える。
【図面の簡単な説明】
【０００７】
【図１】一実施形態に係る半導体基板の断面を示す模式図である。
【図２】一実施形態に係る半導体基板の製造過程を示す模式断面図である。
【図３】図２に続く半導体基板の製造過程を示す模式断面図である。
【図４】図３に続く半導体基板の製造過程を示す模式断面図である。
【図５】一実施形態に係る半導体装置の断面を示す模式図である。
【図６】一実施形態に係る別の半導体装置の断面を示す模式図である。
【発明を実施するための形態】
【０００８】
以下、実施の形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。
【０００９】
図１は、本実施形態に係る半導体基板１０の断面を示す模式図である。同図に示すように、半導体基板１０は、シリコン基板３の上に設けられた第１絶縁層であるシリコン酸化層（ＳｉＯ２層）５と、ＳｉＯ２層５の上に設けられた第１半導体層であるシリコン層７と、を備える。
【００１０】
さらに、半導体基板１０は、シリコン層７の表面に選択的に設けられた第２絶縁層であるＳｉＯ２層１３を備える。そして、シリコン層７の上にＳｉＯ２層１３を介して設けられた第２半導体層であるシリコン層１５を備える。一方、シリコン層７は、第３の絶縁層であるＳｉＯ２層１７により、ＳｉＯ２層５とＳｉＯ２層１３との間の部分であるシリコン層７ａと、残りの部分であるシリコン層７ｂと、に分離される。
【００１１】
ＳｉＯ２層１７は、シリコン層７の表面からＳｉＯ２層５に至る深さに延設され、シリコン層７ａと、シリコン層７ｂと、を電気的に分離する。例えば、ＳｉＯ２層１７は、シリコン層７の表面からＳｉＯ２層５に至る深さのトレンチ３１の内部に設けられる。
【００１２】
このように、半導体基板１０は、ＳｉＯ２層１３の上に設けられたシリコン層１５と、ＳｉＯ２層５の上に設けられたシリコン層７ｂとを備え、例えば、シリコン層１５と、シリコン層７ｂと、を異なる厚さに設けることができる。また、シリコン層１５の導電形と、シリコン層７ｂの導電形が異なっても良い。
【００１３】
上記の実施形態では、シリコン基板３の上にシリコン層が設けられる例を示したが、第１半導体層および第２半導体層は、シリコン層に限らず、例えば、化合物半導体層であっても良い。また、第１半導体層の材料と、第２半導体層の材料と、が異なっても良い。さらに、基板もシリコンに限らず、例えば、化合物半導体基板でも良いし、サファイア等の絶縁性基板でも良い。
【００１４】
次に、図２〜図４を参照して、半導体基板１０の製造方法を説明する。図２（ａ）〜図４（ｃ）は、各工程におけるウェーハの断面を示す模式図である。
【００１５】
まず、第１の基板であるＳＯＩウェーハ１０ａと、第２の基板であるエピウェーハ１０ｂと、を準備する。図２（ａ）に示すように、ＳＯＩウェーハ１０ａは、シリコン基板３の上にＳｉＯ２層５を介してシリコン層７が形成されたＳＯＩ構造を有する。シリコン層７は、例えば、数μｍ〜数１０μｍの厚さを有し、ＳｉＯ２層５は、例えば、１〜５μｍの厚さを有する。
【００１６】
ＳＯＩウェーハ１０ａは、例えば、貼り合せ法を用いて形成することができる。すなわち、所望の厚さとキャリア濃度とを有するシリコン層７を備えたシリコン基板と、シリコン基板３とを、ＳｉＯ２層５を介して貼り合せる。そして、シリコン層７が設けられた側のシリコン基板を除去することによりＳＯＩウェーハ１０ａを形成することができる。
【００１７】
一方、エピウェーハ１０ｂは、シリコン基板２５の上にエピタキシャル成長されたシリコン層１５を有する。そして、図２（ｂ）に示すように、シリコン層１５の表面にＳｉＯ２層１３が形成される。さらに、シリコン層１５の表面から水素イオン（Ｈ＋）が注入され、所定の深さにダメージ層２９が形成される。
【００１８】
ＳｉＯ２層１３は、例えば、シリコン層１５の表面を熱酸化することにより形成できる。そして、ＳｉＯ２層１３を介してシリコン層１５に水素イオンを注入する。例えば、水素イオンの注入エネルギーを２００ｋｅＶとし、ドーズ量を５×１０１６ｃｍ−２とする。これにより、シリコン層１５の表面から０．５μｍ〜１μｍの深さにダメージ層２９を形成することができる。
【００１９】
次に、図３（ａ）に示すように、ＳＯＩウェーハ１０ａとエピウェーハ１０ｂとを重ね合わせ、ＳｉＯ２層１３を介してシリコン層７とシリコン層１５とを接合する。例えば、ＳＯＩウェーハ１０ａおよびエピウェーハ１０ｂを酸などの化学薬品と純水で洗浄し、それぞれの表面に親水化処理を施して重ね合わせる。そして、重ね合わせたウェーハに荷重を加えることにより室温で接合させることができる。
【００２０】
続いて、接合したウェーハを、例えば、５００℃で熱処理することにより、図３（ｂ）に示すように、ダメージ層２９を境界としてＳＯＩウェーハ１０ａとエピウェーハ１０ｂとを分離させることができる。ＳＯＩウェーハ１０ａの側のシリコン層７の表面には、ＳｉＯ２層１３と、シリコン層１５の一部が残される。
【００２１】
次に、ＳＯＩウェーハ１０ａを、例えば、１０００℃の温度で熱処理する。続いて、図４（ａ）に示すように、シリコン層７の上に残されたシリコン層１５の表面を、例えば、ＣＭＰ（Chemical Mechanical Polishing）法を用いて平坦化する。
【００２２】
次に、図４（ｂ）に示すように、シリコン層１５およびＳｉＯ２層１３を選択的に除去して、シリコン層７の表面を露出させる。例えば、ＲＩＥ（Reactive Ion Etching）法を用いて、シリコン層１５およびＳｉＯ２層１３をエッチングする。
【００２３】
この際、シリコン層１５の表面と露出したシリコン層７の表面との間に生じる段差を緩和するために、シリコン層１５の側面１５ａが、シリコン層７の表面側からシリコン層１５の側へ傾斜するようにエッチングしても良い。例えば、シリコン層１５の上に形成するエッチングマスクの端に傾斜を設け、その形状が転写されるようにエッチングする。
【００２４】
続いて、図４（ｃ）に示すように、シリコン層７におけるＳｉＯ２層５とＳｉＯ２層１３との間の部分と、残りの部分と、の境界にトレンチ３１を形成する。そして、トレンチ３１の内部に第３絶縁層であるＳｉＯ２層１７を形成し、半導体基板１０の製造過程を完了する。ＳｉＯ２層１７は、シリコン層７のＳｉＯ２層１３の下の部分と、残りの部分を電気的に分離する。
【００２５】
トレンチ３１は、例えば、ＲＩＥ（Reactive Ion Etching）法を用いて、シリコン層７の表面から第１絶縁膜に達する深さに形成する。ＳｉＯ２層１７は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成する。また、トレンチ３１の内面を熱酸化しても良い。
【００２６】
このように、本実施形態では、シリコン基板３の上に、ＳｉＯ２層５およびシリコン層７からなるＳＯＩ構造と、ＳｉＯ２層１３およびシリコン層１５からなるＳＯＩ構造と、を備える半導体基板１０を形成することができる。そして、シリコン層７とシリコン層１５との仕様を独立に設定することができる。例えば、シリコン層７の厚さを数μｍ〜数１０μｍの範囲に設け、シリコン層１５の厚さを０．５μｍ〜１μｍの範囲に設けることができる。さらに、例えば、シリコン層７をｎ型とし、シリコン層１５をｐ型としても良い。
【００２７】
なお、上記の例では、第２の基板側のシリコン層１５の表面にＳｉＯ２層５を形成したが、第１の基板側のシリコン層７の表面に形成することもできる。また、シリコン層７およびシリコン層１５の双方の表面にＳｉＯ２膜をそれぞれ形成し、２つのＳｉＯ２膜の表面を接合させても良い。
【００２８】
次に、図５および図６を参照して、本実施形態に係る半導体基板１０を用いて製作される半導体装置について説明する。
【００２９】
図５は、半導体基板１０を用いて製作される半導体装置１００の断面を示す模式図である。半導体装置１００は、複数の受光素子とＭＯＳ型トランジスタとを含み、例えば、フォトリレーの受信部を構成する。すなわち、複数の受光素子は、図示しない送信部からの光信号ＬＳを受信してＭＯＳ型トランジスタをオン・オフ制御する。
【００３０】
半導体装置１００では、第１絶縁層であるＳｉＯ２層５の上に、例えば、低濃度のｎ型層であるｎ−シリコン層２７が設けられる。一方、第２絶縁層であるＳｉＯ２層１３の上には、例えば、低濃度のｐ型層であるｐ−シリコン層１５が設けられる。
【００３１】
そして、図５（ａ）に示すように、ｐ−シリコン層１５の表面には、ＭＯＳ型トランジスタ５０が設けられる。一方、ｎ−シリコン層２７は、ＳｉＯ２層１７によりＳｉＯ２層１３の下の部分であるｎ−シリコン層２７ａと、残りの部分であるｎ−シリコン層２７ｂ〜２７ｄに分離される。そして、ｎ−シリコン層２７ｂ〜２７ｄには、それぞれ受光素子であるフォトダイオード２０〜４０が設けられる。
【００３２】
フォトダイオード２０〜４０は、ｎ−シリコン層２７ｂ〜２７ｄの表面に設けられたｐ＋領域４１とｎ+領域４３とを有する。ｐ＋領域４１には高濃度のｐ形不純物がドープされ、ｎ+領域４３には高濃度のｎ形不純物がドープされる。
【００３３】
ｐ＋領域４１およびｎ+領域４３の表面には、それぞれアノード電極４５とカソード電極４７が設けられる。そして、フォトダイオード２０のアノード電極４５と、フォトダイオード３０のカソード電極４７と、が電気的に接続され、フォトダイオード３０のアノード電極４５と、フォトダイオード４０のカソード電極４７と、が電気的に接続される。さらに、フォトダイオード４０のアノード電極４５は、ＭＯＳ型トランジスタ５０のゲート電極５７に接続され、フォトダイオード２０のカソード電極４７は、ＭＯＳ型トランジスタ５０のソース電極５１に接続される。
【００３４】
例えば、図示しない送信部から放出された光信号ＬＳを受信したフォトダイオード２０〜４０では、それぞれのｐ＋領域４１とｎ−シリコン層２７ｂ〜２７ｄとの間のｐｎ接合において起電力を生じる。そして、各フォトダイオードに誘起される電圧を合わせたゲートバイアスがゲート電極５７に印加され、ＭＯＳ型トランジスタ５０をオンさせる。
【００３５】
このように、フォトダイオード２０〜４０は直列に接続されたフォトダイオードアレイ（ＰＤＡ）として動作し、光信号ＬＳにより誘起される起電力によりＭＯＳ型トランジスタのオン・オフを制御する。上記の半導体装置１００では、３つのフォトダイオード２０〜４０を直列に接続したＰＤＡを例示するが、例えば、フォトダイオードの数を増やすことにより、ゲート電極５７に印加するゲートバイアスを高くすることができる。すなわち、ＭＯＳ型トランジスタの閾値電圧にゲートバイアスが適合するように、直列に接続されるフォトダイオードの数を調整する。
【００３６】
さらに、ｎ−シリコン層２７ｂ〜２７ｄを厚くして、フォトダイオード２０〜４０の光感度（量子効率）を高くすることが望ましい。これにより、ＭＯＳ型トランジスタ５０のゲートを制御するのに十分な起電力を得ることが可能となる。
【００３７】
また、本実施形態に示すように、ＳｉＯ２層５の上に設けられたシリコン層であって、ＳｉＯ２層１７でＢＯＸ状に分離された複数のシリコン層を用いることにより、複数のフォトダイオードを直列に接続したＰＤＡを容易に実現することができる。また、任意の数のフォトダイオードを直列に接続することも可能となる。
【００３８】
図５（ｂ）は、ｐ−シリコン層１５に設けられたＭＯＳ型トランジスタ５０の断面構造を示す。同図に示すように、ＭＯＳ型トランジスタ５０は、ｐ−シリコン層１５の表面に選択的に設けられたｐ形ベース領域３３と、ｐ形ベース領域３３の表面に選択的に設けられたｎ形ソース領域３５と、を備える。また、ｐ形ベース領域３３と離間してｐ−シリコン層１５の表面に選択的に設けられたｎ形ドレイン領域３７を備える。
【００３９】
さらに、ｎ形ソース領域３５とｎ形ドレイン領域３７との間には、ゲート電極５７が設けられ、ｐ形ベース領域３３の表面、および、ｐ−シリコン層１５の表面にゲート絶縁膜５５を介して対向する。一方、ｎ形ソース領域３５の側には、ｎ形ソース領域３５の表面およびｐ形ベース領域３３の表面に接したソース電極５１が設けられる。そして、ｎ形ドレイン領域３７の表面には、ドレイン電極５３が設けられる。
【００４０】
ゲート電極５７は、ゲート絶縁膜５５を介して、ｐ形不純物濃度の低いｐ−シリコン層１５と、ｐ−シリコン層１５よりも高濃度のｐ形ベース領域３３と、に対向する。そして、ＭＯＳ型トランジスタ５０のゲート閾値電圧は、ｐ形ベース領域３３のｐ形不純物の濃度に依存する。また、ｐ形ベース領域３３とｎ形ドレイン領域との間にｐ−シリコン層１５を介在させることにより、ドレイン・ソース間容量ＣＤＳを低減できる。
【００４１】
また、ｎ形ドレイン領域３７をＳｉＯ２層１３に接する深さに設けることにより、ドレイン・ソース間容量ＣＤＳをさらに低減することができる。したがって、ＭＯＳ型トランジスタ５０では、シリコン基板３との間の寄生容量の低減が低減され、さらに、ドレイン・ソース間容量ＣＤＳが低減される。これにより、高速のスイッチング動作が可能となる。
【００４２】
一方、図５（ｂ）に示すように、ゲート絶縁膜５５は、ｐ形ベース領域３３とゲート電極５７との間において、ゲート閾値電圧が所定の値となる厚さに設けられる。一方、ｐ−シリコン層１５とゲート電極５７との間において、ゲート絶縁膜５５は、ｐ形ベース領域３３の端からｎ形ドレイン領域３７の方向に厚くなるように形成される。これにより、ゲート・ドレイン間の耐圧を向上させることができる。ゲート電極５７は同じ厚さに形成され、ｐ形ベース領域３３の端からｎ形ドレイン領域３７の方向に傾斜して設けられる。
【００４３】
本実施形態に係る半導体基板１０では、第１絶縁層であるＳｉＯ２層５の上に設けられるシリコン層７の厚さを、第２絶縁層であるＳｉＯ２層１３の上に設けられるシリコン層１５の厚さとは独立に制御することが可能である。このため、上記のように、受光感度の高いフォトダイオードアレイ（ＰＤＡ）と、高速スイッチングが可能なＭＯＳ型トランジスタと、を集積化した半導体装置１００を実現することができる。
【００４４】
図６は、本実施形態に係る半導体基板１０を用いた別の半導体装置２００の断面を示す模式図である。半導体装置２００では、例えば、高速ロジック用のＭＯＳ型トランジスタ６０と、電力制御用のＤＭＯＳ（Double-Diffused MOS）型トランジスタ７０と、を備える。
【００４５】
半導体装置２００では、第１絶縁層であるＳｉＯ２層５の上に、低濃度のｎ形不純物がドープされたｎ−シリコン層６７が設けられる。一方、第２絶縁層であるＳｉＯ２層１３の上には、ｐ型のシリコン層１５が設けられる。ｎ−シリコン層６７は、ＳｉＯ２層１７により、ＳｉＯ２層１３の下の部分であるｎ−シリコン層６７ａと、残りの部分であるｎ−シリコン層６７ｂとに分離される。
【００４６】
図６に示すように、ＭＯＳ型トランジスタ６０は、ｐシリコン層１５の表面に設けられ、ＤＭＯＳ型トランジスタ７０は、ｎ−シリコン層６７ｂの表面に設けられる。
【００４７】
ＭＯＳ型トランジスタ６０は、ｐシリコン層１５の表面に選択的に設けられたｎ形ソース領域６５と、ｎ形ソース領域６５と離間してｐシリコン層１５の表面に選択的に設けられたｎ形ドレイン領域６６と、を備える。
【００４８】
ｎ形ソース領域６５とｎ形ドレイン領域６６との間にはゲート電極６４が設けられ、ゲート絶縁膜６３を介してｐシリコン層１５の表面に対向する。さらに、ｎ形ソース領域６５の表面に接したソース電極６１と、ｎ形ドレイン領域６６の表面に接したドレイン電極６２が設けられる。
【００４９】
ＭＯＳ型トランジスタ６０は、ＳｉＯ２層１３の上の薄いシリコン層１５に設けられ、シリコン基板３との間の寄生容量が低減される。さらに、ｎ形ソース領域６５およびｎ形ドレイン領域６６をＳｉＯ２層１３に接する深さに形成することにより、ドレイン・ソース間容量ＣＤＳを小さくすることができる。これにより、高速動作が可能となる。
【００５０】
一方、ＤＭＯＳ型トランジスタ７０は、ｎ−シリコン層６７ｂの表面に選択的に設けられたｐ形ベース領域７１と、ｐ形ベース領域７１の表面に選択的に設けられたｎ形ソース領域７３と、を備える。さらに、ｐ形ベース領域７１と離間してｎ−シリコン層６７ｂの表面に選択的に設けられたｎ形ドレイン領域７５を備える。
【００５１】
ｎ形ソース領域７３とｎ形ドレイン領域７５との間には、ゲート電極７７が設けられ、ｐ形ベース領域７１の表面にゲート絶縁膜７６を介して対向する。ｎ形ソース領域７３の側には、ｎ形ソース領域７３の表面およびｐ形ベース領域７１の表面に接したソース電極７８が設けられる。そして、ｎ形ドレイン領域７５の表面には、ドレイン電極７９が設けられる。
【００５２】
ＤＭＯＳ型トランジスタ７０では、ドレイン・ソース間耐圧を向上させるために、ｐ形ベース領域７１とｎ形ドレイン領域７５との間に低濃度のｎ−シリコン層６７ｂを介在させる。そして、ｐ形ベース領域７１とｎ形ドレイン領域７５との間のｎ−シリコン層６７ｂの幅を広くすることによりドレイン・ソース間耐圧を向上させる。そして、ｎ形ソース領域７３とｎ形ドレイン領域７５との間のオン抵抗を小さくするために、ｎ−シリコン層６７ｂを厚くする。
【００５３】
本実施形態に係る半導体基板１０を用いることにより、薄いｎ−シリコン層１５の表面にＭＯＳ型トランジスタ６０を形成し、厚いｎ−シリコン層６７ｂの表面にＤＭＯＳ型トランジスタ７０を形成することができる。これにより、高速動作が求められるロジック用ＭＯＳトランジスタと、高耐圧、低オン抵抗が求められる電力用トランジスタとを、ＳＯＩ構造のシリコン層に集積化することが可能となる。
【００５４】
上記の実施形態では、シリコン基板上に形成されるＳＯＩ構造を例に説明したが、これに限定される訳ではなく、半導体層としてＧａＡｓ、もしくは、ＩｎＰなどの化合物半導体材料を用いることができる。また、基板とその上に設けられる半導体層の材料が異なっても良い。半導体層に設けられる素子として、単体のＭＯＳ型トランジスタを例に説明したが、複数のトランジスタを含む集積回路でも良い。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５６】
３、２５・・・シリコン基板、 ５、１３、１７・・・ＳｉＯ２層、 ７、７ａ、７ｂ、１５・・・シリコン層、 １０・・・半導体基板、 １０ａ・・・ＳＯＩウェーハ、 １０ｂ・・・エピウェーハ、 ２０〜４０・・・フォトダイオード、 ２７、２７ａ〜２７ｄ、６７、６７ａ、６７ｂ・・・ｎ−シリコン層、 ２９・・・ダメージ層、 ３１・・・トレンチ、 ３３、７１・・・ｐ形ベース領域、 ３５、６５、７３・・・ｎ形ソース領域、 ３７、６６、７５・・・ｎ形ドレイン領域、 ４１・・・ｐ＋領域、 ４３・・・ｎ＋領域、 ４５・・・アノード電極、 ４７・・・カソード電極、 ５０、６０・・・ＭＯＳ型トランジスタ、 ５１、６１、７８・・・ソース電極、 ５３、６２、７９・・・ドレイン電極、 ５５、６３、７６・・・ゲート絶縁膜、 ５７、６４、７７・・・ゲート電極、 ７０・・・ＤＭＯＳ型トランジスタ、 １００、２００・・・半導体装置、 ＬＳ・・・光信号
【技術分野】
【０００１】
本発明の実施形態は、半導体基板、その製造方法及び半導体装置に関する。
【背景技術】
【０００２】
絶縁層の上に半導体層が設けられた構造の半導体基板を用いることにより、半導体装置の寄生容量およびリーク電流を低減することができる。例えば、シリコン酸化膜（ＳｉＯ２）の上のシリコン層、所謂ＳＯＩ（Silicon on Insulator）に形成されたＭＯＳトランジスタ（Metal Oxide Semiconductor Transistor）は、高速かつ低消費電力で動作する。
【０００３】
しかしながら、半導体素子の種類が異なれば、それに適合する半導体層も異なる。このため、絶縁層の上に設けられた１つの半導体層に、異なる種類の半導体素子を集積化することは難しい。そこで、異なる種類の半導体素子のそれぞれに適合した半導体層を１つの絶縁膜上に設ける技術が必要とされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１０７７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態によれば、異なる種類の半導体素子のそれぞれに適合した半導体層が１つの絶縁膜上に設けられた半導体基板、その製造方法及び半導体装置が提供される。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体基板は、第１絶縁層と、前記第１絶縁層の上に設けられた第１半導体層と、前記第１半導体層の上に選択的に設けられた第２絶縁層と、前記第２絶縁層を介して前記第１半導体層の上に設けられた第２半導体層と、を備える。さらに、前記第１半導体層の表面から前記第１絶縁膜に至る深さに延設けられ、前記第１半導体層における前記第１絶縁層と前記第２絶縁層との間の部分と、前記第１半導体層の残りの部分と、を電気的に分離した第３絶縁層を備える。
【図面の簡単な説明】
【０００７】
【図１】一実施形態に係る半導体基板の断面を示す模式図である。
【図２】一実施形態に係る半導体基板の製造過程を示す模式断面図である。
【図３】図２に続く半導体基板の製造過程を示す模式断面図である。
【図４】図３に続く半導体基板の製造過程を示す模式断面図である。
【図５】一実施形態に係る半導体装置の断面を示す模式図である。
【図６】一実施形態に係る別の半導体装置の断面を示す模式図である。
【発明を実施するための形態】
【０００８】
以下、実施の形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。
【０００９】
図１は、本実施形態に係る半導体基板１０の断面を示す模式図である。同図に示すように、半導体基板１０は、シリコン基板３の上に設けられた第１絶縁層であるシリコン酸化層（ＳｉＯ２層）５と、ＳｉＯ２層５の上に設けられた第１半導体層であるシリコン層７と、を備える。
【００１０】
さらに、半導体基板１０は、シリコン層７の表面に選択的に設けられた第２絶縁層であるＳｉＯ２層１３を備える。そして、シリコン層７の上にＳｉＯ２層１３を介して設けられた第２半導体層であるシリコン層１５を備える。一方、シリコン層７は、第３の絶縁層であるＳｉＯ２層１７により、ＳｉＯ２層５とＳｉＯ２層１３との間の部分であるシリコン層７ａと、残りの部分であるシリコン層７ｂと、に分離される。
【００１１】
ＳｉＯ２層１７は、シリコン層７の表面からＳｉＯ２層５に至る深さに延設され、シリコン層７ａと、シリコン層７ｂと、を電気的に分離する。例えば、ＳｉＯ２層１７は、シリコン層７の表面からＳｉＯ２層５に至る深さのトレンチ３１の内部に設けられる。
【００１２】
このように、半導体基板１０は、ＳｉＯ２層１３の上に設けられたシリコン層１５と、ＳｉＯ２層５の上に設けられたシリコン層７ｂとを備え、例えば、シリコン層１５と、シリコン層７ｂと、を異なる厚さに設けることができる。また、シリコン層１５の導電形と、シリコン層７ｂの導電形が異なっても良い。
【００１３】
上記の実施形態では、シリコン基板３の上にシリコン層が設けられる例を示したが、第１半導体層および第２半導体層は、シリコン層に限らず、例えば、化合物半導体層であっても良い。また、第１半導体層の材料と、第２半導体層の材料と、が異なっても良い。さらに、基板もシリコンに限らず、例えば、化合物半導体基板でも良いし、サファイア等の絶縁性基板でも良い。
【００１４】
次に、図２〜図４を参照して、半導体基板１０の製造方法を説明する。図２（ａ）〜図４（ｃ）は、各工程におけるウェーハの断面を示す模式図である。
【００１５】
まず、第１の基板であるＳＯＩウェーハ１０ａと、第２の基板であるエピウェーハ１０ｂと、を準備する。図２（ａ）に示すように、ＳＯＩウェーハ１０ａは、シリコン基板３の上にＳｉＯ２層５を介してシリコン層７が形成されたＳＯＩ構造を有する。シリコン層７は、例えば、数μｍ〜数１０μｍの厚さを有し、ＳｉＯ２層５は、例えば、１〜５μｍの厚さを有する。
【００１６】
ＳＯＩウェーハ１０ａは、例えば、貼り合せ法を用いて形成することができる。すなわち、所望の厚さとキャリア濃度とを有するシリコン層７を備えたシリコン基板と、シリコン基板３とを、ＳｉＯ２層５を介して貼り合せる。そして、シリコン層７が設けられた側のシリコン基板を除去することによりＳＯＩウェーハ１０ａを形成することができる。
【００１７】
一方、エピウェーハ１０ｂは、シリコン基板２５の上にエピタキシャル成長されたシリコン層１５を有する。そして、図２（ｂ）に示すように、シリコン層１５の表面にＳｉＯ２層１３が形成される。さらに、シリコン層１５の表面から水素イオン（Ｈ＋）が注入され、所定の深さにダメージ層２９が形成される。
【００１８】
ＳｉＯ２層１３は、例えば、シリコン層１５の表面を熱酸化することにより形成できる。そして、ＳｉＯ２層１３を介してシリコン層１５に水素イオンを注入する。例えば、水素イオンの注入エネルギーを２００ｋｅＶとし、ドーズ量を５×１０１６ｃｍ−２とする。これにより、シリコン層１５の表面から０．５μｍ〜１μｍの深さにダメージ層２９を形成することができる。
【００１９】
次に、図３（ａ）に示すように、ＳＯＩウェーハ１０ａとエピウェーハ１０ｂとを重ね合わせ、ＳｉＯ２層１３を介してシリコン層７とシリコン層１５とを接合する。例えば、ＳＯＩウェーハ１０ａおよびエピウェーハ１０ｂを酸などの化学薬品と純水で洗浄し、それぞれの表面に親水化処理を施して重ね合わせる。そして、重ね合わせたウェーハに荷重を加えることにより室温で接合させることができる。
【００２０】
続いて、接合したウェーハを、例えば、５００℃で熱処理することにより、図３（ｂ）に示すように、ダメージ層２９を境界としてＳＯＩウェーハ１０ａとエピウェーハ１０ｂとを分離させることができる。ＳＯＩウェーハ１０ａの側のシリコン層７の表面には、ＳｉＯ２層１３と、シリコン層１５の一部が残される。
【００２１】
次に、ＳＯＩウェーハ１０ａを、例えば、１０００℃の温度で熱処理する。続いて、図４（ａ）に示すように、シリコン層７の上に残されたシリコン層１５の表面を、例えば、ＣＭＰ（Chemical Mechanical Polishing）法を用いて平坦化する。
【００２２】
次に、図４（ｂ）に示すように、シリコン層１５およびＳｉＯ２層１３を選択的に除去して、シリコン層７の表面を露出させる。例えば、ＲＩＥ（Reactive Ion Etching）法を用いて、シリコン層１５およびＳｉＯ２層１３をエッチングする。
【００２３】
この際、シリコン層１５の表面と露出したシリコン層７の表面との間に生じる段差を緩和するために、シリコン層１５の側面１５ａが、シリコン層７の表面側からシリコン層１５の側へ傾斜するようにエッチングしても良い。例えば、シリコン層１５の上に形成するエッチングマスクの端に傾斜を設け、その形状が転写されるようにエッチングする。
【００２４】
続いて、図４（ｃ）に示すように、シリコン層７におけるＳｉＯ２層５とＳｉＯ２層１３との間の部分と、残りの部分と、の境界にトレンチ３１を形成する。そして、トレンチ３１の内部に第３絶縁層であるＳｉＯ２層１７を形成し、半導体基板１０の製造過程を完了する。ＳｉＯ２層１７は、シリコン層７のＳｉＯ２層１３の下の部分と、残りの部分を電気的に分離する。
【００２５】
トレンチ３１は、例えば、ＲＩＥ（Reactive Ion Etching）法を用いて、シリコン層７の表面から第１絶縁膜に達する深さに形成する。ＳｉＯ２層１７は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成する。また、トレンチ３１の内面を熱酸化しても良い。
【００２６】
このように、本実施形態では、シリコン基板３の上に、ＳｉＯ２層５およびシリコン層７からなるＳＯＩ構造と、ＳｉＯ２層１３およびシリコン層１５からなるＳＯＩ構造と、を備える半導体基板１０を形成することができる。そして、シリコン層７とシリコン層１５との仕様を独立に設定することができる。例えば、シリコン層７の厚さを数μｍ〜数１０μｍの範囲に設け、シリコン層１５の厚さを０．５μｍ〜１μｍの範囲に設けることができる。さらに、例えば、シリコン層７をｎ型とし、シリコン層１５をｐ型としても良い。
【００２７】
なお、上記の例では、第２の基板側のシリコン層１５の表面にＳｉＯ２層５を形成したが、第１の基板側のシリコン層７の表面に形成することもできる。また、シリコン層７およびシリコン層１５の双方の表面にＳｉＯ２膜をそれぞれ形成し、２つのＳｉＯ２膜の表面を接合させても良い。
【００２８】
次に、図５および図６を参照して、本実施形態に係る半導体基板１０を用いて製作される半導体装置について説明する。
【００２９】
図５は、半導体基板１０を用いて製作される半導体装置１００の断面を示す模式図である。半導体装置１００は、複数の受光素子とＭＯＳ型トランジスタとを含み、例えば、フォトリレーの受信部を構成する。すなわち、複数の受光素子は、図示しない送信部からの光信号ＬＳを受信してＭＯＳ型トランジスタをオン・オフ制御する。
【００３０】
半導体装置１００では、第１絶縁層であるＳｉＯ２層５の上に、例えば、低濃度のｎ型層であるｎ−シリコン層２７が設けられる。一方、第２絶縁層であるＳｉＯ２層１３の上には、例えば、低濃度のｐ型層であるｐ−シリコン層１５が設けられる。
【００３１】
そして、図５（ａ）に示すように、ｐ−シリコン層１５の表面には、ＭＯＳ型トランジスタ５０が設けられる。一方、ｎ−シリコン層２７は、ＳｉＯ２層１７によりＳｉＯ２層１３の下の部分であるｎ−シリコン層２７ａと、残りの部分であるｎ−シリコン層２７ｂ〜２７ｄに分離される。そして、ｎ−シリコン層２７ｂ〜２７ｄには、それぞれ受光素子であるフォトダイオード２０〜４０が設けられる。
【００３２】
フォトダイオード２０〜４０は、ｎ−シリコン層２７ｂ〜２７ｄの表面に設けられたｐ＋領域４１とｎ+領域４３とを有する。ｐ＋領域４１には高濃度のｐ形不純物がドープされ、ｎ+領域４３には高濃度のｎ形不純物がドープされる。
【００３３】
ｐ＋領域４１およびｎ+領域４３の表面には、それぞれアノード電極４５とカソード電極４７が設けられる。そして、フォトダイオード２０のアノード電極４５と、フォトダイオード３０のカソード電極４７と、が電気的に接続され、フォトダイオード３０のアノード電極４５と、フォトダイオード４０のカソード電極４７と、が電気的に接続される。さらに、フォトダイオード４０のアノード電極４５は、ＭＯＳ型トランジスタ５０のゲート電極５７に接続され、フォトダイオード２０のカソード電極４７は、ＭＯＳ型トランジスタ５０のソース電極５１に接続される。
【００３４】
例えば、図示しない送信部から放出された光信号ＬＳを受信したフォトダイオード２０〜４０では、それぞれのｐ＋領域４１とｎ−シリコン層２７ｂ〜２７ｄとの間のｐｎ接合において起電力を生じる。そして、各フォトダイオードに誘起される電圧を合わせたゲートバイアスがゲート電極５７に印加され、ＭＯＳ型トランジスタ５０をオンさせる。
【００３５】
このように、フォトダイオード２０〜４０は直列に接続されたフォトダイオードアレイ（ＰＤＡ）として動作し、光信号ＬＳにより誘起される起電力によりＭＯＳ型トランジスタのオン・オフを制御する。上記の半導体装置１００では、３つのフォトダイオード２０〜４０を直列に接続したＰＤＡを例示するが、例えば、フォトダイオードの数を増やすことにより、ゲート電極５７に印加するゲートバイアスを高くすることができる。すなわち、ＭＯＳ型トランジスタの閾値電圧にゲートバイアスが適合するように、直列に接続されるフォトダイオードの数を調整する。
【００３６】
さらに、ｎ−シリコン層２７ｂ〜２７ｄを厚くして、フォトダイオード２０〜４０の光感度（量子効率）を高くすることが望ましい。これにより、ＭＯＳ型トランジスタ５０のゲートを制御するのに十分な起電力を得ることが可能となる。
【００３７】
また、本実施形態に示すように、ＳｉＯ２層５の上に設けられたシリコン層であって、ＳｉＯ２層１７でＢＯＸ状に分離された複数のシリコン層を用いることにより、複数のフォトダイオードを直列に接続したＰＤＡを容易に実現することができる。また、任意の数のフォトダイオードを直列に接続することも可能となる。
【００３８】
図５（ｂ）は、ｐ−シリコン層１５に設けられたＭＯＳ型トランジスタ５０の断面構造を示す。同図に示すように、ＭＯＳ型トランジスタ５０は、ｐ−シリコン層１５の表面に選択的に設けられたｐ形ベース領域３３と、ｐ形ベース領域３３の表面に選択的に設けられたｎ形ソース領域３５と、を備える。また、ｐ形ベース領域３３と離間してｐ−シリコン層１５の表面に選択的に設けられたｎ形ドレイン領域３７を備える。
【００３９】
さらに、ｎ形ソース領域３５とｎ形ドレイン領域３７との間には、ゲート電極５７が設けられ、ｐ形ベース領域３３の表面、および、ｐ−シリコン層１５の表面にゲート絶縁膜５５を介して対向する。一方、ｎ形ソース領域３５の側には、ｎ形ソース領域３５の表面およびｐ形ベース領域３３の表面に接したソース電極５１が設けられる。そして、ｎ形ドレイン領域３７の表面には、ドレイン電極５３が設けられる。
【００４０】
ゲート電極５７は、ゲート絶縁膜５５を介して、ｐ形不純物濃度の低いｐ−シリコン層１５と、ｐ−シリコン層１５よりも高濃度のｐ形ベース領域３３と、に対向する。そして、ＭＯＳ型トランジスタ５０のゲート閾値電圧は、ｐ形ベース領域３３のｐ形不純物の濃度に依存する。また、ｐ形ベース領域３３とｎ形ドレイン領域との間にｐ−シリコン層１５を介在させることにより、ドレイン・ソース間容量ＣＤＳを低減できる。
【００４１】
また、ｎ形ドレイン領域３７をＳｉＯ２層１３に接する深さに設けることにより、ドレイン・ソース間容量ＣＤＳをさらに低減することができる。したがって、ＭＯＳ型トランジスタ５０では、シリコン基板３との間の寄生容量の低減が低減され、さらに、ドレイン・ソース間容量ＣＤＳが低減される。これにより、高速のスイッチング動作が可能となる。
【００４２】
一方、図５（ｂ）に示すように、ゲート絶縁膜５５は、ｐ形ベース領域３３とゲート電極５７との間において、ゲート閾値電圧が所定の値となる厚さに設けられる。一方、ｐ−シリコン層１５とゲート電極５７との間において、ゲート絶縁膜５５は、ｐ形ベース領域３３の端からｎ形ドレイン領域３７の方向に厚くなるように形成される。これにより、ゲート・ドレイン間の耐圧を向上させることができる。ゲート電極５７は同じ厚さに形成され、ｐ形ベース領域３３の端からｎ形ドレイン領域３７の方向に傾斜して設けられる。
【００４３】
本実施形態に係る半導体基板１０では、第１絶縁層であるＳｉＯ２層５の上に設けられるシリコン層７の厚さを、第２絶縁層であるＳｉＯ２層１３の上に設けられるシリコン層１５の厚さとは独立に制御することが可能である。このため、上記のように、受光感度の高いフォトダイオードアレイ（ＰＤＡ）と、高速スイッチングが可能なＭＯＳ型トランジスタと、を集積化した半導体装置１００を実現することができる。
【００４４】
図６は、本実施形態に係る半導体基板１０を用いた別の半導体装置２００の断面を示す模式図である。半導体装置２００では、例えば、高速ロジック用のＭＯＳ型トランジスタ６０と、電力制御用のＤＭＯＳ（Double-Diffused MOS）型トランジスタ７０と、を備える。
【００４５】
半導体装置２００では、第１絶縁層であるＳｉＯ２層５の上に、低濃度のｎ形不純物がドープされたｎ−シリコン層６７が設けられる。一方、第２絶縁層であるＳｉＯ２層１３の上には、ｐ型のシリコン層１５が設けられる。ｎ−シリコン層６７は、ＳｉＯ２層１７により、ＳｉＯ２層１３の下の部分であるｎ−シリコン層６７ａと、残りの部分であるｎ−シリコン層６７ｂとに分離される。
【００４６】
図６に示すように、ＭＯＳ型トランジスタ６０は、ｐシリコン層１５の表面に設けられ、ＤＭＯＳ型トランジスタ７０は、ｎ−シリコン層６７ｂの表面に設けられる。
【００４７】
ＭＯＳ型トランジスタ６０は、ｐシリコン層１５の表面に選択的に設けられたｎ形ソース領域６５と、ｎ形ソース領域６５と離間してｐシリコン層１５の表面に選択的に設けられたｎ形ドレイン領域６６と、を備える。
【００４８】
ｎ形ソース領域６５とｎ形ドレイン領域６６との間にはゲート電極６４が設けられ、ゲート絶縁膜６３を介してｐシリコン層１５の表面に対向する。さらに、ｎ形ソース領域６５の表面に接したソース電極６１と、ｎ形ドレイン領域６６の表面に接したドレイン電極６２が設けられる。
【００４９】
ＭＯＳ型トランジスタ６０は、ＳｉＯ２層１３の上の薄いシリコン層１５に設けられ、シリコン基板３との間の寄生容量が低減される。さらに、ｎ形ソース領域６５およびｎ形ドレイン領域６６をＳｉＯ２層１３に接する深さに形成することにより、ドレイン・ソース間容量ＣＤＳを小さくすることができる。これにより、高速動作が可能となる。
【００５０】
一方、ＤＭＯＳ型トランジスタ７０は、ｎ−シリコン層６７ｂの表面に選択的に設けられたｐ形ベース領域７１と、ｐ形ベース領域７１の表面に選択的に設けられたｎ形ソース領域７３と、を備える。さらに、ｐ形ベース領域７１と離間してｎ−シリコン層６７ｂの表面に選択的に設けられたｎ形ドレイン領域７５を備える。
【００５１】
ｎ形ソース領域７３とｎ形ドレイン領域７５との間には、ゲート電極７７が設けられ、ｐ形ベース領域７１の表面にゲート絶縁膜７６を介して対向する。ｎ形ソース領域７３の側には、ｎ形ソース領域７３の表面およびｐ形ベース領域７１の表面に接したソース電極７８が設けられる。そして、ｎ形ドレイン領域７５の表面には、ドレイン電極７９が設けられる。
【００５２】
ＤＭＯＳ型トランジスタ７０では、ドレイン・ソース間耐圧を向上させるために、ｐ形ベース領域７１とｎ形ドレイン領域７５との間に低濃度のｎ−シリコン層６７ｂを介在させる。そして、ｐ形ベース領域７１とｎ形ドレイン領域７５との間のｎ−シリコン層６７ｂの幅を広くすることによりドレイン・ソース間耐圧を向上させる。そして、ｎ形ソース領域７３とｎ形ドレイン領域７５との間のオン抵抗を小さくするために、ｎ−シリコン層６７ｂを厚くする。
【００５３】
本実施形態に係る半導体基板１０を用いることにより、薄いｎ−シリコン層１５の表面にＭＯＳ型トランジスタ６０を形成し、厚いｎ−シリコン層６７ｂの表面にＤＭＯＳ型トランジスタ７０を形成することができる。これにより、高速動作が求められるロジック用ＭＯＳトランジスタと、高耐圧、低オン抵抗が求められる電力用トランジスタとを、ＳＯＩ構造のシリコン層に集積化することが可能となる。
【００５４】
上記の実施形態では、シリコン基板上に形成されるＳＯＩ構造を例に説明したが、これに限定される訳ではなく、半導体層としてＧａＡｓ、もしくは、ＩｎＰなどの化合物半導体材料を用いることができる。また、基板とその上に設けられる半導体層の材料が異なっても良い。半導体層に設けられる素子として、単体のＭＯＳ型トランジスタを例に説明したが、複数のトランジスタを含む集積回路でも良い。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５６】
３、２５・・・シリコン基板、 ５、１３、１７・・・ＳｉＯ２層、 ７、７ａ、７ｂ、１５・・・シリコン層、 １０・・・半導体基板、 １０ａ・・・ＳＯＩウェーハ、 １０ｂ・・・エピウェーハ、 ２０〜４０・・・フォトダイオード、 ２７、２７ａ〜２７ｄ、６７、６７ａ、６７ｂ・・・ｎ−シリコン層、 ２９・・・ダメージ層、 ３１・・・トレンチ、 ３３、７１・・・ｐ形ベース領域、 ３５、６５、７３・・・ｎ形ソース領域、 ３７、６６、７５・・・ｎ形ドレイン領域、 ４１・・・ｐ＋領域、 ４３・・・ｎ＋領域、 ４５・・・アノード電極、 ４７・・・カソード電極、 ５０、６０・・・ＭＯＳ型トランジスタ、 ５１、６１、７８・・・ソース電極、 ５３、６２、７９・・・ドレイン電極、 ５５、６３、７６・・・ゲート絶縁膜、 ５７、６４、７７・・・ゲート電極、 ７０・・・ＤＭＯＳ型トランジスタ、 １００、２００・・・半導体装置、 ＬＳ・・・光信号
【特許請求の範囲】
【請求項１】
第１絶縁層と、
前記第１絶縁層の上に設けられた第１半導体層と、
前記第１半導体層の上に選択的に設けられた第２絶縁層と、
前記第２絶縁層を介して前記第１半導体層の上に設けられた第２半導体層と、
前記第１半導体層の表面から前記第１絶縁膜に至る深さに延設され、前記第１半導体層における前記第１絶縁層と前記第２絶縁層との間の部分と、前記第１半導体層の残りの部分と、を電気的に分離した第３絶縁層と、
を備えたことを特徴とする半導体基板。
【請求項２】
前記第１半導体層の厚さと、前記第２半導体層の厚さと、は、異なることを特徴とする請求項１記載の半導体基板。
【請求項３】
前記第１半導体層の材料と、前記第２半導体層の材料と、は、異なることを特徴とする請求項１および２のいずれかに記載の半導体基板。
【請求項４】
第１絶縁層と、第１絶縁層の上に設けられた第１半導体層と、を有する第１の基板を準備する工程と、
第２半導体層が設けられた第２の基板を準備する工程と、
前記第２半導体層の表面からイオンを注入し、前記第２半導体層の表面に平行に前記第２半導体層の中に延在するダメージ領域を形成する工程と、
前記第１半導体層の表面および前記第２半導体層の表面の少なくともいずれかに設けられた第２絶縁膜を介して前記第１半導体層と前記第２半導体層とを接合し、前記第１の基板と前記第２の基板を貼り合わせる工程と、
前記ダメージ領域を境界として、前記第１の基板から前記第２の基板を分離し、前記第２絶縁膜と前記第２半導体層の一部とを前記第１半導体層の上に残す工程と、
前記第１半導体層の上に残された前記第２絶縁層と前記第２半導体層とを、選択的に除去し前記第１半導体層の表面を露出させる工程と、
前記第１半導体層の表面から前記第１絶縁層に至るトレンチを形成し、前記トレンチの内部に第３絶縁層を形成することにより、前記第１絶縁層と前記第２絶縁層との間の前記第１半導体層と、前記第１半導体層の残りの部分と、を電気的に分離する工程と、
を備えたことを特徴とする半導体基板の製造方法。
【請求項５】
第１絶縁層と、
前記第１絶縁層の上に設けられた第１半導体層と、
前記第１半導体層の上に選択的に設けられた第２絶縁層と、
前記第２絶縁層を介して前記第１半導体層の上に設けられた第２半導体層と、
前記第１半導体層の表面から前記第１絶縁膜に至る深さに延設され、前記第１半導体層における前記第１絶縁層と前記第２絶縁層との間の部分と、前記第１半導体層の残りの部分と、を電気的に分離した第３絶縁層と、
を備え、
前記第１半導体層の残りの部分にフォトダイオードが設けられ、
前記第２半導体層にＭＯＳ型のトランジスタが設けられたことを特徴とする半導体装置。
【請求項１】
第１絶縁層と、
前記第１絶縁層の上に設けられた第１半導体層と、
前記第１半導体層の上に選択的に設けられた第２絶縁層と、
前記第２絶縁層を介して前記第１半導体層の上に設けられた第２半導体層と、
前記第１半導体層の表面から前記第１絶縁膜に至る深さに延設され、前記第１半導体層における前記第１絶縁層と前記第２絶縁層との間の部分と、前記第１半導体層の残りの部分と、を電気的に分離した第３絶縁層と、
を備えたことを特徴とする半導体基板。
【請求項２】
前記第１半導体層の厚さと、前記第２半導体層の厚さと、は、異なることを特徴とする請求項１記載の半導体基板。
【請求項３】
前記第１半導体層の材料と、前記第２半導体層の材料と、は、異なることを特徴とする請求項１および２のいずれかに記載の半導体基板。
【請求項４】
第１絶縁層と、第１絶縁層の上に設けられた第１半導体層と、を有する第１の基板を準備する工程と、
第２半導体層が設けられた第２の基板を準備する工程と、
前記第２半導体層の表面からイオンを注入し、前記第２半導体層の表面に平行に前記第２半導体層の中に延在するダメージ領域を形成する工程と、
前記第１半導体層の表面および前記第２半導体層の表面の少なくともいずれかに設けられた第２絶縁膜を介して前記第１半導体層と前記第２半導体層とを接合し、前記第１の基板と前記第２の基板を貼り合わせる工程と、
前記ダメージ領域を境界として、前記第１の基板から前記第２の基板を分離し、前記第２絶縁膜と前記第２半導体層の一部とを前記第１半導体層の上に残す工程と、
前記第１半導体層の上に残された前記第２絶縁層と前記第２半導体層とを、選択的に除去し前記第１半導体層の表面を露出させる工程と、
前記第１半導体層の表面から前記第１絶縁層に至るトレンチを形成し、前記トレンチの内部に第３絶縁層を形成することにより、前記第１絶縁層と前記第２絶縁層との間の前記第１半導体層と、前記第１半導体層の残りの部分と、を電気的に分離する工程と、
を備えたことを特徴とする半導体基板の製造方法。
【請求項５】
第１絶縁層と、
前記第１絶縁層の上に設けられた第１半導体層と、
前記第１半導体層の上に選択的に設けられた第２絶縁層と、
前記第２絶縁層を介して前記第１半導体層の上に設けられた第２半導体層と、
前記第１半導体層の表面から前記第１絶縁膜に至る深さに延設され、前記第１半導体層における前記第１絶縁層と前記第２絶縁層との間の部分と、前記第１半導体層の残りの部分と、を電気的に分離した第３絶縁層と、
を備え、
前記第１半導体層の残りの部分にフォトダイオードが設けられ、
前記第２半導体層にＭＯＳ型のトランジスタが設けられたことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−２４３８４７（Ｐ２０１２−２４３８４７Ａ）
【公開日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願番号】特願２０１１−１１０３７０（Ｐ２０１１−１１０３７０）
【出願日】平成２３年５月１７日（２０１１．５．１７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願日】平成２３年５月１７日（２０１１．５．１７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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