ワイドバンドギャップ半導体装置

【課題】ＪＦＥＴが形成されるセル領域とダイオード形成領域との間の絶縁耐圧を向上でき、耐圧の最適設計が行える構造のＳｉＣ半導体装置を提供する。
【解決手段】電界緩和領域Ｒ３に備えたｐ型領域９ｂとｎ型領域８ｂとにより構成されるＰＮ分離部により、セル領域Ｒ１とダイオード形成領域Ｒ２の間の素子分離を行う。これにより、トレンチ内に酸化膜を配置して素子分離を行う場合と比べて、素子分離用の酸化膜が絶縁破壊されることが無いため、ＪＦＥＴが形成されるセル領域Ｒ１とダイオード形成領域Ｒ２との間の絶縁耐圧を向上できる。このため、素子分離に酸化膜を用いる場合と比べて耐圧の最適設計を行うことが可能となる。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｊ−ＦＥＴを備えた炭化珪素（以下、ＳｉＣという）、窒化ガリウム（以下、ＧａＮという）、ダイヤモンドなどのワイドバンドギャップ半導体にて構成されるワイドバンドギャップ半導体装置に関するものである。
【背景技術】
【０００２】
従来、特許文献１において、ＪＦＥＴが形成されるセル領域とショットキーダイオードおよび外周耐圧構造が備えられる外周領域とが備えられる半導体装置が開示されている。この半導体装置では、セル部と外周領域との間にトレンチを形成すると共に、このトレンチ内に酸化膜を埋め込むことで、セル部と外周領域との間の絶縁分離が図られている。
【０００３】
また、特許文献２において、ＪＦＥＴが形成されるセル領域とジャンクションバリアショットキーダイオード（以下、ＪＢＳという）が形成される外周領域とが備えられるＳｉＣ半導体装置が提案されている。このＳｉＣ半導体装置に備えられるＪＦＥＴは、ｎ^-型ドリフト層の上にｐ⁺型第１ゲート層とｎ⁺型ソース領域を形成すると共に、これらを貫通してｎ^-型ドリフト層に達するトレンチを形成し、トレンチ内にｎ^-型チャネル層とｐ⁺型第２ゲート領域を配置した構造とされている。このため、このＳｉＣ半導体装置に備えられるＪＢＳは、ｐ⁺型第１ゲート層をエッチングにより除去してｎ^-型ドリフト層を露出させ、その露出したｎ^-型ドリフト層内にｐ⁺型不純物領域を形成すると共に、ｐ⁺型不純物領域およびｎ^-型ドリフト層に接するショットキー電極を配置した構造とされている。そして、このような構造のＪＦＥＴが備えられたセル部とＪＢＳが備えられた外周領域との絶縁を図るために、ｐ⁺型第１ゲート層とｎ⁺型ソース領域の段差部、つまりこれらがエッチングにより除去された箇所の端部を覆うように酸化膜を配置している。
【０００４】
また、特許文献３において、ＭＯＳＦＥＴとＪＢＳとを組み合わせた構造の半導体装置が開示されている。この半導体装置では、ＪＢＳを囲むようにＭＯＳＦＥＴを配置すると共に、ＭＯＳＦＥＴにおけるｐ型チャネル領域（ベース領域）をソース電極に電気的に接続するためのｐ⁺型ボディ層をＪＢＳのｐ⁺型不純物領域も兼ねさせた構造としている。このようにＭＯＳＦＥＴとＪＢＳとを組み合わせた構造としているため、絶縁分離を行わなくても良い構造となる。
【特許文献１】米国特許出願公開第２００６／００１１９２４号明細書
【特許文献２】特開２００３−６８７６０号公報
【特許文献３】米国特許出願公開第２００４／０２１２０１１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１のように、トレンチ内を酸化膜で埋め込むような絶縁分離構造の場合、ショットキーダイオードの端部でブレークダウンが生じることになり、酸化膜が絶縁破壊されてしまうという問題がある。特にＳｉＣ半導体装置に適用する場合、酸化膜に掛かる電界強度がＳｉの３倍程度になるため絶縁破壊され易い。また、トレンチ内を酸化膜で埋め込んだ絶縁分離構造の耐圧によって半導体装置の耐圧が決まってしまうため、ＪＦＥＴやショットキーダイオードの耐圧を高くしても半導体装置の耐圧を向上させることができず、耐圧の最適設計を行うことができなくなる。
【０００６】
また、特許文献２のように、ｐ⁺型第１ゲート層とｎ⁺型ソース領域の段差部を酸化膜で覆うような絶縁分離構造についても、そのＪＢＳの端部でブレークダウンが生じることになり、酸化膜が絶縁破壊されるという問題がある。また、ｐ⁺型第１ゲート層とｎ⁺型ソース領域の段差部を酸化膜で覆うようにした絶縁分離構造の耐圧によって半導体装置の耐圧が決まってしまうため、ＪＦＥＴやショットキーダイオードの耐圧を高くしても半導体装置の耐圧を向上させることができず、耐圧の最適設計を行うことができなくなる。
【０００７】
また、特許文献３のように、ＭＯＳＦＥＴとＪＢＳとを組み合わせた構造とする場合、ｐ⁺型ボディ層をソース電極とオーミック接触させなければならないため、ＭＯＳＦＥＴ側の濃度設計によって各部の濃度が決まってしまい、ダイオードとしての最適設計を行えない。このため、ＪＢＳに電流が流れるときにｐ⁺型ボディ層側に主に流れて他のｐ⁺型層には電流が殆ど流れない状態になる。これにより、電流が局所的に流れ、耐圧の最適設計が行えないという問題がある。
【０００８】
なお、ここではワイドバンドギャップ半導体の一例としてＳｉＣを例に挙げて説明したが、他のワイドバンドギャップ半導体、例えばＧａＮやダイヤモンドを用いて半導体装置を形成する場合にも同様のことが言える。
【０００９】
本発明は上記点に鑑みて、ＪＦＥＴが形成されるセル領域とダイオード形成領域との間の絶縁耐圧を向上でき、耐圧の最適設計が行える構造のワイドバンドギャップ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載の発明では、半導体基板（５）におけるセル領域（Ｒ１）に、第３半導体層（４）および第２半導体層（３）を貫通して第１半導体層（２）に達する第１トレンチ（７ａ）と、第１トレンチ（７ａ）の側面に位置する第２半導体層（３）にて構成された第１ゲート領域（３ａ）と、第１トレンチ（７ａ）の側面に位置する第３半導体層（４）にて構成されたソース領域（４ａ）と、第１トレンチ（７ａ）の内壁に形成されたＳｉＣからなる第１導電型のチャネル層（８ａ）と、第１トレンチ（７ａ）を埋め込むようにチャネル層（８ａ）の表面に形成されたＳｉＣからなる第２導電型の第２ゲート領域（９ａ）と、ソース領域（４ａ）と電気的に接続されたソース電極（１２）と、基板（１）と電気的に接続されたドレイン電極（１３）とを有するＪＦＥＴが備えられていると共に、半導体基板（５）におけるダイオード形成領域（Ｒ２）に、ドレイン電極（１３）をアノードとなる裏面電極とし、半導体基板（５）のうち裏面電極と反対側の面にカソードとなる表面電極（１４）が形成されたダイオードが備えられるＳｉＣ半導体装置において、セル領域（Ｒ１）とダイオード形成領域（Ｒ２）の間に配置された電界緩和領域（Ｒ３）において、半導体基板（５）における第３半導体層（４）が除去されていると共に、第２半導体層（３）を貫通して第１半導体層（２）に達し、かつ、セル領域（Ｒ１）とダイオード形成領域（Ｒ２）の間を仕切るように配置された第２トレンチ（７ｂ）と、第２トレンチ（７ｂ）の内壁に形成されたＳｉＣからなる第１導電型層（８ｂ）および第２トレンチ（７ｂ）を埋め込むように第１導電型層（８ｂ）の表面に形成されたＳｉＣからなる第２導電型層（９ｂ）により構成されたＰＮ接合部による素子分離構造を備えることを特徴としている。
【００１１】
このようなＳｉＣ半導体装置では、電界緩和領域（Ｒ３）に備えた第２導電型層（９ｂ）と第１導電型層（８ｂ）とにより構成されるＰＮ分離部により、セル領域（Ｒ１）とダイオード形成領域（Ｒ２）の間の素子分離を行うようにしている。このため、トレンチ内に酸化膜を配置して素子分離を行う場合と比べて、素子分離用の酸化膜が絶縁破壊されることが無いため、ＪＦＥＴが形成されるセル領域（Ｒ１）とダイオード形成領域（Ｒ２）との間の絶縁耐圧を向上できる。このため、素子分離に酸化膜を用いる場合と比べて耐圧の最適設計を行うことが可能となる。なお、請求項４に記載したように、第２トレンチ（７ｂ）は複数個備えられていても良い。
【００１２】
請求項２に記載の発明は、請求項１に記載の発明における素子分離構造を変更したものであり、第２トレンチ（７ｂ）内を埋め込むようにワイドバンドギャップ半導体からなる第１導電型層（８ｂ）を形成し、該第１導電型層（８ｂ）と第２トレンチ（７ｂ）の側面の第２半導体層（３）とにより構成されたＰＮ接合部による素子分離構造としていることを特徴としている。
【００１３】
このように、第２トレンチ（７ｂ）内を埋め込むようにワイドバンドギャップ半導体からなる第１導電型層（８ｂ）を形成しても、第１導電型層（８ｂ）と第２トレンチ（７ｂ）の側面の第２半導体層（３）とによりＰＮ接合部を構成できる。このような素子分離構造としても、請求項１と同様の効果を得ることができる。
【００１４】
請求項３に記載の発明では、電界緩和領域（Ｒ３）では第３半導体層（４）が除去され、ダイオード形成領域（Ｒ２）では第３半導体層（４）および第２半導体層（３）が除去されることで、電界緩和領域（Ｒ３）とダイオード形成領域（Ｒ２）との境界部が段差部とされ、境界部において第１半導体層（２）の表層部には第２半導体層（３）からダイオードに向けて延設された第２導電型のリサーフ層（１６ａ）が備えられ、電界緩和領域（Ｒ３）における第２トレンチ（７ｂ）よりもダイオード側において第２半導体層（３）と電気的に接続されたサージ引抜電極（１７）が備えられていることを特徴としている。
【００１５】
このように、電界緩和領域（Ｒ３）とダイオード形成領域（Ｒ２）の境界部となる段差部までリサーフ層（１６ａ）が延設されるようにし、その表面に形成される層間絶縁膜（１０）にかかる電界を緩和できるようにしている。このため、層間絶縁膜（１０）の電界集中による絶縁破壊も抑制することが可能となる。さらに、サージ電流がダイオード形成領域（Ｒ２）に形成されたダイオードの表面電極（１４）だけでなく、電界緩和領域（Ｒ３）に備えたサージ引抜電極（１７）側にも流すことができる。このため、サージ発生時に表面電極（１４）側に集中して大電流が流れることを防止できる。
【００１６】
請求項５に記載の発明では、セル領域（Ｒ１）が半導体基板（５）の中央位置に配置されていると共に、該セル領域（Ｒ１）の周囲を囲むようにダイオード形成領域（Ｒ２）が配置され、セル領域（Ｒ１）とダイオード形成領域（Ｒ２）の間においてセル領域（Ｒ１）の周囲を囲むように電界緩和領域（Ｒ３）が配置されていることを特徴としている。
【００１７】
このように、セル領域（Ｒ１）を中央に配置して、その周囲を電界緩和領域（Ｒ３）を介してダイオード形成領域（Ｒ２）が囲むような構造とすることができる。
【００１８】
請求項６に記載の発明では、ダイオード形成領域（Ｒ２）が半導体基板（５）の中央位置に配置されていると共に、該ダイオード形成領域（Ｒ２）の周囲を囲むようにセル領域（Ｒ１）が配置され、さらに該セル領域（Ｒ１）を囲むように外周領域（Ｒ４）が配置されており、電界緩和領域（Ｒ３）がダイオード形成領域（Ｒ２）とセル領域（Ｒ１）の間においてダイオード形成領域（Ｒ２）の周囲を囲むように配置されていると共に、セル領域（Ｒ１）と外周領域（Ｒ４）の間においてセル領域（Ｒ１）の周囲を囲むように配置されていることを特徴としている。
【００１９】
このように、ダイオード形成領域（Ｒ２）を中央に配置し、その周囲を電界緩和領域（Ｒ３）を介してセル領域（Ｒ１）が囲み、さらにセル領域（Ｒ１）と外周領域（Ｒ４）との間にも電界緩和領域（Ｒ３）が備えられた構造とすることもできる。
【００２０】
請求項７に記載の発明では、ダイオード形成領域（Ｒ２）において、半導体基板（５）における第３半導体層（４）が除去されていると共に、表面電極（１４）が第２半導体層（３）とオーミック接触され、ダイオードが第２半導体層（３）と第１半導体層（２）とによるＰＮ接合にて形成されるＰＮダイオードにより構成されていることを特徴としている。
【００２１】
このように、ダイオード形成領域（Ｒ２）において第３半導体層（４）を除去し、表面電極（１４）を第２半導体層（３）とオーミック接触させれば、第２半導体層（３）と第１半導体層（２）とによるＰＮ接合にて形成されるＰＮダイオードとすることができる。このようなＰＮダイオードによりダイオード形成領域（Ｒ２）のダイオードを構成することができる。
【００２２】
請求項８に記載の発明では、ダイオード形成領域（Ｒ２）において、半導体基板（５）における第３半導体層（４）が除去されていると共に、表面電極（１４）が第２半導体層（３）とオーミック接触されることで、第２半導体層（３）と第１半導体層（２）とによるＰＮ接合にて形成されるＰＮダイオードが構成され、かつ、ＰＮダイオードよりも外周領域（Ｒ４）側において第２半導体層（３）が除去されていると共に、表面電極（１４）が第１半導体層（２）とショットキー接触されることで、ショットキーダイオードが構成され、ダイオード形成領域（Ｒ２）に備えられるダイオードがＰＮダイオードとショットキーダイオードにて構成されていることを特徴としている。
【００２３】
このように、ＰＮダイオードとショットキーダイオードとによってダイオード形成領域（Ｒ２）のダイオードを構成することができる。ＰＮダイオードとショットキーダイオードのＩＶ特性が温度によって異なり、ＰＮダイオードでは比較的低温のときには印加電圧に対して流せる電流量がショットキーダイオードの場合よりも大きいが、所定温度（約２５０℃程度）よりも高温のなるとその関係が逆転する。このため、ＰＮダイオードとショットキーダイオードとによってダイオード形成領域（Ｒ２）のダイオードを構成することにより、どのような温度帯でワイドバンドギャップ半導体装置が使用されたとしても、より大きな電流を流すことが可能となる。
【００２４】
請求項９に記載の発明では、ＰＮダイオードとショットキーダイオードの間において、第１半導体層（２）の表層部には、第２半導体層（３）の端部の下方からさらに外周側に延設されるように形成された第２導電型のリサーフ層（１６ａ）が備えられていることを特徴としている。
【００２５】
このように、リサーフ層（１６ａ）を第２半導体層（３）の端部の下方からさらに外周側に延設されるように形成することにより、第２半導体層（３）の端部での電界集中を緩和することが可能となる。
【００２６】
請求項１０に記載の発明では、ダイオード形成領域（Ｒ２）において、半導体基板（５）における第３半導体層（４）が除去されていると共に、第２半導体層（３）を貫通して第１半導体層（２）に達した複数の第３トレンチ（２０）が配置され、該第３トレンチ（２０）が第１導電型層（８）にて埋め込まれていることにより第２半導体層（３）が複数に分断されることで、ダイオードがＪＢＳにて構成されていることを特徴としている。
【００２７】
このように、ダイオード形成領域（Ｒ２）に第３トレンチ（２０）を形成し、第３トレンチ（２０）内を第１導電型層（８）で埋め込めば、第２半導体層（３）を複数に分断できる。これにより、ＪＢＳを構成することができ、このようなＪＢＳによりダイオード形成領域（Ｒ２）のダイオードを構成することができる。
【００２８】
請求項１１に記載の発明では、外周領域（Ｒ４）において、半導体基板（５）における第３半導体層（４）が除去されていると共に、第２半導体層（３）を貫通して第１半導体層（２）に達した複数の第３トレンチ（２０）が配置され、該第３トレンチ（２０）が第１導電型層（８）にて埋め込まれていることにより第２半導体層（３）が複数に分断されることで、ガードリングが構成されていることを特徴としている。
【００２９】
このように、外周領域（Ｒ４）に第３トレンチ（２０）を形成し、第３トレンチ（２０）内を第１導電型層（８）で埋め込むようにしても、第２半導体層（３）を複数に分断できる。これにより、ガードリングを構成することができる。
【００３０】
請求項１２に記載の発明では、第２半導体層（３）は、二層構造とされており、上層部（３ｃ）の方が下層部（３ｂ）よりも高濃度とされていることを特徴としている。
【００３１】
このように、第２半導体層（３）の濃度を変えておくことにより、第２ゲート領域（９ａ）とゲート電極との接触抵抗を低減できる。また、請求項７〜９に示すようなＰＮダイオードを構成する場合であれば、上層部（３ｃ）と表面電極（１４）との接触抵抗を更に低減することが可能となる。
【００３２】
以上説明した請求項１ないし１２に記載の発明の各部の面積設計は適宜選択可能であるが、請求項１３に記載したように、セル領域（Ｒ１）におけるＪＦＥＴの面積（Ａｊ）とダイオード形成領域（Ｒ２）におけるダイオード（Ａｄ）の面積が、ＪＦＥＴをオンさせたときにソース電極（１２）とドレイン（１３）の間に流れる電流とＪＦＥＴをオフさせたときにダイオードの表面電極（１４）とドレイン電極（１３）との間に流れる電流とが等しくなるように設定されるようにすると好ましい。
【００３３】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００３５】
（第１実施形態）
図１は、本発明の第１実施形態にかかるＳｉＣ半導体装置の上面レイアウト図である。また、図２は、図１に示すＳｉＣ半導体装置のＡ−Ａ断面図である。以下、図１および図２に基づいてＳｉＣ半導体装置の構成の説明を行う。
【００３６】
図１に示すように、ＳｉＣ半導体装置は、セル領域Ｒ１、ダイオード形成領域Ｒ２、電界緩和領域Ｒ３および外周領域Ｒ４を備えた構造とされている。セル領域Ｒ１には、ＪＦＥＴが形成されている。このセル領域Ｒ１は、上面形状が角部を丸めた正方形状とされている。ダイオード形成領域Ｒ２には、ダイオードとして、ＪＢＳが備えられている。このダイオード形成領域Ｒ２は、上面形状がセル領域Ｒ１および電界緩和領域Ｒ３の周囲を囲むように角部を丸めた正方枠体形状とされている。電界緩和領域Ｒ３は、セル領域Ｒ１とダイオード形成領域Ｒ２の間の絶縁分離を図りつつ、この領域での電界集中を緩和する役割を果たす。この電界緩和領域Ｒ３は、セル領域Ｒ１とダイオード形成領域Ｒ２の間に配置され、セル領域Ｒ１の周囲を囲むように角部が丸められた正方枠体形状とされている。外周領域Ｒ４は、セル領域Ｒ１やダイオード形成領域Ｒ２から延びる電界をＳｉＣ半導体装置の外周側において広範囲に広げて終端させることで、耐圧を持たせるためのものである。この外周領域Ｒ４は、上面形状がダイオード形成領域Ｒ２の周囲を囲むように角部を丸めた正方枠体形状とされている。
【００３７】
具体的には、図２に示すように、ＳｉＣ半導体装置には、例えば１×１０¹⁹ｃｍ^-3以上の不純物濃度とされたｎ⁺型基板（基板）１と、ｎ⁺型基板１よりも低濃度、例えば１×１０¹⁵〜５×１０¹⁶ｃｍ^-3の不純物濃度とされたｎ^-型ドリフト層（第１半導体層）２と、例えば１×１０¹⁸〜５×１０¹⁹ｃｍ^-3の不純物濃度とされたｐ⁺型層（第２半導体層）３と、ｎ^-型ドリフト層２よりも高濃度、例えば１×１０¹⁸〜５×１０²⁰ｃｍ^-3の不純物濃度とされたｎ⁺型層（第３半導体層）４とが備えられている。これらｎ⁺型基板１、ｎ^-型ドリフト層２、ｐ⁺型層３およびｎ⁺型層４はすべてＳｉＣによって構成されており、これらによって半導体基板５が構成されている。そして、図１に示すように、半導体基板５の中央部がセル領域Ｒ１とされ、セル領域Ｒ１を中心として順に電界緩和領域Ｒ３、ダイオード形成領域Ｒ２および外周領域Ｒ４が配置されている。
【００３８】
また、図２に示すように、セル領域Ｒ１における半導体基板５の主表面側には、ｎ⁺型層４およびｐ⁺型層３を貫通してｎ^-型ドリフト層２まで達するトレンチ７ａが形成されている。このトレンチ７ａを埋め込むように、例えば０．１〜０．５μｍの厚さ、１．０×１０¹⁶〜１．０×１０¹⁸ｃｍ^-3の不純物濃度とされたｎ^-型層（第１導電型層）８と、１×１０¹⁸〜５×１０²⁰ｃｍ^-3の不純物濃度とされたｐ⁺型層（第２導電型層）９とが順に成膜されている。そして、ｐ⁺型層３によって第１ゲート領域３ａが構成され、ｐ⁺型層９によって第２ゲート領域９ａが構成され、ｎ⁺型層４によってｎ⁺型ソース領域４ａが構成され、ｎ^-型層８によってｎ^-型チャネル層８ａが構成されている。
【００３９】
ｎ^-型チャネル層８ａや第１、第２ゲート領域３ａ、９ａの不純物濃度やｎ^-型チャネル層８ａの膜厚は、ＪＦＥＴの作動形態に応じて設定され、本実施形態ではＪＦＥＴがノーマリオフで作動するような設定としてある。
【００４０】
また、ｎ⁺型層４、ｎ^-型層８およびｐ⁺型層９の表面には、層間絶縁膜１０を介してゲート電極１１およびソース電極１２が形成されている。ゲート電極１１は、層間絶縁膜１０に形成されたコンタクトホール１０ａを通じて第２ゲート領域９ａに電気的に接続されていると共に、図２とは別断面において第１ゲート領域３ａとも電気的に接続されている。ソース電極１２は、層間絶縁膜１０に形成されたコンタクトホール１０ｂを通じてｎ⁺型ソース領域４ａと電気的に接続されている。ゲート電極１１は、例えばｐ⁺型層とオーミック接触可能な材質であるＡｌと、その上に積層されたＮｉとから構成され、ソース電極１２は、例えばＮｉから構成されている。
【００４１】
そして、半導体基板５の裏面側にはｎ⁺型基板１の裏面全面と電気的に接続されたドレイン電極１３が形成されている。このような構造によってＪＦＥＴが構成されていると共に、ＪＦＥＴが複数セル集められて構成されたセル領域Ｒ１が構成されている。
【００４２】
また、ダイオード形成領域Ｒ２では、半導体基板５のうちｐ⁺型層３およびｎ⁺型層４がエッチングにより除去されている。このため、ダイオード形成領域Ｒ２のうち電界緩和領域Ｒ３との境界部は段差部となっており、ｎ^-型ドリフト層２が露出させられた状態とされている。
【００４３】
ダイオード形成領域Ｒ２におけるｎ^-型ドリフト層２の表面（半導体基板５のうちドレイン電極１３とは反対側の面）には、層間絶縁膜１０に形成された窓部１０ｃを通じてカソードとなる表面電極１４が接触させられている。この表面電極１４が備えられ領域において、ｎ^-型ドリフト層２の表層部に、複数のｐ⁺型層１５が等間隔のストライプ状、同心円状もしくはドット状に配置されている。また、表面電極１４の内周端および外周端と接触し、さらに表面電極１４の内周側と外周側に向かってｐ^-型リサーフ層１６ａ、１６ｂが延設されている。このような構成において、表面電極１４がｎ^-型ドリフト層２に対してはショットキー接触させられていると共に、ｐ⁺型層１５およびｐ^-型リサーフ層１６ａ、１６ｂはフローティング状態とされ、ドレイン電極１３がアノードとなる裏面電極とされ、ショットキーバリアダイオードの一部がＰＮダイオードとされた整流素子として機能するＪＢＳが構成されている。なお、表面電極１４は、ソース電極１２と電気的に接続され、ＧＮＤ状態とされる。
【００４４】
また、電界緩和領域Ｒ３では、半導体基板５のうちｎ⁺型層４がエッチングにより除去されている。このため、電界緩和領域Ｒ３のうちセル領域Ｒ１との境界部は段差部となっており、ｐ⁺型層３が露出させられた状態とされている。
【００４５】
電界緩和領域Ｒ３におけるセル領域Ｒ１側には、セル領域Ｒ１とダイオード形成領域Ｒ２の間を仕切る（本実施形態ではセル領域Ｒ１の周囲を囲む）ようにｎ^-型ドリフト層２まで達するトレンチ７ｂが形成されていると共に、このトレンチ７ｂ内を埋め込むようにｎ^-型層８およびｐ⁺型層９が配置されている。これら電界緩和領域Ｒ３におけるｎ^-型層８およびｐ⁺型層９は、ＰＮ分離部を構成するｎ型領域８ｂおよびｐ型領域９ｂとして機能する。なお、図２では、トレンチ７ｂを１つのみ形成し、ＰＮ分離部を１つ備えた構造を図示しているが、セル領域Ｒ１を囲むように複数のトレンチ７ｂを同心円状に配置し、複数個ＰＮ分離部を備える構造としても良い。
【００４６】
また、電界緩和領域Ｒ３のうちダイオード形成領域Ｒ２との境界部となる段差部にまで、ｐ^-型リサーフ層１６ａが延設されている。ｐ^-型リサーフ層１６ａは、ｐ型不純物濃度が１．０×１０¹⁷〜５．０×１０¹⁷ｃｍ^-3とされている。本実施形態では、段差部が傾斜したメサ形状を為しており、段差部の表面全域にｐ^-型リサーフ層１６ａが延設されることで、ｐ⁺型層３とｐ^-型リサーフ層１６ａとが繋がった構造とされている。そして、トレンチ７ｂよりも外周（トレンチ７ｂが複数本ある場合には最外周のトレンチよりも外周側）において、層間絶縁膜１０に形成されたコンタクトホール１０ｄを通じてｐ⁺型層３の表面と接触するようにサージ引抜電極１７が備えられている。
【００４７】
外周領域Ｒ４では、ダイオード形成領域Ｒ２と同様に、半導体基板５のうちｐ⁺型層３およびｎ⁺型層４がエッチングにより除去されている。このため、外周領域Ｒ４ではｎ^-型ドリフト層２が露出させられた状態とされている。そして、ｎ^-型ドリフト層２の表層部においてｐ^-型リサーフ層１６ｂがセル領域Ｒ１の外周側に向かって延設されている。このｐ^-型リサーフ層１６ｂも、ｐ型不純物濃度が１．０×１０¹⁷〜５．０×１０¹⁷ｃｍ^-3とされている。さらに、ｐ^-型リサーフ層１６ｂの外周を囲むようにｎ⁺型層１８が形成されていると共に、このｎ⁺型層１８と層間絶縁膜１０に形成されたコンタクトホール１０ｅを通じて電気的に接続された等電位リング（ＥＱＲ）電極１９が備えられている。
【００４８】
以上のような構造により、本実施形態にかかるＳｉＣ半導体装置が構成されている。次に、このように構成されたＳｉＣ半導体装置のセル領域Ｒ１に備えられたＪＦＥＴの作動について説明する。
【００４９】
本実施形態では、ＪＦＥＴはノーマリオフで作動する。まず、第１ゲート領域３ａと第２ゲート領域９ａにゲート電圧が印加される前の状態では、第１ゲート領域３ａと第２ゲート領域９ａの双方からｎ^-型チャネル層８ａに伸びる空乏層によってｎ^-型チャネル層８ａがピンチオフされる。このため、チャネル領域が設定されず、ソース−ドレイン間に電流が流れない状態となる。一方、第１ゲート領域３ａと第２ゲート領域９ａにゲート電圧が印加されると、第１、第２ゲート領域３ａ、９ａの双方からｎ^-型チャネル層８ａ側に延びる空乏層の延び量が制御され、ｎ^-型チャネル層８ａに延びる空乏層の延び量が縮小される。これにより、チャネル領域が設定されて、ソース−ドレイン間に電流が流される。そして、第１ゲート領域３ａと第２ゲート領域９ａへのゲート電圧の印加をやめ、ＪＦＥＴをオフさせると、整流素子として機能するＪＦＥＴを通じて電流が流される。
【００５０】
また、サージが発生したときには、ｐ^-型リサーフ層１６ａ、１６ｂにおいてアバランシェブレークダウンが生じ、図１中に示した電流経路に沿ってサージ電流が流れる。このとき、電界緩和領域Ｒ３とダイオード形成領域Ｒ２の境界部となる段差部にまでｐ^-型リサーフ層１６ａを延設してあるため、サージ電流が表面電極１４側だけでなくサージ引抜電極１７側にも流れるようにできる。
【００５１】
このようなＳｉＣ半導体装置では、電界緩和領域Ｒ３に備えたｐ型領域９ｂとｎ型領域８ｂとにより構成されるＰＮ分離部により、セル領域Ｒ１とダイオード形成領域Ｒ２の間の素子分離を行うようにしている。このため、トレンチ内に酸化膜を配置して素子分離を行う場合と比べて、素子分離用の酸化膜が絶縁破壊されることが無いため、ＪＦＥＴが形成されるセル領域Ｒ１とダイオード形成領域Ｒ２との間の絶縁耐圧を向上できる。このため、素子分離に酸化膜を用いる場合と比べて耐圧の最適設計を行うことが可能となる。
【００５２】
また、電界緩和領域Ｒ３とダイオード形成領域Ｒ２の境界部となる段差部までｐ^-型リサーフ層１６ａが延設されるようにし、その表面に形成される層間絶縁膜１０にかかる電界を緩和できるようにしている。このため、層間絶縁膜１０の電界集中による絶縁破壊も抑制することが可能となる。
【００５３】
さらに、サージ電流がダイオード形成領域Ｒ２に形成されたＪＢＳの表面電極１４だけでなく、電界緩和領域Ｒ３に備えたサージ引抜電極１７側にも流すことができる。このため、サージ発生時に表面電極１４側に集中して大電流が流れることを防止できる。
【００５４】
参考として、本実施形態にかかるＳｉＣ半導体装置、つまりＰＮ分離部によりセル領域Ｒ１とダイオード形成領域Ｒ２との間の素子分離を行った構造と、従来のようにトレンチ内に酸化膜を配置することにより素子分離を行った構造とについて、ドレイン電圧−電流密度特性を調べた。図３は、その結果を示したグラフである。この図に示されるように、従来の酸化膜による素子分離構造の場合には、ドレイン電圧が低い段階で電流密度が変動し始めている。つまり、早期にブレークダウンが発生してリークが発生していることが確認できる。これについて分析するために、セル領域Ｒ１とダイオード形成領域Ｒ２との間にトレンチを形成し、トレンチ内を酸化膜で埋め込むことで素子分離を行った場合についてシミュレーションにより電界強度分布を調べたところ、図４のような電位分布になることが確認された。この図からも、トレンチのコーナー部等において電界集中が発生していることが判る。このため、早期にブレークダウンが発生していると言える。
【００５５】
一方、本実施形態のようなＰＮ分離部による素子分離構造の場合には、ドレイン電圧が１０００Ｖ以上という高い電圧になっても電流密度が変動しておらず、ブレークダウンが生じていないことが判る。
【００５６】
この結果から、本実施形態のようなＰＮ分離部による素子分離構造とすることにより、ＪＦＥＴが形成されるセル領域Ｒ１とダイオード形成領域Ｒ２との間の絶縁耐圧を向上できると言える。したがって、上述したように、素子分離に酸化膜を用いる場合と比べて耐圧の最適設計を行うことが可能となる。
【００５７】
また、このようなＳｉＣ半導体装置では、以下のようにしてセル領域Ｒ１とダイオード形成領域Ｒ２の面積設計について行うことができる。
【００５８】
例えば、ＪＦＥＴにおけるｎ^-型チャネル層８ａの幅、つまりチャネル幅を０．２５μｍにし、不純物濃度を４．０×１０¹⁶ｃｍ^-3にした場合に第１ゲート領域３ａおよび第２ゲート領域９ａに対して２．５Ｖのゲート電圧を印加した場合のＪＦＥＴおよびＪＢＳの電圧−電流密度特性を調べた。その結果を図５に示す。
【００５９】
この図に示されるように、表面電極１４とｎ^-型ドリフト層２との接触部における仕事関数φＭをφＭ＝４．９５ｅＶとしたときのショットキー障壁Ｖ_TOが０．８Ｖになることから、ＪＢＳの電圧（ソース−ドレイン間電圧）−電流密度特性はショットキーダイオードと近似した特性となり、０．８Ｖを超えると急激に電流密度が上昇するという特性となる。一方、ＪＦＥＴは、ｎ^-型チャネル層８ａに広がる空乏層が縮まってチャネル領域の幅が十分に広がると、ほぼ電流密度が一定になるという特性になる。
【００６０】
ここで、ＪＦＥＴとＪＢＳの面積設計を行うにあたり、ＪＦＥＴに流れる電流とＪＢＳに流れる電流とが同等になるのが好ましい。つまり、ＪＢＳはＪＦＥＴをオフしたときに電流が流れる整流素子として機能するため、オフする直前までＪＦＥＴに流れていた電流がそのままＪＢＳ側に流れ込むことを想定し、ＪＦＥＴに流れる電流とＪＢＳに流れる電流とが等しくなるのが最適設計となる。このような最適設計は、以下の手法により行うことができる。なお、ここでは説明を簡単にするために、セル領域Ｒ１に形成されたＪＦＥＴおよびダイオード形成領域Ｒ２に形成されたＪＢＳを単純な円形とした構造について考えてみる。
【００６１】
図６のＪＦＥＴおよびＪＢＳのレイアウト模式図に記載したように、ＪＦＥＴの半径をｒｊ、ＪＢＳの幅をｘｄとすると、ＪＦＥＴの面積ＡｊとＪＢＳの面積Ａｄは次式で表される。
【００６２】
（数１）Ａｊ＝πｒｊ² … 数式１
（数２）Ａｄ＝π（ｒｊ＋ｘｄ）²−πｒｊ² … 数式２
このため、ＪＦＥＴの面積ＡｊのＪＢＳの面積Ａｄに対する比率Ｐ（＝Ａｊ／Ａｄ）は、次式のように表すことができる。そして、次式をｘｄの式に直すと、下記のようになる。
【００６３】
【数３】

【００６４】
【数４】

そして、例えばＪＦＥＴで目標とする電流値を４０〔Ａ〕に設定し、ゲート−ソース間電圧（ゲート電圧）Ｖ_GS＝２．５〔Ｖ〕とする。また、ドレイン−ソース間電圧Ｖ_DS＝１〔Ｖ〕とすると、図３のグラフからドレイン−ソース間電流の電流密度Ｊ_DS＝３１．６〔Ａ／ｃｍ²〕となるため、面積Ａｊが次式のように導き出せる。
【００６５】
（数５）
Ａｊ＝４０〔Ａ〕／３１．６〔Ａ／ｃｍ²〕＝１．２７〔ｃｍ²〕 …数式５
また、ＪＦＥＴの半径ｒｊと面積Ａｊとの関係が数式１のように表されることから、ＪＦＥＴの半径ｒｊは以下のように表される。
【００６６】
【数６】

一方、同様の条件の場合、つまりドレイン−ソース間電圧Ｖ_DS＝１〔Ｖ〕の場合、図３のグラフからＪＢＳのアノード−カソード間の電流密度Ｊ_AK＝４５．５〔Ａ／ｃｍ²〕となる。そして、アノード−カソード間の電流Ｉ_AKの目標とする電流値をＪＦＥＴの１２倍（Ｉ_AK＝１２×Ｉ_DS＝２０Ａ）に設定すると、面積Ａｄは次式のように表される。
【００６７】
（数７）
Ａｄ＝２０〔Ａ〕／３１．６〔Ａ／ｃｍ²〕＝１．２７〔ｃｍ²〕 …数式７
そして、ＪＦＥＴの面積ＡｊのＪＢＳの面積Ａｄに対する比率Ｐ（＝Ａｊ／Ａｄ）が上記した数式３として表されるため、比率Ｐ＝Ａｊ／Ａｄ＝１．２７〔ｃｍ²〕／０．４４〔ｃｍ²〕＝２．８８・・・≒３となる。これを数式４に対して代入することにより、下記のようにＪＢＳの幅ｘｄを求めることができ、ｘｄ＝１．０２〔ｍｍ〕となる。
【００６８】
【数８】

このように、本実施形態の構造を有するＳｉＣ半導体装置においても、上記した手法によってセル領域Ｒ１のＪＦＥＴおよびダイオード形成領域Ｒ２におけるＪＢＳの面積設計の最適設計を行うことができる。そして、比率Ｐが約３となるように、つまりＪＦＥＴに対するＪＢＳの面積が１／３程度となるようにすることで、これらに流す電流が等しくなる面積設計にでき、所望の電圧−電流特性を得ることが可能となる。
【００６９】
続いて、図１に示すＳｉＣ半導体装置の製造工程について、図７〜図１０に示す製造工程図を用いて説明する。
【００７０】
まず、図７に示す工程では、例えば１×１０¹⁹ｃｍ^-3以上の不純物濃度とされたｎ⁺型基板１の上に、例えば１×１０¹⁵〜５×１０¹⁶ｃｍ^-3の不純物濃度とされたｎ^-型ドリフト層２と、例えば１×１０¹⁸〜５×１０¹⁹ｃｍ^-3の不純物濃度とされたｐ⁺型層３と、例えば１×１０¹⁸〜５×１０²⁰ｃｍ^-3の不純物濃度とされたｎ⁺型層４とをエピタキシャル成長させた半導体基板５を用意する。
【００７１】
図８に示す工程では、半導体基板５の表面に図示しないマスクを配置した後、セル領域Ｒ１のトレンチ７ａおよび電界緩和領域Ｒ３のトレンチ７ｂの形成予定領域を開口させる。そして、そのマスクを用いてエッチングを行うことにより、ｎ⁺型層４およびｐ⁺型層４を貫通してｎ^-型ドリフト層２に達するトレンチ７ａ、７ｂを同時に形成する。これにより、トレンチ７ａにてｐ⁺型層３およびｎ⁺型層４が複数に分断され、トレンチ７ａの側面に位置しているｐ⁺型層３およびｎ⁺型層４によって第１ゲート領域３ａとｎ⁺型ソース領域４ａが形成される。この後、マスクを除去する。
【００７２】
図９に示す工程では、トレンチ７ａ、７ｂ内を埋め込むように半導体基板５の表面にｎ^-型層８とｐ⁺型層９を順にエピタキシャル成長させて積層する。そして、ＣＭＰ（Chemical Mechanical Polishing）などによる平坦化工程により、トレンチ７ａ、７ｂ内にのみｎ^-型層８とｐ⁺型層９を残す。これにより、セル領域Ｒ１のトレンチ７ａ内にｎ^-型チャネル層８ａおよび第２ゲート領域９ａを形成でき、電界緩和領域Ｒ３のトレンチ７ｂ内にｎ型領域８ｂおよびｐ型領域９ｂからなるＰＮ接合部を形成できる。
【００７３】
図１０に示す工程では、半導体基板５のうちのセル領域Ｒ１を覆うマスクを配置し、エッチングすることでダイオード形成領域Ｒ２、電界緩和領域Ｒ３および外周領域Ｒ４においてｎ⁺型層４を除去する。
【００７４】
図１１に示す工程では、半導体基板５のうちのセル領域Ｒ１および電界緩和領域Ｒ３を覆うマスクを配置し、エッチングすることでダイオード形成領域Ｒ２および外周領域Ｒ４においてｐ⁺型層３を除去し、ｎ^-型ドリフト層２を露出させる。このとき、等方性エッチングを行うこと、もしくは、面方位依存性を用いた異方性エッチングを行うことにより、電界緩和領域Ｒ３とダイオード形成領域Ｒ２の境界部の段差部がテーパ状（メサ状）になるようにすると好ましい。
【００７５】
図１２に示す工程では、半導体基板５の表面のうちｐ⁺型層１５の形成予定領域が開口するマスクを配置したのちｐ型不純物をイオン注入する。さらに、マスクを除去したのち、再度、半導体基板５の表面のうちｐ^-型リサーフ層１６ａ、１６ｂの形成予定領域が開口するマスクを配置し、ｐ型不純物をイオン注入する。このとき、上述したように電界緩和領域Ｒ３とダイオード形成領域Ｒ２の境界部の段差部がテーパ状になっていれば、基板垂直方向からのイオン注入のみにより、段差部にもｐ型不純物を注入することが可能となる。電界緩和領域Ｒ３とダイオード形成領域Ｒ２の境界部の段差部が半導体基板５の表面に対して垂直である場合であっても、ｐ型不純物を斜めイオン注入すれば、段差部にもｐ型不純物を注入することが可能である。
【００７６】
続いて、先程利用したマスクを除去したのち、ｎ⁺型層１８の形成予定領域が開口するマスクを配置し、ｎ型不純物をイオン注入する。そして、熱処理などを行うことで注入されたイオンを活性化させ、ｐ^-型リサーフ層１６ａ、１６ｂ、ｐ⁺型層１５およびｎ⁺型層１８を形成する。
【００７７】
図１３に示す工程では、層間絶縁膜１０を形成したのち、パターニングしてコンタクトホール１０ａ、１０ｂ、１０ｄ、１０ｅおよび窓部１０ｃを形成する。その後、ｐ型ＳｉＣとオーミック接触可能なＡｌやｎ型ＳｉＣとオーミック接触可能なＮｉ等の金属膜を形成したのち、パターニングして、ゲート電極１１、ソース電極１２、表面電極１４、サージ引抜電極１７および等電位リング電極１９を形成する。
【００７８】
その後の工程については図示しないが、ドレイン電極１３の形成工程を経て、本実施形態のＳｉＣ半導体装置が完成する。
【００７９】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してセル領域Ｒ１とダイオード形成領域Ｒ２のレイアウトを変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００８０】
図１４は、本実施形態にかかるＳｉＣ半導体装置の上面レイアウト図である。図１５は、図１４に示すＳｉＣ半導体装置のＢ−Ｂ断面図である。
【００８１】
図１４に示すように、本実施形態も、セル領域Ｒ１、ダイオード形成領域Ｒ２、電界緩和領域Ｒ３および外周領域Ｒ４を備えた構造とされているが、ダイオード形成領域Ｒ２が中央位置に配置され、これを囲むようにセル領域Ｒ１が配置されていると共に、これらセル領域Ｒ１とダイオード形成領域Ｒ２の間に電界緩和領域Ｒ３が配置された構造とされている。また、セル領域Ｒ１を囲むように外周領域Ｒ４が配置されているが、これらセル領域Ｒ１と外周領域Ｒ４の間にも電界緩和領域Ｒ３が配置された構造とされている。なお、図１５に示されるように、セル領域Ｒ１、ダイオード形成領域Ｒ２、電界緩和領域Ｒ３および外周領域Ｒ４を構成する各部の構造は第１実施形態と同様である。
【００８２】
このように、ダイオード形成領域Ｒ２が中央位置に配置され、セル領域Ｒ１がその周りを囲むような構造とすることも可能である。このような構造に対しても、第１実施形態と同様の効果を得ることができる。
【００８３】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してダイオード形成領域Ｒ２および外周領域Ｒ４の構造を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００８４】
図１６は、本実施形態にかかるＳｉＣ半導体装置のダイオード形成領域Ｒ２の近傍の部分拡大図である。この図に示すように、本実施形態ではダイオード形成領域Ｒ２にＰＮダイオードを形成している。具体的には、半導体基板５に予め備えておいたｐ⁺型層３をｐ型領域とし、ｎ⁺型ドリフト層２をｎ型領域とするＰＮ接合を構成することでＰＮダイオードとしている。ｐ⁺型層３の表面は、表面電極１４のうちｐ⁺型層３と接触する部分をＮｉ等で構成することでシリサイド膜１４ａを形成し、表面電極１４とｐ⁺型層３とがオーミック接触させられるようにしている。このような構造とされているため、電界緩和領域Ｒ３とダイオード形成領域Ｒ２とがフラットな構成となる。
【００８５】
さらに、外周領域Ｒ４については、ｐ⁺型層３を除去してｎ^-型ドリフト層２を露出させ、ｐ⁺型層３の端部の下方からさらに外周側に延設されるようにｐ^-型リサーフ層１６ｂを形成している。このような構造とすることで、ｐ⁺型層３の端部での電界集中を緩和することが可能となり、この部分での層間絶縁膜１０の絶縁破壊を防止することが可能となる。
【００８６】
また、本実施形態のＳｉＣ半導体装置の製造工程に関しては、基本的に第１実施形態と同様の製造工程を用いることができるが、以下の製造工程を変更することになる。
【００８７】
まず、第１実施形態で説明した図１０に示す工程まで行い、図１１に示す工程において、外周領域Ｒ４のみを開口させたマスクを用いてｐ⁺型層３をエッチングする。そして、図１２に示す工程においてｐ型不純物をイオン注入することにより、ｐ^-型リサーフ層１６ｂを形成するが、ｎ^-型ドリフト層２の露出部分を傾斜したメサ形状とすることにより、ｐ^-型リサーフ層１６ｂがｐ⁺型層３の端部の下方からさらに外周側に延設されるようにする。その後の工程に関しては第１実施形態と同様であるが、表面電極１４を形成する際に、Ｎｉ等のｐ⁺型ＳｉＣとオーミック接触させられる金属層をダイオード形成領域Ｒ２にも残しておき、後でサリサイドプロセスを行うことにより、ｐ⁺型層３とオーミック接触させた表面電極１４を得ることができる。
【００８８】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第３実施形態に対してｐ⁺型層３の構造を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００８９】
図１７は、本実施形態にかかるＳｉＣ半導体装置のダイオード形成領域Ｒ２の近傍の部分拡大図である。この図に示すように、本実施形態ではｐ⁺型層３を二層構造とし、下層部３ｂよりも上層部３ｃの方がｐ型不純物濃度が高濃度となるようにしている。このように、ｐ⁺型層３の濃度を変えておくことにより、上層部３ｃと表面電極１４との接触抵抗を更に低減することが可能となる。また、セル領域Ｒ１に関しても、上層部３ｃが高濃度とされていることから、第２ゲート領域９ａと図示しないゲート電極との接触抵抗を低減できるという効果も得られる。
【００９０】
このような構造は、半導体基板５を形成する際に、予めｐ⁺型層３を二段階に分けて形成し、ｐ⁺型層３をエピタキシャル成長させる際のｐ型不純物の導入量を代えておけばよい。
【００９１】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第３実施形態に対してダイオード形成領域Ｒ２にＰＮダイオードだけでなくショットキーダイオードも形成したものであり、その他に関しては第３実施形態と同様であるため、第３実施形態と異なる部分についてのみ説明する。
【００９２】
図１８は、本実施形態にかかるＳｉＣ半導体装置のダイオード形成領域Ｒ２の近傍の部分拡大図である。この図に示すように、本実施形態ではダイオード形成領域Ｒ２のうち電界緩和領域Ｒ３側にＰＮダイオードを形成し、外周領域Ｒ４側にショットキーダイオードを形成している。ＰＮダイオードに関しては第３実施形態と同様である。ショットキーダイオードは、表面電極１４をｎ^-型ドリフト層２に対してショットキー接触させることにより構成されたものである。これらＰＮダイオードとショットキーダイオードの表面電極１４は共通化されている。
【００９３】
このような構造では、ＰＮダイオードとショットキーダイオードとが並列的に備えられた整流素子となる。そして、ＰＮダイオードとショットキーダイオードのＩＶ特性が温度によって異なり、ＰＮダイオードでは比較的低温のときには印加電圧に対して流せる電流量がショットキーダイオードの場合よりも大きいが、所定温度（約２５０℃程度）よりも高温のなるとその関係が逆転することから、どのような温度帯でＳｉＣ半導体装置が使用されたとしても、より大きな電流を流すことが可能となる。
【００９４】
また、ＰＮダイオードとショットキーダイオードとの境界部において、ｐ^-型リサーフ層１６ａが形成されている。このｐ^-型リサーフ層１６ａはｐ⁺型層３の端部の下方からさらに外周側に延設されるように形成されており、第３実施形態と同様、ｎ^-型ドリフト層２の露出部分を傾斜したメサ形状としてｐ型不純物をイオン注入することにより形成されている。このように、ｐ^-型リサーフ層１６ａをｐ⁺型層３の端部の下方からさらに外周側に延設されるように形成することにより、ｐ⁺型層３の端部での電界集中を緩和することが可能となる。
【００９５】
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してダイオード形成領域Ｒ２および外周領域Ｒ４の構造を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００９６】
図１９は、本実施形態にかかるＳｉＣ半導体装置の外周領域Ｒ４の近傍の部分拡大図である。この図に示されるように、本実施形態では、ダイオード形成領域Ｒ２においてもｐ⁺型層３を残した状態とし、ダイオード形成領域Ｒ２においてトレンチ２０を形成することでｐ⁺型層３を分断すると共に、トレンチ２０内をｎ^-型層８で埋め込んだ構造としている。このため、ｐ⁺型層１５が分断されたｐ⁺型層３にて構成されている。このような構造とすることによっても、ダイオード形成領域Ｒ２にＪＢＳを構成することもできる。
【００９７】
外周領域Ｒ４におけるｐ^-型リサーフ層１６ｂの構造に関しては第３実施形態と同様とされており、ｐ⁺型層３の端部の下方からさらに外周側に延設されるようにｐ^-型リサーフ層１６ｂが形成されることで、この領域での電界緩和を図ることができ、層間絶縁膜１０の絶縁破壊を防止することが可能となる。
【００９８】
また、本実施形態のＳｉＣ半導体装置の製造工程に関しては、基本的に第１実施形態と同様の製造工程を用いることができるが、以下の製造工程を変更することになる。
【００９９】
まず、第１実施形態で説明した図８に示す工程において、マスクを配置する際に、ダイオード形成領域Ｒ２に関してはｐ⁺型層１５やｐ⁺型層１５の形成予定領域を覆い、それ以外の領域が開口するようにする。そして、マスクを用いたエッチングにより、セル領域Ｒ１のトレンチ７ａや電界緩和領域Ｒ３のトレンチ７ｂと同時にダイオード形成領域Ｒ２にもトレンチ２０を形成する。このとき、トレンチ２０の幅を後工程で形成するｎ^-型層８の膜厚の２倍以下となるようにしておく。
【０１００】
そして、図９に示す工程を行う際に、セル領域Ｒ１のトレンチ７ａや電界緩和領域Ｒ３のトレンチ７ｂ内にｎ^-型層８を成膜すると同時に、ダイオード形成領域Ｒ２のトレンチ２０内にもｎ^-型層８を成膜する。このとき、トレンチ２０の幅をｎ^-型層８の膜厚の２倍以下にしてあるため、トレンチ２０内がすべてｎ^-型層８によって埋め込まれる。このため、この後、セル領域Ｒ１のトレンチ７ａや電界緩和領域Ｒ３のトレンチ７ｂ内をｐ⁺型層９で埋め込む際に、ダイオード形成領域Ｒ２のトレンチ２０にはｐ⁺型層９が入らないようにできる。
【０１０１】
そして、図１１に示す工程と図１２に示す工程のうちｐ^-型リサーフ層１６ｂを形成するためのｐ型不純物のイオン注入工程のみを行ったのち、それ以降の工程を行うようにすることで、本実施形態にかかるＳｉＣ半導体装置を製造することができる。
【０１０２】
このような製造方法によれば、ダイオード形成領域Ｒ２のトレンチ２０をセル領域Ｒ１のトレンチ７ａや電界緩和領域Ｒ３のトレンチ７ｂの形成と同時に行える。また、トレンチ２０内をｎ^-型層８で埋め込むことにより、ｐ⁺型層１５を分断されたｐ⁺型層３にて構成することができる。これにより、製造工程の簡略化を図ることが可能となる。
【０１０３】
また、一般的に、ＪＢＳでは表面電極１４がｎ^-型層８に対してショットキー接触させられるが、ｐ⁺型層１５はフローティング状態とされる。しかしながら、図２０に示す本実施形態のＳｉＣ半導体装置の変形例の断面図に示されるように、ｐ⁺型層１５と表面電極１４との接触部にシリサイド膜１４ａが形成されるようにすることで、ｐ⁺型層１５がＰＮダイオードとして機能するようにしても良い。
【０１０４】
（第７実施形態）
本発明の第７実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第６実施形態に対して外周領域Ｒ４の構造を変更したものであり、その他に関しては第６実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【０１０５】
図２１は、本実施形態にかかるＳｉＣ半導体装置の外周領域Ｒ４の近傍の部分拡大図である。この図に示されるように、本実施形態では、ダイオード形成領域Ｒ２に加えて外周領域Ｒ４にもｐ⁺型層３を残した状態とし、これらの領域Ｒ２、Ｒ４においてトレンチ２０を形成することでｐ⁺型層３を分断すると共に、トレンチ２０内をｎ^-型層８で埋め込んだ構造としている。このため、分断されたｐ⁺型層３によってｐ⁺型層１５が構成されていると共に、外周領域Ｒ４においてｐ⁺型層２１が等間隔に配置されたガードリングが備えられた構造とされている。このように、外周領域Ｒ４にガードリングが備えられる構造としても良い。
【０１０６】
本実施形態のＳｉＣ半導体装置の製造工程に関しては、基本的に第６実施形態と同様の製造工程を用いることができる。すなわち、第１実施形態で説明した図８に示す工程において、マスクを配置する際に、ダイオード形成領域Ｒ２に加えて外周領域Ｒ４に関してｐ⁺型層１５やｐ⁺型層２１の形成予定領域を覆われるようにする。そして、マスクを用いたエッチングにより、ダイオード形成領域Ｒ２と同時に外周領域Ｒ４にもトレンチ２０を形成する。
【０１０７】
そして、図９に示す工程を行う際に、セル領域Ｒ１のトレンチ７ａや電界緩和領域Ｒ３のトレンチ７ｂ内にｎ^-型層８を成膜すると同時に、ダイオード形成領域Ｒ２および外周領域Ｒ４びトレンチ２０内にもｎ^-型層８を成膜する。このとき、外周領域Ｒ４のトレンチ２０内もすべてｎ^-型層８によって埋め込まれる。
【０１０８】
この後、図１１に示す工程と図１２に示す工程のうちｐ^-型リサーフ層１６ａ、１６ｂやｐ⁺型層１５を形成するためのｐ型不純物のイオン注入工程を行わず、それ以降の工程を行うようにすることで、本実施形態にかかるＳｉＣ半導体装置を製造することができる。
【０１０９】
このような製造方法によれば、ダイオード形成領域Ｒ２および外周領域Ｒ４のトレンチ２０をセル領域Ｒ１のトレンチ７ａや電界緩和領域Ｒ３のトレンチ７ｂの形成と同時に行える。また、トレンチ２０内をｎ^-型層８で埋め込むことにより、ｐ⁺型層１５を分断されたｐ⁺型層３にて構成することができると共に、外周領域Ｒ４にはｐ⁺型層２１が等間隔に配置されたガードリングを形成することができる。これにより、製造工程の簡略化を図ることが可能となる。
【０１１０】
また、一般的に、ＪＢＳでは表面電極１４がｎ^-型層８に対してショットキー接触させられるが、ｐ⁺型層１５はフローティング状態とされる。しかしながら、図２２に示す本実施形態のＳｉＣ半導体装置の変形例の断面図に示されるように、ｐ⁺型層１５と表面電極１４との接触部にシリサイド膜１４ａが形成されるようにすることで、ｐ⁺型層１５がＰＮダイオードとして機能するようにしても良い。
【０１１１】
（他の実施形態）
（１）上記各実施形態では、ＪＦＥＴをノーマリオフで作動させる形態として説明したが、ノーマリオンで作動させる形態とすることもできる。ただし、ノーマリオンで作動させる場合には、各ＪＦＥＴの第２ゲート領域９ａや電界緩和領域Ｒ３のＰＮ接合部により、複数のＰＮ接合が順番に並んだ状態となる。このため、第１実施形態におけるＳｉＣ半導体装置の等価回路を示すと、図２３のように表される。すなわち、複数の寄生ＰＮＰトランジスタが直列接続されたものと等価になる。このため、例えば第１ゲート領域３ａに負電圧が印加された場合に寄生ＰＮＰトランジスタがオンしてしまい、リークが発生する可能性がある。
【０１１２】
したがって、ＪＦＥＴをノーマリオンで作動させる形態とする場合には、図２４に記載したＳｉＣ半導体装置の断面図に示されるように、サージ引抜電極１７を無くす構造にすると好ましい。また、電界緩和領域Ｒ３におけるＰＮ接合部の数を増やすことによっても寄生ＰＮＰトランジスタがオンしないようにすることも可能である。ただし、その分ＳｉＣ半導体装置のサイズが大きくなるため、サージ引抜電極１７を無くす構造にすることが有効である。なお、ここではＪＦＥＴをノーマリオンで作動させる形態とする場合について説明したが、勿論、ＪＦＥＴをノーマリオフで作動させる形態の場合であっても、サージ引抜電極１７を無くす構造を採用することもできる。
【０１１３】
（２）上記各実施形態では、第１ゲート領域３ａと第２ゲート領域９ａを同電位にする場合について説明したが、第１ゲート領域３ａを第１電位にでき、第２ゲート領域９ａを第２電位にというように、それぞれ別々の電位にする構造としても構わない。この場合、第１ゲート領域３ａを制御する第１電位と第２ゲート領域９ａを制御する第２電位をそれぞれ独立した電位に変化させられるようにしても、第１ゲート領域３ａを制御する第１電位のみ変化させられ、第２ゲート領域９ａに印加される第２電位をＧＮＤ（ソース電位）に固定するようにしても構わない。
【０１１４】
（３）上記第１、第２実施形態等では、外周領域Ｒ４に等電位リング電極１９を配置した構造を例に挙げたが、これらの実施形態についても第７実施形態で示したようなガードリングなどを備えるようにしても良い。つまり、外周領域Ｒ４に外周耐圧構造として知られている様々な構造のどのようなものを形成しても良い。
【０１１５】
（４）上記各実施形態では、セル領域Ｒ１におけるトレンチ７ａや電界緩和領域Ｒ３におけるトレンチ７ｂ内に形成するｐ⁺型層９の濃度を均一な濃度とする場合について説明したが、これを二層構造とし、内側の方が外側よりもｐ型不純物濃度が高い高濃度領域となるようにすることもできる。このような構造とすれば、第２ゲート領域９ａとゲート電極１１との接触抵抗をより低減しつつ、第２ゲート領域９ａや電界緩和領域Ｒ３におけるｐ型領域９ｂに濃度勾配を設けることができるため、より電界緩和効果を得ることができる。
【０１１６】
（５）上記各実施形態では、電界緩和領域Ｒ３に備えれたトレンチ７ｂ内にｎ型領域８ｂとｐ型領域９ｂからなるＰＮ接合部を備えるようにしたが、トレンチ７ｂの周囲がｐ⁺型層３であるため、単にトレンチ７ｂ内をｎ型領域８ｂで埋め込むことにより、ｐ⁺型層３とｎ型領域８ｂによるＰＮ接合部を構成するようにしても、素子分離を行うことができる。なお、このようにトレンチ７ｂをｎ型領域８ｂにて埋め込むようにするためには、トレンチ７ｂの幅を上述したトレンチ２０と同様にｎ型領域８ｂの成長量の２倍以下にしておく必要がある。
【０１１７】
（６）上記各実施形態では、第１導電型がｎ型、第２導電型がｐ型となるＳｉＣ半導体装置について説明したが、各構成要素の導電型が反転させたＳｉＣ半導体装置に対しても、本発明を適用することができる。
【０１１８】
（７）第３〜第７実施形態では第１実施形態の構造のＳｉＣ半導体装置に対して本実施形態を適用した場合について説明したが、勿論、第２実施形態のような構造に対しても本実施形態を適用することができる。
【０１１９】
（８）上記各実施形態ではワイドバンドギャップ半導体の一例としてＳｉＣを例に挙げて説明したが、他のワイドバンドギャップ半導体、例えばＧａＮやダイヤモンドに対しても同様に本発明を適用することができる。
【図面の簡単な説明】
【０１２０】
【図１】本発明の第１実施形態にかかるＳｉＣ半導体装置の上面レイアウト図である。
【図２】図１に示すＳｉＣ半導体装置のＡ−Ａ断面図である。
【図３】本実施形態と従来技術のＳｉＣ半導体装置について、ドレイン電圧−電流密度特性を調べた結果を示したグラフである。
【図４】トレンチ内を酸化膜で埋め込むことで素子分離を行った場合についてシミュレーションにより電界強度分布を調べた結果を示した図である。
【図５】ＪＦＥＴおよびＪＢＳの電圧−電流密度特性を調べた結果を示すグラフである。
【図６】ＪＦＥＴおよびＪＢＳのレイアウト模式図である。
【図７】図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図８】図７に続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図９】図８に続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図１０】図９に続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図１１】図１０に続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図１２】図１１に続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図１３】図１２に続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図１４】本発明の第２実施形態にかかるＳｉＣ半導体装置の上面レイアウト図である。
【図１５】図１４に示すＳｉＣ半導体装置のＢ−Ｂ断面図である。
【図１６】本発明の第３実施形態にかかるＳｉＣ半導体装置のダイオード形成領域Ｒ２の近傍の部分拡大断面図である。
【図１７】本発明の第４実施形態にかかるＳｉＣ半導体装置のダイオード形成領域Ｒ２の近傍の部分拡大断面図である。
【図１８】本発明の第５実施形態にかかるＳｉＣ半導体装置のダイオード形成領域Ｒ２の近傍の部分拡大断面図である。
【図１９】本発明の第６実施形態にかかるＳｉＣ半導体装置のダイオード形成領域Ｒ２の近傍の部分拡大断面図である。
【図２０】本発明の第６実施形態の変形例にかかるＳｉＣ半導体装置のダイオード形成領域Ｒ２の近傍の部分拡大断面図である。
【図２１】本発明の第７実施形態にかかるＳｉＣ半導体装置のダイオード形成領域Ｒ２の近傍の部分拡大断面図である。
【図２２】本発明の第７実施形態の変形例にかかるＳｉＣ半導体装置のダイオード形成領域Ｒ２の近傍の部分拡大断面図である。
【図２３】他の実施形態で説明するＳｉＣ半導体装置の等価回路を示した断面図である。
【図２４】他の実施形態で説明するＳｉＣ半導体装置の断面図である。
【符号の説明】
【０１２１】
１ｎ⁺型基板
２ｎ^-型ドリフト層
３ｐ⁺型層
３ａ第１ゲート領域
４ｎ⁺型層
４ａｎ⁺型ソース領域
５半導体基板
７ａ、７ｂトレンチ
８ａｎ^-型チャネル層
８ｂｎ型領域
９ａ第２ゲート領域
９ｂｐ型領域
１１ゲート電極
１２ソース電極
１３ドレイン電極
１４表面電極
１６ａ、１６ｂｐ^-型リサーフ層
１７サージ引抜電極
２０トレンチ
Ｒ１セル領域
Ｒ２ダイオード形成領域
Ｒ３電界緩和領域
Ｒ４外周領域

【特許請求の範囲】
【請求項１】
第１導電型のワイドバンドギャップ半導体からなる基板（１）と、前記基板（１）の上に該基板（１）よりも低濃度の第１導電型のワイドバンドギャップ半導体にて形成された第１半導体層（２）と、前記ドリフト層（２）の上に形成された第２導電型のワイドバンドギャップ半導体からなる第２半導体層（３）と、前記第２半導体層（３）の上に前記第１半導体層（２）よりも高濃度の第１導電型のワイドバンドギャップ半導体にて形成された第３半導体層（４）とを有してなる半導体基板（５）と、
前記半導体基板（５）におけるセル領域（Ｒ１）に備えられ、前記第３半導体層（４）および前記第２半導体層（３）を貫通して前記第１半導体層（２）に達する第１トレンチ（７ａ）と、前記第１トレンチ（７ａ）の側面に位置する前記第２半導体層（３）にて構成された第１ゲート領域（３ａ）と、前記第１トレンチ（７ａ）の側面に位置する前記第３半導体層（４）にて構成されたソース領域（４ａ）と、前記第１トレンチ（７ａ）の内壁に形成されたワイドバンドギャップ半導体からなる第１導電型のチャネル層（８ａ）と、前記第１トレンチ（７ａ）を埋め込むように前記チャネル層（８ａ）の表面に形成されたワイドバンドギャップ半導体からなる第２導電型の第２ゲート領域（９ａ）と、前記ソース領域（４ａ）と電気的に接続されたソース電極（１２）と、前記基板（１）と電気的に接続されたドレイン電極（１３）とを有するＪＦＥＴと、
前記半導体基板（５）におけるダイオード形成領域（Ｒ２）に備えられ、前記ドレイン電極（１３）をアノードとなる裏面電極とし、前記半導体基板（５）のうち前記裏面電極と反対側の面にカソードとなる表面電極（１４）が形成されたダイオードと、
前記セル領域（Ｒ１）および前記ダイオード形成領域（Ｒ２）の周囲を囲むように配置された外周領域（Ｒ４）に備えられた外周耐圧構造部（１８、１９）と、
前記セル領域（Ｒ１）と前記ダイオード形成領域（Ｒ２）の間に配置された電界緩和領域（Ｒ３）において、前記半導体基板（５）における前記第３半導体層（４）が除去されていると共に、前記第２半導体層（３）を貫通して前記第１半導体層（２）に達し、かつ、前記セル領域（Ｒ１）と前記ダイオード形成領域（Ｒ２）の間を仕切るように配置された第２トレンチ（７ｂ）と、前記第２トレンチ（７ｂ）の内壁に形成されたワイドバンドギャップ半導体からなる第１導電型層（８ｂ）および前記第２トレンチ（７ｂ）を埋め込むように前記第１導電型層（８ｂ）の表面に形成されたワイドバンドギャップ半導体からなる第２導電型層（９ｂ）により構成されたＰＮ接合部による素子分離構造と、を備えていることを特徴とするワイドバンドギャップ半導体装置。
【請求項２】
第１導電型のワイドバンドギャップ半導体からなる基板（１）と、前記基板（１）の上に該基板（１）よりも低濃度の第１導電型のワイドバンドギャップ半導体にて形成された第１半導体層（２）と、前記ドリフト層（２）の上に形成された第２導電型のワイドバンドギャップ半導体からなる第２半導体層（３）と、前記第２半導体層（３）の上に前記第１半導体層（２）よりも高濃度の第１導電型のワイドバンドギャップ半導体にて形成された第３半導体層（４）とを有してなる半導体基板（５）と、
前記半導体基板（５）におけるセル領域（Ｒ１）に備えられ、前記第３半導体層（４）および前記第２半導体層（３）を貫通して前記第１半導体層（２）に達する第１トレンチ（７ａ）と、前記第１トレンチ（７ａ）の側面に位置する前記第２半導体層（３）にて構成された第１ゲート領域（３ａ）と、前記第１トレンチ（７ａ）の側面に位置する前記第３半導体層（４）にて構成されたソース領域（４ａ）と、前記第１トレンチ（７ａ）の内壁に形成されたワイドバンドギャップ半導体からなる第１導電型のチャネル層（８ａ）と、前記第１トレンチ（７ａ）を埋め込むように前記チャネル層（８ａ）の表面に形成されたワイドバンドギャップ半導体からなる第２導電型の第２ゲート領域（９ａ）と、前記ソース領域（４ａ）と電気的に接続されたソース電極（１２）と、前記基板（１）と電気的に接続されたドレイン電極（１３）とを有するＪＦＥＴと、
前記半導体基板（５）におけるダイオード形成領域（Ｒ２）に備えられ、前記ドレイン電極（１３）をアノードとなる裏面電極とし、前記半導体基板（５）のうち前記裏面電極と反対側の面にカソードとなる表面電極（１４）が形成されたダイオードと、
前記セル領域（Ｒ１）および前記ダイオード形成領域（Ｒ２）の周囲を囲むように配置された外周領域（Ｒ４）に備えられた外周耐圧構造部（１８、１９）と、
前記セル領域（Ｒ１）と前記ダイオード形成領域（Ｒ２）の間に配置された電界緩和領域（Ｒ３）において、前記半導体基板（５）における前記第３半導体層（４）が除去されていると共に、前記第２半導体層（３）を貫通して前記第１半導体層（２）に達し、かつ、前記セル領域（Ｒ１）と前記ダイオード形成領域（Ｒ２）の間を仕切るように配置された第２トレンチ（７ｂ）と、前記第２トレンチ（７ｂ）内を埋め込むように形成されたワイドバンドギャップ半導体からなる第１導電型層（８ｂ）を有し、該第１導電型層（８ｂ）と前記第２トレンチ（７ｂ）の側面の前記第２半導体層（３）とにより構成されたＰＮ接合部による素子分離構造と、を備えていることを特徴とするワイドバンドギャップ半導体装置。
【請求項３】
前記電界緩和領域（Ｒ３）では前記第３半導体層（４）が除去され、前記ダイオード形成領域（Ｒ２）では前記第３半導体層（４）および前記第２半導体層（３）が除去されることで、前記電界緩和領域（Ｒ３）と前記ダイオード形成領域（Ｒ２）との境界部が段差部とされ、前記境界部において前記第１半導体層（２）の表層部には前記第２半導体層（３）から前記ダイオードに向けて延設された第２導電型のリサーフ層（１６ａ）が備えられ、前記電界緩和領域（Ｒ３）における前記第２トレンチ（７ｂ）よりも前記ダイオード側において前記第２半導体層（３）と電気的に接続されたサージ引抜電極（１７）が備えられていることを特徴とする請求項１または２に記載のワイドバンドギャップ半導体装置。
【請求項４】
前記第２トレンチ（７ｂ）は複数個備えられていることを特徴とする請求項１ないし３のいずれか１つに記載のワイドバンドギャップ半導体装置。
【請求項５】
前記セル領域（Ｒ１）が前記半導体基板（５）の中央位置に配置されていると共に、該セル領域（Ｒ１）の周囲を囲むように前記ダイオード形成領域（Ｒ２）が配置され、前記セル領域（Ｒ１）と前記ダイオード形成領域（Ｒ２）の間において前記セル領域（Ｒ１）の周囲を囲むように前記電界緩和領域（Ｒ３）が配置されていることを特徴とする請求項１ないし４のいずれか１つに記載のワイドバンドギャップ半導体装置。
【請求項６】
前記ダイオード形成領域（Ｒ２）が前記半導体基板（５）の中央位置に配置されていると共に、該ダイオード形成領域（Ｒ２）の周囲を囲むように前記セル領域（Ｒ１）が配置され、さらに該セル領域（Ｒ１）を囲むように前記外周領域（Ｒ４）が配置されており、
前記電界緩和領域（Ｒ３）が前記ダイオード形成領域（Ｒ２）と前記セル領域（Ｒ１）の間において前記ダイオード形成領域（Ｒ２）の周囲を囲むように配置されていると共に、前記セル領域（Ｒ１）と前記外周領域（Ｒ４）の間において前記セル領域（Ｒ１）の周囲を囲むように配置されていることを特徴とする請求項１ないし４のいずれか１つに記載のワイドバンドギャップ半導体装置。
【請求項７】
前記ダイオード形成領域（Ｒ２）において、前記半導体基板（５）における前記第３半導体層（４）が除去されていると共に、前記表面電極（１４）が前記第２半導体層（３）とオーミック接触され、前記ダイオードが前記第２半導体層（３）と前記第１半導体層（２）とによるＰＮ接合にて形成されるＰＮダイオードにより構成されていることを特徴とする請求項１ないし６のいずれか１つに記載のワイドバンドギャップ半導体装置。
【請求項８】
前記ダイオード形成領域（Ｒ２）において、前記半導体基板（５）における前記第３半導体層（４）が除去されていると共に、前記表面電極（１４）が前記第２半導体層（３）とオーミック接触されることで、前記第２半導体層（３）と前記第１半導体層（２）とによるＰＮ接合にて形成されるＰＮダイオードが構成され、かつ、前記ＰＮダイオードよりも前記外周領域（Ｒ４）側において前記第２半導体層（３）が除去されていると共に、前記表面電極（１４）が前記第１半導体層（２）とショットキー接触されることで、ショットキーダイオードが構成され、前記ダイオード形成領域（Ｒ２）に備えられる前記ダイオードが前記ＰＮダイオードと前記ショットキーダイオードにて構成されていることを特徴とする請求項１ないし６のいずれか１つに記載のワイドバンドギャップ半導体装置。
【請求項９】
前記ＰＮダイオードと前記ショットキーダイオードの間において、前記第１半導体層（２）の表層部には、前記第２半導体層（３）の端部の下方からさらに外周側に延設されるように形成された第２導電型のリサーフ層（１６ａ）が備えられていることを特徴とする請求項８に記載のワイドバンドギャップ半導体装置。
【請求項１０】
前記ダイオード形成領域（Ｒ２）において、前記半導体基板（５）における前記第３半導体層（４）が除去されていると共に、前記第２半導体層（３）を貫通して前記第１半導体層（２）に達した複数の第３トレンチ（２０）が配置され、該第３トレンチ（２０）が第１導電型層（８）にて埋め込まれていることにより前記第２半導体層（３）が複数に分断されることで、前記ダイオードがジャンクションバリアショットキーダイオードにて構成されていることを特徴とする請求項１ないし６のいずれか１つに記載のワイドバンドギャップ半導体装置。
【請求項１１】
前記外周領域（Ｒ４）において、前記半導体基板（５）における前記第３半導体層（４）が除去されていると共に、前記第２半導体層（３）を貫通して前記第１半導体層（２）に達した複数の第３トレンチ（２０）が配置され、該第３トレンチ（２０）が第１導電型層（８）にて埋め込まれていることにより前記第２半導体層（３）が複数に分断されることで、ガードリングが構成されていることを特徴とする請求項１０に記載のワイドバンドギャップ半導体装置。
【請求項１２】
前記第２半導体層（３）は、二層構造とされており、上層部（３ｃ）の方が下層部（３ｂ）よりも高濃度とされていることを特徴とする請求項１ないし１０のいずれか１つに記載のワイドバンドギャップ半導体装置。
【請求項１３】
前記セル領域（Ｒ１）における前記ＪＦＥＴの面積（Ａｊ）と前記ダイオード形成領域（Ｒ２）における前記ダイオード（Ａｄ）の面積は、前記ＪＦＥＴをオンさせたときにソース電極（１２）と前記ドレイン（１３）の間に流れる電流と前記ＪＦＥＴをオフさせたときに前記ダイオードの前記表面電極（１４）と前記ドレイン電極（１３）との間に流れる電流とが等しくなるように設定されていることを特徴とする請求項１ないし９のいずれか１つに記載のワイドバンドギャップ半導体装置。

【図１】