半導体素子の製造方法および半導体素子
【課題】 半導体素子の微細パターン製造方法を提供する。
【解決手段】フィーチャー層３１０の第１領域Ａには第１マスク構造物を形成し、第２領域Ｂには第２マスク構造物を形成する。各々デュアルマスク層とエッチングマスク層とを含むように第１マスク構造物及び第２マスク構造物を形成する。第１マスク構造物及び第２マスク構造物のエッチングマスクパターンを等方性エッチングし、第１マスク構造物からエッチングマスクパターンを除去する。第１マスク構造物及び第２マスク構造物の両側壁にスペーサ３５０Ａ、３５０Ｂを形成する。第２マスク構造物上にあるエッチングマスクパターンをマスクとして第１領域Ａで間にボイドが形成されるように側壁スペーサ３５０Ａを含む第１マスクパターンと、第２領域Ｂで間に第２マスク構造物が介在するように側壁スペーサ３５０Ｂ、３５０Ｃを含む第２マスクパターンを形成する。
【解決手段】フィーチャー層３１０の第１領域Ａには第１マスク構造物を形成し、第２領域Ｂには第２マスク構造物を形成する。各々デュアルマスク層とエッチングマスク層とを含むように第１マスク構造物及び第２マスク構造物を形成する。第１マスク構造物及び第２マスク構造物のエッチングマスクパターンを等方性エッチングし、第１マスク構造物からエッチングマスクパターンを除去する。第１マスク構造物及び第２マスク構造物の両側壁にスペーサ３５０Ａ、３５０Ｂを形成する。第２マスク構造物上にあるエッチングマスクパターンをマスクとして第１領域Ａで間にボイドが形成されるように側壁スペーサ３５０Ａを含む第１マスクパターンと、第２領域Ｂで間に第２マスク構造物が介在するように側壁スペーサ３５０Ｂ、３５０Ｃを含む第２マスクパターンを形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関し、特に半導体素子の製造方法に関する。
【背景技術】
【０００２】
半導体素子が高集積化されるにつれて、半導体素子とそれらの間のスペースのフィーチャーサイズ（ｆｅａｔｕｒｅ ｓｉｚｅ）も縮小してきた。その結果、素子フィーチャーの形成に用いられる多様なパターンがスケールダウン（ｓｃａｌｅ−ｄｏｗｎ）された。しかし、パターン形成に用いられる通常のフォトリソグラフィー工程での解像限界によって、多様な基板材料上に十分に微細なラインアンドスペースパターン（以下、“Ｌ／Ｓパターン”と称する）を形成することがさらに難しくなった。
【０００３】
前記のような半導体素子をさらに高集積化する１つの方法として、比較的微細なピッチを有する微細なパターンを形成するために、ＳＡＲＰ（ｓｅｌｆ−ａｌｉｇｎｅｄ ｒｅｖｅｒｓｅ ｐａｔｔｅｒｎｉｎｇ：自己整列リバースパターニング）とも呼ばれるフォトリソグラフィー工程を利用する方法がある。ＳＡＲＰ方法によれば、フィーチャー（または、フィーチャー層）が形成される層上にパターンを形成しうる。前記パターン上にコンフォーマル層（ｃｏｎｆｏｒｍａｌ ｌａｙｅｒ）を形成し、次いで、このコンフォーマル層を前記前記フィーチャー層及びパターンから除去するが、前記パターンの側壁には、前記コンフォーマル層の一部を残しうる。その後、前記パターンを除去し、前記側壁にあったコンフォーマル層部分を残せる。前記コンフォーマル層の残りの部分は、マスクパターンを限定でき、前記フィーチャー層を逆相パターンでエッチングするのに用いられる。
半導体素子の製造に使用するためのパターンを形成するために、フォトリソグラフィーを利用することが、例えば、特許文献１から４に記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許６４７５８９１号明細書
【特許文献２】米国特許６７２３６０７号明細書
【特許文献３】米国特許７１１５５２５号明細書
【特許文献４】米国特許７２５３１１８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、単一のフォトリソグラフィー工程を通じて、互いに異なる幅を有するマスクパターン要素を含む複数のマスクパターンを同時に形成する方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の請求項１に対応する解決手段１によれる半導体素子の製造方法では、フィーチャー層の第１領域には第１マスク構造物を形成し、第２領域には第２マスク構造物を形成する。各々デュアルマスク層、および、前記デュアルマスク層上に形成されて前記デュアルマスク層に対してエッチング選択比を有するエッチングマスク層を含むように前記第１マスク構造物及び第２マスク構造物を形成する。前記第１マスク構造物及び第２マスク構造物のエッチングマスクパターンを等方性エッチングして、第２マスク構造物ではエッチングマスクパターンの少なくとも一部を残しつつ、前記第１マスク構造物から前記エッチングマスクパターンを除去する。前記第１マスク構造物及び第２マスク構造物の両側壁にスペーサを形成する。前記第２マスク構造物上にある前記エッチングマスクパターンをマスクとして前記第１領域でスペーサの間から前記第１マスク構造物を選択的に除去し、前記第１領域で間にボイドが形成されるように、相互対向する側壁スペーサを含む第１マスクパターンと、前記第２領域で間に前記第２マスク構造物が介在されるように、相互対向する側壁スペーサを含む第２マスクパターンを形成する。
【０００７】
請求項２に対応する解決手段２では、前記第１マスクパターンをマスクとして第１領域に第１フィーチャーを形成して、前記第２マスクパターンをマスクとして第２領域に前記第１フィーチャーより広い幅を有する第２フィーチャーを形成するように、前記フィーチャー層をパターニングしうる。
【０００８】
請求項３に対応する解決手段３では、前記等方性エッチングの前に、前記第２マスク構造物のエッチングマスクパターンの厚さは、前記第１マスク構造物のエッチングマスクパターン幅の１／２より大きくありえる。
【０００９】
請求項４に対応する解決手段４では、前記スペーサを形成する段階で、前記第１マスク構造物及び第２マスク構造物上に前記エッチングマスクパターン及び／または前記デュアルマスクパターンに対してエッチング選択比を有するスペーサマスク層を形成しうる。前記スペーサマスク層をエッチングして前記相互対向する側壁スペーサの間で前記第１マスク構造物及び前記第２マスク構造物の各表面を露出させうる。前記第１マスク構造物を選択的に除去するために、前記第２マスク構造物上のエッチングマスク層をマスクとして前記第１マスク構造物及び第２マスク構造物の露出された表面をエッチングして、前記第２マスク構造物のデュアルマスクパターンは実質的に除去せず、前記第１マスクパターンのデュアルマスクパターンを除去しうる。
【００１０】
請求項５に対応する解決手段５では、前記第１マスク構造物及び第２マスク構造物を形成する段階は、前記基板の第１領域及び第２領域上にデュアルマスク層を形成する段階と、前記第１領域では第１部分を含み、前記第２領域では前記第１部分より広い第２部分を含むエッチングマスクパターンを前記デュアルマスク層上に形成する段階と、前記エッチングマスクパターンをマスクとして前記デュアルマスク層をパターニングし、前記第１領域には前記第１マスク構造物を形成し、前記第２領域には前記第１マスクパターン幅より広幅の前記第２マスク構造物を形成する段階と、を含む。
【００１１】
解決手段６では、前記エッチングマスクパターンを形成する段階は、前記基板の前記第１領域及び第２領域で前記デュアルマスク層上にエッチングマスク層を形成する段階と、前記エッチングマスク層上に、前記第１領域には第１部分を含み、前記第２領域には第２部分を含むマスクパターンを形成する段階と、前記マスクパターンを利用して前記エッチングマスク層をパターニングし、前記デュアルマスク層上にエッチングマスクパターンを形成する段階と、を含む。
【００１２】
解決手段７では、前記デュアルマスク層は、シリコン含有膜及び炭素含有膜のうち、少なくとも１つからなる。
請求項６に対応する解決手段８では、前記第１領域はメモリセル領域を含み、前記第２領域は周辺回路領域を含む。
【００１３】
請求項７に対応する解決手段９では、前記フィーチャー層は半導体基板からなる。前記第１マスク構造物及び第２マスク構造物を形成する前に、前記基板の第１領域及び第２領域にパッド酸化膜を形成する段階と、前記基板の第１領域及び第２領域で前記パッド酸化膜上にハードマスク層を形成する段階と、をさらに含む。前記第１マスク構造物及び第２マスク構造物を形成する段階は、前記ハードマスク層上に前記第１マスク構造物及び第２マスク構造物を形成する段階を含む。
【００１４】
解決手段１０では、前記ハードマスク層を形成する段階は、前記パッド酸化膜上に第１ハードマスク層を形成する段階と、前記第１ハードマスク層上に第２ハードマスク層を形成する段階と、を含む。前記第２ハードマスク層は、前記ハードマスク層に対してエッチング選択比を有する材料からなる。
【００１５】
解決手段１１では、前記第１マスク構造物及び第２マスク構造物の形成前に、バッファマスク層を形成する段階をさらに含む。前記バッファマスク層は、前記ハードマスク層に対してエッチング選択比を有する材料からなる。
【００１６】
解決手段１２では、第１領域では前記スペーサをマスクとして前記バッファマスク層をパターニングしてバッファマスクパターンの第１部分を形成し、第２領域では、前記第２マスク構造物とその両側壁にある前記スペーサをマスクとして前記バッファマスク層をパターニングして、前記バッファマスクパターンの第１部分より広い前記バッファマスクパターンの第２部分を形成する段階と、前記バッファマスクパターンをマスクとして前記ハードマスク層をエッチングして、前記パッド酸化膜を露出させるハードマスクパターンを形成する段階と、前記ハードマスクパターンをマスクとして前記パッド酸化膜及び前記基板をパターニングして、前記基板の第１領域には第１素子分離用トレンチを形成し、前記基板の第２領域には第２素子分離用トレンチを形成する段階と、前記第１素子分離用トレンチ及び第２素子分離用トレンチを絶縁層で充填し、前記基板の第１領域には第１活性領域を定義し、前記基板の第２領域には前記第１活性領域より広い第２活性領域を定義する段階と、をさらに含む。
【００１７】
解決手段１３では、前記パッド酸化膜及び基板をパターニングする前に、前記第２領域に位置する開口が形成されたトレンチマスクパターンを前記ハードマスクパターン上に形成する段階と、前記トレンチマスクパターンの開口を利用して前記第２領域で前記ハードマスクパターン、前記パッド酸化膜、及び前記基板をパターニングして、前記基板の第２領域に予備素子分離用トレンチを形成する段階と、前記トレンチマスクパターンを除去する段階と、をさらに含む。前記パッド酸化膜及び前記基板をパターニングする段階は、パッド酸化膜及び前記基板をパターニングして、前記基板の第１領域に前記第１素子分離用トレンチを形成しつつ、前記基板の第２領域では、前記予備素子分離用トレンチの深さを増加させて、前記第１素子分離用トレンチより前記基板内部にさらに延びる前記第２素子分離用トレンチを形成する段階を含む。
【００１８】
請求項８に対応する解決手段１４では、前記フィーチャー層は、導電層を含む。前記第１領域では前記スペーサをマスクとして前記導電層をパターニングして第１導電パターンを形成し、前記第２領域では前記第２マスク構造物とその両側壁にある前記スペーサをマスクとして前記第１導電パターンより広幅の第２導電パターンを形成する段階をさらに含む。
【００１９】
解決手段１５では、前記第１導電パターンは、ゲート電極、ビットライン、及びダミー導電ラインのうち、少なくとも１つを含む。
解決手段１６では、前記スペーサ上にその一部を露出させるように分離用マスクパターンを形成する段階と、前記分離用マスクパターンをマスクとして前記スペーサの露出された部分を選択的にエッチングして前記スペーサを分離させる段階と、前記分離用マスクパターンを除去する段階と、をさらに含む。
【００２０】
請求項９に対応する解決手段１７では、前記第１マスクパターンは、前記第１領域で複数のマスク要素を含む。前記第２マスクパターンは、前記第２領域で前記第１領域にある前記複数のマスク要素よりそれぞれ広幅を有する複数のマスク要素を含む。
解決手段１８では、前記第１領域にある複数のマスクパターンは、互いに異なる幅を有する。
【００２１】
請求項１０に対応する解決手段１９では、前記フィーチャー層は、基板を含む。前記第１マスク構造物及び第２マスク構造物を形成する段階前に、前記第１領域及び第２領域にエッチング阻止層を形成する段階と、前記基板の前記第１領域及び第２領域にモールド層を形成する段階と、をさらに含む。前記第１マスク構造物及び第２マスク構造物を形成する段階は、前記モールド層上に前記第１マスク構造物及び第２マスク構造物を形成する段階を含む。前記第１領域で前記スペーサの間から前記第１マスク構造物を選択的に除去した後に、前記基板の第１領域では前記スペーサをマスクとして前記モールド層をパターニングして、前記第１領域に第１開口を限定するモールドパターンの第１部分を形成し、前記基板の第２領域では前記第２マスク構造物とその両側壁にあるスペーサをマスクとして前記モールド層をパターニングして、前記第２領域に前記基板の第１領域に形成された前記第１開口より広い第２開口を限定するモールドパターンの第２部分を形成する段階と、前記基板の第１領域及び第２領域で各々前記モールドパターンの第１開口及び第２開口を充填するように導電層を形成する段階と、前記モールドパターンを除去して前記第１領域には微細導電パターンを形成し、前記第２領域には前記微細導電パターンより広い素子導電パターンを形成する段階と、をさらに含む。
【００２２】
本発明の請求項１１に対応する解決手段２０によれば、半導体素子は、第１領域及び第２領域を含む基板を含む。前記第１領域は、複数の第１フィーチャーを含み、前記第２領域は、前記第１領域にある前記複数の第１フィーチャーより広い幅を各々有する複数の第２フィーチャーを含む。前記基板の第１領域にある複数の第１フィーチャー及び前記第２領域にある複数の第２フィーチャーを形成するために、フィーチャー層の第１領域には第１マスク構造物を形成し、第２領域には第２マスク構造物を形成する。各々デュアルマスク層、および、前記デュアルマスク層上に形成されて前記デュアルマスク層に対してエッチング選択比を有するエッチングマスク層を含むように前記第１マスク構造物及び第２マスク構造物を形成する。
【００２３】
前記第１マスク構造物及び第２マスク構造物のエッチングマスクパターンを等方性エッチングして、第２マスク構造物ではエッチングマスクパターンの少なくとも一部を残しつつ、前記第１マスク構造物から前記エッチングマスクパターンを除去する。前記第１マスク構造物及び第２マスク構造物の両側壁にスペーサを形成する。前記第２マスク構造物上にある前記エッチングマスクパターンをマスクとして前記第１領域でスペーサの間から前記第１マスク構造物を選択的に除去する。前記第１領域では前記スペーサをマスクとして前記フィーチャー層をパターニングして前記複数の第１フィーチャーを形成して、前記第２領域では前記第２マスク構造物とその両側壁にある前記スペーサをマスクとして前記複数の第２フィーチャーを形成する。
解決手段２１の半導体素子は、等方性エッチング前に、前記第２マスク構造物のエッチングマスクパターンの厚さは、前記第１マスク構造物のエッチングマスクパターン幅の１／２より大きい。
【発明の効果】
【００２４】
本発明では、互いに異なる幅を有するマスクパターン要素を含む複数のマスクパターンを、ＳＡＲＰ工程を利用して同時に形成する。例えば、本発明による一態様では、互いに異なる幅及び／またはそれらの間に相異なる間隔を有するマスク要素をフィーチャー層上に同時に形成し、次いで前記互いに異なるサイズ／間隔の要素を有するマスクパターンを用いて前記フィーチャー層をエッチングしうる。
【００２５】
また、本発明に他の態様では、素子の第１領域では、側壁スペーサが上に形成されている構造物を除去して前記マスクパターンのうち、１つを形成し、素子の第２領域では、側壁スペーサ間に構造物を残せる。特に、前記構造物は、互いに異なるエッチング選択比を有する少なくとも２層を含み、前記第２領域にある前記構造物で少なくとも２層のうち、最上層の厚さは、前記第１領域にある構造物の厚さの１／２より大きい。したがって、第１領域及び第２領域の両方向の構造物を等方性エッチングすれば、第２領域で前記構造物の最上層が完全に除去されない状態で、第１領域では、前記構造物の最上層が除去され、第１領域での前記構造物の除去時に、第２領域にある前記構造物の最上層残留部がマスクとして用いられる。すなわち、前記第１領域では、マスク要素が側壁スペーサのみで構成され、それらは構造物が第１領域から除去された後にも残る。しかし、第２領域にあるマスク要素は、側壁スペーサのみならず、それらの間にある構造物も含みうる。したがって、素子の互いに異なる領域で互いに異なるマスクパターンに含まれた互いに異なる要素は、互いに異なるサイズを有し、それらを後続段階で、１つまたはそれ以上の素子層をパターニングするのに使用することによって、互いに異なるサイズを有するフィーチャーを提供しうる。
【図面の簡単な説明】
【００２６】
【図１】本発明による一実施例で不揮発性メモリ素子を含むシステムを示すブロック図である。
【図２】本発明による一実施例で各々フィーチャーが形成されている２つの分離された領域Ａ、Ｂを含む半導体基板の平面図である。
【図３Ａ】本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を示す断面図である。
【図３Ｂ】本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を示す断面図である。
【図３Ｃ】本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を示す断面図である。
【図３Ｄ】本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を示す断面図である。
【図３Ｅ】本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を示す断面図である。
【図３Ｆ】本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を示す断面図である。
【図３Ｇ】本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を示す断面図である。
【図３Ｈ】本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を示す断面図である。
【図３Ｉ】本発明による一実施例でフィーチャー層上にデュアルマスク層を形成する方法を説明するフローチャートである。
【図４】本発明の一実施例による半導体素子の平面図である。
【図５Ａ】本発明による一実施例で自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成することによって、基板にＳＴＩ領域を形成する方法を説明する断面図である。
【図５Ｂ】本発明による一実施例で自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成することによって、基板にＳＴＩ領域を形成する方法を説明する断面図である。
【図５Ｃ】本発明による一実施例で自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成することによって、基板にＳＴＩ領域を形成する方法を説明する断面図である。
【図５Ｄ】本発明による一実施例で自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成することによって、基板にＳＴＩ領域を形成する方法を説明する断面図である。
【図５Ｅ】本発明による一実施例で自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成することによって、基板にＳＴＩ領域を形成する方法を説明する断面図である。
【図５Ｆ】本発明による一実施例で自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成することによって、基板にＳＴＩ領域を形成する方法を説明する断面図である。
【図６Ａ】本発明の他の実施例によってＳＴＩ領域を形成する方法を説明する断面図である。
【図６Ｂ】本発明の他の実施例によってＳＴＩ領域を形成する方法を説明する断面図である。
【図６Ｃ】本発明の他の実施例によってＳＴＩ領域を形成する方法を説明する断面図である。
【図６Ｄ】本発明の他の実施例によってＳＴＩ領域を形成する方法を説明する断面図である。
【図６Ｅ】本発明の他の実施例によってＳＴＩ領域を形成する方法を説明する断面図である。
【図６Ｆ】本発明の他の実施例によってＳＴＩ領域を形成する方法を説明する断面図である。
【図６Ｇ】本発明の他の実施例によってＳＴＩ領域を形成する方法を説明する断面図である。
【図６Ｈ】本発明の他の実施例によってＳＴＩ領域を形成する方法を説明する断面図である。
【図７】本発明の一実施例によって形成されたＮＡＮＤフラッシュ素子を説明する平面図である。
【図８Ａ】図７の半導体素子の強調された部分の平面図であって、本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を説明する平面図である。
【図８Ｂ】図７の半導体素子の強調された部分の断面図であって、本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を説明する平面図である。
【図９Ａ】図７の半導体素子の強調された部分の平面図であって、本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を説明する平面図である。
【図９Ｂ】図７の半導体素子の強調された部分の断面図であって、本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を説明する平面図である。
【図１０Ａ】図７の半導体素子の強調された部分の平面図であって、本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を説明する平面図である。
【図１０Ｂ】図７の半導体素子の強調された部分の断面図であって、本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を説明する平面図である。
【図１１Ａ】図７の半導体素子の強調された部分の平面図であって、本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を説明する平面図である。
【図１１Ｂ】図７の半導体素子の強調された部分の断面図であって、本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を説明する平面図である。
【図１２Ａ】図７の半導体素子の強調された部分の平面図であって、本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を説明する平面図である。
【図１２Ｂ】図７の半導体素子の強調された部分の断面図であって、本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を説明する平面図である。
【図１３Ａ】図７の半導体素子の強調された部分の平面図であって、本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を説明する平面図である。
【図１３Ｂ】図７の半導体素子の強調された部分の断面図であって、本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を説明する平面図である。
【図１４Ａ】図７の半導体素子の強調された部分の平面図であって、本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を説明する平面図である。
【図１４Ｂ】図７の半導体素子の強調された部分の断面図であって、本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を説明する平面図である。
【図１５Ａ】本発明による他の実施例でダマシン工程に用いられる複数のマスクパターンを形成する方法を説明する断面図である。
【図１５Ｂ】本発明による他の実施例でダマシン工程に用いられる複数のマスクパターンを形成する方法を説明する断面図である。
【図１５Ｃ】本発明による他の実施例でダマシン工程に用いられる複数のマスクパターンを形成する方法を説明する断面図である。
【図１５Ｄ】本発明による他の実施例でダマシン工程に用いられる複数のマスクパターンを形成する方法を説明する断面図である。
【図１５Ｅ】本発明による他の実施例でダマシン工程に用いられる複数のマスクパターンを形成する方法を説明する断面図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施例を添付図面に基づいて参照して詳細に説明する。しかし、本発明の実施例は、多様な形態に変形でき、本発明の範囲が後述する実施例に限定されると解釈されてはならない。本発明の実施例は、本発明をさらに完全に説明するために提供されるものである。図面で、層及び領域の厚さは、明細書の明確性のために、誇張されたものである。図面上で、同じ符号は同じ要素を示す。本明細書で使われた用語「及び／または」は、これと関連して記載された項目のうち、１つまたはそれ以上の任意の組合わせまたはあらゆる組合わせを含み、“／”として縮約して記載されることもある。
【００２８】
本明細書で使われる用語は、特定の実施例を記述するための目的として用いられるものであり、本発明の範囲を制限するためのものではない。本明細書で、単数として使われた用語は、それについての単数であることを示す明白な背景に関する言及がない限り、複数も含むものである。また、本明細書で使われる「包含する」という用語は、言及された特徴、領域、段階、動作、要素、及び／または成分の存在を特定するものではあるが、１つまたはそれ以上の他の特徴、領域、段階、動作、要素、成分、及び／またはグループの存在または付加を除外するものではない。
【００２９】
ある層、領域または基板のような要素が異なる要素（またはその変形物）の「上部」にあると記載された場合、前記ある要素は、前記他の要素の上部に直接存在しても、それらの間に第３の要素が介在しても良い。一方、ある要素が異なる要素（またはその変形物）の「真上」にあると記載された場合、または他の要素の“真上に”延びると記載された場合、それらの要素間に介在される要素はない。また、ある要素が異なる要素（またはその変形物）に「連結」または「結合」されていると記載された場合、前記ある要素は、前記他の要素に直接連結または結合されるか、それらの間に第３の要素が介在されうる。一方、ある要素が異なる要素に「直接連結」または「直接結合」されていると記載された場合、それら要素間に介在される要素はない。
【００３０】
多様な要素、成分、領域、層及び／または断面を記述するために、用語第１、第２などを使用できるが、それらの要素、成分、領域、層及び／または断面は、それらの用語に限定されると解釈されてはならない。それらの用語は、１つの要素、成分、領域、層または断面を他の要素、成分、領域、層または断面と区別するために用いられるだけである。したがって、下記説明で使用する第１要素、成分、領域、層または断面は、本発明の開示を外れず、第２要素、成分、領域、層または断面とも称されうる。
【００３１】
また、相対的な用語、例えば、「下部」、「後」、及び「上部」は、図面に示されたような一要素の他の要素に対する関係を説明するために用いられる。相対的な用語は、図面に示された方向だけではなく、素子の多様な方向を含むように意図されたものである。例えば、図１にある構造が回転されれば、基板の「背面（ｂａｃｋｓｉｄｅ）」上にあると記載された要素は、基板の“上部”表面上にあるものとなりうる。したがって、例示的な用語「上部」は、図面の特定の方向によって、「下部」及び「上部」の方向をいずれも含みうる。同様に、添付図面のうち、いずれか一図面にある構造が回転すれば、他の要素の「下部」または「下」にあると記載された要素が、前記他の要素の「上部」に位置されうる。したがって、例示的な用語「下部」または「下」は、「上部」及び「下部」をいずれも含みうる。
【００３２】
次いで、本発明の理想的な実施例を概略的に図示した断面図を参照して本発明の実施例を説明する。各実施例は、例えば、製造技術及び／または許容誤差の結果として図示された形状から偏差がありえる。したがって、本発明の実施例は、図示された特定の形状にのみ制限されると解釈されてはならず、例えば、製造結果から得られる形状における偏差を含むと解釈されねばならない。例えば、平坦なものと示されたり、説明された領域は、典型的に荒いか、及び／または非線形の特徴を有することができる。特に、とがっていた角を有すると図示されたのは、典型的にラウンド状を有することができる。したがって、図面に示された領域は、事実上概略的なものであり、それらの形状は、素子の領域の正確な形状を説明しようとするものではなく、本発明の範囲を制限するものではない。
【００３３】
他の限定がない限り、本明細書で使われたあらゆる用語（技術的用語及び科学的用語）は、当業者に、通常よく知られたということを意味する。また、通常使われる辞書に定義されたような用語は、関連した技術分野を背景とする意味と同じ意味を有すると解釈されねばならず、別途の記載がない限り、理想的であるか、または過度に解釈されてはならない。
【００３４】
（一実施例）
通常の場合には、（比較的広い幅を有する）低密度パターンを形成するためのマスクが（比較的狭い幅を有する）高密度パターンを形成するためのマスクを形成した後に形成され、これは低密度パターンと高密度パターンとの間にミスアラインをもたらすということを認知したことから、本発明の実施例は出発した。したがって、以下でさらに詳細に説明するように、本発明による実施例では、ＳＡＲＰを利用して複数のマスクパターンを同時に形成することを提供する。前記マスクパターンは、互いに異なる幅を有するマスクパターン要素を含むことができる。例えば、本発明による一実施例で、互いに異なる幅及び／または互いに異なる間隔で離隔されている要素を１つのフィーチャー層上に同時に形成し、次いで、互いに異なるサイズ／間隔を有する要素を有するパターンを利用するエッチング工程を行える。したがって、本発明による実施例によれば、単一のフォトリソグラフィー工程を通じて互いに異なるサイズを有する要素を有するマスクパターンを同時に形成することによって、半導体素子の製造時に整列による問題を減らすことができる。
【００３５】
また、本発明による一実施例では、素子の第１領域では、側壁スペーサがその上に形成されている構造物を除去して、前記マスクパターンのうち、１つを形成し、素子の第２領域では、側壁スペーサ間に構造物を残しうる。したがって、第１領域では、構造物を除去し、第２領域では構造物を維持させることによって、互いに異なるサイズを有する要素を提供しうる。特に、前記第１領域では、該当マスクにある要素が側壁スペーサ自体として限定され、それらは、構造物が除去された後にも残る。また、チップの第２領域にある要素は、側壁スペーサのみならず、それらの間にある構造物も含みうる。したがって、チップの互いに異なる領域で互いに異なるパターンに含まれる互いに異なる要素は互いに異なるサイズを有することができる。
【００３６】
図１は、セルアレイ３２に連結されたワードラインＷＬ０−ＷＬｎを駆動するデコーダ回路３４を含むフラッシュメモリ素子３０を含むシステム１００を示すハイレベルブロック図である。フラッシュメモリ素子３０のセルアレイ３２は、複数のメモリセルを含む。セルアレイ３２は、ビットラインＢＬ０−ＢＬｍを通じてページバッファ３６に連結されている。デコーダ３４は、セルアレイ３２内で選択的なメモリセルのアドレスに用いられ、この際、データは、ビットラインＢＬ０−ＢＬｍを通じてページバッファ３６に提供される。
【００３７】
また、デコーダ３４は、ビットライン選択回路３８を除去し、ビットライン選択回路３８は、制御ラインＹｉを通じてページバッファ３６により提供されるデータを選択しうる。選択されたデータは、ビットライン選択回路３８からデータバッファ４２を通じて提供され、データバッファ４２は、デコーダ３４により命令される制御ユニット４４の制御下で作動する。
【００３８】
フラッシュメモリ３０は、書込及び読出サイクルを行うために、フラッシュメモリ３０を動作させるように構成された補助制御回路を含むメモリコントローラ回路２０により制御される。特に、メモリコントローラ２０からのアドレスがデコーダ３４に入力されるとき、デコーダ３４は、選択信号Ｙｉを発生させて、ワードラインＷＬ０−ＷＬｎのうち１つまたはビットラインＢＬ０−ＢＬｍのうち１つを選択しうる。メモリコントローラ回路２０はまたバッファメモリ２２を含み、このバッファメモリ２２は、フラッシュメモリ３０に書き込まれるデータの臨時保存に用いられるだけではなく、フラッシュメモリ３０から読出されたデータの臨時保存にも使われる。
【００３９】
メモリコントローラ２０には、ホストシステム１０が連結されており、ホストシステム１０は、メモリコントローラ回路２０のハイレベル制御によりフラッシュメモリ３０に対する読出／書込動作を行う。特に、ホストシステム１０からのデータ及び書込命令がメモリコントローラ２０に入力されうる。メモリコントローラ２０は、入力命令によってセルアレイ３２にデータを書込むために、フラッシュメモリ３０を制御し、かつ／またはホストシステム１０からの読出命令によってセルアレイ３２からデータを読出するために、フラッシュメモリ３０を制御しうる。
【００４０】
ホスト１０とフラッシュメモリ３０との間で伝送されたデータは、バッファメモリ２２に臨時保存されうる。本実施例は、図１に示された回路の一部を構成するか、図示されていない回路をも構成しうる。
【００４１】
図２は、本発明の一実施例によるそれぞれのフィーチャーを有する分離された２つの領域（Ａ及びＢ）を含む半導体素子の平面図である。特に、半導体素子２００の領域Ａは、２つのフィーチャー、すなわち、２つのフィーチャー２１０を含む。各フィーチャー２１０は、幅Ｗ１を有し、各フィーチャー２１０は、距離Ｄ１ほど離隔されている。また、半導体基板２００の領域Ｂは、フィーチャー、すなわち、フィーチャー２２０を含む。フィーチャー２２０は、領域Ａにあるフィーチャー２１０の幅Ｗ１とは異なる幅Ｗ２を有する。
【００４２】
一実施例で、領域Ａは、例えば、比較的小さなフィーチャー、すなわち、パターンを含む素子のセルアレイ領域である。領域Ｂは、例えば、領域Ａに比べて比較的大きいフィーチャー、またはパターンを有する周辺コアまたはセルアレイ領域の異なる部分である。特に、領域Ａで幅Ｗ１を有するフィーチャー２１０は、領域Ｂで幅Ｗ２を有するフィーチャー２２０に比べて比較的小さい。また、本発明の一実施例で、領域Ａでの各フィーチャー２１０の間隔Ｄ１は、それらパターンの幅と同一であり、各フィーチャー２１０間の間隔Ｄ１が幅Ｗ１より小さいか、さらに大きい場合もある。領域Ａにあるフィーチャー２１０は、活性領域パターン、または導電ラインと同じ導電パターンでありうる。領域Ｂにあるフィーチャー２２０は、活性領域パターンまたは導電パターンであり、一実施例ではアラインキー（ａｌｉｇｎｍｅｎｔ ｋｅｙ）でもありえる。互いに異なる領域にあるフィーチャー２１０及びフィーチャー２２０は、互いに電気的に連結されているか、それとも連結されていない。
【００４３】
図３Ａないし図３Ｈは、本発明の実施例による、ＳＡＲＰを利用して複数のマスクパターンを同時に形成する方法を説明するための断面図である。特に、予備構造物３４０Ａ、３４０Ｂ（以下、“３４０”と通称する）は、下地膜上に形成される。前記下地膜は、素子２００の領域Ａ及び領域Ｂで、基板３００により順次に支持されているフィーチャー層３１０、デュアルマスク層３２０、及びエッチングマスク層３３０を含むことができる。
【００４４】
図３Ａに示した層は、形成しようとする半導体素子の特定タイプによって互いに異なる材料で形成することができる。例えば、図３Ａに示した予備構造物３４０が最終的に導電性構造物、例えば、ゲート電極を形成するために用いられるものであれば、フィーチャー層３１０は、ＴａＮ、ＴｉＮ、Ｗ、ＷＮ、ＨｆＮ、ＷＳｉｘ、及びそれらの組合わせのような材料からなりうる。または、フィーチャー層３１０に形成するフィーチャーがビットラインであれば、フィーチャー層３１０は、ポリシリコン、タングステンまたはアルミニウムのような金属または合金からなりうる。また、本発明による一実施例で、基板３００に活性領域を定義するか、微細パターンを形成する場合には、フィーチャー層３１０は省略でき、予備構造物３４０は、基板３００にトレンチを定義するために、少なくとも初期に用いられる。図３Ａに示されたように、領域Ａ及び領域Ｂに形成された予備構造物３４０は、互いに異なる幅ＷＤ１及びＷ３で形成され、ここで、ＷＤ１はＷ３より小さく、領域Ｂに形成されるフィーチャー２２０の幅Ｗ２より小さい。
【００４５】
図３Ａを参照すれば、エッチングマスク層３３０は、デュアルマスク層３２０に対してエッチング選択比を有する材料で形成される。例えば、本発明による一実施例で、エッチングマスク層３３０は、ＳｉＯＮ、ＳｉＯ2、Ｓｉ3Ｎ4、ＳｉＣＮ、ポリシリコン、金属、または有機物からなる。また、本発明による一実施例で、予備構造物３４０Ａ、３４０Ｂは、単一のフォトリソグラフィー工程により同一段階で形成される。
【００４６】
前記で簡略に説明したように、デュアルマスク層３２０は、エッチングマスク層３３０に対してエッチング選択比を有する。また、デュアルマスク層３２０は、ＳｉＯ2、Ｓｉ3Ｎ4、ＳｉＣＮ及び／またはポリシリコンのようなシリコン含有物質で形成される。
また、本発明による実施例で、デュアルマスク層３２０は、非晶質炭素層、炭素含有層、または炭素含有物質からなる。デュアルマスク層３２０は、スピンコーティングまたはＣＶＤ工程によりフィーチャー層３１０に印加される。領域Ａに形成されたデュアルマスク層３２０の一部は、多重パターンを有する複数のエッチングマスクパターンを形成するための犠牲層として用いられる。領域Ｂに形成されたデュアルマスク層３２０は、最終パターンを形成するためのエッチングマスクの一部になる。
【００４７】
本発明による一実施例で、デュアルマスク層３２０が炭素含有物質で形成された場合、デュアルマスク層３２０は、芳香族環を含む炭化水素化合物またはその誘導体を含む有機化合物で形成される。例えば、本発明による一実施例で、デュアルマスク層３２０は、フェニルベンゼンまたはナフタレンのような芳香族環を有する有機化合物を含むことができる。また、本発明による実施例で、デュアルマスク層３２０は、有機化合物の総重量を基準に比較的高い炭素含量（例えば、約８５〜９９重量％）を有する層からなりうる。
【００４８】
図３Ｉは、本発明による一実施例で、フィーチャー層３１０上にデュアルマスク層３２０を形成する方法を説明するためのフローチャートである。図３Ｉによれば、フィーチャー層３１０（後続工程でのエッチング対象）上に有機化合物を約１０００〜１５００Åの厚さでスピンコーティングする（３０１段階）。その後、フィーチャー層３１０上の有機化合物を約１５０〜３５０℃で約６０秒間ベークしてデュアルマスク層３２０を形成する（３０２段階）。約３００〜５５０℃で約３０〜３００秒間デュアルマスク層３２０に対して２次ベークを行ってデュアルマスク層３２０を硬化させる（３０３段階）。前記２次ベーク工程は、後続する半導体素子の製造工程時、例えば、素子に約４００℃以上の温度が加えられる時、後続工程で引き起こされるデュアルマスク層３２０での逆効果を減少させるのに役に立つ。
【００４９】
図３Ｂを参照すれば、図３Ａで、予備構造物３４０を形成した後、予備構造物３４０を用いて下部のエッチングマスク層３３０をエッチングしてデュアルマスク層３２０の一部を露出させる。図３Ｂに示されたように、予備構造物３４０の下にあるエッチングマスク層の残留部分３３０Ａ、３３０Ｂは、予備構造物３４０のプロファイルにより、各々幅ＷＤ１及びＷ３とほぼ同じ幅を有する。本発明による一実施例で、エッチングマスク層３３０をエッチングする間に予備構造物３４０の厚さが減少する。
【００５０】
図３Ｃに示すように、エッチングマスク層の残留部分３３０Ａ、３３０Ｂをマスクとしてデュアルマスク層３２０をエッチングする。デュアルマスク層３２０のエッチングにより下部のフィーチャー層３１０が露出され、デュアルマスク層３２０から構造物マスクパターン３２０Ａ、３２０Ｂが定義される。デュアルマスク層３２０をエッチングする間に予備構造物３４０の全部または一部が除去される。また、デュアルマスク層３２０のエッチングの後、エッチングマスクパターン３３０Ｂの厚さＴＢ１は、エッチングマスクパターン３３０Ａの幅ＷＤ１の１／２より大きい。すなわち、ＴＢ１＞（ＷＤ１）／２である。構造物マスクパターン３２０Ａは、領域Ａで微細フィーチャーまたはパターンを形成するための犠牲層として用いられ、構造物マスクパターン３２０Ｂは、領域Ｂで比較的広幅を有するフィーチャーまたはパターンを形成するためのエッチングマスクとして用いられる。本発明の一実施例で、構造物マスクパターン３２０Ａ、３２０Ｂ及びその上にあるエッチングマスクパターン３３０Ａ、３３０Ｂは、領域Ａ及び領域Ｂで第１マスク構造及び第２マスク構造を形成し、それらは、それらの互いに異なる幅により互いに異なるエッチング率でエッチングされる。
【００５１】
特に、図３Ｄに示すように、領域Ａにあるエッチングマスクパターン３３０Ａは、等方性エッチング工程により完全に除去される。エッチングマスクパターン３３０Ａ、３３０Ｂの等方性エッチング工程は、他の露出された層に対して比較的高いエッチング選択比を提供すべく行われる。等方性エッチング工程を行うために、湿式エッチングまたは乾式エッチングを利用しうる。例えば、エッチングマスクパターン３３０Ａ、３３０ＢがＳｉＯ2またはＳｉＯＮからなる場合、エッチングマスクパターン３３０Ａ、３３０Ｂを選択的に等方性エッチングするためにＨＦ溶液を使用できる。
【００５２】
しかし、領域Ａにある第１マスク構造は、領域Ｂにある第２マスク構造より狭いために、エッチングマスクパターン３３０Ａは、エッチングマスクパターン３３０Ｂより速くエッチングされる。このように、エッチングマスクパターン３３０Ｂを完全に除去せずとも、エッチングマスクパターン３３０Ａを除去することができる。特に、等方性エッチング工程によりエッチングマスクパターン３３０Ａの各表面から所定量Ｒを除去することによって、構造物マスクパターン３２０Ａからエッチングマスクパターン３３０Ａを完全に除去することができる。前記等方性エッチング工程によりエッチングマスクパターン３３０Ｂでも同様に各表面から所定量Ｒが除去され、構造物マスクパターン３２０Ｂ上にエッチングマスクパターン３３０Ｃの一部を残せる。したがって、残留するエッチングマスクパターン３３０Ｃは、エッチングマスクパターン３３０Ｂの厚さＴＢ１より小さな厚さＴＢ２を有する。
【００５３】
図３Ｅに示すように、エッチングマスクパターン３３０Ａ、３３０Ｂ及び残留するエッチングマスクパターン３３０Ｃ上にスペーサ層３５０をコンフォーマルすべく蒸着する。したがって、スペーサ層３５０が構造物パターン３２０Ａの上面に直接接するようになる。本発明による一実施例で、スペーサ層３５０の厚さは、図２に示されたフィーチャー２１０の幅Ｗ１とほぼ同一にすることができる。本発明による他の実施例で、スペーサ層３５０の厚さは、フィーチャー２１０の幅Ｗ１より大きいか、さらに小さくすることができる。スペーサ層３５０は、残留エッチングマスクパターン３３０Ｃ、構造物マスクパターン３２０Ａ、３２０Ｂ、及び／またはフィーチャー層３１０に対して、異なるエッチング選択比を有することができる。
【００５４】
図３Ｆによれば、フィーチャー層３１０及び構造物マスクパターン３２０Ａ、３２０Ｂからスペーサ層３５０の一部を除去する。特に、一実施例で、スペーサ層３５０をエッチバックして構造物マスクパターン３２０Ａを含む第１マスク構造及び残留エッチングマスクパターン３３０Ｃを含む第２マスク構造（の表面を露出さる。例えば、本発明による一実施例で、スペーサ層３５０に適用されるエッチバック工程は、メインエッチングガスとしてＣｘＦｙ（ここで、ｘ及びｙは、１〜１０の整数）を用いて行われうる。他の実施例で、メインエッチングガスとしてＣＨｘＦｙ（ここで、ｘ及びｙは、１〜１０の整数）を使用しうる。また、一実施例で、メインエッチングガスにＯ2及び／またはＡｒを追加しうる。
【００５５】
しかし、図３Ｆに示すように、構造物マスクパターン３２０Ａ、３２０Ｂの上、特に構造物マスクパターン３２０Ａ、３２０Ｂの側壁でスペーサ層３５０の一部が残り、構造物マスクパターン３２０Ａ、３２０Ｂの両側壁には各々側壁スペーサ３５０Ａ、３５０Ｂが形成される。側壁スペーサ３５０Ａは、領域Ａで比較的微細なフィーチャーを形成するためのエッチングマスクとして用いられる。そして、側壁スペーサ３５０Ｂは、領域Ｂで比較的大きい幅（例えば、領域Ａでのフィーチャーよりさらに広い幅）を有するフィーチャーを形成するためのエッチングマスクの一部として用いられる。図３Ｆに示すように、構造物マスクパターン３２０Ｂの両側壁にある側壁スペーサ３５０Ｂは、構造物マスクパターン３２０Ｂの側壁を完全に覆い、構造物マスクパターン３２０Ｂの上部まで延びて残留エッチングマスクパターン３３０Ｃの両側壁に接するスペーサ３５０Ｃを形成する。
【００５６】
本発明による一実施例で、スペーサ層３５０をエッチバックする間、ポリマー副産物が生成されて構造物マスクパターン３２０Ａ、エッチングマスクパターン３３０Ｃ、及び両側の側壁スペーサ３５０Ａ、３５０Ｂ上に堆積される。しかし、このようなポリマー副産物層は、エッチバック工程時の条件によって減少するか、あるいは形成されない。例えば、ポリマー副産物層は、メインエッチングガスに含まれたＯ2の量に影響されるか、またはエッチバック工程時の温度に影響される。特に、Ｏ2の量を減少させるか、工程温度を低めることによって、ポリマー副産物層を減少させるか、形成されないようにできる。
【００５７】
図３Ｇを参照すれば、側壁スペーサ３５０Ａから構造物マスクパターン３２０Ａを選択的に除去する。例えば、構造物マスクパターン３２０Ａを含む第１マスク構造の表面と残留エッチングマスクパターン３３０Ｃ及び構造物マスクパターン３２０Ｂを含む第２マスク構造の表面とが側壁スペーサ３５０Ａ、３５０Ｂを通じて露出されて選択的エッチング工程によりエッチングされ、その結果、構造物マスクパターン３２０Ａ部分が両側の側壁スペーサ３５０Ａの間で除去されて下部にあるフィーチャー層３１０が露出される。しかし、構造物マスクパターン３２０Ａが除去されても、領域Ｂにある構造物マスクパターン３２０Ｂは、その厚さに大きな変化なしに残る。特に、残留エッチングマスクパターン３３０Ｃと両側の側壁スペーサ３５０Ｂ、３５０Ｃとは、構造物マスクパターン３２０Ａを除去するための工程中に下部の構造物マスクパターン３２０Ｂを保護する。一実施例で、スペーサ３５０Ｃが形成されない場合にも、構造物マスクパターン３２０Ｂは実質的に除去されず、したがって後続工程で下部のフィーチャー層３１０をエッチングするためのエッチングマスクとして使われるのに十分な厚さを提供することができる。
【００５８】
したがって、領域Ａ及び領域Ｂで複数のセルフアラインリバースマスクパターンが同時に形成される。ここで、各マスクパターン要素の一部は、他のものに比べてさらに狭い幅を有する。特に、図３Ｇに示されたように、両側の側壁スペーサ３５０Ａは、自己整列リバースマスクパターンのうち、幅の狭いものを定義し、それらは各々両側の側壁スペーサ３５０Ｂ、３５０Ｃ、両側の側壁スペーサ３５０Ｂの間に介在される構造物マスクパターン３２０Ｂ、及びその上にある残留エッチングマスクパターン３３０Ｃにより限定される自己整列リバースマスクパターン幅より狭い幅を有する。
【００５９】
したがって、図３Ｈに示されたように、領域Ａにある自己整列リバースマスクパターン（例えば、スペーサ３５０Ａ）と、領域Ｂにある自己整列リバースマスクパターン（例えばスペーサ３５０Ｂ、３５０Ｃ、構造物マスクパターン３２０Ｂ、及び残留エッチングマスクパターン３３０Ｃ）が下部のフィーチャー層３１０をエッチングするためのマスクとして利用され、領域Ａではフィーチャー３１０Ａを形成し、領域Ｂでは幅が異なるフィーチャー３１０Ｂを形成する。前記のように得られたフィーチャーは、半導体素子に必要な任意の成分、例えば、ゲートに必要な導電性成分を構成しうる。例えば、フィーチャー３１０Ａ、３１０Ｂは、各々図２に示されたフィーチャー２１０、２２０に対応しうる。
【００６０】
図４は、本発明の一実施例による、領域Ａに図示された要素４１０が幅Ｗ５を有し、間隔Ｄ５ほど離隔されており、領域Ｂにある要素４２０は、幅Ｗ６を有する半導体素子４００の平面図である。一実施例で、領域Ａは、例えば、比較的小さなフィーチャーまたはパターンを含む素子のセルアレイ領域でありうる。一方、領域Ｂは、例えば領域Ａに含まれたフィーチャーまたはパターンに比べて比較的大きなフィーチャーまたはパターンを有するセルアレイ領域の他の部分または周辺コアでありうる。特に、領域Ａで幅Ｗ５を有するフィーチャー４１０は、領域Ｂに図示された幅Ｗ６を有するフィーチャー４２０に比べて非常に小さい。また、本発明による一実施例で領域Ａにあるフィーチャー４１０間の間隔Ｄ５は、フィーチャー４１０の幅Ｗ５と同一とすることができる。または、フィーチャー４１０間の間隔Ｄ５は、幅Ｗ５より小さいか、大きくすることができる。領域Ａにあるフィーチャー４１０は、活性領域パターン、または導電ラインのような導電パターンでありうる。領域Ｂにあるフィーチャー４２０は、活性領域パターン、または導電ラインのような導電パターンでありうる。互いに異なる領域にあるフィーチャー４１０、４２０は、互いに電気的に連結され、あるいは電気的に連結されないこともある。
【００６１】
図５Ａないし図５Ｆは、本発明による一実施例で自己整列リバースパターニングに使われる複数のマスクパターンを同時に形成することによって、基板にＳＴＩ領域を形成する方法を説明する断面図である。図５Ａによれば、基板５００上にパッド酸化膜５０２、第１ハードマスク層５０４、第２ハードマスク層５０６、バッファマスク層５１０、デュアルマスク層３２０’及びエッチングマスク層３３０’が順次に形成された結果物で、エッチングマスク層３３０’上に要素３４０Ａ’、３４０Ｂ’を含む予備パターン３４０’を形成する。マスクパターン要素３４０Ａ’は、ＷＤ２を有し、マスクパターン要素３４０Ｂ’は、幅ＷＤ２より大きく、図４のフィーチャー４２０の幅Ｗ６より小さな幅Ｗ７を有することができる。相互隣接したマスクパターン要素３４０Ａ’のピッチは２Ｐになる。
【００６２】
第１ハードマスク層５０４及び／または第２ハードマスク層５０６は、単一材料からなる単一層でありうる。または、それらは２つまたはそれ以上の材料層を含む多重構造を有することができる。また、第１ハードマスク層５０４及び第２ハードマスク層５０６は、互いに異なるエッチング選択比を有することができる。本発明による一実施例で、バッファマスク層５１０は、第２ハードマスク層５０６に対してエッチング選択比を有すること。しかし、他の実施例でバッファマスク層５１０は省略してもよい。
【００６３】
図５Ｂに示すように、領域Ａにあるマスク要素３５０Ａ’と、領域Ｂにあるマスク要素３２０Ｂ’、３３０Ｃ’、３５０Ｂ’、３５０Ｃ’とを含むマスクパターンが、バッファマスク層５１０上に形成される。特に、領域Ａ及び領域Ｂのマスクパターン要素は、図３Ａ〜図３Ｈと同じ方法で形成することができる。スペーサ３５０Ｂ’、３５０Ｃ’及び構造物３２０Ｂ’とその上に形成されたエッチングマスク層３３０Ｃ’を含むマスクパターンは、領域Ｂでその幅の和Ｗ６が領域Ａに形成された側壁スペーサ３５０Ａ’の幅Ｗ５より大きい。
【００６４】
図５Ｃによれば、領域Ａ及び領域Ｂにあるマスクパターンの要素は、領域Ａ及び領域Ｂで各々要素５１０Ａ、５１０Ｂを形成するためのエッチングマスクとして用いられる。特に、バッファマスク層５１０は、領域Ａではスペーサ３５０Ａ’をマスクとし、領域Ｂではスペーサ３５０Ｂ’、３５０Ｃ’、構造物３２０Ｂ’及び残留エッチングマスク層３３０Ｃ’をマスクとしてパターニングされてバッファマスクパターン５１０Ａ、５１０Ｂが形成される。領域Ａにあるバッファマスクパターン５１０Ａの幅はＷ５で、領域Ｂにあるバッファマスクパターン５１０Ｂの幅はＷ５より大きいＷ６である。
【００６５】
図５Ｄに示すように、要素５１０Ａ、５１０Ｂを用いて第２及び第１ハードマスク層５０６、５０４をエッチングして、領域Ａでは層５０６Ａ、５０４Ａを含むハードマスクパターンを形成し、領域Ｂでは層５０６Ｂ、５０４Ｂを含むハードマスクパターンを形成して、それらの下にあるパッド酸化膜５０２を露出させる。
【００６６】
図５Ｅによれば、ハードマスクパターン５０６Ａ／５０４Ａ及び５０６Ｂ／５０４Ｂをエッチングマスクとして露出されたパッド酸化膜５０２を貫通して基板５００の内部までエッチングして領域Ａの素子分離用トレンチ５７０Ａと領域Ｂの素子分離用トレンチ５７０Ｂとを形成する。
【００６７】
図５Ｆに示すように、トレンチ５７０Ａ、５７０Ｂ内に絶縁物質を蒸着して領域Ａ及び領域ＢにＳＴＩ領域５７２Ａ、５７２Ｂを形成する。また、最も隣接したＳＴＩ領域５７２Ａ、５７２Ｂ間に活性領域５７４Ａ、５７４Ｂが定義され、それらは各々Ｗ５及びＷ６の幅を有する。活性領域５７４Ａ、５７４Ｂは、各々図４のフィーチャー４１０、４２０に対応しうる。また、図５Ｆで、隣接した活性領域のピッチがＰである。
【００６８】
図６Ａ〜図６Ｈは、本発明の実施例によってＳＴＩ領域を形成する方法を説明する断面図である。図６Ａによれば、基板５００’上にパッド酸化膜５０２’、第１ハードマスク層５０４’、第２ハードマスク層５０６’、バッファマスク層５１０’、デュアルマスク層３２０”及びエッチングマスク層３３０”が順次に形成された結果物で、エッチングマスク層３３０”上に要素３４０Ａ”、３４０Ｂ”を含む予備パターン３４０”を形成する。マスクパターン要素３４０Ａ”は、ＷＤ２の幅を有することができる。相互隣接したマスクパターン要素３４０Ａ”のピッチは２Ｐになる。
【００６９】
第１ハードマスク層５０４’及び／または第２ハードマスク層５０６’は、単一材料からなる単一層でありうる。または、それらは２層またはそれ以上の材料層を含む多重構造を有することができる。また、第１ハードマスク層５０４’及び第２ハードマスク層５０６’は、互いに異なるエッチング選択比を有することができる。本発明による一実施例で、バッファマスク層５１０’は第２ハードマスク層５０６’に対してエッチング選択比を有することができる。しかし、他の実施例でバッファマスク層５１０’は省略することができる。
【００７０】
図６Ｂに示すように、領域Ａにあるマスク要素３５０Ａ”と、領域Ｂにあるマスク要素３２０Ｂ”、３３０Ｃ”、３５０Ｂ”、３５０Ｃ”とを含むマスクパターンが、バッファマスク層５１０’上に形成される。特に、領域Ａ及び領域Ｂのマスクパターン要素は、図３Ａないし図３Ｈの説明と同じ方法で形成しうる。領域Ｂでスペーサ３５０Ｂ”、３５０Ｃ”及び構造物３２０Ｂ”とその上に形成されたエッチングマスク層３３０Ｃ”を含むマスクパターンは、その幅の和が領域Ａに形成された側壁スペーサ３５０Ａ”の幅Ｗ５より大きい。
【００７１】
図６Ｃによれば、領域Ａ及び領域Ｂにあるマスクパターンの要素は、領域Ａ及び領域Ｂで各々要素５１０Ａ’、５１０Ｂ’を形成するためのエッチングマスクとして用いられる。特に、バッファマスク層５１０’は、領域Ａではスペーサ３５０Ａ”をマスクとし、領域Ｂではスペーサ３５０Ｂ”、３５０Ｃ”、構造物３２０Ｂ”及び残留エッチングマスク層３３０Ｃ”をマスクとしてパターニングされてバッファマスクパターン５１０Ａ’、５１０Ｂ’が形成される。
【００７２】
図６Ｄに示すように、要素５１０Ａ’、５１０Ｂ’を用いて第２及び第１ハードマスク層５０６’、５０４’をエッチングし、領域Ａでは層５０６Ａ’、５０４Ａ’を含むハードマスクパターンを形成し、領域Ｂでは層５０６Ｂ’、５０４Ｂ’を含むハードマスクパターンを形成して、それらの下にあるパッド酸化膜５０２’を露出させる。
【００７３】
図６Ｅによれば、領域Ａにあるハードマスクパターン５１０Ａ’／５０６Ａ’／５０４Ａ’と領域Ｂにあるハードマスクパターン５１０Ｂ’／５０６Ｂ’／５０４Ｂ’上に広幅トレンチマスクパターン６２０を形成する。広幅トレンチマスクパターン６２０には、バッファマスクパターン５１０Ｂ’の表面を露出させる開口が形成されている。
【００７４】
図６Ｆに示されたように、広幅トレンチマスクパターン６２０をエッチングマスクとしてバッファマスクパターン５１０Ｂ’、ハードマスクパターンの層５０６Ｂ’、５０４Ｂ’、パッド酸化膜５０２’、及び基板５００’の内部までエッチングして領域Ｂに予備素子分離用トレンチ６７０Ｂを形成する。予備素子分離用トレンチ６７０Ｂは、基板５００’の内部に深さＤ１まで延びる。
【００７５】
図６Ｇによれば、領域Ｂに予備素子分離用トレンチ６７０Ｂが形成された後、領域Ａ及び領域Ｂで、広幅トレンチマスクパターン６２０を除去する。図６Ｈに示すように、ハードマスクパターン５０６Ａ’／５０４Ａ’及び５０６Ｂ’／５０４Ｂ’をエッチングマスクとして露出されたパッド酸化膜５０２’を貫通して基板５００’内部までエッチングして、領域Ａの素子分離用トレンチ６７０Ａと領域Ｂの素子分離用トレンチ６７０Ｂとを形成し、領域Ｂで、トレンチ６７０Ｂの深さを増加させる。最も隣接したトレンチ６７０Ａ、６７２Ｂの間に各々活性領域６７４Ａ、６７４Ｂが定義される。領域Ｂでのトレンチ６７０Ｂの深さＤ３は、領域Ａでのトレンチ６７０Ａの深さより大きい。しかし、領域Ｂで、多様なパターンが各々多様な距離を置いて形成され、多様な深さのトレンチが形成されうる。したがって、図６Ｈに示すように、領域Ｂでのトレンチ６７０Ｃの深さは領域Ｂでのトレンチ６７０Ｂの深さＤ３より小さい。図５Ｆの説明と同様に、トレンチ６７０Ａ、６７０Ｂ、及び／または６７０Ｃ内に絶縁物質を蒸着して図示しないＳＴＩ領域を形成することができる。
【００７６】
図７は、本発明の一実施例によって形成されたＮＡＮＤフラッシュメモリを示す平面図である。また、強調部分７５００は、本発明による一実施例に係る後続の図面での多様な断面図を示す。図７を参照すれば、ＮＡＮＤフラッシュ素子７００は、ＮＡＮＤフラッシュタイプセルを含むセルアレイ領域７００Ａを含む。領域７００Ｂは、ＮＡＮＤフラッシュ素子のコンタクト領域に該当する。領域７００Ｃは、ＮＡＮＤフラッシュ素子の周辺回路領域に該当する。また、領域７４０は、セルブロック領域に該当し、ここで、要素７０１〜７３２は、ワードラインのような複数の導電ラインに該当する。しかし、一実施例では、複数の導電ライン７０１〜７３２がビットラインであり得、ストリング選択ラインＳＳＬ及び／または接地選択ラインＧＳＬは省略されうる。本発明による一実施例で、領域７５０は、ワードライン、ビットライン、または金属ラインのようなダミー導電ラインに該当する。本発明による一実施例で、要素７７２は、周辺回路用導電パターンに該当する。本発明による一実施例で、領域７００Ｂは、導電ライン７０１〜７３２をデコーダのような外部回路との連結に利用されうる。
【００７７】
図８Ａないし図１４Ｂは、本発明の一実施例によって自己整列リバースパターニングを利用して、複数のマスクパターンを同時に形成する方法を示す図面であり、図７の半導体素子７００の強調部分７５００に対応する平面図及び断面図である。図８Ａ及び図８Ｂに示すように、要素８００は、フラッシュメモリ素子が形成される基板に該当し、要素８３０は、ＴａＮ、ＴｉＮ、Ｗ、Ｎ、ＨｆＮ、ＷＳｉｘ及び／またはそれらの組合わせからなる導電ラインを形成する膜に該当する。一実施例で、要素８３０は、ビットラインの形成に利用され、ポリシリコン、金属、及び／または金属合金からなりうる。要素８３２は、ハードマスク層に該当し、これは単一種の金属からなる単一層であるか、別途の互いに異なる材料層を含む多重層でありうる。要素８３４は、ハードマスク層８３２に対して互いに異なるエッチング選択比を有するバッファマスク層に該当する。本発明による一実施例で要素３２０はデュアルマスク層に該当し、要素３３０はエッチングマスク層に該当し、３４０Ａ及び３４０Ｂを含む要素３４０は予備マスクパターンに該当する。
【００７８】
図８Ｂによれば、相異なる間隔及び幅を有する複数の予備パターン３４０Ａ、３４０Ｂをエッチングマスク層３３０に形成する。例えば、８Ａ−８Ａ’の断面で示される予備パターンで各要素３４０Ａのピッチは２ＰＣであり、幅はＷＤ３でありうる。８Ｃ−８Ｃ’断面で示される要素３４０Ｂの幅はＷ１２であり、８Ｄ−８Ｄ’断面で示される要素３４０Ｂの幅はＷ１３である。
【００７９】
図９Ａ及び図９Ｂに示すように、本発明による一実施例によって自己整列リバースパターニングを利用して、素子の互いに異なる領域に複数のマスクパターンをそれらに含まれた要素が互いに異なる幅を有するように形成する。特に、図３Ａ−図３Ｈの説明と同様に、基板上の互いに異なる領域にスペーサ３５０Ａ、３５０Ｂ（これらの一部はループ状部分を含む）を形成する。断面８Ａ−８Ａ’及び８Ｂ−８Ｂ’で示されるスペーサ３５０Ａは、断面８Ｃ−８Ｃ’及び８Ｄ−８Ｄ’で示されるスペーサ３５０Ｂとは異なる幅を有する。特に、領域ＡＡでスペーサ３５０Ａにより定義されるマスクパターンは、Ｗ８’の幅及びＰＣのピッチを有する。領域ＢＢでスペーサ３５０Ｂ、３５０Ｃ及び構造物３２０Ｂ、３３０Ｃにより定義されるマスクパターンは、Ｗ１０’の幅（８Ｃ−８Ｃ’の断面参照）及びＷ１１’の幅（８Ｄ−８Ｄ’の断面参照）を有する。
【００８０】
図１０Ａ及び図１０Ｂを参照すれば、各領域７００Ａ、７００Ｂ、７００Ｃ上に分離マスクパターン８７０を形成し、これをパターニングして、例えば、スペーサ３５０Ａのループ状部分を部分的に露出させる。本発明による一実施例で分離マスクパターン８７０は、フォトレジスト材料からなりうる。
【００８１】
図１１Ａ及び図１１Ｂによれば、図１０Ａに示したスペーサ３５０Ａの露出されたループ状部分を除去（トリミングとも称する）し、例えば、図１１Ａに示されたように、各スペーサ３５０Ａ部分を互いに分離させ、２つの分離されたスペーサを形成する。分離マスクパターン８７０も除去する。図１２Ａ及び図１２Ｂに示すように、マスクパターンのうち、領域Ａにある各要素３５０Ａと領域Ｂにある各要素３５０Ｂ、３５０Ｃ、３２０Ｂ、３３０Ｃを用いて下部のバッファマスク層８３４をエッチングして領域ＡＡ及び領域ＢＢに各々フィーチャー、すなわち、パターン８３４Ａ、８３４Ｂを形成する。
【００８２】
図１３Ａ及び図１３Ｂを参照すれば、各フィーチャー８３４Ａ、８３４Ｂをマスクとして導電層８３０上に要素８３２Ａ、８３２Ｂを含むリバースパターンを形成する。図１４Ａ及び図１４Ｂによれば、リバースパターン８３２Ａ、８３２Ｂを用いて導電層８３０をエッチングして基板８００上に導電ラインパターン８３０Ａ、８３０Ｂを形成する。一実施例で、導電ラインパターン８３０Ａは、図７の導電ライン７０１ないし７３２及び／またはダミー導電ライン７５０に該当しうる。一実施例で、導電ラインパターン８３０Ｂは、図７のＳＳＬ、ＧＳＬ、及び／または導電パターン７７２に該当しうる。
【００８３】
（他の実施形態）
図１５Ａないし図１５Ｅは、本発明の他の実施例でダマシン工程に利用される複数のマスクパターンを形成する方法を示す断面図である。図１５Ａに示すように、領域Ａ及び領域Ｂに各々エッチング停止層９０２、モールド層９１０、デュアルマスク層３２０、エッチングマスク層３３０、及び要素３４０Ａ、３４０Ｂを含む予備マスクパターン３４０を形成する。領域Ａにある各要素３４０Ａは、同じ幅ＢＷ１及びピッチ２Ｐを有する一方、領域Ｂにある各要素３４０Ｂは、互いに異なる幅ＢＷ２、ＢＷ３を有する。図３Ａ〜図３Ｈの説明と同様に、各要素３４０Ａ、３４０Ｂを予備マスクとしてエッチングマスク層３３０及びデュアルマスク層３２０をパターニングして、領域Ａには要素３２０Ａ、３３０Ａを含む第１マスクパターンを形成し、領域Ｂには要素３２０Ｂ、３３０Ｂを含む第２マスクパターンを形成する。領域Ｂではエッチングマスクパターン３３０Ｂを完全に除去せず、領域Ａではエッチングマスクパターン３３０Ａを除去するために、等方性エッチングが利用され、各マスクパターン上にスペーサ層を形成した後、エッチバックして、領域Ａには側壁スペーサ３５０Ａを形成し、領域Ｂには側壁スペーサ３５０Ｂ／３５０Ｃを形成する。
【００８４】
図１５Ｂに示すように、デュアルマスク層３２０Ａを除去し、領域Ａでモールド層９１０上にピッチＰで反復形成される自己整列リバースマスクパターンを構成するスペーサ３５０Ａを残し、領域Ｂではモールド層９１０上でスペーサ３５０Ｂ、３５０Ｃ及びそれらの間の構造物３２０Ｂ、３３０Ｃが自己整列リバースマスクパターンを構成させる。
【００８５】
図１５Ｃによれば、領域Ａにあるスペーサ３５０Ａからなるマスクパターンと領域Ｂにあるスペーサ３５０Ｂ、３５０Ｃ及び構造物３２０Ｂ、３３０Ｃからなるマスクパターンとをマスクとしてモールド層９１０をエッチングし、領域Ａ及び領域Ｂに要素９１０Ａ、９１０Ｂを含むモールドパターンを各々形成する。領域Ａにある複数のモールドパターン９１０Ａは、ピッチＰ１を以って形成され、それらの間に比較的小さな開口Ｓ１が限定される。開口Ｓ１は、領域Ｂで複数のモールドパターン９１０Ｂ間に限定される開口Ｓ２のうち、少なくとも一部の開口Ｓ２より小さい。モールドパターン９１０Ａ／９１０Ｂで開口Ｓ１、Ｓ２により露出されるエッチング停止層９０２も除去しうる。
【００８６】
図１５Ｄに示すように、バリア層９３２及び金属層９３４を含むダマシン導電層９３０をモールドパターン９１０Ａ／９１０Ｂ上に形成して、それらの間の開口Ｓ１、Ｓ２を充填する。バリア層９３２は、約５〜１５０Åの厚さを有し、Ｔａ、ＴａＮ、ＴｉＮ、ＴａＳｉＮ、ＴｉＳｉＮ、及び／またはそれらの組合わせのような材料からＣＶＤまたはスパッタリング工程により形成されうる。しかし、一実施例で、バリア層９３２は省略してもよい。金属層９３４は、一実施例でＣｕ、Ｗ、及び／またはＡｌなどの金属で形成し、ＰＶＤまたは電気メッキで形成しうる。例えば、約１００〜５００Åの厚さ第１Ｃｕ層をＰＶＤ工程により形成し、第１Ｃｕ層をシード層として約１０００〜１００００Åの厚さ第２Ｃｕ層を電気メッキ工程により形成しうる。
【００８７】
図１５Ｅを参照すれば、導電層９３０のうち、モールドパターン９１０Ａ／９１０Ｂに形成された開口Ｓ１、Ｓ２の外側にある部分を平坦化工程により除去して、領域Ａ及び領域Ｂに各々複数の導電ラインパターン９３０Ａ、９３０Ｂを形成する。例えば、一実施例でエッチバック工程及び／またはＣＭＰ工程を利用できる。モールドパターン９１０Ａ／９１０Ｂを除去して、領域Ａには比較的微細な導電ラインパターン９３０Ａを形成し、領域Ｂには比較的大きい導電ラインパターン９３０Ｂを形成する。一実施例で、導電ライン９３０Ａは、図７の導電ライン７０１〜７３２に該当し、導電ライン９３０Ｂは図７のＳＳＬ、ＧＳＬ、及び／または導電パターン７７２に該当しうる。
【符号の説明】
【００８８】
３００：基板、３１０：フィーチャー層、３２０Ａ、３２０Ｂ：構造物マスクパターン、３３０Ｃ：残留エッチングマスクパターン、３５０Ａ、３５０Ｂ、３５０Ｃ：側壁スペーサ
【技術分野】
【０００１】
本発明は、半導体素子に関し、特に半導体素子の製造方法に関する。
【背景技術】
【０００２】
半導体素子が高集積化されるにつれて、半導体素子とそれらの間のスペースのフィーチャーサイズ（ｆｅａｔｕｒｅ ｓｉｚｅ）も縮小してきた。その結果、素子フィーチャーの形成に用いられる多様なパターンがスケールダウン（ｓｃａｌｅ−ｄｏｗｎ）された。しかし、パターン形成に用いられる通常のフォトリソグラフィー工程での解像限界によって、多様な基板材料上に十分に微細なラインアンドスペースパターン（以下、“Ｌ／Ｓパターン”と称する）を形成することがさらに難しくなった。
【０００３】
前記のような半導体素子をさらに高集積化する１つの方法として、比較的微細なピッチを有する微細なパターンを形成するために、ＳＡＲＰ（ｓｅｌｆ−ａｌｉｇｎｅｄ ｒｅｖｅｒｓｅ ｐａｔｔｅｒｎｉｎｇ：自己整列リバースパターニング）とも呼ばれるフォトリソグラフィー工程を利用する方法がある。ＳＡＲＰ方法によれば、フィーチャー（または、フィーチャー層）が形成される層上にパターンを形成しうる。前記パターン上にコンフォーマル層（ｃｏｎｆｏｒｍａｌ ｌａｙｅｒ）を形成し、次いで、このコンフォーマル層を前記前記フィーチャー層及びパターンから除去するが、前記パターンの側壁には、前記コンフォーマル層の一部を残しうる。その後、前記パターンを除去し、前記側壁にあったコンフォーマル層部分を残せる。前記コンフォーマル層の残りの部分は、マスクパターンを限定でき、前記フィーチャー層を逆相パターンでエッチングするのに用いられる。
半導体素子の製造に使用するためのパターンを形成するために、フォトリソグラフィーを利用することが、例えば、特許文献１から４に記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許６４７５８９１号明細書
【特許文献２】米国特許６７２３６０７号明細書
【特許文献３】米国特許７１１５５２５号明細書
【特許文献４】米国特許７２５３１１８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、単一のフォトリソグラフィー工程を通じて、互いに異なる幅を有するマスクパターン要素を含む複数のマスクパターンを同時に形成する方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の請求項１に対応する解決手段１によれる半導体素子の製造方法では、フィーチャー層の第１領域には第１マスク構造物を形成し、第２領域には第２マスク構造物を形成する。各々デュアルマスク層、および、前記デュアルマスク層上に形成されて前記デュアルマスク層に対してエッチング選択比を有するエッチングマスク層を含むように前記第１マスク構造物及び第２マスク構造物を形成する。前記第１マスク構造物及び第２マスク構造物のエッチングマスクパターンを等方性エッチングして、第２マスク構造物ではエッチングマスクパターンの少なくとも一部を残しつつ、前記第１マスク構造物から前記エッチングマスクパターンを除去する。前記第１マスク構造物及び第２マスク構造物の両側壁にスペーサを形成する。前記第２マスク構造物上にある前記エッチングマスクパターンをマスクとして前記第１領域でスペーサの間から前記第１マスク構造物を選択的に除去し、前記第１領域で間にボイドが形成されるように、相互対向する側壁スペーサを含む第１マスクパターンと、前記第２領域で間に前記第２マスク構造物が介在されるように、相互対向する側壁スペーサを含む第２マスクパターンを形成する。
【０００７】
請求項２に対応する解決手段２では、前記第１マスクパターンをマスクとして第１領域に第１フィーチャーを形成して、前記第２マスクパターンをマスクとして第２領域に前記第１フィーチャーより広い幅を有する第２フィーチャーを形成するように、前記フィーチャー層をパターニングしうる。
【０００８】
請求項３に対応する解決手段３では、前記等方性エッチングの前に、前記第２マスク構造物のエッチングマスクパターンの厚さは、前記第１マスク構造物のエッチングマスクパターン幅の１／２より大きくありえる。
【０００９】
請求項４に対応する解決手段４では、前記スペーサを形成する段階で、前記第１マスク構造物及び第２マスク構造物上に前記エッチングマスクパターン及び／または前記デュアルマスクパターンに対してエッチング選択比を有するスペーサマスク層を形成しうる。前記スペーサマスク層をエッチングして前記相互対向する側壁スペーサの間で前記第１マスク構造物及び前記第２マスク構造物の各表面を露出させうる。前記第１マスク構造物を選択的に除去するために、前記第２マスク構造物上のエッチングマスク層をマスクとして前記第１マスク構造物及び第２マスク構造物の露出された表面をエッチングして、前記第２マスク構造物のデュアルマスクパターンは実質的に除去せず、前記第１マスクパターンのデュアルマスクパターンを除去しうる。
【００１０】
請求項５に対応する解決手段５では、前記第１マスク構造物及び第２マスク構造物を形成する段階は、前記基板の第１領域及び第２領域上にデュアルマスク層を形成する段階と、前記第１領域では第１部分を含み、前記第２領域では前記第１部分より広い第２部分を含むエッチングマスクパターンを前記デュアルマスク層上に形成する段階と、前記エッチングマスクパターンをマスクとして前記デュアルマスク層をパターニングし、前記第１領域には前記第１マスク構造物を形成し、前記第２領域には前記第１マスクパターン幅より広幅の前記第２マスク構造物を形成する段階と、を含む。
【００１１】
解決手段６では、前記エッチングマスクパターンを形成する段階は、前記基板の前記第１領域及び第２領域で前記デュアルマスク層上にエッチングマスク層を形成する段階と、前記エッチングマスク層上に、前記第１領域には第１部分を含み、前記第２領域には第２部分を含むマスクパターンを形成する段階と、前記マスクパターンを利用して前記エッチングマスク層をパターニングし、前記デュアルマスク層上にエッチングマスクパターンを形成する段階と、を含む。
【００１２】
解決手段７では、前記デュアルマスク層は、シリコン含有膜及び炭素含有膜のうち、少なくとも１つからなる。
請求項６に対応する解決手段８では、前記第１領域はメモリセル領域を含み、前記第２領域は周辺回路領域を含む。
【００１３】
請求項７に対応する解決手段９では、前記フィーチャー層は半導体基板からなる。前記第１マスク構造物及び第２マスク構造物を形成する前に、前記基板の第１領域及び第２領域にパッド酸化膜を形成する段階と、前記基板の第１領域及び第２領域で前記パッド酸化膜上にハードマスク層を形成する段階と、をさらに含む。前記第１マスク構造物及び第２マスク構造物を形成する段階は、前記ハードマスク層上に前記第１マスク構造物及び第２マスク構造物を形成する段階を含む。
【００１４】
解決手段１０では、前記ハードマスク層を形成する段階は、前記パッド酸化膜上に第１ハードマスク層を形成する段階と、前記第１ハードマスク層上に第２ハードマスク層を形成する段階と、を含む。前記第２ハードマスク層は、前記ハードマスク層に対してエッチング選択比を有する材料からなる。
【００１５】
解決手段１１では、前記第１マスク構造物及び第２マスク構造物の形成前に、バッファマスク層を形成する段階をさらに含む。前記バッファマスク層は、前記ハードマスク層に対してエッチング選択比を有する材料からなる。
【００１６】
解決手段１２では、第１領域では前記スペーサをマスクとして前記バッファマスク層をパターニングしてバッファマスクパターンの第１部分を形成し、第２領域では、前記第２マスク構造物とその両側壁にある前記スペーサをマスクとして前記バッファマスク層をパターニングして、前記バッファマスクパターンの第１部分より広い前記バッファマスクパターンの第２部分を形成する段階と、前記バッファマスクパターンをマスクとして前記ハードマスク層をエッチングして、前記パッド酸化膜を露出させるハードマスクパターンを形成する段階と、前記ハードマスクパターンをマスクとして前記パッド酸化膜及び前記基板をパターニングして、前記基板の第１領域には第１素子分離用トレンチを形成し、前記基板の第２領域には第２素子分離用トレンチを形成する段階と、前記第１素子分離用トレンチ及び第２素子分離用トレンチを絶縁層で充填し、前記基板の第１領域には第１活性領域を定義し、前記基板の第２領域には前記第１活性領域より広い第２活性領域を定義する段階と、をさらに含む。
【００１７】
解決手段１３では、前記パッド酸化膜及び基板をパターニングする前に、前記第２領域に位置する開口が形成されたトレンチマスクパターンを前記ハードマスクパターン上に形成する段階と、前記トレンチマスクパターンの開口を利用して前記第２領域で前記ハードマスクパターン、前記パッド酸化膜、及び前記基板をパターニングして、前記基板の第２領域に予備素子分離用トレンチを形成する段階と、前記トレンチマスクパターンを除去する段階と、をさらに含む。前記パッド酸化膜及び前記基板をパターニングする段階は、パッド酸化膜及び前記基板をパターニングして、前記基板の第１領域に前記第１素子分離用トレンチを形成しつつ、前記基板の第２領域では、前記予備素子分離用トレンチの深さを増加させて、前記第１素子分離用トレンチより前記基板内部にさらに延びる前記第２素子分離用トレンチを形成する段階を含む。
【００１８】
請求項８に対応する解決手段１４では、前記フィーチャー層は、導電層を含む。前記第１領域では前記スペーサをマスクとして前記導電層をパターニングして第１導電パターンを形成し、前記第２領域では前記第２マスク構造物とその両側壁にある前記スペーサをマスクとして前記第１導電パターンより広幅の第２導電パターンを形成する段階をさらに含む。
【００１９】
解決手段１５では、前記第１導電パターンは、ゲート電極、ビットライン、及びダミー導電ラインのうち、少なくとも１つを含む。
解決手段１６では、前記スペーサ上にその一部を露出させるように分離用マスクパターンを形成する段階と、前記分離用マスクパターンをマスクとして前記スペーサの露出された部分を選択的にエッチングして前記スペーサを分離させる段階と、前記分離用マスクパターンを除去する段階と、をさらに含む。
【００２０】
請求項９に対応する解決手段１７では、前記第１マスクパターンは、前記第１領域で複数のマスク要素を含む。前記第２マスクパターンは、前記第２領域で前記第１領域にある前記複数のマスク要素よりそれぞれ広幅を有する複数のマスク要素を含む。
解決手段１８では、前記第１領域にある複数のマスクパターンは、互いに異なる幅を有する。
【００２１】
請求項１０に対応する解決手段１９では、前記フィーチャー層は、基板を含む。前記第１マスク構造物及び第２マスク構造物を形成する段階前に、前記第１領域及び第２領域にエッチング阻止層を形成する段階と、前記基板の前記第１領域及び第２領域にモールド層を形成する段階と、をさらに含む。前記第１マスク構造物及び第２マスク構造物を形成する段階は、前記モールド層上に前記第１マスク構造物及び第２マスク構造物を形成する段階を含む。前記第１領域で前記スペーサの間から前記第１マスク構造物を選択的に除去した後に、前記基板の第１領域では前記スペーサをマスクとして前記モールド層をパターニングして、前記第１領域に第１開口を限定するモールドパターンの第１部分を形成し、前記基板の第２領域では前記第２マスク構造物とその両側壁にあるスペーサをマスクとして前記モールド層をパターニングして、前記第２領域に前記基板の第１領域に形成された前記第１開口より広い第２開口を限定するモールドパターンの第２部分を形成する段階と、前記基板の第１領域及び第２領域で各々前記モールドパターンの第１開口及び第２開口を充填するように導電層を形成する段階と、前記モールドパターンを除去して前記第１領域には微細導電パターンを形成し、前記第２領域には前記微細導電パターンより広い素子導電パターンを形成する段階と、をさらに含む。
【００２２】
本発明の請求項１１に対応する解決手段２０によれば、半導体素子は、第１領域及び第２領域を含む基板を含む。前記第１領域は、複数の第１フィーチャーを含み、前記第２領域は、前記第１領域にある前記複数の第１フィーチャーより広い幅を各々有する複数の第２フィーチャーを含む。前記基板の第１領域にある複数の第１フィーチャー及び前記第２領域にある複数の第２フィーチャーを形成するために、フィーチャー層の第１領域には第１マスク構造物を形成し、第２領域には第２マスク構造物を形成する。各々デュアルマスク層、および、前記デュアルマスク層上に形成されて前記デュアルマスク層に対してエッチング選択比を有するエッチングマスク層を含むように前記第１マスク構造物及び第２マスク構造物を形成する。
【００２３】
前記第１マスク構造物及び第２マスク構造物のエッチングマスクパターンを等方性エッチングして、第２マスク構造物ではエッチングマスクパターンの少なくとも一部を残しつつ、前記第１マスク構造物から前記エッチングマスクパターンを除去する。前記第１マスク構造物及び第２マスク構造物の両側壁にスペーサを形成する。前記第２マスク構造物上にある前記エッチングマスクパターンをマスクとして前記第１領域でスペーサの間から前記第１マスク構造物を選択的に除去する。前記第１領域では前記スペーサをマスクとして前記フィーチャー層をパターニングして前記複数の第１フィーチャーを形成して、前記第２領域では前記第２マスク構造物とその両側壁にある前記スペーサをマスクとして前記複数の第２フィーチャーを形成する。
解決手段２１の半導体素子は、等方性エッチング前に、前記第２マスク構造物のエッチングマスクパターンの厚さは、前記第１マスク構造物のエッチングマスクパターン幅の１／２より大きい。
【発明の効果】
【００２４】
本発明では、互いに異なる幅を有するマスクパターン要素を含む複数のマスクパターンを、ＳＡＲＰ工程を利用して同時に形成する。例えば、本発明による一態様では、互いに異なる幅及び／またはそれらの間に相異なる間隔を有するマスク要素をフィーチャー層上に同時に形成し、次いで前記互いに異なるサイズ／間隔の要素を有するマスクパターンを用いて前記フィーチャー層をエッチングしうる。
【００２５】
また、本発明に他の態様では、素子の第１領域では、側壁スペーサが上に形成されている構造物を除去して前記マスクパターンのうち、１つを形成し、素子の第２領域では、側壁スペーサ間に構造物を残せる。特に、前記構造物は、互いに異なるエッチング選択比を有する少なくとも２層を含み、前記第２領域にある前記構造物で少なくとも２層のうち、最上層の厚さは、前記第１領域にある構造物の厚さの１／２より大きい。したがって、第１領域及び第２領域の両方向の構造物を等方性エッチングすれば、第２領域で前記構造物の最上層が完全に除去されない状態で、第１領域では、前記構造物の最上層が除去され、第１領域での前記構造物の除去時に、第２領域にある前記構造物の最上層残留部がマスクとして用いられる。すなわち、前記第１領域では、マスク要素が側壁スペーサのみで構成され、それらは構造物が第１領域から除去された後にも残る。しかし、第２領域にあるマスク要素は、側壁スペーサのみならず、それらの間にある構造物も含みうる。したがって、素子の互いに異なる領域で互いに異なるマスクパターンに含まれた互いに異なる要素は、互いに異なるサイズを有し、それらを後続段階で、１つまたはそれ以上の素子層をパターニングするのに使用することによって、互いに異なるサイズを有するフィーチャーを提供しうる。
【図面の簡単な説明】
【００２６】
【図１】本発明による一実施例で不揮発性メモリ素子を含むシステムを示すブロック図である。
【図２】本発明による一実施例で各々フィーチャーが形成されている２つの分離された領域Ａ、Ｂを含む半導体基板の平面図である。
【図３Ａ】本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を示す断面図である。
【図３Ｂ】本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を示す断面図である。
【図３Ｃ】本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を示す断面図である。
【図３Ｄ】本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を示す断面図である。
【図３Ｅ】本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を示す断面図である。
【図３Ｆ】本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を示す断面図である。
【図３Ｇ】本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を示す断面図である。
【図３Ｈ】本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を示す断面図である。
【図３Ｉ】本発明による一実施例でフィーチャー層上にデュアルマスク層を形成する方法を説明するフローチャートである。
【図４】本発明の一実施例による半導体素子の平面図である。
【図５Ａ】本発明による一実施例で自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成することによって、基板にＳＴＩ領域を形成する方法を説明する断面図である。
【図５Ｂ】本発明による一実施例で自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成することによって、基板にＳＴＩ領域を形成する方法を説明する断面図である。
【図５Ｃ】本発明による一実施例で自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成することによって、基板にＳＴＩ領域を形成する方法を説明する断面図である。
【図５Ｄ】本発明による一実施例で自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成することによって、基板にＳＴＩ領域を形成する方法を説明する断面図である。
【図５Ｅ】本発明による一実施例で自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成することによって、基板にＳＴＩ領域を形成する方法を説明する断面図である。
【図５Ｆ】本発明による一実施例で自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成することによって、基板にＳＴＩ領域を形成する方法を説明する断面図である。
【図６Ａ】本発明の他の実施例によってＳＴＩ領域を形成する方法を説明する断面図である。
【図６Ｂ】本発明の他の実施例によってＳＴＩ領域を形成する方法を説明する断面図である。
【図６Ｃ】本発明の他の実施例によってＳＴＩ領域を形成する方法を説明する断面図である。
【図６Ｄ】本発明の他の実施例によってＳＴＩ領域を形成する方法を説明する断面図である。
【図６Ｅ】本発明の他の実施例によってＳＴＩ領域を形成する方法を説明する断面図である。
【図６Ｆ】本発明の他の実施例によってＳＴＩ領域を形成する方法を説明する断面図である。
【図６Ｇ】本発明の他の実施例によってＳＴＩ領域を形成する方法を説明する断面図である。
【図６Ｈ】本発明の他の実施例によってＳＴＩ領域を形成する方法を説明する断面図である。
【図７】本発明の一実施例によって形成されたＮＡＮＤフラッシュ素子を説明する平面図である。
【図８Ａ】図７の半導体素子の強調された部分の平面図であって、本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を説明する平面図である。
【図８Ｂ】図７の半導体素子の強調された部分の断面図であって、本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を説明する平面図である。
【図９Ａ】図７の半導体素子の強調された部分の平面図であって、本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を説明する平面図である。
【図９Ｂ】図７の半導体素子の強調された部分の断面図であって、本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を説明する平面図である。
【図１０Ａ】図７の半導体素子の強調された部分の平面図であって、本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を説明する平面図である。
【図１０Ｂ】図７の半導体素子の強調された部分の断面図であって、本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を説明する平面図である。
【図１１Ａ】図７の半導体素子の強調された部分の平面図であって、本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を説明する平面図である。
【図１１Ｂ】図７の半導体素子の強調された部分の断面図であって、本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を説明する平面図である。
【図１２Ａ】図７の半導体素子の強調された部分の平面図であって、本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を説明する平面図である。
【図１２Ｂ】図７の半導体素子の強調された部分の断面図であって、本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を説明する平面図である。
【図１３Ａ】図７の半導体素子の強調された部分の平面図であって、本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を説明する平面図である。
【図１３Ｂ】図７の半導体素子の強調された部分の断面図であって、本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を説明する平面図である。
【図１４Ａ】図７の半導体素子の強調された部分の平面図であって、本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を説明する平面図である。
【図１４Ｂ】図７の半導体素子の強調された部分の断面図であって、本発明の一実施例によって、自己整列リバースパターニングを利用して複数のマスクパターンを同時に形成する方法を説明する平面図である。
【図１５Ａ】本発明による他の実施例でダマシン工程に用いられる複数のマスクパターンを形成する方法を説明する断面図である。
【図１５Ｂ】本発明による他の実施例でダマシン工程に用いられる複数のマスクパターンを形成する方法を説明する断面図である。
【図１５Ｃ】本発明による他の実施例でダマシン工程に用いられる複数のマスクパターンを形成する方法を説明する断面図である。
【図１５Ｄ】本発明による他の実施例でダマシン工程に用いられる複数のマスクパターンを形成する方法を説明する断面図である。
【図１５Ｅ】本発明による他の実施例でダマシン工程に用いられる複数のマスクパターンを形成する方法を説明する断面図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施例を添付図面に基づいて参照して詳細に説明する。しかし、本発明の実施例は、多様な形態に変形でき、本発明の範囲が後述する実施例に限定されると解釈されてはならない。本発明の実施例は、本発明をさらに完全に説明するために提供されるものである。図面で、層及び領域の厚さは、明細書の明確性のために、誇張されたものである。図面上で、同じ符号は同じ要素を示す。本明細書で使われた用語「及び／または」は、これと関連して記載された項目のうち、１つまたはそれ以上の任意の組合わせまたはあらゆる組合わせを含み、“／”として縮約して記載されることもある。
【００２８】
本明細書で使われる用語は、特定の実施例を記述するための目的として用いられるものであり、本発明の範囲を制限するためのものではない。本明細書で、単数として使われた用語は、それについての単数であることを示す明白な背景に関する言及がない限り、複数も含むものである。また、本明細書で使われる「包含する」という用語は、言及された特徴、領域、段階、動作、要素、及び／または成分の存在を特定するものではあるが、１つまたはそれ以上の他の特徴、領域、段階、動作、要素、成分、及び／またはグループの存在または付加を除外するものではない。
【００２９】
ある層、領域または基板のような要素が異なる要素（またはその変形物）の「上部」にあると記載された場合、前記ある要素は、前記他の要素の上部に直接存在しても、それらの間に第３の要素が介在しても良い。一方、ある要素が異なる要素（またはその変形物）の「真上」にあると記載された場合、または他の要素の“真上に”延びると記載された場合、それらの要素間に介在される要素はない。また、ある要素が異なる要素（またはその変形物）に「連結」または「結合」されていると記載された場合、前記ある要素は、前記他の要素に直接連結または結合されるか、それらの間に第３の要素が介在されうる。一方、ある要素が異なる要素に「直接連結」または「直接結合」されていると記載された場合、それら要素間に介在される要素はない。
【００３０】
多様な要素、成分、領域、層及び／または断面を記述するために、用語第１、第２などを使用できるが、それらの要素、成分、領域、層及び／または断面は、それらの用語に限定されると解釈されてはならない。それらの用語は、１つの要素、成分、領域、層または断面を他の要素、成分、領域、層または断面と区別するために用いられるだけである。したがって、下記説明で使用する第１要素、成分、領域、層または断面は、本発明の開示を外れず、第２要素、成分、領域、層または断面とも称されうる。
【００３１】
また、相対的な用語、例えば、「下部」、「後」、及び「上部」は、図面に示されたような一要素の他の要素に対する関係を説明するために用いられる。相対的な用語は、図面に示された方向だけではなく、素子の多様な方向を含むように意図されたものである。例えば、図１にある構造が回転されれば、基板の「背面（ｂａｃｋｓｉｄｅ）」上にあると記載された要素は、基板の“上部”表面上にあるものとなりうる。したがって、例示的な用語「上部」は、図面の特定の方向によって、「下部」及び「上部」の方向をいずれも含みうる。同様に、添付図面のうち、いずれか一図面にある構造が回転すれば、他の要素の「下部」または「下」にあると記載された要素が、前記他の要素の「上部」に位置されうる。したがって、例示的な用語「下部」または「下」は、「上部」及び「下部」をいずれも含みうる。
【００３２】
次いで、本発明の理想的な実施例を概略的に図示した断面図を参照して本発明の実施例を説明する。各実施例は、例えば、製造技術及び／または許容誤差の結果として図示された形状から偏差がありえる。したがって、本発明の実施例は、図示された特定の形状にのみ制限されると解釈されてはならず、例えば、製造結果から得られる形状における偏差を含むと解釈されねばならない。例えば、平坦なものと示されたり、説明された領域は、典型的に荒いか、及び／または非線形の特徴を有することができる。特に、とがっていた角を有すると図示されたのは、典型的にラウンド状を有することができる。したがって、図面に示された領域は、事実上概略的なものであり、それらの形状は、素子の領域の正確な形状を説明しようとするものではなく、本発明の範囲を制限するものではない。
【００３３】
他の限定がない限り、本明細書で使われたあらゆる用語（技術的用語及び科学的用語）は、当業者に、通常よく知られたということを意味する。また、通常使われる辞書に定義されたような用語は、関連した技術分野を背景とする意味と同じ意味を有すると解釈されねばならず、別途の記載がない限り、理想的であるか、または過度に解釈されてはならない。
【００３４】
（一実施例）
通常の場合には、（比較的広い幅を有する）低密度パターンを形成するためのマスクが（比較的狭い幅を有する）高密度パターンを形成するためのマスクを形成した後に形成され、これは低密度パターンと高密度パターンとの間にミスアラインをもたらすということを認知したことから、本発明の実施例は出発した。したがって、以下でさらに詳細に説明するように、本発明による実施例では、ＳＡＲＰを利用して複数のマスクパターンを同時に形成することを提供する。前記マスクパターンは、互いに異なる幅を有するマスクパターン要素を含むことができる。例えば、本発明による一実施例で、互いに異なる幅及び／または互いに異なる間隔で離隔されている要素を１つのフィーチャー層上に同時に形成し、次いで、互いに異なるサイズ／間隔を有する要素を有するパターンを利用するエッチング工程を行える。したがって、本発明による実施例によれば、単一のフォトリソグラフィー工程を通じて互いに異なるサイズを有する要素を有するマスクパターンを同時に形成することによって、半導体素子の製造時に整列による問題を減らすことができる。
【００３５】
また、本発明による一実施例では、素子の第１領域では、側壁スペーサがその上に形成されている構造物を除去して、前記マスクパターンのうち、１つを形成し、素子の第２領域では、側壁スペーサ間に構造物を残しうる。したがって、第１領域では、構造物を除去し、第２領域では構造物を維持させることによって、互いに異なるサイズを有する要素を提供しうる。特に、前記第１領域では、該当マスクにある要素が側壁スペーサ自体として限定され、それらは、構造物が除去された後にも残る。また、チップの第２領域にある要素は、側壁スペーサのみならず、それらの間にある構造物も含みうる。したがって、チップの互いに異なる領域で互いに異なるパターンに含まれる互いに異なる要素は互いに異なるサイズを有することができる。
【００３６】
図１は、セルアレイ３２に連結されたワードラインＷＬ０−ＷＬｎを駆動するデコーダ回路３４を含むフラッシュメモリ素子３０を含むシステム１００を示すハイレベルブロック図である。フラッシュメモリ素子３０のセルアレイ３２は、複数のメモリセルを含む。セルアレイ３２は、ビットラインＢＬ０−ＢＬｍを通じてページバッファ３６に連結されている。デコーダ３４は、セルアレイ３２内で選択的なメモリセルのアドレスに用いられ、この際、データは、ビットラインＢＬ０−ＢＬｍを通じてページバッファ３６に提供される。
【００３７】
また、デコーダ３４は、ビットライン選択回路３８を除去し、ビットライン選択回路３８は、制御ラインＹｉを通じてページバッファ３６により提供されるデータを選択しうる。選択されたデータは、ビットライン選択回路３８からデータバッファ４２を通じて提供され、データバッファ４２は、デコーダ３４により命令される制御ユニット４４の制御下で作動する。
【００３８】
フラッシュメモリ３０は、書込及び読出サイクルを行うために、フラッシュメモリ３０を動作させるように構成された補助制御回路を含むメモリコントローラ回路２０により制御される。特に、メモリコントローラ２０からのアドレスがデコーダ３４に入力されるとき、デコーダ３４は、選択信号Ｙｉを発生させて、ワードラインＷＬ０−ＷＬｎのうち１つまたはビットラインＢＬ０−ＢＬｍのうち１つを選択しうる。メモリコントローラ回路２０はまたバッファメモリ２２を含み、このバッファメモリ２２は、フラッシュメモリ３０に書き込まれるデータの臨時保存に用いられるだけではなく、フラッシュメモリ３０から読出されたデータの臨時保存にも使われる。
【００３９】
メモリコントローラ２０には、ホストシステム１０が連結されており、ホストシステム１０は、メモリコントローラ回路２０のハイレベル制御によりフラッシュメモリ３０に対する読出／書込動作を行う。特に、ホストシステム１０からのデータ及び書込命令がメモリコントローラ２０に入力されうる。メモリコントローラ２０は、入力命令によってセルアレイ３２にデータを書込むために、フラッシュメモリ３０を制御し、かつ／またはホストシステム１０からの読出命令によってセルアレイ３２からデータを読出するために、フラッシュメモリ３０を制御しうる。
【００４０】
ホスト１０とフラッシュメモリ３０との間で伝送されたデータは、バッファメモリ２２に臨時保存されうる。本実施例は、図１に示された回路の一部を構成するか、図示されていない回路をも構成しうる。
【００４１】
図２は、本発明の一実施例によるそれぞれのフィーチャーを有する分離された２つの領域（Ａ及びＢ）を含む半導体素子の平面図である。特に、半導体素子２００の領域Ａは、２つのフィーチャー、すなわち、２つのフィーチャー２１０を含む。各フィーチャー２１０は、幅Ｗ１を有し、各フィーチャー２１０は、距離Ｄ１ほど離隔されている。また、半導体基板２００の領域Ｂは、フィーチャー、すなわち、フィーチャー２２０を含む。フィーチャー２２０は、領域Ａにあるフィーチャー２１０の幅Ｗ１とは異なる幅Ｗ２を有する。
【００４２】
一実施例で、領域Ａは、例えば、比較的小さなフィーチャー、すなわち、パターンを含む素子のセルアレイ領域である。領域Ｂは、例えば、領域Ａに比べて比較的大きいフィーチャー、またはパターンを有する周辺コアまたはセルアレイ領域の異なる部分である。特に、領域Ａで幅Ｗ１を有するフィーチャー２１０は、領域Ｂで幅Ｗ２を有するフィーチャー２２０に比べて比較的小さい。また、本発明の一実施例で、領域Ａでの各フィーチャー２１０の間隔Ｄ１は、それらパターンの幅と同一であり、各フィーチャー２１０間の間隔Ｄ１が幅Ｗ１より小さいか、さらに大きい場合もある。領域Ａにあるフィーチャー２１０は、活性領域パターン、または導電ラインと同じ導電パターンでありうる。領域Ｂにあるフィーチャー２２０は、活性領域パターンまたは導電パターンであり、一実施例ではアラインキー（ａｌｉｇｎｍｅｎｔ ｋｅｙ）でもありえる。互いに異なる領域にあるフィーチャー２１０及びフィーチャー２２０は、互いに電気的に連結されているか、それとも連結されていない。
【００４３】
図３Ａないし図３Ｈは、本発明の実施例による、ＳＡＲＰを利用して複数のマスクパターンを同時に形成する方法を説明するための断面図である。特に、予備構造物３４０Ａ、３４０Ｂ（以下、“３４０”と通称する）は、下地膜上に形成される。前記下地膜は、素子２００の領域Ａ及び領域Ｂで、基板３００により順次に支持されているフィーチャー層３１０、デュアルマスク層３２０、及びエッチングマスク層３３０を含むことができる。
【００４４】
図３Ａに示した層は、形成しようとする半導体素子の特定タイプによって互いに異なる材料で形成することができる。例えば、図３Ａに示した予備構造物３４０が最終的に導電性構造物、例えば、ゲート電極を形成するために用いられるものであれば、フィーチャー層３１０は、ＴａＮ、ＴｉＮ、Ｗ、ＷＮ、ＨｆＮ、ＷＳｉｘ、及びそれらの組合わせのような材料からなりうる。または、フィーチャー層３１０に形成するフィーチャーがビットラインであれば、フィーチャー層３１０は、ポリシリコン、タングステンまたはアルミニウムのような金属または合金からなりうる。また、本発明による一実施例で、基板３００に活性領域を定義するか、微細パターンを形成する場合には、フィーチャー層３１０は省略でき、予備構造物３４０は、基板３００にトレンチを定義するために、少なくとも初期に用いられる。図３Ａに示されたように、領域Ａ及び領域Ｂに形成された予備構造物３４０は、互いに異なる幅ＷＤ１及びＷ３で形成され、ここで、ＷＤ１はＷ３より小さく、領域Ｂに形成されるフィーチャー２２０の幅Ｗ２より小さい。
【００４５】
図３Ａを参照すれば、エッチングマスク層３３０は、デュアルマスク層３２０に対してエッチング選択比を有する材料で形成される。例えば、本発明による一実施例で、エッチングマスク層３３０は、ＳｉＯＮ、ＳｉＯ2、Ｓｉ3Ｎ4、ＳｉＣＮ、ポリシリコン、金属、または有機物からなる。また、本発明による一実施例で、予備構造物３４０Ａ、３４０Ｂは、単一のフォトリソグラフィー工程により同一段階で形成される。
【００４６】
前記で簡略に説明したように、デュアルマスク層３２０は、エッチングマスク層３３０に対してエッチング選択比を有する。また、デュアルマスク層３２０は、ＳｉＯ2、Ｓｉ3Ｎ4、ＳｉＣＮ及び／またはポリシリコンのようなシリコン含有物質で形成される。
また、本発明による実施例で、デュアルマスク層３２０は、非晶質炭素層、炭素含有層、または炭素含有物質からなる。デュアルマスク層３２０は、スピンコーティングまたはＣＶＤ工程によりフィーチャー層３１０に印加される。領域Ａに形成されたデュアルマスク層３２０の一部は、多重パターンを有する複数のエッチングマスクパターンを形成するための犠牲層として用いられる。領域Ｂに形成されたデュアルマスク層３２０は、最終パターンを形成するためのエッチングマスクの一部になる。
【００４７】
本発明による一実施例で、デュアルマスク層３２０が炭素含有物質で形成された場合、デュアルマスク層３２０は、芳香族環を含む炭化水素化合物またはその誘導体を含む有機化合物で形成される。例えば、本発明による一実施例で、デュアルマスク層３２０は、フェニルベンゼンまたはナフタレンのような芳香族環を有する有機化合物を含むことができる。また、本発明による実施例で、デュアルマスク層３２０は、有機化合物の総重量を基準に比較的高い炭素含量（例えば、約８５〜９９重量％）を有する層からなりうる。
【００４８】
図３Ｉは、本発明による一実施例で、フィーチャー層３１０上にデュアルマスク層３２０を形成する方法を説明するためのフローチャートである。図３Ｉによれば、フィーチャー層３１０（後続工程でのエッチング対象）上に有機化合物を約１０００〜１５００Åの厚さでスピンコーティングする（３０１段階）。その後、フィーチャー層３１０上の有機化合物を約１５０〜３５０℃で約６０秒間ベークしてデュアルマスク層３２０を形成する（３０２段階）。約３００〜５５０℃で約３０〜３００秒間デュアルマスク層３２０に対して２次ベークを行ってデュアルマスク層３２０を硬化させる（３０３段階）。前記２次ベーク工程は、後続する半導体素子の製造工程時、例えば、素子に約４００℃以上の温度が加えられる時、後続工程で引き起こされるデュアルマスク層３２０での逆効果を減少させるのに役に立つ。
【００４９】
図３Ｂを参照すれば、図３Ａで、予備構造物３４０を形成した後、予備構造物３４０を用いて下部のエッチングマスク層３３０をエッチングしてデュアルマスク層３２０の一部を露出させる。図３Ｂに示されたように、予備構造物３４０の下にあるエッチングマスク層の残留部分３３０Ａ、３３０Ｂは、予備構造物３４０のプロファイルにより、各々幅ＷＤ１及びＷ３とほぼ同じ幅を有する。本発明による一実施例で、エッチングマスク層３３０をエッチングする間に予備構造物３４０の厚さが減少する。
【００５０】
図３Ｃに示すように、エッチングマスク層の残留部分３３０Ａ、３３０Ｂをマスクとしてデュアルマスク層３２０をエッチングする。デュアルマスク層３２０のエッチングにより下部のフィーチャー層３１０が露出され、デュアルマスク層３２０から構造物マスクパターン３２０Ａ、３２０Ｂが定義される。デュアルマスク層３２０をエッチングする間に予備構造物３４０の全部または一部が除去される。また、デュアルマスク層３２０のエッチングの後、エッチングマスクパターン３３０Ｂの厚さＴＢ１は、エッチングマスクパターン３３０Ａの幅ＷＤ１の１／２より大きい。すなわち、ＴＢ１＞（ＷＤ１）／２である。構造物マスクパターン３２０Ａは、領域Ａで微細フィーチャーまたはパターンを形成するための犠牲層として用いられ、構造物マスクパターン３２０Ｂは、領域Ｂで比較的広幅を有するフィーチャーまたはパターンを形成するためのエッチングマスクとして用いられる。本発明の一実施例で、構造物マスクパターン３２０Ａ、３２０Ｂ及びその上にあるエッチングマスクパターン３３０Ａ、３３０Ｂは、領域Ａ及び領域Ｂで第１マスク構造及び第２マスク構造を形成し、それらは、それらの互いに異なる幅により互いに異なるエッチング率でエッチングされる。
【００５１】
特に、図３Ｄに示すように、領域Ａにあるエッチングマスクパターン３３０Ａは、等方性エッチング工程により完全に除去される。エッチングマスクパターン３３０Ａ、３３０Ｂの等方性エッチング工程は、他の露出された層に対して比較的高いエッチング選択比を提供すべく行われる。等方性エッチング工程を行うために、湿式エッチングまたは乾式エッチングを利用しうる。例えば、エッチングマスクパターン３３０Ａ、３３０ＢがＳｉＯ2またはＳｉＯＮからなる場合、エッチングマスクパターン３３０Ａ、３３０Ｂを選択的に等方性エッチングするためにＨＦ溶液を使用できる。
【００５２】
しかし、領域Ａにある第１マスク構造は、領域Ｂにある第２マスク構造より狭いために、エッチングマスクパターン３３０Ａは、エッチングマスクパターン３３０Ｂより速くエッチングされる。このように、エッチングマスクパターン３３０Ｂを完全に除去せずとも、エッチングマスクパターン３３０Ａを除去することができる。特に、等方性エッチング工程によりエッチングマスクパターン３３０Ａの各表面から所定量Ｒを除去することによって、構造物マスクパターン３２０Ａからエッチングマスクパターン３３０Ａを完全に除去することができる。前記等方性エッチング工程によりエッチングマスクパターン３３０Ｂでも同様に各表面から所定量Ｒが除去され、構造物マスクパターン３２０Ｂ上にエッチングマスクパターン３３０Ｃの一部を残せる。したがって、残留するエッチングマスクパターン３３０Ｃは、エッチングマスクパターン３３０Ｂの厚さＴＢ１より小さな厚さＴＢ２を有する。
【００５３】
図３Ｅに示すように、エッチングマスクパターン３３０Ａ、３３０Ｂ及び残留するエッチングマスクパターン３３０Ｃ上にスペーサ層３５０をコンフォーマルすべく蒸着する。したがって、スペーサ層３５０が構造物パターン３２０Ａの上面に直接接するようになる。本発明による一実施例で、スペーサ層３５０の厚さは、図２に示されたフィーチャー２１０の幅Ｗ１とほぼ同一にすることができる。本発明による他の実施例で、スペーサ層３５０の厚さは、フィーチャー２１０の幅Ｗ１より大きいか、さらに小さくすることができる。スペーサ層３５０は、残留エッチングマスクパターン３３０Ｃ、構造物マスクパターン３２０Ａ、３２０Ｂ、及び／またはフィーチャー層３１０に対して、異なるエッチング選択比を有することができる。
【００５４】
図３Ｆによれば、フィーチャー層３１０及び構造物マスクパターン３２０Ａ、３２０Ｂからスペーサ層３５０の一部を除去する。特に、一実施例で、スペーサ層３５０をエッチバックして構造物マスクパターン３２０Ａを含む第１マスク構造及び残留エッチングマスクパターン３３０Ｃを含む第２マスク構造（の表面を露出さる。例えば、本発明による一実施例で、スペーサ層３５０に適用されるエッチバック工程は、メインエッチングガスとしてＣｘＦｙ（ここで、ｘ及びｙは、１〜１０の整数）を用いて行われうる。他の実施例で、メインエッチングガスとしてＣＨｘＦｙ（ここで、ｘ及びｙは、１〜１０の整数）を使用しうる。また、一実施例で、メインエッチングガスにＯ2及び／またはＡｒを追加しうる。
【００５５】
しかし、図３Ｆに示すように、構造物マスクパターン３２０Ａ、３２０Ｂの上、特に構造物マスクパターン３２０Ａ、３２０Ｂの側壁でスペーサ層３５０の一部が残り、構造物マスクパターン３２０Ａ、３２０Ｂの両側壁には各々側壁スペーサ３５０Ａ、３５０Ｂが形成される。側壁スペーサ３５０Ａは、領域Ａで比較的微細なフィーチャーを形成するためのエッチングマスクとして用いられる。そして、側壁スペーサ３５０Ｂは、領域Ｂで比較的大きい幅（例えば、領域Ａでのフィーチャーよりさらに広い幅）を有するフィーチャーを形成するためのエッチングマスクの一部として用いられる。図３Ｆに示すように、構造物マスクパターン３２０Ｂの両側壁にある側壁スペーサ３５０Ｂは、構造物マスクパターン３２０Ｂの側壁を完全に覆い、構造物マスクパターン３２０Ｂの上部まで延びて残留エッチングマスクパターン３３０Ｃの両側壁に接するスペーサ３５０Ｃを形成する。
【００５６】
本発明による一実施例で、スペーサ層３５０をエッチバックする間、ポリマー副産物が生成されて構造物マスクパターン３２０Ａ、エッチングマスクパターン３３０Ｃ、及び両側の側壁スペーサ３５０Ａ、３５０Ｂ上に堆積される。しかし、このようなポリマー副産物層は、エッチバック工程時の条件によって減少するか、あるいは形成されない。例えば、ポリマー副産物層は、メインエッチングガスに含まれたＯ2の量に影響されるか、またはエッチバック工程時の温度に影響される。特に、Ｏ2の量を減少させるか、工程温度を低めることによって、ポリマー副産物層を減少させるか、形成されないようにできる。
【００５７】
図３Ｇを参照すれば、側壁スペーサ３５０Ａから構造物マスクパターン３２０Ａを選択的に除去する。例えば、構造物マスクパターン３２０Ａを含む第１マスク構造の表面と残留エッチングマスクパターン３３０Ｃ及び構造物マスクパターン３２０Ｂを含む第２マスク構造の表面とが側壁スペーサ３５０Ａ、３５０Ｂを通じて露出されて選択的エッチング工程によりエッチングされ、その結果、構造物マスクパターン３２０Ａ部分が両側の側壁スペーサ３５０Ａの間で除去されて下部にあるフィーチャー層３１０が露出される。しかし、構造物マスクパターン３２０Ａが除去されても、領域Ｂにある構造物マスクパターン３２０Ｂは、その厚さに大きな変化なしに残る。特に、残留エッチングマスクパターン３３０Ｃと両側の側壁スペーサ３５０Ｂ、３５０Ｃとは、構造物マスクパターン３２０Ａを除去するための工程中に下部の構造物マスクパターン３２０Ｂを保護する。一実施例で、スペーサ３５０Ｃが形成されない場合にも、構造物マスクパターン３２０Ｂは実質的に除去されず、したがって後続工程で下部のフィーチャー層３１０をエッチングするためのエッチングマスクとして使われるのに十分な厚さを提供することができる。
【００５８】
したがって、領域Ａ及び領域Ｂで複数のセルフアラインリバースマスクパターンが同時に形成される。ここで、各マスクパターン要素の一部は、他のものに比べてさらに狭い幅を有する。特に、図３Ｇに示されたように、両側の側壁スペーサ３５０Ａは、自己整列リバースマスクパターンのうち、幅の狭いものを定義し、それらは各々両側の側壁スペーサ３５０Ｂ、３５０Ｃ、両側の側壁スペーサ３５０Ｂの間に介在される構造物マスクパターン３２０Ｂ、及びその上にある残留エッチングマスクパターン３３０Ｃにより限定される自己整列リバースマスクパターン幅より狭い幅を有する。
【００５９】
したがって、図３Ｈに示されたように、領域Ａにある自己整列リバースマスクパターン（例えば、スペーサ３５０Ａ）と、領域Ｂにある自己整列リバースマスクパターン（例えばスペーサ３５０Ｂ、３５０Ｃ、構造物マスクパターン３２０Ｂ、及び残留エッチングマスクパターン３３０Ｃ）が下部のフィーチャー層３１０をエッチングするためのマスクとして利用され、領域Ａではフィーチャー３１０Ａを形成し、領域Ｂでは幅が異なるフィーチャー３１０Ｂを形成する。前記のように得られたフィーチャーは、半導体素子に必要な任意の成分、例えば、ゲートに必要な導電性成分を構成しうる。例えば、フィーチャー３１０Ａ、３１０Ｂは、各々図２に示されたフィーチャー２１０、２２０に対応しうる。
【００６０】
図４は、本発明の一実施例による、領域Ａに図示された要素４１０が幅Ｗ５を有し、間隔Ｄ５ほど離隔されており、領域Ｂにある要素４２０は、幅Ｗ６を有する半導体素子４００の平面図である。一実施例で、領域Ａは、例えば、比較的小さなフィーチャーまたはパターンを含む素子のセルアレイ領域でありうる。一方、領域Ｂは、例えば領域Ａに含まれたフィーチャーまたはパターンに比べて比較的大きなフィーチャーまたはパターンを有するセルアレイ領域の他の部分または周辺コアでありうる。特に、領域Ａで幅Ｗ５を有するフィーチャー４１０は、領域Ｂに図示された幅Ｗ６を有するフィーチャー４２０に比べて非常に小さい。また、本発明による一実施例で領域Ａにあるフィーチャー４１０間の間隔Ｄ５は、フィーチャー４１０の幅Ｗ５と同一とすることができる。または、フィーチャー４１０間の間隔Ｄ５は、幅Ｗ５より小さいか、大きくすることができる。領域Ａにあるフィーチャー４１０は、活性領域パターン、または導電ラインのような導電パターンでありうる。領域Ｂにあるフィーチャー４２０は、活性領域パターン、または導電ラインのような導電パターンでありうる。互いに異なる領域にあるフィーチャー４１０、４２０は、互いに電気的に連結され、あるいは電気的に連結されないこともある。
【００６１】
図５Ａないし図５Ｆは、本発明による一実施例で自己整列リバースパターニングに使われる複数のマスクパターンを同時に形成することによって、基板にＳＴＩ領域を形成する方法を説明する断面図である。図５Ａによれば、基板５００上にパッド酸化膜５０２、第１ハードマスク層５０４、第２ハードマスク層５０６、バッファマスク層５１０、デュアルマスク層３２０’及びエッチングマスク層３３０’が順次に形成された結果物で、エッチングマスク層３３０’上に要素３４０Ａ’、３４０Ｂ’を含む予備パターン３４０’を形成する。マスクパターン要素３４０Ａ’は、ＷＤ２を有し、マスクパターン要素３４０Ｂ’は、幅ＷＤ２より大きく、図４のフィーチャー４２０の幅Ｗ６より小さな幅Ｗ７を有することができる。相互隣接したマスクパターン要素３４０Ａ’のピッチは２Ｐになる。
【００６２】
第１ハードマスク層５０４及び／または第２ハードマスク層５０６は、単一材料からなる単一層でありうる。または、それらは２つまたはそれ以上の材料層を含む多重構造を有することができる。また、第１ハードマスク層５０４及び第２ハードマスク層５０６は、互いに異なるエッチング選択比を有することができる。本発明による一実施例で、バッファマスク層５１０は、第２ハードマスク層５０６に対してエッチング選択比を有すること。しかし、他の実施例でバッファマスク層５１０は省略してもよい。
【００６３】
図５Ｂに示すように、領域Ａにあるマスク要素３５０Ａ’と、領域Ｂにあるマスク要素３２０Ｂ’、３３０Ｃ’、３５０Ｂ’、３５０Ｃ’とを含むマスクパターンが、バッファマスク層５１０上に形成される。特に、領域Ａ及び領域Ｂのマスクパターン要素は、図３Ａ〜図３Ｈと同じ方法で形成することができる。スペーサ３５０Ｂ’、３５０Ｃ’及び構造物３２０Ｂ’とその上に形成されたエッチングマスク層３３０Ｃ’を含むマスクパターンは、領域Ｂでその幅の和Ｗ６が領域Ａに形成された側壁スペーサ３５０Ａ’の幅Ｗ５より大きい。
【００６４】
図５Ｃによれば、領域Ａ及び領域Ｂにあるマスクパターンの要素は、領域Ａ及び領域Ｂで各々要素５１０Ａ、５１０Ｂを形成するためのエッチングマスクとして用いられる。特に、バッファマスク層５１０は、領域Ａではスペーサ３５０Ａ’をマスクとし、領域Ｂではスペーサ３５０Ｂ’、３５０Ｃ’、構造物３２０Ｂ’及び残留エッチングマスク層３３０Ｃ’をマスクとしてパターニングされてバッファマスクパターン５１０Ａ、５１０Ｂが形成される。領域Ａにあるバッファマスクパターン５１０Ａの幅はＷ５で、領域Ｂにあるバッファマスクパターン５１０Ｂの幅はＷ５より大きいＷ６である。
【００６５】
図５Ｄに示すように、要素５１０Ａ、５１０Ｂを用いて第２及び第１ハードマスク層５０６、５０４をエッチングして、領域Ａでは層５０６Ａ、５０４Ａを含むハードマスクパターンを形成し、領域Ｂでは層５０６Ｂ、５０４Ｂを含むハードマスクパターンを形成して、それらの下にあるパッド酸化膜５０２を露出させる。
【００６６】
図５Ｅによれば、ハードマスクパターン５０６Ａ／５０４Ａ及び５０６Ｂ／５０４Ｂをエッチングマスクとして露出されたパッド酸化膜５０２を貫通して基板５００の内部までエッチングして領域Ａの素子分離用トレンチ５７０Ａと領域Ｂの素子分離用トレンチ５７０Ｂとを形成する。
【００６７】
図５Ｆに示すように、トレンチ５７０Ａ、５７０Ｂ内に絶縁物質を蒸着して領域Ａ及び領域ＢにＳＴＩ領域５７２Ａ、５７２Ｂを形成する。また、最も隣接したＳＴＩ領域５７２Ａ、５７２Ｂ間に活性領域５７４Ａ、５７４Ｂが定義され、それらは各々Ｗ５及びＷ６の幅を有する。活性領域５７４Ａ、５７４Ｂは、各々図４のフィーチャー４１０、４２０に対応しうる。また、図５Ｆで、隣接した活性領域のピッチがＰである。
【００６８】
図６Ａ〜図６Ｈは、本発明の実施例によってＳＴＩ領域を形成する方法を説明する断面図である。図６Ａによれば、基板５００’上にパッド酸化膜５０２’、第１ハードマスク層５０４’、第２ハードマスク層５０６’、バッファマスク層５１０’、デュアルマスク層３２０”及びエッチングマスク層３３０”が順次に形成された結果物で、エッチングマスク層３３０”上に要素３４０Ａ”、３４０Ｂ”を含む予備パターン３４０”を形成する。マスクパターン要素３４０Ａ”は、ＷＤ２の幅を有することができる。相互隣接したマスクパターン要素３４０Ａ”のピッチは２Ｐになる。
【００６９】
第１ハードマスク層５０４’及び／または第２ハードマスク層５０６’は、単一材料からなる単一層でありうる。または、それらは２層またはそれ以上の材料層を含む多重構造を有することができる。また、第１ハードマスク層５０４’及び第２ハードマスク層５０６’は、互いに異なるエッチング選択比を有することができる。本発明による一実施例で、バッファマスク層５１０’は第２ハードマスク層５０６’に対してエッチング選択比を有することができる。しかし、他の実施例でバッファマスク層５１０’は省略することができる。
【００７０】
図６Ｂに示すように、領域Ａにあるマスク要素３５０Ａ”と、領域Ｂにあるマスク要素３２０Ｂ”、３３０Ｃ”、３５０Ｂ”、３５０Ｃ”とを含むマスクパターンが、バッファマスク層５１０’上に形成される。特に、領域Ａ及び領域Ｂのマスクパターン要素は、図３Ａないし図３Ｈの説明と同じ方法で形成しうる。領域Ｂでスペーサ３５０Ｂ”、３５０Ｃ”及び構造物３２０Ｂ”とその上に形成されたエッチングマスク層３３０Ｃ”を含むマスクパターンは、その幅の和が領域Ａに形成された側壁スペーサ３５０Ａ”の幅Ｗ５より大きい。
【００７１】
図６Ｃによれば、領域Ａ及び領域Ｂにあるマスクパターンの要素は、領域Ａ及び領域Ｂで各々要素５１０Ａ’、５１０Ｂ’を形成するためのエッチングマスクとして用いられる。特に、バッファマスク層５１０’は、領域Ａではスペーサ３５０Ａ”をマスクとし、領域Ｂではスペーサ３５０Ｂ”、３５０Ｃ”、構造物３２０Ｂ”及び残留エッチングマスク層３３０Ｃ”をマスクとしてパターニングされてバッファマスクパターン５１０Ａ’、５１０Ｂ’が形成される。
【００７２】
図６Ｄに示すように、要素５１０Ａ’、５１０Ｂ’を用いて第２及び第１ハードマスク層５０６’、５０４’をエッチングし、領域Ａでは層５０６Ａ’、５０４Ａ’を含むハードマスクパターンを形成し、領域Ｂでは層５０６Ｂ’、５０４Ｂ’を含むハードマスクパターンを形成して、それらの下にあるパッド酸化膜５０２’を露出させる。
【００７３】
図６Ｅによれば、領域Ａにあるハードマスクパターン５１０Ａ’／５０６Ａ’／５０４Ａ’と領域Ｂにあるハードマスクパターン５１０Ｂ’／５０６Ｂ’／５０４Ｂ’上に広幅トレンチマスクパターン６２０を形成する。広幅トレンチマスクパターン６２０には、バッファマスクパターン５１０Ｂ’の表面を露出させる開口が形成されている。
【００７４】
図６Ｆに示されたように、広幅トレンチマスクパターン６２０をエッチングマスクとしてバッファマスクパターン５１０Ｂ’、ハードマスクパターンの層５０６Ｂ’、５０４Ｂ’、パッド酸化膜５０２’、及び基板５００’の内部までエッチングして領域Ｂに予備素子分離用トレンチ６７０Ｂを形成する。予備素子分離用トレンチ６７０Ｂは、基板５００’の内部に深さＤ１まで延びる。
【００７５】
図６Ｇによれば、領域Ｂに予備素子分離用トレンチ６７０Ｂが形成された後、領域Ａ及び領域Ｂで、広幅トレンチマスクパターン６２０を除去する。図６Ｈに示すように、ハードマスクパターン５０６Ａ’／５０４Ａ’及び５０６Ｂ’／５０４Ｂ’をエッチングマスクとして露出されたパッド酸化膜５０２’を貫通して基板５００’内部までエッチングして、領域Ａの素子分離用トレンチ６７０Ａと領域Ｂの素子分離用トレンチ６７０Ｂとを形成し、領域Ｂで、トレンチ６７０Ｂの深さを増加させる。最も隣接したトレンチ６７０Ａ、６７２Ｂの間に各々活性領域６７４Ａ、６７４Ｂが定義される。領域Ｂでのトレンチ６７０Ｂの深さＤ３は、領域Ａでのトレンチ６７０Ａの深さより大きい。しかし、領域Ｂで、多様なパターンが各々多様な距離を置いて形成され、多様な深さのトレンチが形成されうる。したがって、図６Ｈに示すように、領域Ｂでのトレンチ６７０Ｃの深さは領域Ｂでのトレンチ６７０Ｂの深さＤ３より小さい。図５Ｆの説明と同様に、トレンチ６７０Ａ、６７０Ｂ、及び／または６７０Ｃ内に絶縁物質を蒸着して図示しないＳＴＩ領域を形成することができる。
【００７６】
図７は、本発明の一実施例によって形成されたＮＡＮＤフラッシュメモリを示す平面図である。また、強調部分７５００は、本発明による一実施例に係る後続の図面での多様な断面図を示す。図７を参照すれば、ＮＡＮＤフラッシュ素子７００は、ＮＡＮＤフラッシュタイプセルを含むセルアレイ領域７００Ａを含む。領域７００Ｂは、ＮＡＮＤフラッシュ素子のコンタクト領域に該当する。領域７００Ｃは、ＮＡＮＤフラッシュ素子の周辺回路領域に該当する。また、領域７４０は、セルブロック領域に該当し、ここで、要素７０１〜７３２は、ワードラインのような複数の導電ラインに該当する。しかし、一実施例では、複数の導電ライン７０１〜７３２がビットラインであり得、ストリング選択ラインＳＳＬ及び／または接地選択ラインＧＳＬは省略されうる。本発明による一実施例で、領域７５０は、ワードライン、ビットライン、または金属ラインのようなダミー導電ラインに該当する。本発明による一実施例で、要素７７２は、周辺回路用導電パターンに該当する。本発明による一実施例で、領域７００Ｂは、導電ライン７０１〜７３２をデコーダのような外部回路との連結に利用されうる。
【００７７】
図８Ａないし図１４Ｂは、本発明の一実施例によって自己整列リバースパターニングを利用して、複数のマスクパターンを同時に形成する方法を示す図面であり、図７の半導体素子７００の強調部分７５００に対応する平面図及び断面図である。図８Ａ及び図８Ｂに示すように、要素８００は、フラッシュメモリ素子が形成される基板に該当し、要素８３０は、ＴａＮ、ＴｉＮ、Ｗ、Ｎ、ＨｆＮ、ＷＳｉｘ及び／またはそれらの組合わせからなる導電ラインを形成する膜に該当する。一実施例で、要素８３０は、ビットラインの形成に利用され、ポリシリコン、金属、及び／または金属合金からなりうる。要素８３２は、ハードマスク層に該当し、これは単一種の金属からなる単一層であるか、別途の互いに異なる材料層を含む多重層でありうる。要素８３４は、ハードマスク層８３２に対して互いに異なるエッチング選択比を有するバッファマスク層に該当する。本発明による一実施例で要素３２０はデュアルマスク層に該当し、要素３３０はエッチングマスク層に該当し、３４０Ａ及び３４０Ｂを含む要素３４０は予備マスクパターンに該当する。
【００７８】
図８Ｂによれば、相異なる間隔及び幅を有する複数の予備パターン３４０Ａ、３４０Ｂをエッチングマスク層３３０に形成する。例えば、８Ａ−８Ａ’の断面で示される予備パターンで各要素３４０Ａのピッチは２ＰＣであり、幅はＷＤ３でありうる。８Ｃ−８Ｃ’断面で示される要素３４０Ｂの幅はＷ１２であり、８Ｄ−８Ｄ’断面で示される要素３４０Ｂの幅はＷ１３である。
【００７９】
図９Ａ及び図９Ｂに示すように、本発明による一実施例によって自己整列リバースパターニングを利用して、素子の互いに異なる領域に複数のマスクパターンをそれらに含まれた要素が互いに異なる幅を有するように形成する。特に、図３Ａ−図３Ｈの説明と同様に、基板上の互いに異なる領域にスペーサ３５０Ａ、３５０Ｂ（これらの一部はループ状部分を含む）を形成する。断面８Ａ−８Ａ’及び８Ｂ−８Ｂ’で示されるスペーサ３５０Ａは、断面８Ｃ−８Ｃ’及び８Ｄ−８Ｄ’で示されるスペーサ３５０Ｂとは異なる幅を有する。特に、領域ＡＡでスペーサ３５０Ａにより定義されるマスクパターンは、Ｗ８’の幅及びＰＣのピッチを有する。領域ＢＢでスペーサ３５０Ｂ、３５０Ｃ及び構造物３２０Ｂ、３３０Ｃにより定義されるマスクパターンは、Ｗ１０’の幅（８Ｃ−８Ｃ’の断面参照）及びＷ１１’の幅（８Ｄ−８Ｄ’の断面参照）を有する。
【００８０】
図１０Ａ及び図１０Ｂを参照すれば、各領域７００Ａ、７００Ｂ、７００Ｃ上に分離マスクパターン８７０を形成し、これをパターニングして、例えば、スペーサ３５０Ａのループ状部分を部分的に露出させる。本発明による一実施例で分離マスクパターン８７０は、フォトレジスト材料からなりうる。
【００８１】
図１１Ａ及び図１１Ｂによれば、図１０Ａに示したスペーサ３５０Ａの露出されたループ状部分を除去（トリミングとも称する）し、例えば、図１１Ａに示されたように、各スペーサ３５０Ａ部分を互いに分離させ、２つの分離されたスペーサを形成する。分離マスクパターン８７０も除去する。図１２Ａ及び図１２Ｂに示すように、マスクパターンのうち、領域Ａにある各要素３５０Ａと領域Ｂにある各要素３５０Ｂ、３５０Ｃ、３２０Ｂ、３３０Ｃを用いて下部のバッファマスク層８３４をエッチングして領域ＡＡ及び領域ＢＢに各々フィーチャー、すなわち、パターン８３４Ａ、８３４Ｂを形成する。
【００８２】
図１３Ａ及び図１３Ｂを参照すれば、各フィーチャー８３４Ａ、８３４Ｂをマスクとして導電層８３０上に要素８３２Ａ、８３２Ｂを含むリバースパターンを形成する。図１４Ａ及び図１４Ｂによれば、リバースパターン８３２Ａ、８３２Ｂを用いて導電層８３０をエッチングして基板８００上に導電ラインパターン８３０Ａ、８３０Ｂを形成する。一実施例で、導電ラインパターン８３０Ａは、図７の導電ライン７０１ないし７３２及び／またはダミー導電ライン７５０に該当しうる。一実施例で、導電ラインパターン８３０Ｂは、図７のＳＳＬ、ＧＳＬ、及び／または導電パターン７７２に該当しうる。
【００８３】
（他の実施形態）
図１５Ａないし図１５Ｅは、本発明の他の実施例でダマシン工程に利用される複数のマスクパターンを形成する方法を示す断面図である。図１５Ａに示すように、領域Ａ及び領域Ｂに各々エッチング停止層９０２、モールド層９１０、デュアルマスク層３２０、エッチングマスク層３３０、及び要素３４０Ａ、３４０Ｂを含む予備マスクパターン３４０を形成する。領域Ａにある各要素３４０Ａは、同じ幅ＢＷ１及びピッチ２Ｐを有する一方、領域Ｂにある各要素３４０Ｂは、互いに異なる幅ＢＷ２、ＢＷ３を有する。図３Ａ〜図３Ｈの説明と同様に、各要素３４０Ａ、３４０Ｂを予備マスクとしてエッチングマスク層３３０及びデュアルマスク層３２０をパターニングして、領域Ａには要素３２０Ａ、３３０Ａを含む第１マスクパターンを形成し、領域Ｂには要素３２０Ｂ、３３０Ｂを含む第２マスクパターンを形成する。領域Ｂではエッチングマスクパターン３３０Ｂを完全に除去せず、領域Ａではエッチングマスクパターン３３０Ａを除去するために、等方性エッチングが利用され、各マスクパターン上にスペーサ層を形成した後、エッチバックして、領域Ａには側壁スペーサ３５０Ａを形成し、領域Ｂには側壁スペーサ３５０Ｂ／３５０Ｃを形成する。
【００８４】
図１５Ｂに示すように、デュアルマスク層３２０Ａを除去し、領域Ａでモールド層９１０上にピッチＰで反復形成される自己整列リバースマスクパターンを構成するスペーサ３５０Ａを残し、領域Ｂではモールド層９１０上でスペーサ３５０Ｂ、３５０Ｃ及びそれらの間の構造物３２０Ｂ、３３０Ｃが自己整列リバースマスクパターンを構成させる。
【００８５】
図１５Ｃによれば、領域Ａにあるスペーサ３５０Ａからなるマスクパターンと領域Ｂにあるスペーサ３５０Ｂ、３５０Ｃ及び構造物３２０Ｂ、３３０Ｃからなるマスクパターンとをマスクとしてモールド層９１０をエッチングし、領域Ａ及び領域Ｂに要素９１０Ａ、９１０Ｂを含むモールドパターンを各々形成する。領域Ａにある複数のモールドパターン９１０Ａは、ピッチＰ１を以って形成され、それらの間に比較的小さな開口Ｓ１が限定される。開口Ｓ１は、領域Ｂで複数のモールドパターン９１０Ｂ間に限定される開口Ｓ２のうち、少なくとも一部の開口Ｓ２より小さい。モールドパターン９１０Ａ／９１０Ｂで開口Ｓ１、Ｓ２により露出されるエッチング停止層９０２も除去しうる。
【００８６】
図１５Ｄに示すように、バリア層９３２及び金属層９３４を含むダマシン導電層９３０をモールドパターン９１０Ａ／９１０Ｂ上に形成して、それらの間の開口Ｓ１、Ｓ２を充填する。バリア層９３２は、約５〜１５０Åの厚さを有し、Ｔａ、ＴａＮ、ＴｉＮ、ＴａＳｉＮ、ＴｉＳｉＮ、及び／またはそれらの組合わせのような材料からＣＶＤまたはスパッタリング工程により形成されうる。しかし、一実施例で、バリア層９３２は省略してもよい。金属層９３４は、一実施例でＣｕ、Ｗ、及び／またはＡｌなどの金属で形成し、ＰＶＤまたは電気メッキで形成しうる。例えば、約１００〜５００Åの厚さ第１Ｃｕ層をＰＶＤ工程により形成し、第１Ｃｕ層をシード層として約１０００〜１００００Åの厚さ第２Ｃｕ層を電気メッキ工程により形成しうる。
【００８７】
図１５Ｅを参照すれば、導電層９３０のうち、モールドパターン９１０Ａ／９１０Ｂに形成された開口Ｓ１、Ｓ２の外側にある部分を平坦化工程により除去して、領域Ａ及び領域Ｂに各々複数の導電ラインパターン９３０Ａ、９３０Ｂを形成する。例えば、一実施例でエッチバック工程及び／またはＣＭＰ工程を利用できる。モールドパターン９１０Ａ／９１０Ｂを除去して、領域Ａには比較的微細な導電ラインパターン９３０Ａを形成し、領域Ｂには比較的大きい導電ラインパターン９３０Ｂを形成する。一実施例で、導電ライン９３０Ａは、図７の導電ライン７０１〜７３２に該当し、導電ライン９３０Ｂは図７のＳＳＬ、ＧＳＬ、及び／または導電パターン７７２に該当しうる。
【符号の説明】
【００８８】
３００：基板、３１０：フィーチャー層、３２０Ａ、３２０Ｂ：構造物マスクパターン、３３０Ｃ：残留エッチングマスクパターン、３５０Ａ、３５０Ｂ、３５０Ｃ：側壁スペーサ
【特許請求の範囲】
【請求項１】
フィーチャー層の第１領域に第１マスク構造物を形成し、第２領域に第２マスク構造物を形成し、前記第１マスク構造物及び前記第２マスク構造物を各々デュアルマスク層、および、前記デュアルマスク層上に形成され、前記デュアルマスク層に対してエッチング選択比を有するエッチングマスク層を含むように前記第１マスク構造物及び前記第２マスク構造物を形成する段階と、
前記第１マスク構造物及び前記第２マスク構造物のエッチングマスクパターンを等方性エッチングして、前記第２マスク構造物の前記エッチングマスクパターンの少なくとも一部を残しつつ、前記第１マスク構造物から前記エッチングマスクパターンを除去する段階と、
前記第１マスク構造物及び前記第２マスク構造物の両側壁にスペーサを形成する段階と、
前記第２マスク構造物上にある前記エッチングマスクパターンをマスクとして前記第１領域で前記スペーサの間から前記第１マスク構造物を選択的に除去し、前記第１領域で間にボイドが形成されるように、相互対向する側壁スペーサを含む第１マスクパターン、および、前記第２領域で間に前記第２マスク構造物が介在されるように、相互対向する側壁スペーサを含む第２マスクパターンを形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記第１マスクパターンをマスクとして前記第１領域に第１フィーチャーを形成し、前記第２マスクパターンをマスクとして前記第２領域に前記第１フィーチャーより広い幅を有する第２フィーチャーを形成するように、前記フィーチャー層をパターニングする段階をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記等方性エッチング前に、前記第２マスク構造物のエッチングマスクパターンの厚さは、前記第１マスク構造物のエッチングマスクパターン幅の１／２より大きいことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記スペーサを形成する段階は、
前記第１マスク構造物及び第２マスク構造物上に前記エッチングマスクパターン及び前記デュアルマスクパターンの少なくとも一方に対してエッチング選択比を有するスペーサマスク層を形成する段階と、
前記スペーサマスク層をエッチングして前記相互対向する側壁スペーサの間で前記第１マスク構造物及び前記第２マスク構造物の各表面を露出させる段階と、
を含み、
前記第１マスク構造物を選択的に除去する段階は、
前記第２マスク構造物上のエッチングマスク層をマスクとして前記第１マスク構造物及び第２マスク構造物の露出面をエッチングして、前記第２マスク構造物のデュアルマスクパターンは除去せず、前記第１マスクパターンのデュアルマスクパターンを除去する段階を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記第１マスク構造物及び前記第２マスク構造物を形成する段階は、
前記基板の前記第１領域及び前記第２領域上にデュアルマスク層を形成する段階と、
前記第１領域は第１部分を含み、前記第２領域は前記第１部分より広い第２部分を含むエッチングマスクパターンを前記デュアルマスク層上に形成する段階と、
前記エッチングマスクパターンをマスクとして前記デュアルマスク層をパターニングし、前記第１領域には前記第１マスク構造物を形成し、前記第２領域には前記第１マスクパターン幅より広い幅の前記第２マスク構造物を形成する段階と、を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記第１領域はメモリセル領域を含み、前記第２領域は周辺回路領域を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記フィーチャー層は、半導体基板からなり、
前記第１マスク構造物及び前記第２マスク構造物を形成する前に、
前記基板の前記第１領域及び前記第２領域にパッド酸化膜を形成する段階と、
前記基板の前記第１領域及び前記第２領域で前記パッド酸化膜上にハードマスク層を形成する段階と、
をさらに含み、
前記第１マスク構造物及び前記第２マスク構造物を形成する段階は、前記ハードマスク層上に前記第１マスク構造物及び前記第２マスク構造物を形成する段階を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
前記フィーチャー層は、導電層を含み、
前記第１領域では前記スペーサをマスクとして前記導電層をパターニングして第１導電パターンを形成し、前記第２領域では前記第２マスク構造物とその両側壁にある前記スペーサをマスクとして前記第１導電パターンより広い幅の第２導電パターンを形成する段階をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
前記第１マスクパターンは、前記第１領域で複数のマスク要素を含み、
前記第２マスクパターンは、前記第２領域で前記第１領域にある前記複数のマスク要素よりそれぞれ広い幅を有する複数のマスク要素を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１０】
前記フィーチャー層は、基板を含み、
前記第１マスク構造物及び前記第２マスク構造物を形成する段階前に、
前記第１領域及び前記第２領域にエッチング阻止層を形成する段階と、
前記基板の前記第１領域及び前記第２領域にモールド層を形成する段階と、
をさらに含み、
前記第１マスク構造物及び前記第２マスク構造物を形成する段階は、前記モールド層上に前記第１マスク構造物及び前記第２マスク構造物を形成する段階を含み、
前記第１領域で前記スペーサの間から前記第１マスク構造物を選択的に除去した後に、前記基板の前記第１領域では前記スペーサをマスクとして前記モールド層をパターニングして、前記第１領域に第１開口を限定するモールドパターンの第１部分を形成し、前記基板の前記第２領域では前記第２マスク構造物とその両側壁にあるスペーサをマスクとして前記モールド層をパターニングして、前記第２領域に前記基板の前記第１領域に形成された前記第１開口より広い第２開口を限定するモールドパターンの第２部分を形成する段階と、
前記基板の前記第１領域及び前記第２領域で各々前記モールドパターンの前記第１開口及び前記第２開口を充填するように導電層を形成する段階と、
前記モールドパターンを除去して前記第１領域には微細導電パターンを形成し、前記第２領域には前記微細導電パターンより広い素子導電パターンを形成する段階と、
をさらに含むことを特徴とする請求項１に記載の半導体素子の微細パターン形成方法。
【請求項１１】
第１領域及び第２領域を含む基板と、
前記基板の前記第１領域にある複数の第１フィーチャーと、
前記第１領域にある前記複数の第１フィーチャーより広い幅を各々有し、前記基板の前記第２領域にある複数の第２フィーチャーを含み、
前記基板の第１領域にある複数の第１フィーチャー及び前記第２領域にある複数の第２フィーチャーは、
フィーチャー層の前記第１領域には第１マスク構造物を形成し、前記第２領域には第２マスク構造物を形成し、各々デュアルマスク層、および、前記デュアルマスク層上に形成され、前記デュアルマスク層に対してエッチング選択比を有するエッチングマスク層を含むように前記第１マスク構造物及び前記第２マスク構造物を形成する段階と、
前記第１マスク構造物及び前記第２マスク構造物のエッチングマスクパターンを等方性エッチングして、前記第２マスク構造物ではエッチングマスクパターンの少なくとも一部を残し、前記第１マスク構造物から前記エッチングマスクパターンを除去する段階と、
前記第１マスク構造物及び前記第２マスク構造物の両側壁にスペーサを形成する段階と、
前記第２マスク構造物上にある前記エッチングマスクパターンをマスクとして前記第１領域で前記スペーサの間から前記第１マスク構造物を選択的に除去する段階と、
前記第１領域では前記スペーサをマスクとして前記フィーチャー層をパターニングして前記複数の第１フィーチャーを形成し、前記第２領域では前記第２マスク構造物とその両側壁にある前記スペーサをマスクとして前記複数の第２フィーチャーを形成する段階と、で形成されることを特徴とする半導体素子。
【請求項１】
フィーチャー層の第１領域に第１マスク構造物を形成し、第２領域に第２マスク構造物を形成し、前記第１マスク構造物及び前記第２マスク構造物を各々デュアルマスク層、および、前記デュアルマスク層上に形成され、前記デュアルマスク層に対してエッチング選択比を有するエッチングマスク層を含むように前記第１マスク構造物及び前記第２マスク構造物を形成する段階と、
前記第１マスク構造物及び前記第２マスク構造物のエッチングマスクパターンを等方性エッチングして、前記第２マスク構造物の前記エッチングマスクパターンの少なくとも一部を残しつつ、前記第１マスク構造物から前記エッチングマスクパターンを除去する段階と、
前記第１マスク構造物及び前記第２マスク構造物の両側壁にスペーサを形成する段階と、
前記第２マスク構造物上にある前記エッチングマスクパターンをマスクとして前記第１領域で前記スペーサの間から前記第１マスク構造物を選択的に除去し、前記第１領域で間にボイドが形成されるように、相互対向する側壁スペーサを含む第１マスクパターン、および、前記第２領域で間に前記第２マスク構造物が介在されるように、相互対向する側壁スペーサを含む第２マスクパターンを形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記第１マスクパターンをマスクとして前記第１領域に第１フィーチャーを形成し、前記第２マスクパターンをマスクとして前記第２領域に前記第１フィーチャーより広い幅を有する第２フィーチャーを形成するように、前記フィーチャー層をパターニングする段階をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記等方性エッチング前に、前記第２マスク構造物のエッチングマスクパターンの厚さは、前記第１マスク構造物のエッチングマスクパターン幅の１／２より大きいことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記スペーサを形成する段階は、
前記第１マスク構造物及び第２マスク構造物上に前記エッチングマスクパターン及び前記デュアルマスクパターンの少なくとも一方に対してエッチング選択比を有するスペーサマスク層を形成する段階と、
前記スペーサマスク層をエッチングして前記相互対向する側壁スペーサの間で前記第１マスク構造物及び前記第２マスク構造物の各表面を露出させる段階と、
を含み、
前記第１マスク構造物を選択的に除去する段階は、
前記第２マスク構造物上のエッチングマスク層をマスクとして前記第１マスク構造物及び第２マスク構造物の露出面をエッチングして、前記第２マスク構造物のデュアルマスクパターンは除去せず、前記第１マスクパターンのデュアルマスクパターンを除去する段階を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記第１マスク構造物及び前記第２マスク構造物を形成する段階は、
前記基板の前記第１領域及び前記第２領域上にデュアルマスク層を形成する段階と、
前記第１領域は第１部分を含み、前記第２領域は前記第１部分より広い第２部分を含むエッチングマスクパターンを前記デュアルマスク層上に形成する段階と、
前記エッチングマスクパターンをマスクとして前記デュアルマスク層をパターニングし、前記第１領域には前記第１マスク構造物を形成し、前記第２領域には前記第１マスクパターン幅より広い幅の前記第２マスク構造物を形成する段階と、を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記第１領域はメモリセル領域を含み、前記第２領域は周辺回路領域を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記フィーチャー層は、半導体基板からなり、
前記第１マスク構造物及び前記第２マスク構造物を形成する前に、
前記基板の前記第１領域及び前記第２領域にパッド酸化膜を形成する段階と、
前記基板の前記第１領域及び前記第２領域で前記パッド酸化膜上にハードマスク層を形成する段階と、
をさらに含み、
前記第１マスク構造物及び前記第２マスク構造物を形成する段階は、前記ハードマスク層上に前記第１マスク構造物及び前記第２マスク構造物を形成する段階を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
前記フィーチャー層は、導電層を含み、
前記第１領域では前記スペーサをマスクとして前記導電層をパターニングして第１導電パターンを形成し、前記第２領域では前記第２マスク構造物とその両側壁にある前記スペーサをマスクとして前記第１導電パターンより広い幅の第２導電パターンを形成する段階をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
前記第１マスクパターンは、前記第１領域で複数のマスク要素を含み、
前記第２マスクパターンは、前記第２領域で前記第１領域にある前記複数のマスク要素よりそれぞれ広い幅を有する複数のマスク要素を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１０】
前記フィーチャー層は、基板を含み、
前記第１マスク構造物及び前記第２マスク構造物を形成する段階前に、
前記第１領域及び前記第２領域にエッチング阻止層を形成する段階と、
前記基板の前記第１領域及び前記第２領域にモールド層を形成する段階と、
をさらに含み、
前記第１マスク構造物及び前記第２マスク構造物を形成する段階は、前記モールド層上に前記第１マスク構造物及び前記第２マスク構造物を形成する段階を含み、
前記第１領域で前記スペーサの間から前記第１マスク構造物を選択的に除去した後に、前記基板の前記第１領域では前記スペーサをマスクとして前記モールド層をパターニングして、前記第１領域に第１開口を限定するモールドパターンの第１部分を形成し、前記基板の前記第２領域では前記第２マスク構造物とその両側壁にあるスペーサをマスクとして前記モールド層をパターニングして、前記第２領域に前記基板の前記第１領域に形成された前記第１開口より広い第２開口を限定するモールドパターンの第２部分を形成する段階と、
前記基板の前記第１領域及び前記第２領域で各々前記モールドパターンの前記第１開口及び前記第２開口を充填するように導電層を形成する段階と、
前記モールドパターンを除去して前記第１領域には微細導電パターンを形成し、前記第２領域には前記微細導電パターンより広い素子導電パターンを形成する段階と、
をさらに含むことを特徴とする請求項１に記載の半導体素子の微細パターン形成方法。
【請求項１１】
第１領域及び第２領域を含む基板と、
前記基板の前記第１領域にある複数の第１フィーチャーと、
前記第１領域にある前記複数の第１フィーチャーより広い幅を各々有し、前記基板の前記第２領域にある複数の第２フィーチャーを含み、
前記基板の第１領域にある複数の第１フィーチャー及び前記第２領域にある複数の第２フィーチャーは、
フィーチャー層の前記第１領域には第１マスク構造物を形成し、前記第２領域には第２マスク構造物を形成し、各々デュアルマスク層、および、前記デュアルマスク層上に形成され、前記デュアルマスク層に対してエッチング選択比を有するエッチングマスク層を含むように前記第１マスク構造物及び前記第２マスク構造物を形成する段階と、
前記第１マスク構造物及び前記第２マスク構造物のエッチングマスクパターンを等方性エッチングして、前記第２マスク構造物ではエッチングマスクパターンの少なくとも一部を残し、前記第１マスク構造物から前記エッチングマスクパターンを除去する段階と、
前記第１マスク構造物及び前記第２マスク構造物の両側壁にスペーサを形成する段階と、
前記第２マスク構造物上にある前記エッチングマスクパターンをマスクとして前記第１領域で前記スペーサの間から前記第１マスク構造物を選択的に除去する段階と、
前記第１領域では前記スペーサをマスクとして前記フィーチャー層をパターニングして前記複数の第１フィーチャーを形成し、前記第２領域では前記第２マスク構造物とその両側壁にある前記スペーサをマスクとして前記複数の第２フィーチャーを形成する段階と、で形成されることを特徴とする半導体素子。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【図３Ｉ】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図６Ｇ】
【図６Ｈ】
【図７】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１５Ｄ】
【図１５Ｅ】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【図３Ｉ】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図６Ｇ】
【図６Ｈ】
【図７】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１５Ｄ】
【図１５Ｅ】
【公開番号】特開２０１０−１０３５３８（Ｐ２０１０−１０３５３８Ａ）
【公開日】平成２２年５月６日（２０１０．５．６）
【国際特許分類】
【出願番号】特願２００９−２４３４４０（Ｐ２００９−２４３４４０）
【出願日】平成２１年１０月２２日（２００９．１０．２２）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
【公開日】平成２２年５月６日（２０１０．５．６）
【国際特許分類】
【出願日】平成２１年１０月２２日（２００９．１０．２２）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
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