半導体装置およびその製造方法
【課題】低電流領域でのオン電圧を低減することができる、ＳｉＣ−ＩＧＢＴを備える半導体装置およびその製造方法を提供すること。
【解決手段】エミッタ電極２６と、エミッタ電極２６に接続されたエミッタ領域４１と、エミッタ領域４１に対してＳｉＣ半導体層２３の裏面２５側にエミッタ領域４１に接して形成されたチャネル領域３９と、チャネル領域３９に対してＳｉＣ半導体層２３の裏面２５側にチャネル領域３９に接して形成されたＳｉＣベース層３３と、ＳｉＣベース層３３に対してＳｉＣ半導体層２３の裏面２５側にＳｉＣベース層３３に接して形成されたコレクタ領域３７と、コレクタ領域３７に接続されたコレクタ電極２７とを含む、ＳｉＣ−ＩＧＢＴ９に対してＭＯＳＦＥＴ１１を並列に接続する。
【解決手段】エミッタ電極２６と、エミッタ電極２６に接続されたエミッタ領域４１と、エミッタ領域４１に対してＳｉＣ半導体層２３の裏面２５側にエミッタ領域４１に接して形成されたチャネル領域３９と、チャネル領域３９に対してＳｉＣ半導体層２３の裏面２５側にチャネル領域３９に接して形成されたＳｉＣベース層３３と、ＳｉＣベース層３３に対してＳｉＣ半導体層２３の裏面２５側にＳｉＣベース層３３に接して形成されたコレクタ領域３７と、コレクタ領域３７に接続されたコレクタ電極２７とを含む、ＳｉＣ−ＩＧＢＴ９に対してＭＯＳＦＥＴ１１を並列に接続する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳｉＣ−ＩＧＢＴ（Insulated Gate Bipolar Semiconductor）を備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、モータ制御システム、電力変換システムなど、各種パワーエレクトロニクス分野におけるシステムに主として使用されるＳｉＣ半導体装置が注目されている。
たとえば、特許文献１は、ｐ型ＳｉＣ基板（コレクタ層）と、ＳｉＣ基板上に形成されたｎ型のドリフト層と、ドリフト層の上部に形成されたｐ型のベース領域と、ベース領域の上部に形成されたｎ型のエミッタ領域とを含む、縦型のＩＧＢＴを開示している。
【０００３】
また、特許文献２は、ｎ＋型ＳｉＣ基板と、ＳｉＣ基板上に形成されたｎ−型のベース層と、ベース層の表層部に形成されたｐ型のボディ領域と、ボディ領域の表層部に形成されたｎ＋型のソース領域と、ベース層の表面からソース領域およびボディ領域を貫通するゲートトレンチと、ゲート絶縁膜を介してゲートトレンチに埋設されたゲート電極とを含む、トレンチゲート型ＭＯＳＦＥＴを開示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−４９２６７号公報
【特許文献２】特開２０１１−４４６８８号公報
【特許文献３】特開２０１０−２５１５１７号公報
【特許文献４】特開２０１０−７４０５１号公報
【発明の概要】
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、表面および裏面を有するＳｉＣ半導体層と、前記ＳｉＣ半導体層の前記裏面側に露出するように形成された第１導電型のコレクタ領域と、前記コレクタ領域に対して前記ＳｉＣ半導体層の前記表面側に前記コレクタ領域に接するように形成された第２導電型のベース領域と、前記ベース領域に対して前記ＳｉＣ半導体層の前記表面側に前記ベース領域に接するように形成された第１導電型のチャネル領域と、前記チャネル領域に対して前記ＳｉＣ半導体層の前記表面側に前記チャネル領域に接するように形成され、前記ＳｉＣ半導体層の前記表面の一部を形成する第２導電型のエミッタ領域と、前記ＳｉＣ半導体層の前記裏面に接するように形成され、前記コレクタ領域に接続されたコレクタ電極と、前記ＳｉＣ半導体層の前記表面に接するように形成され、前記エミッタ領域に接続されたエミッタ電極とを含むＳｉＣ−ＩＧＢＴ（Insulated Gate Bipolar Semiconductor）が形成された半導体チップと、前記エミッタ電極に電気的に接続された第２導電型のソース領域と、前記コレクタ電極に電気的に接続された第２導電型のドレイン領域とを含み、前記ＳｉＣ−ＩＧＢＴに対して並列に接続されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とを含む。
【０００６】
ＳｉＣ−ＩＧＢＴは、コレクタ領域からベース領域に電子もしくは正孔が注入され、ベース領域で伝導度変調が起きるので、ベース領域の低オン抵抗化を実現することができる。そのため、ＩＧＢＴの耐圧を向上させるために、ベース領域の不純物濃度を低くし、当該不純物濃度に起因してベース領域本来の抵抗値が高くなっても、十分低いオン抵抗を維持することができる。その結果、ＳｉＣ−ＭＯＳＦＥＴに比べて、高耐圧領域で使用する素子として有効である。
【０００７】
一方、ＳｉＣはＳｉに比べてｐｎ障壁が高いので、ＳｉＣ−ＩＧＢＴを低電流領域（たとえば、４Ａ以下の電流領域）で使用する場合には、高いオン電圧が必要となる。これは、ＳｉＣ−ＭＯＳＦＥＴに比べても非常に高い値である。ＳｉＣ−ＭＯＳＦＥＴは、ＳｉＣを使用しているが、ＩＧＢＴとは異なり、オン電流が初期段階からリニアに増加するので、低電流領域で特に不利になるものではない。たとえば、１Ａ程度の電流領域で使用する場合、ＳｉＣ−ＭＯＳＦＥＴのオン電圧が約０．８Ｖ、Ｓｉ−ＩＧＢＴのオン電圧が約１．３Ｖであるのに対し、ＳｉＣ−ＩＧＢＴのオン電圧は、３．５Ｖとなり、約４倍程度の開きがある。
【０００８】
そこで、本発明の半導体装置によれば、ＳｉＣ−ＩＧＢＴに対して、ＭＯＳＦＥＴが並列に接続されている。これにより、ＳｉＣ−ＩＧＢＴまたはＭＯＳＦＥＴをオンさせることにより、半導体装置に電流を流すことができる。したがって、半導体装置を低電流領域で使用する際には、ＭＯＳＦＥＴのオン電圧で半導体装置を動作させることができるので、低電流領域でのオン電圧を低減することができる。
【０００９】
なお、ＳｉＣ−ＩＧＢＴに接続されたＭＯＳＦＥＴは、ＳｉＣ−ＭＯＳＦＥＴ、Ｓｉ−ＭＯＳＦＥＴ等のＳｉ系ＭＯＳＦＥＴの他、ＧａＮ系ＭＯＳＦＥＴ、ＧａＡｓ系ＭＯＳＦＥＴであってもよい。これらのうち、ＳｉＣ−ＭＯＳＦＥＴが好ましい。ＳｉＣ−ＭＯＳＦＥＴであれば、ＳｉＣ−ＩＧＢＴおよびＳｉＣ−ＭＯＳＦＥＴを同一の半導体チップに集約することができる。
【００１０】
具体的には、本発明の半導体装置では、前記ＭＯＳＦＥＴは、前記半導体チップに設けられたＳｉＣ−ＭＯＳＦＥＴを含み、前記ソース領域は、前記ＳｉＣ−ＩＧＢＴの前記エミッタ領域を利用して形成され、前記ドレイン領域は、前記ＳｉＣ−ＩＧＢＴの前記コレクタ領域に隣接して前記ＳｉＣ半導体層の前記裏面側に選択的に露出するように形成され、前記コレクタ電極は、前記ドレイン領域および前記コレクタ領域に一括して接続されていることが好ましい。
【００１１】
この構成により、エミッタ領域、ベース領域、チャネル領域、エミッタ電極およびコレクタ電極を、ＳｉＣ−ＩＧＢＴとＳｉＣ−ＭＯＳＦＥＴとの間で共有することができるので、これらの素子を同一の単位セルに集約することができる。その結果、半導体装置の小型化を図ることができ、素子間の容量を低減することもできる。
なお、ＳｉＣ−ＩＧＢＴおよびＳｉＣ−ＭＯＳＦＥＴは、ＳｉＣ半導体層においてそれぞれ独立した単位セルとして形成されていてもよい。
【００１２】
また、本発明の半導体装置では、前記ＳｉＣ半導体層が、前記ＳｉＣ半導体層の前記裏面を形成し、当該裏面から前記表面へ向かって選択的にトレンチが形成された第２導電型のＳｉＣ基板と、前記ＳｉＣ基板上に形成され、前記ＳｉＣ半導体層の前記表面を形成する前記ベース領域としての第２導電型のＳｉＣベース層とを含む場合、前記ドレイン領域は、前記ＳｉＣ基板を利用して形成され、前記コレクタ領域は、前記トレンチの底面に形成されていることが好ましい。
【００１３】
このような構造の半導体装置は、たとえば、ＳｉＣ−ＩＧＢＴおよびＳｉＣ−ＭＯＳＦＥＴを同一の半導体チップに有する半導体装置の製造方法であって、表面および裏面を有し、前記ＳｉＣ−ＭＯＳＦＥＴのドレイン領域を形成する第２導電型のＳｉＣ基板の前記表面に、第２導電型のＳｉＣベース層を形成する工程と、前記ＳｉＣ基板を前記裏面側から選択的にエッチングすることにより、前記ＳｉＣ基板にトレンチを形成する工程と、前記トレンチの底面に第１導電型の不純物を注入することにより、当該底面にコレクタ領域を形成する工程と、前記ＳｉＣベース層の表面に第１導電型の不純物を選択的に注入することにより、前記ＳｉＣベース層の表面部にチャネル領域を形成する工程と、前記ＳｉＣベース層の表面に第２導電型の不純物を選択的に注入することにより、前記チャネル領域の表面部に、前記ＳｉＣ−ＭＯＳＦＥＴのソース領域を兼ねるエミッタ領域を形成する工程とを含む、本発明の半導体装置の製造方法により製造することができる。
【００１４】
この方法によれば、ＳｉＣ基板のエッチング、ＳｉＣ基板もしくはＳｉＣベース層への不純物注入という公知の半導体装置の製造技術を利用して、ＳｉＣ半導体層の裏面側に選択的に露出するコレクタ領域およびドレイン領域を簡単に形成することができる。
また、前記トレンチを形成する工程は、前記トレンチに前記ＳｉＣベース層が露出するまでエッチングする工程を含んでいてもよい。
【００１５】
これにより、トレンチの最深部を、ＳｉＣ基板とＳｉＣベース層との界面に到達させることができる。つまり、トレンチの最深部は、ＳｉＣ基板とＳｉＣベース層との界面位置にあってもよいし、当該界面に対してＳｉＣベース層の表面側に位置していてもよい。この場合、トレンチの底面および側面の一部がＳｉＣベース層で形成されることなり、側面の残りの部分がＳｉＣ基板で形成されることとなる。また、トレンチの最深部は、当該界面に対してＳｉＣ基板の裏面側に位置していてもよい。この場合、トレンチの底面および側面はＳｉＣ基板で形成されることとなる。
【００１６】
また、本発明の半導体装置では、前記ＳｉＣ半導体層が、前記ＳｉＣ半導体層の前記裏面を形成し、当該裏面から前記表面へ向かって選択的にトレンチが形成された第１導電型のＳｉＣ基板と、前記ＳｉＣ基板上に形成され、前記ＳｉＣ半導体層の前記表面を形成する前記ベース領域としての第２導電型のＳｉＣベース層とを含んでいてもよく、その場合、前記コレクタ領域は、前記ＳｉＣ基板を利用して形成され、前記ドレイン領域は、前記トレンチの底面に形成されていることが好ましい。
【００１７】
また、前記トレンチは、ストライプ状に複数本形成されていることが好ましい。
また、本発明の半導体装置では、前記ＳｉＣ半導体層が、前記ＳｉＣ半導体層の前記裏面を形成し、当該裏面から前記表面へ向かって選択的にトレンチが形成された第２導電型のＳｉＣ基板と、前記ＳｉＣ基板上に形成され、前記ＳｉＣ半導体層の前記表面を形成する前記ベース領域としての第２導電型のＳｉＣベース層とを含んでいてもよく、その場合、前記ドレイン領域および前記コレクタ領域は、前記トレンチの底面において互いに隣接するように形成されていてもよい。
【００１８】
このような構造の半導体装置は、たとえば、ＳｉＣ−ＩＧＢＴおよびＳｉＣ−ＭＯＳＦＥＴを同一の半導体チップに有する半導体装置の製造方法であって、表面および裏面を有する第２導電型のＳｉＣ基板の前記表面に、第２導電型のＳｉＣベース層を形成する工程と、前記ＳｉＣ基板を前記裏面側から選択的にエッチングすることにより、前記ＳｉＣ基板にトレンチを形成する工程と、前記トレンチの底面に第１導電型の不純物を選択的に注入することにより、当該底面にコレクタ領域を形成する工程と、前記トレンチの前記底面に第２導電型の不純物を選択的に注入することにより、当該底面にドレイン領域を形成する工程と、前記ＳｉＣベース層の表面に第１導電型の不純物を選択的に注入することにより、前記ＳｉＣベース層の表面部にチャネル領域を形成する工程と、前記ＳｉＣベース層の表面に第２導電型の不純物を選択的に注入することにより、前記チャネル領域の表面部に、前記ＳｉＣ−ＭＯＳＦＥＴのソース領域を兼ねるエミッタ領域を形成する工程とを含む、本発明の半導体装置の製造方法により製造することができる。
【００１９】
この方法によっても、ＳｉＣ基板のエッチング、ＳｉＣ基板もしくはＳｉＣベース層への不純物注入という公知の半導体装置の製造技術を利用して、ＳｉＣ半導体層の裏面側に選択的に露出するコレクタ領域およびドレイン領域を簡単に形成することができる。
また、本発明の半導体装置では、前記ＳｉＣ半導体層が、前記ＳｉＣ半導体層の前記裏面を形成し、それぞれが当該裏面に露出するように区画された第１導電型部分および第２導電型部分を有するＳｉＣ基板と、前記ＳｉＣ基板上に形成され、前記ＳｉＣ半導体層の前記表面を形成する前記ベース領域としての第２導電型のＳｉＣベース層とを含んでいてもよく、その場合、前記コレクタ領域は、前記ＳｉＣ基板の前記第１導電型部分を利用して形成され、前記ドレイン領域は、前記ＳｉＣ基板の前記第２導電型部分を利用して形成されていることが好ましい。
【００２０】
この場合、前記ＳｉＣ基板の前記第１導電型部分および前記第２導電型部分は、ストライプ状に交互に並ぶように複数形成されていることが好ましい。
また、ＳｉＣ−ＩＧＢＴおよびＳｉＣ−ＭＯＳＦＥＴを１チップ化する場合、ドレイン領域およびコレクタ領域に一括して接続される前記コレクタ電極は、前記ドレイン領域および前記コレクタ領域と接する部分にメタルシリサイドを有していることが好ましい。
【００２１】
メタルシリサイドがあることにより、ＳｉＣの導電型がｐ型およびｎ型であることを問わず、いずれの導電型のＳｉＣに対してもコレクタ電極をオーミック接触させることができる。
また、本発明の半導体装置では、前記ベース領域は、前記チャネル領域に接する第１不純物濃度を有するドリフト領域と、前記ドリフト領域と前記コレクタ領域との間において前記コレクタ領域を取り囲むように形成され、前記第１不純物濃度よりも高い第２不純物濃度を有するバッファ領域とを含むことが好ましい。
【００２２】
この構成により、ＳｉＣ−ＩＧＢＴのオフ時に、チャネル領域とドリフト領域との界面から発生する空乏層の伸びを、バッファ領域で阻止してパンチスルーを防止することができる。そのため、半導体装置をパンチスルー形のデバイスとして設計することができるので、低オン抵抗化を達成することができる。
そして、前記ＳｉＣ半導体層が、前記ＳｉＣ半導体層の前記裏面を形成する第２導電型のＳｉＣ基板と、前記ＳｉＣ基板上に形成され、前記ＳｉＣ半導体層の前記表面を形成する前記ベース領域としての第２導電型のＳｉＣベース層とを含み、前記ＳｉＣ基板の前記裏面から前記ＳｉＣ基板を貫通して前記ＳｉＣベース層に達するトレンチが選択的に形成されている場合、前記ドレイン領域は、前記ＳｉＣ基板を利用して形成され、前記コレクタ領域は、前記トレンチの底面に形成されており、前記ＳｉＣベース層は、前記コレクタ領域を取り囲むように形成された前記バッファ領域としての第２導電型のバッファ層と、前記バッファ層上に形成された、前記ドリフト領域としての第２導電型のドリフト層とを含むことが好ましい。
【００２３】
また、前記ＳｉＣ半導体層は、前記ＳｉＣ半導体層の前記裏面を形成し、それぞれが当該裏面に露出するように区画された第１導電型部分および第２導電型部分を有するＳｉＣ基板と、前記ＳｉＣ基板上に形成され、前記ＳｉＣ半導体層の前記表面を形成する前記ベース領域としての第２導電型のＳｉＣベース層とを含んでいてもよく、その場合、前記コレクタ領域は、前記ＳｉＣ基板の前記第１導電型部分を利用して形成され、前記ドレイン領域は、前記ＳｉＣ基板の前記第２導電型部分を利用して形成されており、前記ＳｉＣベース層は、前記ＳｉＣ基板上に、前記ドレイン領域および前記コレクタ領域を覆うように前記バッファ領域としての第２導電型のバッファ層と、前記バッファ層上に形成された、前記ドリフト領域としての第２導電型のドリフト層とを含むことが好ましい。
【００２４】
また、本発明の半導体装置は、前記エミッタ電極に電気的に接続された第１導電型領域と、前記コレクタ電極に電気的に接続された第２導電型領域とを含み、前記ＳｉＣ−ＩＧＢＴに対して並列に接続されたｐｎダイオードをさらに含むことが好ましい。
ＩＧＢＴは、内部でｐｎダイオードのアノード同士もしくはカソードが接続されることとなるので、ＭＯＳＦＥＴのようにボディダイオードを内蔵することができない。そのため、負荷に逆起電力が発生した際、この起電力を消費することが困難である。
【００２５】
そこで、本発明の半導体装置によれば、ＳｉＣ−ＩＧＢＴに対してｐｎダイオードが並列に接続されているので、たとえ負荷に逆起電力が発生しても、当該ｐｎダイオードの整流作用により、逆起電力に起因する電流を還流電流として負荷に流すことで、高い逆起電力がＳｉＣ−ＩＧＢＴに印加されることを防止することができる。
また、ＳｉＣ−ＩＧＢＴおよびＳｉＣ−ＭＯＳＦＥＴを１チップ化する場合には、前記ｐｎダイオードは、前記半導体チップに設けられた前記ＭＯＳＦＥＴの前記チャネル領域と前記ベース領域との間のｐｎ接合を利用して形成され、前記ＭＯＳＦＥＴに内蔵されたボディダイオードを含むことが好ましい。
【００２６】
これにより、ｐｎダイオードも、ＳｉＣ−ＩＧＢＴおよびＳｉＣ−ＭＯＳＦＥＴと同一の単位セルに集約できるので、半導体装置のさらなる小型化を図ることができる。
また、本発明の半導体装置は、第２導電型のドリフト領域と、前記ドリフト領域に対してショットキー接合し、前記エミッタ電極に電気的に接続されたアノード電極と、前記ドリフト領域に対してオーミック接触し、前記コレクタ電極に電気的に接続されたカソード電極とを含み、前記ＳｉＣ−ＩＧＢＴに対して並列に接続されたショットキーバリアダイオードをさらに含むことが好ましい。
【００２７】
この構成によれば、ＳｉＣ−ＩＧＢＴに対して、ショットキーバリアダイオードが並列に接続されており、逆回復（リカバリ）時間を短縮することができるので、高速リカバリを実現できる半導体装置を提供することができる。
また、本発明の半導体装置では、前記半導体チップにおいて、前記ベース領域が、前記ＳｉＣ半導体層の前記表面に露出して当該表面の一部を形成するベース表面部を含み、前記エミッタ電極が、前記ベース表面部にショットキー接合するショットキー接合部を含んでいてもよく、その場合、前記ショットキーバリアダイオードは、前記半導体チップに設けられたＳｉＣ−ショットキーバリアダイオードを含み、前記ドリフト領域は、前記ＳｉＣ−ＩＧＢＴの前記ベース領域を利用して形成され、前記アノード電極は、前記ＳｉＣ−ＩＧＢＴの前記エミッタ電極を利用して形成されていることが好ましい。
【００２８】
この構成により、ベース領域、エミッタ電極およびコレクタ電極を、ＳｉＣ−ＩＧＢＴとＳｉＣ−ショットキーバリアダイオードとの間で共有することができるので、これらの素子を同一の単位セルに集約することができる。その結果、半導体装置の小型化を図ることができ、素子間の容量を低減することもできる。
また、前記半導体装置は、前記ＳｉＣ半導体層の前記表面に形成され、前記ベース表面部を露出させるコンタクトホールが形成された層間絶縁膜をさらに含んでいてもよく、前記ＳｉＣ−ＩＧＢＴ、前記ＭＯＳＦＥＴおよび前記ショットキーバリアダイオードを一括して封止する樹脂パッケージを含んでいてもよい。
【００２９】
また、本発明の半導体装置では、前記ベース領域の一部が前記ＳｉＣ半導体層の前記表面に露出している場合、前記半導体チップは、前記ベース領域の前記露出した部分に接するように形成されたショットキー電極と、前記ベース領域と前記ショットキー電極との接合部に隣り合う位置において、前記ＳｉＣ半導体層の前記表面から掘り下がって形成され、底面および側面を有するトレンチとを含むことが好ましい。
【００３０】
この構成により、ベース領域を、ＳｉＣ−ＩＧＢＴとＳｉＣ−ショットキーバリアダイオードとの間で共有することができるので、これらの素子を同一の単位セルに集約することができる。その結果、半導体装置の小型化を図ることができ、素子間の容量を低減することもできる。
また、ショットキー接合部に隣り合う部分にトレンチが形成されているので、ベース領域とショットキー電極とのショットキー界面にかかる電界強度を低減することができる。その結果、当該ショットキー界面の障壁を低く設定することができるので、立ち上がり電圧の低いショットキーバリアダイオードを実現することができる。
【００３１】
この場合、前記ＳｉＣ半導体層は、前記トレンチの前記底面および当該底面のエッジ部に選択的に形成された第１導電型の電界緩和部を含むことが好ましい。
これにより、半導体装置全体としての逆方向リーク電流を低減することができる。すなわち、降伏電圧に近い逆方向電圧を印加しても逆方向リーク電流を低減できるので、ＳｉＣ半導体の耐圧性能を十分に活かすことができる。
【００３２】
この場合、前記電界緩和部は、前記トレンチの前記底面の前記エッジ部と前記トレンチ前記側面との間に跨って形成されていることが、さらに好ましく、前記トレンチの前記側面に沿って前記トレンチの開口端に至るように形成されていることが、とりわけ好ましい。
また、前記トレンチは、平面形状の前記底面および当該平面形状の底面に対して９０°を超える角度で傾斜した前記側面を有するテーパトレンチを含むことが好ましい。
【００３３】
テーパトレンチであれば、側壁が底壁に対して９０°で直角に立つ場合よりも、半導体装置の耐圧を一層向上させることができる。
さらに、テーパトレンチでは、底面だけでなく、側面の全部または一部もトレンチの開放端に対して対向することとなる。そのため、たとえばトレンチを介して第１導電型不純物をＳｉＣ半導体層に注入する場合に、トレンチの開放端からトレンチ内に入射した不純物を、トレンチの側面に確実に当てることができる。その結果、前述の電界緩和部を容易に形成することができる。
【００３４】
なお、テーパトレンチとは、側面の全部が底面に対して９０°を超える角度で傾斜しているトレンチ、側面の一部（たとえば、トレンチのエッジ部を形成する部分）が底面に対して９０°を超える角度で傾斜しているトレンチのいずれをも含む概念である。
また、本発明の半導体装置では、前記ショットキー電極は、前記トレンチに埋め込まれるように形成されており、前記電界緩和部は、前記トレンチの前記底面に前記ショットキー電極との間にオーミック接合を形成するコンタクト部を有することが好ましい。
【００３５】
この構成により、コンタクト部（第１導電型）とベース領域（第２導電型）とのｐｎ接合を有するｐｎダイオードに対してショットキー電極をオーミック接合させることができる。このｐｎダイオードは、ショットキー電極とベース領域とのショットキー接合を有するショットキーバリアダイオード（ヘテロダイオード）に対して並列に設けられる。これにより、半導体装置にサージ電流が流れても、当該サージ電流の一部を内蔵ｐｎダイオードに流すことができる。その結果、ショットキーバリアダイオードに流れるサージ電流を低減できるので、サージ電流によるショットキーバリアダイオードの熱破壊を防止することができる。
【００３６】
また、本発明の半導体装置では、前記ベース領域は、第１不純物濃度を有するベースドリフト領域と、前記ベースドリフト領域上に形成され、前記第１不純物濃度に対して相対的に高い第２不純物濃度を有する低抵抗ドリフト領域とを含み、前記トレンチは、その最深部が前記低抵抗ドリフト領域に達するように形成されていることが好ましい。
トレンチで区画された単位セルでは電流を流すことができる領域（電流経路）が制約されるので、ＳｉＣ半導体層における単位セルを形成する部分の不純物濃度が低いと、単位セルの抵抗値が高くなるおそれがある。そこで上記のように、最深部が低抵抗ドリフト領域に達するようにトレンチを形成することにより、単位セルの全部もしくは一部を低抵抗ドリフト領域で形成することができる。そのため、当該低抵抗ドリフト領域が形成された部分では、電流経路がたとえ狭められても、比較的高い第２不純物濃度を有する低抵抗ドリフト領域により抵抗値の上昇を抑制することができる。その結果、単位セルの低抵抗化を図ることができる。
【００３７】
また、前記ベースドリフト領域の前記第１不純物濃度は、前記ＳｉＣ半導体層の前記裏面から前記表面へ向かうにしたがって減少していてもよい。また、前記低抵抗ドリフト領域の前記第２不純物濃度は、前記ＳｉＣ半導体層の前記裏面から前記表面へ向かうにしたがって一定であってもよいし、前記ＳｉＣ半導体層の前記裏面から前記表面へ向かうにしたがって減少していてもよい。
【００３８】
また、本発明の半導体装置では、前記ベース領域は、前記低抵抗ドリフト領域上に形成され、前記第２不純物濃度に対して相対的に低い第３不純物濃度を有する表面ドリフト領域をさらに含むことが好ましい。
この構成により、ＳｉＣ半導体層（ベース領域）の表面近傍の不純物濃度を小さくすることができるので、逆方向電圧印加時にＳｉＣ半導体層の表面にかかる電界強度を低減することができる。その結果、逆方向リーク電流を一層低減することができる。 また、前記ＳｉＣ−ＩＧＢＴは、前記ＳｉＣ半導体層の前記表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜を挟んで前記チャネル領域に対向するゲート電極とを有する、プレーナゲート型ＩＧＢＴを含んでいてもよいし、前記ＳｉＣ半導体層の前記表面から前記エミッタ領域および前記チャネル領域を貫通して前記ベース領域に達するゲートトレンチと、前記ゲートトレンチの内面に形成されたゲート絶縁膜と、前記ゲートトレンチにおいて前記ゲート絶縁膜の内側に形成されたゲート電極とを有する、トレンチゲート型ＩＧＢＴを含んでいてもよい。
【００３９】
また、本発明の半導体装置の製造方法では、前記ＳｉＣベース層の形成に先立って行なわれ、前記ＳｉＣ基板の前記表面近傍に第２導電型の不純物を注入する工程をさらに含むことが好ましい。
この方法により、ＳｉＣ基板を裏面から表面へ向かってエッチングしてトレンチを形成する際、エッチング面がＳｉＣ基板の終端（表面近傍）に達したときに、ＳｉＣ基板の他の部分のエッチング時とは異なるプラズマの種類を検出することができる。その結果、エッチングの深さを精密に制御することができる。
【００４０】
また、本発明の半導体装置の製造方法では、ＳｉＣベース層を形成する工程は、前記ＳｉＣ基板の前記表面に第１高濃度不純物層を形成する工程と、当該第１高濃度不純物層上に、前記第１高濃度不純物層よりも相対的に不純物濃度が低いドリフト層を形成する工程とを含み、前記トレンチを形成する工程は、前記ＳｉＣ基板および前記高濃度不純物層を貫通し、前記ドリフト層に達するトレンチを選択的に形成する工程を含み、前記コレクタ領域を形成する工程に先立って行なわれ、前記トレンチの底面に第２導電型の不純物を注入し、当該底面に第２高濃度不純物層を形成することにより、当該第２高濃度不純物層と前記第１高濃度不純物層とが一体化したバッファ層を形成する工程をさらに含むことが好ましい。
【００４１】
この方法により、コレクタ領域がバッファ層で取り囲まれた構成を有する前述の半導体装置を製造することができる。
また、本発明の半導体装置は、ＳｉＣ−ＩＧＢＴおよびＳｉＣ−ＭＯＳＦＥＴを同一の半導体チップに有する半導体装置の製造方法であって、表面および裏面を有する基板の前記表面に、第２導電型のＳｉＣベース層を形成する工程と、前記基板を除去することにより、前記ＳｉＣベース層の裏面を露出させる工程と、前記ＳｉＣベース層の前記裏面に第１導電型の選択的に不純物を注入することにより、当該裏面にコレクタ領域を形成する工程と、前記ＳｉＣベース層の前記裏面に第２導電型の不純物を選択的に注入することにより、当該裏面にドレイン領域を形成する工程と、前記ＳｉＣベース層の表面に第１導電型の不純物を選択的に注入することにより、前記ＳｉＣベース層の表面部にチャネル領域を形成する工程と、前記ＳｉＣベース層の表面に第２導電型の不純物を選択的に注入することにより、前記チャネル領域の表面部に、前記ＳｉＣ−ＭＯＳＦＥＴのソース領域を兼ねるエミッタ領域を形成する工程とを含んでいてもよい。
【図面の簡単な説明】
【００４２】
【図１】図１は、本発明の第１実施形態に係る半導体パッケージの外観斜視図である。
【図２】図２は、図１の半導体チップ内部の回路図である。
【図３】図３は、図１の半導体チップの模式的な断面図である。
【図４Ａ】図４Ａは、図３の半導体チップの製造工程の一部を示す図である。
【図４Ｂ】図４Ｂは、図４Ａの次の工程を示す図である。
【図４Ｃ】図４Ｃは、図４Ｂの次の工程を示す図である。
【図４Ｄ】図４Ｄは、図４Ｃの次の工程を示す図である。
【図４Ｅ】図４Ｅは、図４Ｄの次の工程を示す図である。
【図４Ｆ】図４Ｆは、図４Ｅの次の工程を示す図である。
【図５】図５は、図３のトレンチの第１変形例を示す図である。
【図６】図６は、図３のトレンチの第２変形例を示す図である。
【図７】図７は、図３のゲート電極の変形例を示す図である。
【図８】図８は、図３の半導体チップが組み込まれたインバータ回路の回路図である。
【図９】図９は、本発明の第２実施形態に係る半導体チップの模式的な断面図である。
【図１０Ａ】図１０Ａは、図９の半導体チップの製造工程の一部を示す図である。
【図１０Ｂ】図１０Ｂは、図１０Ａの次の工程を示す図である。
【図１０Ｃ】図１０Ｃは、図１０Ｂの次の工程を示す図である。
【図１０Ｄ】図１０Ｄは、図１０Ｃの次の工程を示す図である。
【図１０Ｅ】図１０Ｅは、図１０Ｄの次の工程を示す図である。
【図１０Ｆ】図１０Ｆは、図１０Ｅの次の工程を示す図である。
【図１０Ｇ】図１０Ｇは、図１０Ｆの次の工程を示す図である。
【図１０Ｈ】図１０Ｈは、図１０Ｇの次の工程を示す図である。
【図１１】図１１は、本発明の第３実施形態（ＳｉＣ基板区画タイプ）に係る半導体チップの模式的な断面図である。
【図１２】図１２は、本発明の第４実施形態（ＳｉＣ基板区画タイプ）に係る半導体チップの模式的な断面図である。
【図１３】図１３は、本発明の第５実施形態（トレンチゲートタイプ）に係る半導体チップの模式的な断面図である。
【図１４】図１４は、本発明の第６実施形態（素子分散タイプ）に係る半導体チップの模式的な断面図である。
【図１５】図１５は、本発明の第７実施形態に係る半導体チップの模式的な平面図である。
【図１６】図１６は、図１５の半導体チップの模式的な底面図である。
【図１７】図１７は、図１６のコレクタ領域のストライプ方向の変形例を示す図である。
【図１８】図１８は、本発明の第７実施形態に係る半導体チップの模式的な断面図である。
【図１９】図１９は、ＳｉＣ基板およびＳｉＣベース層の不純物濃度を説明するための図である。
【図２０Ａ】図２０Ａは、図１８の半導体チップの製造工程の一部を示す図である。
【図２０Ｂ】図２０Ｂは、図２０Ａの次の工程を示す図である。
【図２０Ｃ】図２０Ｃは、図２０Ｂの次の工程を示す図である。
【図２０Ｄ】図２０Ｄは、図２０Ｃの次の工程を示す図である。
【図２１】図２１は、本発明の第８実施形態に係る半導体チップの模式的な断面図である。
【図２２Ａ】図２２Ａは、図２１の半導体チップの製造工程の一部を示す図である。
【図２２Ｂ】図２２Ｂは、図２２Ａの次の工程を示す図である。
【図２２Ｃ】図２２Ｃは、図２２Ｂの次の工程を示す図である。
【図２２Ｄ】図２２Ｄは、図２２Ｃの次の工程を示す図である。
【図２３】図２３は、本発明の第９実施形態に係る半導体チップの模式的な断面図である。
【図２４Ａ】図２４Ａは、図２３の半導体チップの製造工程の一部を示す図である。
【図２４Ｂ】図２４Ｂは、図２４Ａの次の工程を示す図である。
【図２４Ｃ】図２４Ｃは、図２４Ｂの次の工程を示す図である。
【図２４Ｄ】図２４Ｄは、図２４Ｃの次の工程を示す図である。
【図２４Ｅ】図２４Ｅは、図２４Ｄの次の工程を示す図である。
【図２４Ｆ】図２４Ｆは、図２４Ｅの次の工程を示す図である。
【発明を実施するための形態】
【００４３】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る半導体パッケージ１の外観斜視図である。図２は、図１の半導体チップ８内部の回路図である。
半導体装置としての半導体パッケージ１は、扁平な直方体形状の樹脂パッケージ２と、当該樹脂パッケージ２に封止されたゲート端子３（Ｇ）、エミッタ端子４（Ｅ）およびコレクタ端子５（Ｃ）とを含む。
【００４４】
３つの端子３〜５は、所定の形状に形成された金属板からなる。この実施形態では、コレクタ端子５が、正方形状のアイランド６および当該アイランド６の一辺から直線状に延びる細長い長方形状の端子部分７を含む形状に形成されている。ゲート端子３およびエミッタ端子４は、コレクタ端子５の端子部分７とほぼ同形状に形成されており、コレクタ端子５の端子部分７に対して一方側および他方側に、コレクタ端子５の端子部分７を挟むように互いに平行な状態で配置されている。
【００４５】
コレクタ端子５（アイランド６の中央部）上には、半導体チップ８が設置されている。半導体チップ８には、ＩＧＢＴ９（Insulated Gate Bipolar Semiconductor）、ボディダイオード１０（ｐｎ−Ｄｉ）内蔵のＭＯＳＦＥＴ１１、およびショットキーバリアダイオード１２（ＳＢＤ）が搭載されている。すなわち、スイッチング機能を果たす、ＩＧＢＴ９、ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２の３つの素子が、単一の半導体チップ８に搭載されており、当該半導体チップ８がコレクタ端子５のアイランド６で支持されている。
【００４６】
半導体チップ８の内部では、図２に示すように、ＩＧＢＴ９に対して、ＭＯＳＦＥＴ１１、ボディダイオード１０およびショットキーバリアダイオード１２が並列に接続されている。
具体的には、ＩＧＢＴ９のエミッタ（Ｅ）に、ＭＯＳＦＥＴ１１のソース（Ｓ）、ボディダイオード１０のアノード（Ａ）およびショットキーバリアダイオード１２のアノード（Ａ）がそれぞれ接続され、ＩＧＢＴ９のコレクタ（Ｃ）に、ＭＯＳＦＥＴ１１のドレイン（Ｄ）、ボディダイオード１０のカソード（Ｋ）およびショットキーバリアダイオード１２のカソード（Ｋ）がそれぞれ接続されている。また、ＩＧＢＴ９のゲート（Ｇ）に、ＭＯＳＦＥＴ１１のゲート（Ｇ）が接続されている。
【００４７】
また、ＩＧＢＴ９のゲート（Ｇ）は、ボンディングワイヤ１３を用いてゲート端子３に接続され、ＩＧＢＴ９のエミッタ（Ｅ）は、ボンディングワイヤ１４を用いてエミッタ端子４に接続されている。ＩＧＢＴ９のコレクタ（Ｃ）は、コレクタ端子５のアイランド６でコレクタ端子５に接続されている。
そして、樹脂パッケージ２は、半導体チップ８、ボンディングワイヤ１３，１４、コレクタ端子５のアイランド６全体および端子部分７の一部、ゲート端子３の一部およびエミッタ端子４の一部を封止しており、樹脂パッケージ２の側面からは、コレクタ端子５の端子部分７、ゲート端子３およびエミッタ端子４それぞれの残りの部分が露出している。
【００４８】
なお、ＩＧＢＴ９、ボディダイオード１０内蔵のＭＯＳＦＥＴ１１、およびショットキーバリアダイオード１２は、図２の回路を構成可能な形態であれば、図１に実線で示した半導体チップ８（単一チップ）に集約されていても（同一のチップに存在していても）よいし、図１に破線で示したＩＧＢＴチップ１５、ＭＯＳＦＥＴチップ１６（ボディダイオード１０内蔵）およびショットキーバリアダイオードチップ１７として、それぞれ分散して設けられていてもよい。
【００４９】
後者の場合、ＩＧＢＴチップ１５のコレクタ（Ｃ）、ＭＯＳＦＥＴチップ１６のドレイン（Ｄ）およびショットキーバリアダイオード１２のカソード（Ｋ）を、コレクタ端子５のアイランド６でコレクタ端子５に接続し、ＩＧＢＴチップ１５のエミッタ（Ｅ）、ＭＯＳＦＥＴチップ１６のソース（Ｓ）およびショットキーバリアダイオード１２のアノード（Ａ）を、それぞれボンディングワイヤ１８〜２０を用いてエミッタ端子４に接続し、ＩＧＢＴチップ１５のゲート（Ｇ）およびＭＯＳＦＥＴチップ１６のゲート（Ｇ）を、それぞれボンディングワイヤ２１，２２を用いてゲート端子３に接続することにより、図２に示すように、ＩＧＢＴ９に対して、ＭＯＳＦＥＴ１１、ボディダイオード１０およびショットキーバリアダイオード１２を並列に接続することができる。
＜半導体チップ８（素子集約タイプ）の具体的な構成＞
図３は、図１の半導体チップ８の模式的な断面図である。
【００５０】
半導体チップ８は、表面２４および裏面２５を有するＳｉＣ（炭化シリコン）半導体層と、ＳｉＣ半導体層２３の表面２４に接続されたエミッタ電極２６と、ＳｉＣ半導体層２３の裏面２５に接続されたコレクタ電極２７とを含み、エミッタ電極２６を上方に向けた姿勢で、コレクタ電極２７とコレクタ端子５（アイランド６）とを接合することにより、コレクタ端子５に支持されている。エミッタ電極２６には、図１に示すボンディングワイヤ１４が接続されている。
【００５１】
ＳｉＣ半導体層２３には、ＩＧＢＴ９、ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２を構成する複数の不純物領域が形成されており、これらの不純物領域がエミッタ電極２６およびコレクタ電極２７により上下両側から挟まれている。エミッタ電極２６およびコレクタ電極２７は、ＩＧＢＴ９、ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２の間で共有されている。すなわち、エミッタ電極２６およびコレクタ電極２７は、ＩＧＢＴ９、ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２に対して共通の外部電極となっている。ＭＯＳＦＥＴ１１においては、エミッタ電極２６がソース電極２８として機能し、コレクタ電極２７がドレイン電極２９として機能する。一方、ショットキーバリアダイオード１２においては、エミッタ電極２６がアノード電極３０として機能し、コレクタ電極２７がカソード電極３１として機能する。これにより、エミッタ電極２６とコレクタ電極２７との間に、複数のＳｉＣ不純物領域で構成されたＳｉＣ−ＩＧＢＴ９、ＳｉＣ−ＭＯＳＦＥＴ１１およびＳｉＣ−ショットキーバリアダイオード１２が並列に接続されている。
【００５２】
ＳｉＣ半導体層２３は、ＳｉＣ半導体層２３の裏面２５を形成するｎ＋型（たとえば、濃度が１．０×１０１９〜１．０×１０２１ａｔｏｍｓ・ｃｍ−３である。以下同じ。）のＳｉＣ基板３２と、当該ＳｉＣ基板３２上に形成され、ＳｉＣ半導体層２３の表面２４を形成するｎ−型（たとえば、濃度が５．０×１０１６〜１．０×１０１４ａｔｏｍｓ・ｃｍ−３である。以下同じ。）のＳｉＣベース層３３（ＳｉＣエピタキシャル層）とを含む。
【００５３】
ｎ＋型のＳｉＣ基板３２は、この実施形態では、ＭＯＳＦＥＴ１１のドレイン領域３４およびショットキーバリアダイオード１２のカソード領域３５を形成している。また、ＳｉＣベース層３３は、ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２において、ドリフト領域として機能する。なお、ｎ型不純物としては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）などを使用できる。
【００５４】
ＳｉＣ半導体層２３には、裏面２５からＳｉＣベース層３３に達する複数のトレンチ３６が形成されている。複数のトレンチ３６は、たとえば、互いに等しい間隔を空けたストライプ状に形成されている。なお、トレンチ３６の形状は、ストライプ状に限らず、格子状などであってもよい。
各トレンチ３６の側面はＳｉＣ基板３２で形成され、底面はＳｉＣベース層３３で形成されており、この底面（ＳｉＣベース層３３の裏面部）にｐ＋型（たとえば、濃度が１．０×１０１８〜１．０×１０２０ａｔｏｍｓ・ｃｍ−３である。以下同じ。）のコレクタ領域３７（ＩＧＢＴ９のコレクタ領域３７）が形成されている。なお、ｐ型不純物としては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）などを使用できる。
【００５５】
また、隣り合うトレンチ３６の間隔（トレンチピッチＰ）は、好ましくは、１μｍ〜５００μｍである。トレンチ３６ピッチＰが上記範囲であれば、コレクタ領域３７とＳｉＣベース層３３との界面から広がる空乏層により、互いに隣り合うコレクタ領域３７の間（つまり、ＭＯＳＦＥＴ１１の電流路が形成される部分）が閉ざされてしまうことを防止することができる。
【００５６】
コレクタ電極２７は、ＳｉＣ基板３２の裏面２５を覆うように、すべてのトレンチ３６に一括して入り込んでいて、各トレンチ３６の側面でＳｉＣ基板３２に接続され、各トレンチ３６の底面でコレクタ領域３７に接続されている。コレクタ電極２７は、トレンチ３６の内面（側面および底面）に接する部分にメタルシリサイド３８（たとえば、ニッケル（Ｎｉ）シリサイド、チタン（Ｔｉ）シリサイド等）が形成されたＡｌＣｕ（アルミニウムと銅との合金）電極からなる。これにより、ｎ＋型のＳｉＣ基板３２およびｐ＋型のコレクタ領域３７のいずれの導電型の対象物に対しても、コレクタ電極２７をオーミック接触させることができる。
【００５７】
ＳｉＣベース層３３の表面部には、複数のウェル状のｐ型（たとえば、濃度が１×１０１６〜１×１０１９ａｔｏｍｓ・ｃｍ−３である。以下同じ。）のチャネル領域３９が選択的に形成されている。複数のチャネル領域３９は、ＳｉＣベース層３３の表面２４に露出して当該表面２４の一部を形成している。一方、複数のチャネル領域３９の各間には、ＳｉＣベース層３３の一部が表面２４にベース表面部４０として露出している。
【００５８】
各チャネル領域３９の表面２４部には、ｎ＋型のエミッタ領域４１（ＩＧＢＴ９のエミッタ領域４１）が形成されている。エミッタ領域４１は、ＳｉＣベース層３３の表面２４に露出して当該表面２４の一部を形成している。このエミッタ領域４１は、ＭＯＳＦＥＴ１１のソース領域４２を兼ねている。
各チャネル領域３９の中央部には、ＳｉＣベース層３３の表面２４からエミッタ領域４１を貫通してチャネル領域３９に達するｐ＋型のチャネルコンタクト領域４３が形成されている。
【００５９】
ＳｉＣベース層３３の表面２４には、酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜４４が形成されており、ゲート絶縁膜４４上には、ポリシリコンからなるゲート電極４５が形成されている。ゲート電極４５は、エミッタ領域４１とベース表面部４０との間に跨っていて、ゲート絶縁膜４４を挟んで、ＳｉＣベース層３３の表面２４に露出するチャネル領域３９に対向している。
【００６０】
また、ＳｉＣベース層３３上には、ゲート電極４５を覆うように、ＳｉＯ２からなる層間絶縁膜４６が積層されている。
層間絶縁膜４６には、各エミッタ領域４１および各ベース表面部４０の直上に、層間絶縁膜４６を厚さ方向に貫通するコンタクトホール４７，４８が、それぞれ形成されている。
【００６１】
エミッタ電極２６は、層間絶縁膜４６を覆うように、すべてのコンタクトホール４７，４８に一括して入り込んでいて、各コンタクトホール４７，４８で、エミッタ領域４１、チャネルコンタクト領域４３およびベース表面部４０に接続されている。エミッタ電極２６は、ＡｌＣｕ電極からなる。これにより、エミッタ電極２６は、不純物濃度が高いｎ＋型のエミッタ領域４１およびｐ＋型のチャネルコンタクト領域４３に対してオーミック接触したオーミック接触部４９と、不純物濃度が低いｎ−型のＳｉＣベース層３３に対してショットキー接合したショットキー接合部５０とを有している。
【００６２】
以上より、この半導体チップ８には、エミッタ電極２６と、エミッタ電極２６に接続されたエミッタ領域４１と、エミッタ領域４１に対してＳｉＣ半導体層２３の裏面２５側にエミッタ領域４１に接して形成されたチャネル領域３９と、チャネル領域３９に対してＳｉＣ半導体層２３の裏面２５側にチャネル領域３９に接して形成されたＳｉＣベース層３３と、ＳｉＣベース層３３に対してＳｉＣ半導体層２３の裏面２５側にＳｉＣベース層３３に接して形成されたコレクタ領域３７と、コレクタ領域３７に接続されたコレクタ電極２７とを含む、縦型のＩＧＢＴ９が形成されている。
【００６３】
そして、このＩＧＢＴ９のエミッタ電極２６およびコレクタ電極２７は、ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２との間で共有されており、ＭＯＳＦＥＴ１１は、これらの電極に接続される不純物領域として、エミッタ領域４１（ソース領域４２）、チャネル領域３９、ＳｉＣベース層３３およびＳｉＣ基板３２を有している。また、ショットキーバリアダイオード１２は、これらの電極２６，２７に接続される不純物領域として、ＳｉＣベース層３３およびＳｉＣ基板３２を有している。
【００６４】
すなわち、半導体チップ８において、ＩＧＢＴ９、ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２が同一の単位セルに集約されている。
また、ＭＯＳＦＥＴ１１に関しては、ｐ型のチャネル領域３９とｎ−型のＳｉＣベース層３３とのｐｎ接合により形成されたｐｎダイオード（ボディダイオード１０）が内蔵されており、このボディダイオード１０のｐ側（アノード側）には、アノード電極３０としてエミッタ電極２６が接続され、ｎ側（カソード側）には、カソード電極３１としてコレクタ電極２７が接続されている。
【００６５】
こうして、半導体チップ８には、ＩＧＢＴ９、ボディダイオード１０内蔵のＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２の３つの素子が一括して搭載されており、互いに並列に接続されている。
＜半導体チップ８（素子集約タイプ）の製造方法＞
図４Ａ〜図４Ｆは、図３の半導体チップ８の製造工程の一部を工程順に示す図である。
【００６６】
半導体チップ８を製造するには、図４Ａに示すように、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法、ＬＰＥ（Liquid Phase Epitaxy：液相エピタキシ）法、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシ）法などのエピタキシャル成長法により、ウエハ状態のＳｉＣ基板３２の表面上に、ｎ型不純物をドーピングしながらＳｉＣ結晶を成長させる。これにより、ＳｉＣ基板３２上に、ｎ−型のＳｉＣベース層３３が形成される。
【００６７】
次に、図４Ｂに示すように、ＳｉＣ基板３２の裏面２５にハードマスク５１を形成し、当該ハードマスク５１をパターニングした後、ＳｉＣ基板３２を裏面２５側から少なくともＳｉＣベース層３３が露出するまでドライエッチングする。これにより、ＳｉＣ基板３２が裏面２５から選択的に掘り込まれて、トレンチ３６が形成される。
次に、図４Ｃに示すように、トレンチ３６の形成に利用したハードマスク５１を残したまま、当該ハードマスク５１から露出するトレンチ３６へ向けてｐ型不純物を加速させ、トレンチ３６の底面にｐ型不純物を注入する（イオンインプランテーション（インプラ））。次に、ＳｉＣベース層３３をアニール処理する。これにより、トレンチ３６の底面に注入されたｐ型不純物が活性化され、ＳｉＣベース層３３にコレクタ領域３７が形成される。この後、ハードマスク５１を剥離する。
【００６８】
次に、図４Ｄに示すように、図４Ｃの工程と同様に、チャネル領域３９、エミッタ領域４１およびチャネルコンタクト領域４３の形状および不純物の種類に応じたハードマスクの形成およびイオン注入をそれぞれ行った後、ＳｉＣベース層３３をアニール処理する。これにより、ＳｉＣベース層３３に注入されたｎ型不純物およびｐ型不純物が活性化され、ＳｉＣベース層３３に、チャネル領域３９、エミッタ領域４１およびチャネルコンタクト領域４３が同時に形成される。
【００６９】
次に、図４Ｅに示すように、たとえば、熱酸化法により、ＳｉＣベース層３３の表面２４に、ゲート絶縁膜４４を形成する。次に、たとえば、ＣＶＤ法により、ポリシリコンを、ＳｉＣベース層３３の上方から堆積した後、堆積したポリシリコンをパターニングする。これにより、ゲート電極４５が形成される。
次に、たとえば、ＣＶＤ法により、ＳｉＣベース層３３上に層間絶縁膜４６を積層する。次に、層間絶縁膜４６およびゲート絶縁膜４４を選択的にドライエッチングすることにより、コンタクトホール４７，４８を同時に形成する。
【００７０】
次に、図４Ｆに示すように、たとえば、スパッタ法により、各コンタクトホール４７，４８を埋め尽くすように、ＡｌＣｕを層間絶縁膜４６上に堆積させる。これにより、エミッタ電極２６が形成される。この後、トレンチ３６の内面にメタルシリサイド３８を形成した後、たとえば、スパッタ法により、メタルシリサイド３８の内側を埋め尽くすように、ＡｌＣｕをＳｉＣ基板３２の裏面２５に堆積させる。これにより、コレクタ電極２７が形成される。
【００７１】
以上の工程を経て、図３に示す半導体チップ８が形成される。
半導体パッケージ１に搭載されるＩＧＢＴ９は、ｐ＋型のコレクタ領域３７からｎ−型のＳｉＣベース層３３に正孔が注入され、ＳｉＣベース層３３で伝導度変調が起きるので、ＳｉＣベース層３３（ドリフト層）の低オン抵抗化を実現することができる。そのため、ＩＧＢＴ９の耐圧を向上させるために、ＳｉＣベース層３３の不純物濃度を低くしたり厚さを大きくしたりして、当該不純物濃度に起因してＳｉＣベース層３３本来の抵抗値が高くなっても、十分低いオン抵抗を維持することができる。その結果、ＳｉＣ−ＭＯＳＦＥＴに比べて、高耐圧領域で使用する素子として有効である。
【００７２】
一方、ＳｉＣはＳｉに比べてｐｎ障壁が高いので、ＩＧＢＴを低電流領域（たとえば、４Ａ以下の電流領域）で使用する場合には、高いオン電圧が必要となる。これは、ＳｉＣ−ＭＯＳＦＥＴに比べても非常に高い値である。ＳｉＣ−ＭＯＳＦＥＴは、ＳｉＣを使用しているが、ＩＧＢＴとは異なり、オン電流が初期段階からリニアに増加するので、低電流領域で特に不利になるものではない。たとえば、１Ａ程度の電流領域で使用する場合、ＳｉＣ−ＭＯＳＦＥＴのオン電圧が約０．８Ｖ、Ｓｉ−ＩＧＢＴのオン電圧が約１．３Ｖであるのに対し、ＳｉＣ−ＩＧＢＴのオン電圧は、３．５Ｖとなり、約４倍程度の開きがある。
【００７３】
そこで、この半導体パッケージ１によれば、ＩＧＢＴ９に対して、ＭＯＳＦＥＴ１１が並列に接続されている。これにより、ＩＧＢＴ９またはＭＯＳＦＥＴ１１をオンさせることにより、半導体パッケージ１に電流を流すことができる。したがって、半導体パッケージ１を低電流領域で使用する際には、ＭＯＳＦＥＴ１１のオン電圧で半導体パッケージ１を動作させることができるので、低電流領域でのオン電圧を低減することができる。
【００７４】
また、この実施形態では、半導体チップ８において、ＩＧＢＴ９、ボディダイオード１０内蔵ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２が同一の単位セルに集約されているので、半導体パッケージ１の小型化を図ることができ、素子間の容量を低減することもできる。
一方、ＩＧＢＴ９は、その内部において、ｐ型チャネル領域３９とｎ−型ＳｉＣベース層３３とのｐｎ接合により形成されるｐｎダイオードのカソードと、ｐ＋型コレクタ領域３７とｎ−型ＳｉＣベース層３３とのｐｎ接合により形成されるｐｎダイオードのカソードとが接続されることとなるので、ＭＯＳＦＥＴ１１のようにボディダイオード１０を内蔵することができない。そのため、負荷に逆起電力が発生した際、この起電力を消費することが困難である。
【００７５】
そこで、この半導体パッケージ１によれば、ＭＯＳＦＥＴ１１にボディダイオード１０が内蔵されていて、ボディダイオード１０がＩＧＢＴ９に対して並列に接続されている。そのため、たとえ負荷に逆起電力が発生しても、ボディダイオード１０の整流作用により、逆起電力に起因する電流を還流電流として負荷に流すことで、高い逆起電力がＩＧＢＴ９に印加されることを防止することができる。
【００７６】
また、ＩＧＢＴ９に対してショットキーバリアダイオード１２が並列に接続されており、逆回復（リカバリ）時間を短縮することができるので、高速リカバリを実現できる半導体パッケージ１を提供することができる。
しかも、ＩＧＢＴ９およびＭＯＳＦＥＴ１１を同一の半導体チップ８に集約するために、ＳｉＣ半導体層２３の裏面２５に選択的に露出するコレクタ領域３７およびドレイン領域３４を形成する手法として、図４Ａ〜図４Ｃに示すように、ＳｉＣ基板３２のエッチングおよびＳｉＣベース層３３への不純物注入という公知の半導体装置の製造技術を利用することができる。そのため、ＳｉＣ半導体層２３の裏面２５側にコレクタ領域３７およびドレイン領域３４を簡単に形成することができる。
【００７７】
なお、トレンチ３６の最深部は、図３に示すようにＳｉＣ基板３２とＳｉＣベース層３３との界面に位置している必要はなく、たとえば、図５に示すように、当該界面に対してＳｉＣベース層３３の表面２４側に位置していてもよい。この場合、トレンチ３６の底面および側面の一部がＳｉＣベース層３３で形成されることなり、側面の残りの部分がＳｉＣ基板３２で形成されることとなる。また、図６に示すように、当該界面に対してＳｉＣ基板３２の裏面２５側に位置していてもよい。この場合、トレンチ３６の底面および側面はＳｉＣ基板３２で形成されることとなる。
【００７８】
また、ゲート電極４５は、たとえば、図７に示すように、ベース表面部４０を覆うように、隣り合うチャネル領域３９の間に跨って形成されていてもよい。この場合、ベース表面部４０が露出しないこととなり、エミッタ電極２６（ショットキー接合部５０）を接続できないので、ショットキーバリアダイオード１２は省略されることとなる。
また、ＩＧＢＴ９、ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２は、ＳｉＣ半導体層２３においてそれぞれ独立した単位セルとして形成されていてもよい。
【００７９】
そして、半導体パッケージ１は、たとえば、図８に示すように、インバータ回路に組み込んで使用することができる。なお、図８では図解し易くするために、ＩＧＢＴ９およびＭＯＳＦＥＴ１１を集約した１つのトランジスタとして表している。
このインバータ回路５８は、三相モータ５９に接続される三相インバータ回路であって、直流電源６０およびスイッチ部６１を備えている。
【００８０】
直流電源６０には、その高圧側に高圧側配線６２が、また、その低圧側に低圧側配線６３が接続されている。
スイッチ部６１は、三相モータ５９のＵ相５９Ｕ、Ｖ相５９ＶおよびＷ相５９Ｗのそれぞれの相に対応する３つの直列回路６４〜６６を備えている。
直列回路６４〜６６は、高圧側配線６２と低圧側配線６３との間に並列に接続されている。直列回路６４〜６６は、それぞれ高圧側のハイサイドトランジスタ（ＩＧＢＴ９＋ＭＯＳＦＥＴ１１）６７Ｈ〜６９Ｈと、低圧側のローサイドトランジスタ（ＩＧＢＴ９＋ＭＯＳＦＥＴ１１）６７Ｌ〜６９Ｌとを備えている。各トランジスタ６７Ｈ〜６９Ｈおよび６７Ｌ〜６９Ｌには、それぞれ回生ダイオード７０Ｈ〜７２Ｈおよび７０Ｌ〜７２Ｌが、低圧側から高圧側に順方向電流が流れるような向きで並列に接続されている。
【００８１】
各トランジスタ６７Ｈ〜６９Ｈおよび６７Ｌ〜６９Ｌのゲートには、図示しない制御回路からのスイッチング信号が入力されるようになっている。このスイッチング信号に応じて、各トランジスタ６７Ｈ〜６９Ｈおよび６７Ｌ〜６９Ｌが、それぞれスイッチング動作する。これにより、三相モータ５９に三相交流が流れて、三相モータ５９が駆動される。
＜半導体パッケージ１の第２実施形態＞
図９は、本発明の第２実施形態に係る半導体チップの模式的な断面図である。図９において、図３に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、その説明を省略する。
【００８２】
図９の半導体チップ７１において、複数のトレンチ３６は、ＳｉＣ基板３２を貫通してＳｉＣベース層３３に入り込むように形成されている。これにより、トレンチ３６の底面とＳｉＣベース層３３との裏面との間に段差７２が設けられている。ＳｉＣベース層３３には、その段差７２分だけＳｉＣベース層３３の裏面が選択的に突出することにより凸部７３が形成されている。
【００８３】
ＳｉＣベース層３３は、コレクタ領域３７を取り囲むように形成されたｎ＋型のバッファ層７４と、バッファ層７４上に形成され、ＳｉＣ半導体層２３の表面２４を形成するｎ−型のドリフト層７５とを含む。バッファ層７４の不純物濃度はドリフト層７５よりも高い。たとえば、バッファ層７４の不純物濃度は１．０×１０１８〜１．０×１０１５ａｔｏｍｓ・ｃｍ−３であり、ドリフト層７５の不純物濃度は５．０×１０１６〜１．０×１０１４ａｔｏｍｓ・ｃｍ−３である。
【００８４】
バッファ層７４は、凸部７３の表面に沿ってＳｉＣ半導体層２３の裏面２５側へ凸になる第１部分７６と、当該第１部分７６とは反対側に凸になってコレクタ領域３７を取り囲む第２部分７７とが、トレンチ３６のピッチＰに合わせて交互に連続する葛折状に形成されている。
ドリフト層７５は、ＳｉＣベース層３３の大部分を占めており、ＳｉＣ半導体層２３の表面２４側においてチャネル領域３９に接している。
【００８５】
また、ＳｉＣ基板３２の表面近傍（トレンチ３６の底部近傍）には、ＳｉＣ基板３２の他の部分よりも不純物濃度が高い高濃度不純物領域７８が形成されている。高濃度不純物領域７８は、ＳｉＣベース層３３の凸部７３と接している。
図１０Ａ〜図１０Ｈは、図９の半導体チップの製造工程の一部を工程順に示す図である。
【００８６】
半導体チップ７１を製造するには、図１０Ａに示すように、ウエハ状態のＳｉＣ基板３２の表面へ向かってｎ型不純物（Ｐ、Ａｓ等）を注入することにより、高濃度不純物領域７８を形成する。
次に、図１０Ｂに示すように、ＣＶＤ法、ＬＰＥ法、ＭＢＥ法などのエピタキシャル成長法により、ＳｉＣ基板３２の表面上に、ｎ型不純物をドーピングしながらＳｉＣ結晶を成長させる。これにより、ＳｉＣ基板３２上に、バッファ層７４のベースとなる第１高濃度不純物層７９およびドリフト層７５が順に積層されて、ｎ−型のＳｉＣベース層３３が形成される。
【００８７】
次に、図１０Ｃに示すように、チャネル領域３９、エミッタ領域４１およびチャネルコンタクト領域４３の形状および不純物の種類に応じたハードマスクの形成およびイオン注入をそれぞれ行う。これにより、ＳｉＣベース層３３に、チャネル領域３９、エミッタ領域４１およびチャネルコンタクト領域４３が同時に形成される。
次に、図１０Ｄに示すように、ＳｉＣ基板３２の裏面２５にハードマスク５１を形成し、当該ハードマスク５１をパターニングした後、ＳｉＣ基板３２を裏面２５側から少なくとも第１高濃度不純物層７９を貫通してドリフト層７５が露出するまでドライエッチングする。これにより、ＳｉＣ基板３２が裏面２５から選択的に掘り込まれて、トレンチ３６が形成される。
【００８８】
この際、ＳｉＣ基板３２の表面近傍に高濃度不純物領域７８が形成されているので、エッチング面がＳｉＣ基板３２の終端（表面近傍）に達したときに、ＳｉＣ基板３２の他の部分のエッチング時とは異なるプラズマの種類を検出することができる。そのため、エッチングの深さを、第１高濃度不純物層７９が貫通する程度に精密に制御することができる。
【００８９】
次に、図１０Ｅに示すように、トレンチ３６の形成に利用したハードマスク５１を残したまま、当該ハードマスク５１から露出するトレンチ３６へ向けてｎ型不純物を加速させ、トレンチ３６の底面にｎ型不純物を注入する。これにより、第２高濃度不純物層８０と第１高濃度不純物層７９とが一体化して、バッファ層７４が形成される。
次に、図１０Ｆに示すように、当該ハードマスク５１から露出するトレンチ３６へ向けてｐ型不純物を加速させ、トレンチ３６の底面（バッファ層７４の第２部分７７）にｐ型不純物を注入する。これにより、ＳｉＣベース層３３にコレクタ領域３７が形成される。この後、ハードマスク５１を剥離する。剥離後、ＳｉＣベース層３３をアニール処理する。これにより、チャネル領域３９、エミッタ領域４１、チャネルコンタクト領域４３、バッファ層７４およびコレクタ領域３７に注入されたｎ型不純物およびｐ型不純物が活性化する。
【００９０】
次に、図１０Ｇに示すように、たとえば、熱酸化法により、ＳｉＣベース層３３の表面２４に、ゲート絶縁膜４４を形成する。次に、たとえば、ＣＶＤ法により、ポリシリコンを、ＳｉＣベース層３３の上方から堆積した後、堆積したポリシリコンをパターニングする。これにより、ゲート電極４５が形成される。
次に、たとえば、ＣＶＤ法により、ＳｉＣベース層３３上に層間絶縁膜４６を積層する。次に、層間絶縁膜４６およびゲート絶縁膜４４を選択的にドライエッチングすることにより、コンタクトホール４７，４８を同時に形成する。
【００９１】
次に、図１０Ｈに示すように、たとえば、スパッタ法により、各コンタクトホール４７，４８を埋め尽くすように、ＡｌＣｕを層間絶縁膜４６上に堆積させる。これにより、エミッタ電極２６が形成される。この後、トレンチ３６の内面にメタルシリサイド３８を形成した後、たとえば、スパッタ法により、メタルシリサイド３８の内側を埋め尽くすように、ＡｌＣｕをＳｉＣ基板３２の裏面２５に堆積させる。これにより、コレクタ電極２７が形成される。
【００９２】
以上の工程を経て、図９に示す半導体チップ７１が形成される。
以上のように、この半導体チップ７１によっても、前述の半導体チップ８と同様の作用効果を達成することができる。
さらに、この半導体チップ７１では、バッファ層７４が形成されているので、ＩＧＢＴ９のオフ時に、チャネル領域３９とドリフト層７５との界面から発生する空乏層の伸びを、バッファ層７４で阻止してパンチスルーを防止することができる。そのため、半導体チップ７１をパンチスルー形のデバイスとして設計することができるので、低オン抵抗化を達成することができる。
【００９３】
また、本発明の半導体パッケージ１は、以下の図１１〜図１４に示す形態で実施することもできる。なお、図１１〜図１４において、前述の図１〜図３に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
（１）ＳｉＣ基板区画タイプ（図１１および図１２）
たとえば、ＳｉＣ基板５２を、ｐ＋型部分５３とｎ＋型部分５４とがストライプ状に交互に並ぶように複数部分に区画して、当該ｐ＋型部分５３およびｎ＋型部分５４をＳｉＣ基板５２の裏面２５に露出させることにより、ｐ＋型部分５３をＩＧＢＴ９のコレクタ領域３７として利用し、ｎ＋型部分５４をＭＯＳＦＥＴ１１のドレイン領域３４として利用することもできる。
【００９４】
また、このＳｉＣ基板区画タイプにおいても、図１２に示すように、ＳｉＣベース層３３を、バッファ層７４とドリフト層７５の２層構造にすることができる。この場合、バッファ層７４は、ＳｉＣ基板３２の表面に沿って、ｐ＋型部分５３とｎ＋型部分５４を一括して覆うように形成される。
（２）トレンチゲートタイプ（図１３）
前述の実施形態では、ＩＧＢＴ９は、プレーナゲート型であったが、たとえば、トレンチゲート型であってもよい。
【００９５】
トレンチゲート型ＩＧＢＴ９では、チャネル領域３９の中央部において、ＳｉＣベース層３３の表面２４からエミッタ領域４１およびチャネル領域３９を貫通して、最深部がＳｉＣベース層３３に達するゲートトレンチ５５が形成されている。
ゲートトレンチ５５の内面には、その全域を覆うように、ＳｉＯ２からなるゲート絶縁膜５６が形成されている。そして、ゲート絶縁膜５６の内側をポリシリコンで埋め尽くすことにより、ゲートトレンチ５５にゲート電極５７が埋め込まれている。
【００９６】
また、チャネルコンタクト領域４３は、チャネル領域３９の中央部を取り囲む周縁部において、ＳｉＣベース層３３の表面２４からエミッタ領域４１の周縁部を貫通してチャネル領域３９に達するように形成されている。
（３）素子分散タイプ（図１４）
前述の実施形態では、ＩＧＢＴ９、ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２は、同一の半導体チップ８に集約されていたが、たとえば、それぞれ独立したＩＧＢＴチップ１５、ＭＯＳＦＥＴチップ１６およびショットキーバリアダイオードチップ１７として分散して形成されていてもよい。
【００９７】
この場合、ＭＯＳＦＥＴチップ１６およびショットキーバリアダイオードチップ１７は、ＳｉＣではなく、たとえば、Ｓｉ、ＧａＮ、ＧａＡｓ等、他の半導体材料を用いて形成することができる。
また、本発明の半導体チップは、以下の第７〜第９実施形態で実施することもできる。
図１５は、本発明の第７実施形態に係る半導体チップ１０１の模式的な平面図である。図１６は、図１５の半導体チップ１０１の模式的な底面図である。図１７は、図１６のコレクタ領域１０９のストライプ方向の変形例を示す図である。図１８は、本発明の第７実施形態に係る半導体チップ１０１の模式的な断面図である。
【００９８】
半導体チップ１０１は、たとえば、平面視正方形のチップ状である。チップ状の半導体チップ１０１は、図１５および図１６の紙面における上下左右方向の長さがそれぞれ数ｍｍ程度である。
半導体チップ１０１は、ｎ＋型のＳｉＣ基板１０２と、当該ＳｉＣ基板１０２上に形成されたｎ−型のＳｉＣベース層１０３とを含む。ｎ＋型のＳｉＣ基板１０２は、ＭＯＳＦＥＴ１１のドレイン領域１０４およびショットキーバリアダイオード１２のカソード領域１０５を形成している。また、ＳｉＣベース層１０３は、ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２において、ドリフト領域１１６として機能する。
【００９９】
ＳｉＣ基板１０２の裏面からＳｉＣ基板１０２を貫通してＳｉＣベース層１０３に入り込むように、複数の裏面側トレンチ１０６が形成されている。これにより、裏面側トレンチ１０６の底面とＳｉＣベース層１０３との裏面との間に段差１０７が設けられている。ＳｉＣベース層１０３には、その段差１０７分だけＳｉＣベース層１０３の裏面が選択的に突出することにより凸部１０８が形成されている。
【０１００】
複数の裏面側トレンチ１０６は、たとえば、互いに等しい間隔を空けたストライプ状に形成されている。なお、トレンチの形状は、ストライプ状に限らず、格子状などであってもよい。また、ストライプ状の場合、その方向は、図１６に示すように、表面側トレンチ１３１（後述）と平行な方向であってもよいし、図１７に示すように、表面側トレンチ１３１（後述）に交差する方向であってもよい。
【０１０１】
各裏面側トレンチ１０６の側面はＳｉＣ基板１０２で形成され、底面はＳｉＣベース層１０３で形成されており、この底面（ＳｉＣベース層１０３の裏面部）にｐ＋型のコレクタ領域１０９（ＩＧＢＴ９のコレクタ領域１０９）が形成されている。
そして、ＳｉＣ基板１０２の裏面全域を覆うように、コレクタ電極１１０が形成されている。コレクタ電極１１０は、すべての裏面側トレンチ１０６に一括して入り込んでいて、各裏面側トレンチ１０６の側面でＳｉＣ基板１０２に接続され、各裏面側トレンチ１０６の底面でコレクタ領域１０９に接続されている。コレクタ電極１１０は、裏面側トレンチ１０６の内面（側面および底面）に接する部分にメタルシリサイド１１１が形成されたＡｌＣｕ電極からなる。これにより、ｎ＋型のＳｉＣ基板１０２およびｐ＋型のコレクタ領域１０９のいずれの導電型の対象物に対しても、コレクタ電極１１０をオーミック接触させることができる。
【０１０２】
このコレクタ電極１１０は、ＩＧＢＴ９、ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２に対して共通の外部電極となっている。ＭＯＳＦＥＴ１１においては、コレクタ電極１１０がドレイン電極１１２として機能する。一方、ショットキーバリアダイオード１２においては、コレクタ電極１１０がカソード電極１１３として機能する。
また、ＳｉＣ基板１０２の表面近傍（裏面側トレンチ１０６の底部近傍）には、ＳｉＣ基板１０２の他の部分よりも不純物濃度が高い高濃度不純物領域１１４が形成されている。高濃度不純物領域１１４は、ＳｉＣベース層１０３の凸部１０８と接している。
【０１０３】
ＳｉＣベース層１０３は、バッファ領域１１５と、ドリフト領域１１６とを含む。
バッファ領域１１５は、凸部１０８の表面に沿ってＳｉＣベース層１０３の裏面側へ凸になる第１部分１１７と、当該第１部分１１７とは反対側に凸になってコレクタ領域１０９を取り囲む第２部分１１８とが、裏面側トレンチ１０６のピッチに合わせて交互に連続する葛折状に形成されている。
【０１０４】
ドリフト領域１１６は、ベースドリフト領域１２５、低抵抗ドリフト領域１２６および表面ドリフト領域１２７の３層構造を有しており、ベースドリフト領域１２５がバッファ領域１１５に接しており、表面ドリフト領域１２７がＳｉＣベース層１０３の表面に露出している。
ドリフト領域１１６の表面部にはｐ型のチャネル領域１１９が選択的に形成され、そのチャネル領域１１９の表面部にはｎ＋型のエミッタ領域１２０が形成されている。エミッタ領域１２０は、ＳｉＣベース層１０３の表面に露出して当該表面の一部を形成している。このエミッタ領域１２０は、ＭＯＳＦＥＴ１１のソース領域１２１を兼ねている。
【０１０５】
これらエミッタ領域１２０およびチャネル領域１１９により、ＩＧＢＴ９（ＭＯＳＦＥＴ１１）の単位セルが構成されている。互いに隣り合うＩＧＢＴ９（ＭＯＳＦＥＴ１１）の単位セルの間では、ドリフト領域１１６の一部がＳｉＣベース層１０３の表面に露出している。
ＳｉＣベース層１０３には、その表面からエミッタ領域１２０およびチャネル領域１１９を貫通して最深部が低抵抗ドリフト領域１２６の途中部に達するゲートトレンチ１２２が形成されている。これにより、エミッタ領域１２０（ソース領域１２１）は、ゲートトレンチ１２２の側面の一部を形成している。チャネル領域１１９も同様に、ゲートトレンチ１２２の側面の一部を形成している。そして、ドリフト領域１１６は、ゲートトレンチ１２２の側面の一部および底面を形成している。
【０１０６】
ゲートトレンチ１２２の内面（側面および底面）には、その全域を覆うように、ＳｉＯ２等の絶縁物からなるゲート絶縁膜１２３が形成されている。そして、ゲートトレンチ１２２には、ポリシリコン等の導電物からなるゲート電極１２４が埋設されている。ゲート電極１２４は、ゲート絶縁膜１２３を介してエミッタ領域１２０（ソース領域１２１）、チャネル領域１１９およびドリフト領域１１６に対向している。
【０１０７】
ＳｉＣベース層１０３の表面には、ＳｉＯ２等の絶縁物からなるフィールド絶縁膜１２８が形成されている。フィールド絶縁膜１２８は、ＳｉＣベース層１０３の一部を活性領域１２９として露出させるコンタクトホールを有し、当該活性領域１２９を取り囲むフィールド領域１３０を覆っている。
活性領域１２９において互いに隣り合うＩＧＢＴ９（ＭＯＳＦＥＴ１１）の単位セルの間には、ＳｉＣベース層１０３の表面から表面ドリフト領域１２７を貫通して、最深部が低抵抗ドリフト領域１２６の途中部に達する表面側トレンチ１３１が形成されている。表面側トレンチ１３１は、ゲートトレンチ１２２と同じ深さ、同じ形状で形成されている。
【０１０８】
ゲートトレンチ１２２および表面側トレンチ１３１は、裏面側トレンチ１０６と平行なストライプ状であってもよいし（図１６参照）、交差する（たとえば直交する）ストライプ状であってもよい（図１７参照）。
各ゲートトレンチ１２２および各表面側トレンチ１３１は、ＳｉＣベース層１０３の表面に対して平行な底面と、当該底面に対して傾斜する側面とによって区画されている。側面の傾斜角θは、たとえば、９０°〜１３５°である。また、各表面側トレンチ１３１の深さ（ＳｉＣベース層１０３の表面から表面側トレンチ１３１の底面までの距離）は、たとえば、３０００Å〜１５０００Åである。また、各表面側トレンチ１３１の長手方向に直交する幅（最深部の幅）は、０．３μｍ〜１０μｍである。
【０１０９】
各ゲートトレンチ１２２および各表面側トレンチ１３１の具体的な形状としては、図１８に示すように、傾斜角θ＝約９０°で、底面のエッジ部が外方へ向かって湾曲し、側面と底面とが曲面で連続することにより底部が断面視Ｕ字状に形成されたＵ字トレンチが例示されるが、これに限らない。たとえば、側面と底面とは、角張った面で連続していてもよい。
【０１１０】
また、各ゲートトレンチ１２２および各表面側トレンチ１３１は、たとえば、傾斜角θが９０°を超え、その長手方向に直交する幅方向に沿って切断したときの断面視が逆台形状のトレンチであってもよい。逆台形状のトレンチは、側面の全部が傾斜角θ＞９０°で傾斜していてもよいし、側面の一部（側面の下部）が選択的に傾斜角θ＞９０°で傾斜しており、側面の他の部分（側面の上部）は、底面に対して９０°の角度を形成していてもよい。
【０１１１】
表面側トレンチ１３１の底面および側面には、表面側トレンチ１３１の内面に沿って電界緩和部としてのｐ型層１３２が形成されている。ｐ型層１３２は、表面側トレンチ１３１の底面からエッジ部を経て、チャネル領域１１９およびエミッタ領域１２０（ソース領域１２１）に跨るように表面側トレンチ１３１の開口端に至るまで形成されている。
また、ｐ型層１３２は、ｎ型のＳｉＣベース層１０３との間にｐｎ接合部を形成している。これにより、ショットキーバリアダイオード１２と、ｐ型層１３２およびｎ型ＳｉＣベース層１０３（低抵抗ドリフト領域１２６）によって構成されるｐｎダイオード１３３とが並列に接続されることとなる。
【０１１２】
また、ｐ型層１３２には、ｐ＋型のコンタクト層１３４が、表面側トレンチ１３１の底面の一部に形成されている。コンタクト層１３４は、表面側トレンチ１３１の長手方向に沿って直線状に形成されており、表面側トレンチ１３１の底面からｐ型層１３２の深さ方向途中までの深さ（たとえば、０．０５μｍ〜０．２μｍ）を有している。
一方、フィールド領域１３０には、当該表面から表面ドリフト領域１２７を貫通して、最深部が低抵抗ドリフト領域１２６の途中部に達する環状トレンチ１３５が形成されている。環状トレンチ１３５は、活性領域１２９を取り囲むように形成されている。
【０１１３】
また、環状トレンチ１３５の底面および側面には、環状トレンチ１３５の内面に露出するように当該内面に沿ってガードリング１３６が形成されている。ガードリング１３６は、ｐ型層１３２と同一の工程で形成されるものであって、ｐ型層１３２と同じ不純物濃度および厚さを有している。
フィールド絶縁膜１２８上には、ＡｌＣｕからなるエミッタ電極１３７が形成されている。エミッタ電極１３７は、フィールド絶縁膜１２８のコンタクトホール内でエミッタ領域１２０（ソース領域１２１）、表面ドリフト領域１２７およびコンタクト層１３４に接続されている。
【０１１４】
すなわち、エミッタ電極１３７は、ＩＧＢＴ９、ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２に対して共通の外部電極となっている。ＭＯＳＦＥＴ１１においては、エミッタ電極１３７がソース電極１３８として機能する。一方、ショットキーバリアダイオード１２においては、エミッタ電極１３７がアノード電極１３９として機能する。
これにより、エミッタ電極１３７は、不純物濃度が高いｎ＋型のエミッタ領域１２０およびｐ＋型のコンタクト層１３４に対してオーミック接触したオーミック接触部１４０と、不純物濃度が低いｎ−型の表面ドリフト領域１２７に対してショットキー接合したショットキー接合部１４１とを有している。
【０１１５】
また、半導体チップ１０１の最表面には、ＳｉＮ等の絶縁物からなる表面保護膜１４２が形成されている。表面保護膜１４２の中央部には、エミッタ電極１３７を露出させる開口が形成されている。図１のボンディングワイヤ１４は、この開口を介してエミッタ電極１３７に接合される。
以上より、この半導体チップ１０１には、エミッタ電極１３７と、エミッタ電極１３７に接続されたエミッタ領域１２０と、エミッタ領域１２０に対してＳｉＣベース層１０３の裏面側にエミッタ領域１２０に接して形成されたチャネル領域１１９と、チャネル領域１１９に対してＳｉＣベース層１０３の裏面側にチャネル領域１１９に接して形成されたドリフト領域１１６と、ドリフト領域１１６に対してＳｉＣベース層１０３の裏面側にドリフト領域１１６に接して形成されたコレクタ領域１０９と、コレクタ領域１０９に接続されたコレクタ電極１１０とを含む、縦型のＩＧＢＴ９が形成されている。
【０１１６】
そして、このＩＧＢＴ９のエミッタ電極１３７およびコレクタ電極１１０は、ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２との間で共有されており、ＭＯＳＦＥＴ１１は、これらの電極に接続される不純物領域として、エミッタ領域１２０（ソース領域１２１）、チャネル領域１１９、ドリフト領域１１６およびドレイン領域１０４を有している。また、ショットキーバリアダイオード１２は、これらの電極に接続される不純物領域として、ドリフト領域１１６およびカソード領域１０５を有している。
【０１１７】
すなわち、半導体チップ１０１において、ＩＧＢＴ９、ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２が同一の単位セルに集約されている。
こうして、半導体チップ１０１には、ＩＧＢＴ９、ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２の３つの素子が一括して搭載されており、互いに並列に接続されている。
＜ＳｉＣベース層１０３の不純物濃度＞
次に、図１９を参照して、ＳｉＣ基板１０２およびＳｉＣベース層１０３の不純物濃度の大きさについて説明する。
【０１１８】
図１９は、ＳｉＣ基板１０２およびＳｉＣベース層１０３の不純物濃度を説明するための図である。
図１９に示すように、ＳｉＣ基板１０２およびＳｉＣベース層１０３は、いずれもｎ型不純物を含有するｎ型ＳｉＣからなる。それらの不純物濃度の大小関係は、ＳｉＣ基板１０２＞バッファ領域１１５＞ドリフト領域１１６である。
【０１１９】
ＳｉＣ基板１０２の濃度は、たとえば、その厚さ方向に沿って５×１０１８〜５×１０１９ｃｍ−３でほぼ一定である。バッファ領域１１５の濃度は、たとえば、その厚さ方向に沿って、１×１０１７〜５×１０１８ｃｍ−３で一定または表面に沿って濃度が薄い。
ドリフト領域１１６の濃度は、ベースドリフト領域１２５、低抵抗ドリフト領域１２６および表面ドリフト領域１２７それぞれの界面を境に段階的に変化している。つまり、各界面に対して表面側の層と裏面側の層との間に濃度差がある。
【０１２０】
ベースドリフト領域１２５の濃度は、たとえば、その厚さ方向に沿って、５×１０１４〜５×１０１６ｃｍ−３で一定である。なお、ベースドリフト領域１２５の濃度は、図１９の破線で示すように、ＳｉＣベース層１０３の裏面から表面へ向かうにしたがって、約３×１０１６ｃｍ−３から約５×１０１５ｃｍ−３まで連続的に減少していてもよい。
低抵抗ドリフト領域１２６の濃度は、ベースドリフト領域１２５の濃度よりも高く、たとえば、その厚さ方向に沿って、５×１０１５〜５×１０１７ｃｍ−３で一定である。なお、低抵抗ドリフト領域１２６の濃度は、図１９の破線で示すように、ＳｉＣベース層１０３の裏面から表面へ向かうにしたがって、約３×１０１７ｃｍ−３から約１×１０１６ｃｍ−３まで連続的に減少していてもよい。
【０１２１】
表面ドリフト領域１２７の濃度は、ベースドリフト領域１２５および低抵抗ドリフト領域１２６の濃度よりも低く、たとえば、その厚さ方向に沿って、５×１０１４〜１×１０１６ｃｍ−３で一定である。
図１８に示すように、互いに隣り合う表面側トレンチ１３１で挟まれたストライプ状の単位セル（ラインセル）を有するショットキーバリアダイオード１２では電流を流すことができる領域（電流経路）が、互いに隣り合う表面側トレンチ１３１の距離に制約されるので、ＳｉＣベース層１０３における単位セルを形成する部分の不純物濃度が低いと、単位セルの抵抗値が高くなるおそれがある。
【０１２２】
そこで図１９に示すように、単位セルのベース部を形成する低抵抗ドリフト領域１２６の濃度をベースドリフト領域１２５よりも高くすることにより、電流経路が表面側トレンチ１３１の間隔に制約されていても、比較的高い濃度を有する低抵抗ドリフト領域１２６により単位セルの抵抗値の上昇を抑制することができる。その結果、単位セルの低抵抗化を図ることができる。
【０１２３】
一方、エミッタ電極１３７（アノード電極１３９）に接する単位セルの表層部には、比較的低い濃度を有する表面ドリフト領域１２７を設けることにより、逆方向電圧印加時にＳｉＣベース層１０３の表面にかかる電界強度を低減することができる。その結果、逆方向リーク電流を一層低減することができる。
次に、図１８の半導体チップ１０１の製造工程について説明する。
【０１２４】
図２０Ａ〜図２０Ｄは、図１８の半導体チップ１０１の製造工程の一部を工程順に示す図である。
まず、図２０Ａに示すように、図１０Ａおよび図１０Ｂの工程に倣って、ウエハ状態のＳｉＣ基板１０２の表面に高濃度不純物領域１１４を形成し、バッファ領域１１５のベースとなる第１高濃度不純物領域１４３およびドリフト領域１１６を順にエピタキシャル成長させて、ｎ−型のＳｉＣベース層１０３を形成する。
【０１２５】
次に、図２０Ｂに示すように、図１０Ｃの工程に倣って、チャネル領域１１９、エミッタ領域１２０（ソース領域１２１）の形状および不純物の種類に応じたハードマスクの形成およびイオン注入をそれぞれ行う。これにより、ＳｉＣベース層１０３に、チャネル領域１１９およびエミッタ領域１２０（ソース領域１２１）を形成する。
次に、ゲートトレンチ１２２、表面側トレンチ１３１および環状トレンチ１３５のパターンに応じたハードマスクを形成し、当該ハードマスクを用いたエッチングにより、ゲートトレンチ１２２、表面側トレンチ１３１および環状トレンチ１３５を同時に同じ深さで形成する。
【０１２６】
次に、表面側トレンチ１３１および環状トレンチ１３５の内面へ不純物を選択的に注入することにより、ｐ型層１３２およびガードリング１３６を同時に形成する。さらに、表面側トレンチ１３１の底面へ不純物を選択的に形成することにより、コンタクト層１３４を形成する。
次に、図２０Ｃに示すように、図１０Ｄの工程に倣って、ＳｉＣ基板１０２の裏面にハードマスクを形成し、当該ハードマスクをパターニングした後、ＳｉＣ基板１０２を裏面側から少なくとも第１高濃度不純物領域１４３を貫通してドリフト領域１１６（ベースドリフト領域１２５）が露出するまでドライエッチングする。これにより、ＳｉＣ基板１０２が裏面から選択的に掘り込まれて、裏面側トレンチ１０６が形成される。
【０１２７】
次に、図２０Ｄに示すように、図１０Ｅの工程に倣って、裏面側トレンチ１０６の底面にｎ型不純物を注入することにより、バッファ領域１１５を形成する。次に、図１０Ｆの工程に倣って、裏面側トレンチ１０６の底面（バッファ領域１１５の第２部分１１８）にｐ型不純物を注入することにより、ＳｉＣベース層１０３にコレクタ領域１０９を形成する。
【０１２８】
この後、ＳｉＣベース層１０３をアニール処理する。これにより、ドリフト領域１１６、チャネル領域１１９、エミッタ領域１２０（ソース領域１２１）、コンタクト層１３４、バッファ領域１１５およびコレクタ領域１０９に注入されたｎ型不純物およびｐ型不純物が活性化する。
その後は、前述の方法もしくは公知の半導体製造技術に倣って、ゲート絶縁膜１２３、ゲート電極１２４、フィールド絶縁膜１２８、エミッタ電極１３７、コレクタ電極１１０等を形成することにより、図１８に示す半導体チップ１０１が得られる。
【０１２９】
以上のように、この半導体チップ１０１によっても、前述の半導体チップ８，７１と同様の作用効果を達成することができる。
さらに、この半導体チップ１０１によれば、ショットキー接合部１４１に隣り合う部分に表面側トレンチ１３１が形成されているので、ＳｉＣベース層１０３とアノード電極１３９とのショットキー界面にかかる電界強度を低減することができる。その結果、当該ショットキー界面の障壁を低く設定することができるので、立ち上がり電圧の低いショットキーバリアダイオードを実現することができる。
【０１３０】
さらに、表面側トレンチ１３１の内面にｐ型層１３２が形成されているので、半導体チップ１０１全体としての逆方向リーク電流を低減することができる。すなわち、降伏電圧に近い逆方向電圧を印加しても逆方向リーク電流を低減できるので、ＳｉＣ半導体の耐圧性能を十分に活かすことができる。
また、ｐｎダイオード１３３とがショットキーバリアダイオード１２とが並列に接続されているので、半導体チップ１０１にサージ電流が流れても、当該サージ電流の一部を内蔵ｐｎダイオード１３３に流すことができる。その結果、ショットキーバリアダイオード１２に流れるサージ電流を低減できるので、サージ電流によるショットキーバリアダイオード１２の熱破壊を防止することができる。
【０１３１】
次に、第８実施形態に係る半導体チップ１５１について説明する。
図２１は、本発明の第８実施形態に係る半導体チップ１５１の模式的な断面図である。図２１において、図１８に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、その説明を省略する。
前述の第７実施形態の半導体チップ１０１では、活性領域１２９においてストライプ状に形成されて複数の裏面側トレンチ１０６が配置されていたが、この第８実施形態の半導体チップ１５１では、ストライプ状の複数の表面側トレンチ１３１に跨る単一の裏面側トレンチ１５２が形成されている。当該裏面側トレンチ１５２は、ＳｉＣ基板１０２の裏面において活性領域１２９のほぼ全域を覆うように形成されている。
【０１３２】
裏面側トレンチ１５２の底面には、ＭＯＳＦＥＴ１１のドレイン領域１５３（ショットキーバリアダイオード１２のカソード領域１５４）と、ＩＧＢＴ９のコレクタ領域１５５とが、交互にストライプ状に形成されている。
図２２Ａ〜図２２Ｄは、図２１の半導体チップ１５１の製造工程の一部を工程順に示す図である。
【０１３３】
まず、図２２Ａに示すように、図２０Ａの工程に倣って、ウエハ状態のＳｉＣ基板１０２の表面に高濃度不純物領域１１４を形成し、バッファ領域１１５のベースとなる第１高濃度不純物領域１４３およびドリフト領域１１６を順にエピタキシャル成長させて、ｎ−型のＳｉＣベース層１０３を形成する。
次に、図２２Ｂに示すように、図２０Ｂの工程に倣って、チャネル領域１１９、エミッタ領域１２０（ソース領域１２１）の形状および不純物の種類に応じたハードマスクの形成およびイオン注入をそれぞれ行う。これにより、ＳｉＣベース層１０３に、チャネル領域１１９およびエミッタ領域１２０（ソース領域１２１）を形成する。
【０１３４】
次に、ゲートトレンチ１２２、表面側トレンチ１３１および環状トレンチ１３５のパターンに応じたハードマスクを形成し、当該ハードマスクを用いたエッチングにより、ゲートトレンチ１２２、表面側トレンチ１３１および環状トレンチ１３５を同時に同じ深さで形成する。
次に、表面側トレンチ１３１および環状トレンチ１３５の内面へ不純物を選択的に注入することにより、ｐ型層１３２およびガードリング１３６を同時に形成する。さらに、表面側トレンチ１３１の底面へ不純物を選択的に形成することにより、コンタクト層１３４を形成する。
【０１３５】
次に、図２２Ｃに示すように、図２０Ｃの工程に倣って、ＳｉＣ基板１０２の裏面にハードマスクを形成し、当該ハードマスクをパターニングした後、ＳｉＣ基板１０２を裏面側から少なくとも第１高濃度不純物領域１４３を貫通してドリフト領域１１６（ベースドリフト領域１２５）が露出するまでドライエッチングする。これにより、ＳｉＣ基板１０２が裏面から選択的に掘り込まれて、裏面側トレンチ１５２が形成される。
【０１３６】
次に、図２２Ｄに示すように、図２０Ｄの工程に倣って、裏面側トレンチ１５２の底面にｎ型不純物を注入することにより、バッファ領域１１５を形成する。次に、裏面側トレンチ１５２の底面にｐ型不純物を注入することにより、ＳｉＣベース層１０３にコレクタ領域１５５を形成する。さらに、裏面側トレンチ１５２の底面にｎ型不純物を注入することにより、ＳｉＣベース層１０３にドレイン領域１５３（カソード領域１５４）を形成する。
【０１３７】
この後、ＳｉＣベース層１０３をアニール処理する。これにより、ドリフト領域１１６、チャネル領域１１９、エミッタ領域１２０（ソース領域１２１）、コンタクト層１３４、バッファ領域１１５、コレクタ領域１５５およびドレイン領域１５３（カソード領域１５４）に注入されたｎ型不純物およびｐ型不純物が活性化する。
その後は、前述の方法もしくは公知の半導体製造技術に倣って、ゲート絶縁膜１２３、ゲート電極１２４、フィールド絶縁膜１２８、エミッタ電極１３７、コレクタ電極１１０等を形成することにより、図２１に示す半導体チップ１５１が得られる。
【０１３８】
以上のように、この半導体チップ１５１によっても、前述の半導体チップ８，７１，１０１と同様の作用効果を達成することができる。
次に、第９実施形態に係る半導体チップ１６１について説明する。
図２３は、本発明の第９実施形態に係る半導体チップ１６１の模式的な断面図である。図２３において、図１８に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、その説明を省略する。
【０１３９】
前述の第７および第８実施形態の半導体チップ１０１，１５１では、ＳｉＣベース層１０３を支持するＳｉＣ基板１０２が設けられていたが、この第９実施形態の半導体チップ１６１では、ＳｉＣ基板１０２が省略されており、ＳｉＣベース層１０３の裏面全面が露出している。
露出したＳｉＣベース層１０３の裏面には、全体にわたってバッファ領域１６２が形成されている。そのバッファ領域１６２には、ＳｉＣベース層１０３の裏面に露出するように、ＭＯＳＦＥＴ１１のドレイン領域１６３（ショットキーバリアダイオード１２のカソード領域１６４）と、ＩＧＢＴ９のコレクタ領域１６５とが、交互にストライプ状に形成されている。
【０１４０】
図２４Ａ〜図２４Ｆは、図２３の半導体チップ１６１の製造工程の一部を工程順に示す図である。
まず、図２４Ａに示すように、ウエハ状態の基板１６６の表面に、ベースドリフト領域１２５のみをエピタキシャル成長させて、ｎ−型のＳｉＣベース層１０３を形成する。用いる基板１６６は、ＳｉＣ基板に限らず、種々の基板を使用することができる。
【０１４１】
次に、図２４Ｂに示すように、グラインド、ドライエッチング、サンドブラスト等の方法により、ＳｉＣベース層１０３の裏面が露出するまで基板１６６を研削する。これにより基板１６６を取り除く。
次に、図２４Ｃに示すように、エピタキシャル成長もしくはイオン注入により、ベースドリフト領域１２５上に、低抵抗ドリフト領域１２６および表面ドリフト領域１２７を順に形成する。
【０１４２】
次に、図２４Ｄに示すように、ＳｉＣベース層１０３の裏面全体にｎ型不純物を注入することにより、バッファ領域１６２を形成する。
次に、図２４Ｅに示すように、図２０Ｂの工程に倣って、チャネル領域１１９、エミッタ領域１２０（ソース領域１２１）の形状および不純物の種類に応じたハードマスクの形成およびイオン注入をそれぞれ行う。これにより、ＳｉＣベース層１０３に、チャネル領域１１９およびエミッタ領域１２０（ソース領域１２１）を形成する。
【０１４３】
次に、ゲートトレンチ１２２、表面側トレンチ１３１および環状トレンチ１３５のパターンに応じたハードマスクを形成し、当該ハードマスクを用いたエッチングにより、ゲートトレンチ１２２、表面側トレンチ１３１および環状トレンチ１３５を同時に同じ深さで形成する。
次に、表面側トレンチ１３１および環状トレンチ１３５の内面へ不純物を選択的に注入することにより、ｐ型層１３２およびガードリング１３６を同時に形成する。さらに、表面側トレンチ１３１の底面へ不純物を選択的に形成することにより、コンタクト層１３４を形成する。
【０１４４】
次に、図２４Ｆに示すように、図２０Ｄの工程に倣って、ＳｉＣベース層１０３の裏面にｐ型不純物を注入することにより、ＳｉＣベース層１０３にコレクタ領域６５を形成する。さらに、ＳｉＣベース層１０３の裏面にｎ型不純物を注入することにより、ＳｉＣベース層１０３にドレイン領域１６３（カソード領域１６４）を形成する。
この後、ＳｉＣベース層１０３をアニール処理する。これにより、ドリフト領域１１６、チャネル領域１１９、エミッタ領域１２０（ソース領域１２１）、コンタクト層１３４、バッファ領域１６２、コレクタ領域１６５およびドレイン領域１６３（カソード領域１６４）に注入されたｎ型不純物およびｐ型不純物が活性化する。
【０１４５】
その後は、前述の方法もしくは公知の半導体製造技術に倣って、ゲート絶縁膜１２３、ゲート電極１２４、フィールド絶縁膜１２８、エミッタ電極１３７、コレクタ電極１１０等を形成することにより、図２３に示す半導体チップ１６１が得られる。
以上のように、この半導体チップ１６１によっても、前述の半導体チップ８，７１，１０１，１５１と同様の作用効果を達成することができる。
【０１４６】
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。 たとえば、ＩＧＢＴ９、ボディダイオード１０、ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、ＩＧＢＴ９において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
【０１４７】
また、第７〜第９実施形態では、ＩＧＢＴ９およびＭＯＳＦＥＴ１１の単位セルと、ショットキーバリアダイオード１２の単位セルとが交互に配置されていたが、配置形態は特に制限されず、たとえば、前者の単位セルの間に、後者の単位セルが２つ以上配置されていてもよい。
また、前述の実施形態の開示から把握される特徴は、異なる実施形態間でも互いに組み合わせることができる。また、各実施形態において表した構成要素は、本発明の範囲で組み合わせることができる。
【０１４８】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【０１４９】
１ 半導体パッケージ
２ 樹脂パッケージ
３ ゲート端子
４ エミッタ端子
５ コレクタ端子
６ （コレクタ端子の）アイランド
７ （コレクタ端子の）端子部分
８ 半導体チップ
９ ＩＧＢＴ
１０ ボディダイオード
１１ ＭＯＳＦＥＴ
１２ ショットキーバリアダイオード
１３ ボンディングワイヤ
１４ ボンディングワイヤ
１５ ＩＧＢＴチップ
１６ ＭＯＳＦＥＴチップ
１７ ショットキーバリアダイオードチップ
１８ ボンディングワイヤ
１９ ボンディングワイヤ
２０ ボンディングワイヤ
２１ ボンディングワイヤ
２２ ボンディングワイヤ
２３ ＳｉＣ半導体層
２４ （ＳｉＣ半導体層の）表面
２５ （ＳｉＣ半導体層の）裏面
２６ エミッタ電極
２７ コレクタ電極
２８ ソース電極
２９ ドレイン電極
３０ アノード電極
３１ カソード電極
３２ ＳｉＣ基板
３３ ＳｉＣベース層
３４ ドレイン領域
３５ カソード領域
３６ トレンチ
３７ コレクタ領域
３８ メタルシリサイド
３９ チャネル領域
４０ ベース表面部
４１ エミッタ領域
４２ ソース領域
４３ チャネルコンタクト領域
４４ ゲート絶縁膜
４５ ゲート電極
４６ 層間絶縁膜
４７ コンタクトホール
４８ コンタクトホール
４９ オーミック接触部
５０ ショットキー接合部
５１ ハードマスク
５２ ＳｉＣ基板
５３ ｐ＋型部分
５４ ｎ＋型部分
５５ ゲートトレンチ
５６ ゲート絶縁膜
５７ ゲート電極
５８ インバータ回路
５９ 三相モータ
５９Ｕ （三相モータの）Ｕ相
５９Ｖ （三相モータの）Ｖ相
５９Ｗ （三相モータの）Ｗ相
６０ 直流電源
６１ スイッチ部
６２ 高圧側配線
６３ 低圧側配線
６４ 直列回路
６５ 直列回路
６６ 直列回路
６７Ｈ ハイサイドトランジスタ
６７Ｌ ローサイドトランジスタ
６８Ｈ ハイサイドトランジスタ
６８Ｌ ローサイドトランジスタ
６９Ｈ ハイサイドトランジスタ
６９Ｌ ローサイドトランジスタ
７１ 半導体チップ
７２ 段差
７３ 凸部
７４ バッファ層
７５ ドリフト層
７６ （バッファ層の）第１部分
７７ （バッファ層の）第２部分
７８ 高濃度不純物領域
７９ 第１高濃度不純物層
８０ 第２高濃度不純物層
１０１ 半導体チップ
１０２ ＳｉＣ基板
１０３ ＳｉＣベース層
１０４ ドレイン領域
１０５ カソード領域
１０６ 裏面側トレンチ
１０７ 段差
１０８ 凸部
１０９ コレクタ領域
１１０ コレクタ電極
１１１ メタルシリサイド
１１２ ドレイン電極
１１３ カソード電極
１１４ 高濃度不純物領域
１１５ バッファ領域
１１６ ドリフト領域
１１７ （バッファ領域の）第１部分
１１８ （バッファ領域の）第２部分
１１９ チャネル領域
１２０ エミッタ領域
１２１ ソース領域
１２２ ゲートトレンチ
１２３ ゲート絶縁膜
１２４ ゲート電極
１２５ ベースドリフト領域
１２６ 低抵抗ドリフト領域
１２７ 表面ドリフト領域
１２８ フィールド絶縁膜
１２９ 活性領域
１３０ フィールド領域
１３１ 表面側トレンチ
１３２ ｐ型層
１３３ ｐｎダイオード
１３４ コンタクト層
１３５ 環状トレンチ
１３６ ガードリング
１３７ エミッタ電極
１３８ ソース電極
１３９ アノード電極
１４０ オーミック接触部
１４１ ショットキー接合部
１４２ 表面保護膜
１４３ 第１高濃度不純物領域
１５１ 半導体チップ
１５２ 裏面側トレンチ
１５３ ドレイン領域
１５４ カソード領域
１５５ コレクタ領域
１６１ 半導体チップ
１６２ バッファ領域
１６３ ドレイン領域
１６４ カソード領域
１６５ コレクタ領域
１６６ 基板
【技術分野】
【０００１】
本発明は、ＳｉＣ−ＩＧＢＴ（Insulated Gate Bipolar Semiconductor）を備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、モータ制御システム、電力変換システムなど、各種パワーエレクトロニクス分野におけるシステムに主として使用されるＳｉＣ半導体装置が注目されている。
たとえば、特許文献１は、ｐ型ＳｉＣ基板（コレクタ層）と、ＳｉＣ基板上に形成されたｎ型のドリフト層と、ドリフト層の上部に形成されたｐ型のベース領域と、ベース領域の上部に形成されたｎ型のエミッタ領域とを含む、縦型のＩＧＢＴを開示している。
【０００３】
また、特許文献２は、ｎ＋型ＳｉＣ基板と、ＳｉＣ基板上に形成されたｎ−型のベース層と、ベース層の表層部に形成されたｐ型のボディ領域と、ボディ領域の表層部に形成されたｎ＋型のソース領域と、ベース層の表面からソース領域およびボディ領域を貫通するゲートトレンチと、ゲート絶縁膜を介してゲートトレンチに埋設されたゲート電極とを含む、トレンチゲート型ＭＯＳＦＥＴを開示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−４９２６７号公報
【特許文献２】特開２０１１−４４６８８号公報
【特許文献３】特開２０１０−２５１５１７号公報
【特許文献４】特開２０１０−７４０５１号公報
【発明の概要】
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、表面および裏面を有するＳｉＣ半導体層と、前記ＳｉＣ半導体層の前記裏面側に露出するように形成された第１導電型のコレクタ領域と、前記コレクタ領域に対して前記ＳｉＣ半導体層の前記表面側に前記コレクタ領域に接するように形成された第２導電型のベース領域と、前記ベース領域に対して前記ＳｉＣ半導体層の前記表面側に前記ベース領域に接するように形成された第１導電型のチャネル領域と、前記チャネル領域に対して前記ＳｉＣ半導体層の前記表面側に前記チャネル領域に接するように形成され、前記ＳｉＣ半導体層の前記表面の一部を形成する第２導電型のエミッタ領域と、前記ＳｉＣ半導体層の前記裏面に接するように形成され、前記コレクタ領域に接続されたコレクタ電極と、前記ＳｉＣ半導体層の前記表面に接するように形成され、前記エミッタ領域に接続されたエミッタ電極とを含むＳｉＣ−ＩＧＢＴ（Insulated Gate Bipolar Semiconductor）が形成された半導体チップと、前記エミッタ電極に電気的に接続された第２導電型のソース領域と、前記コレクタ電極に電気的に接続された第２導電型のドレイン領域とを含み、前記ＳｉＣ−ＩＧＢＴに対して並列に接続されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とを含む。
【０００６】
ＳｉＣ−ＩＧＢＴは、コレクタ領域からベース領域に電子もしくは正孔が注入され、ベース領域で伝導度変調が起きるので、ベース領域の低オン抵抗化を実現することができる。そのため、ＩＧＢＴの耐圧を向上させるために、ベース領域の不純物濃度を低くし、当該不純物濃度に起因してベース領域本来の抵抗値が高くなっても、十分低いオン抵抗を維持することができる。その結果、ＳｉＣ−ＭＯＳＦＥＴに比べて、高耐圧領域で使用する素子として有効である。
【０００７】
一方、ＳｉＣはＳｉに比べてｐｎ障壁が高いので、ＳｉＣ−ＩＧＢＴを低電流領域（たとえば、４Ａ以下の電流領域）で使用する場合には、高いオン電圧が必要となる。これは、ＳｉＣ−ＭＯＳＦＥＴに比べても非常に高い値である。ＳｉＣ−ＭＯＳＦＥＴは、ＳｉＣを使用しているが、ＩＧＢＴとは異なり、オン電流が初期段階からリニアに増加するので、低電流領域で特に不利になるものではない。たとえば、１Ａ程度の電流領域で使用する場合、ＳｉＣ−ＭＯＳＦＥＴのオン電圧が約０．８Ｖ、Ｓｉ−ＩＧＢＴのオン電圧が約１．３Ｖであるのに対し、ＳｉＣ−ＩＧＢＴのオン電圧は、３．５Ｖとなり、約４倍程度の開きがある。
【０００８】
そこで、本発明の半導体装置によれば、ＳｉＣ−ＩＧＢＴに対して、ＭＯＳＦＥＴが並列に接続されている。これにより、ＳｉＣ−ＩＧＢＴまたはＭＯＳＦＥＴをオンさせることにより、半導体装置に電流を流すことができる。したがって、半導体装置を低電流領域で使用する際には、ＭＯＳＦＥＴのオン電圧で半導体装置を動作させることができるので、低電流領域でのオン電圧を低減することができる。
【０００９】
なお、ＳｉＣ−ＩＧＢＴに接続されたＭＯＳＦＥＴは、ＳｉＣ−ＭＯＳＦＥＴ、Ｓｉ−ＭＯＳＦＥＴ等のＳｉ系ＭＯＳＦＥＴの他、ＧａＮ系ＭＯＳＦＥＴ、ＧａＡｓ系ＭＯＳＦＥＴであってもよい。これらのうち、ＳｉＣ−ＭＯＳＦＥＴが好ましい。ＳｉＣ−ＭＯＳＦＥＴであれば、ＳｉＣ−ＩＧＢＴおよびＳｉＣ−ＭＯＳＦＥＴを同一の半導体チップに集約することができる。
【００１０】
具体的には、本発明の半導体装置では、前記ＭＯＳＦＥＴは、前記半導体チップに設けられたＳｉＣ−ＭＯＳＦＥＴを含み、前記ソース領域は、前記ＳｉＣ−ＩＧＢＴの前記エミッタ領域を利用して形成され、前記ドレイン領域は、前記ＳｉＣ−ＩＧＢＴの前記コレクタ領域に隣接して前記ＳｉＣ半導体層の前記裏面側に選択的に露出するように形成され、前記コレクタ電極は、前記ドレイン領域および前記コレクタ領域に一括して接続されていることが好ましい。
【００１１】
この構成により、エミッタ領域、ベース領域、チャネル領域、エミッタ電極およびコレクタ電極を、ＳｉＣ−ＩＧＢＴとＳｉＣ−ＭＯＳＦＥＴとの間で共有することができるので、これらの素子を同一の単位セルに集約することができる。その結果、半導体装置の小型化を図ることができ、素子間の容量を低減することもできる。
なお、ＳｉＣ−ＩＧＢＴおよびＳｉＣ−ＭＯＳＦＥＴは、ＳｉＣ半導体層においてそれぞれ独立した単位セルとして形成されていてもよい。
【００１２】
また、本発明の半導体装置では、前記ＳｉＣ半導体層が、前記ＳｉＣ半導体層の前記裏面を形成し、当該裏面から前記表面へ向かって選択的にトレンチが形成された第２導電型のＳｉＣ基板と、前記ＳｉＣ基板上に形成され、前記ＳｉＣ半導体層の前記表面を形成する前記ベース領域としての第２導電型のＳｉＣベース層とを含む場合、前記ドレイン領域は、前記ＳｉＣ基板を利用して形成され、前記コレクタ領域は、前記トレンチの底面に形成されていることが好ましい。
【００１３】
このような構造の半導体装置は、たとえば、ＳｉＣ−ＩＧＢＴおよびＳｉＣ−ＭＯＳＦＥＴを同一の半導体チップに有する半導体装置の製造方法であって、表面および裏面を有し、前記ＳｉＣ−ＭＯＳＦＥＴのドレイン領域を形成する第２導電型のＳｉＣ基板の前記表面に、第２導電型のＳｉＣベース層を形成する工程と、前記ＳｉＣ基板を前記裏面側から選択的にエッチングすることにより、前記ＳｉＣ基板にトレンチを形成する工程と、前記トレンチの底面に第１導電型の不純物を注入することにより、当該底面にコレクタ領域を形成する工程と、前記ＳｉＣベース層の表面に第１導電型の不純物を選択的に注入することにより、前記ＳｉＣベース層の表面部にチャネル領域を形成する工程と、前記ＳｉＣベース層の表面に第２導電型の不純物を選択的に注入することにより、前記チャネル領域の表面部に、前記ＳｉＣ−ＭＯＳＦＥＴのソース領域を兼ねるエミッタ領域を形成する工程とを含む、本発明の半導体装置の製造方法により製造することができる。
【００１４】
この方法によれば、ＳｉＣ基板のエッチング、ＳｉＣ基板もしくはＳｉＣベース層への不純物注入という公知の半導体装置の製造技術を利用して、ＳｉＣ半導体層の裏面側に選択的に露出するコレクタ領域およびドレイン領域を簡単に形成することができる。
また、前記トレンチを形成する工程は、前記トレンチに前記ＳｉＣベース層が露出するまでエッチングする工程を含んでいてもよい。
【００１５】
これにより、トレンチの最深部を、ＳｉＣ基板とＳｉＣベース層との界面に到達させることができる。つまり、トレンチの最深部は、ＳｉＣ基板とＳｉＣベース層との界面位置にあってもよいし、当該界面に対してＳｉＣベース層の表面側に位置していてもよい。この場合、トレンチの底面および側面の一部がＳｉＣベース層で形成されることなり、側面の残りの部分がＳｉＣ基板で形成されることとなる。また、トレンチの最深部は、当該界面に対してＳｉＣ基板の裏面側に位置していてもよい。この場合、トレンチの底面および側面はＳｉＣ基板で形成されることとなる。
【００１６】
また、本発明の半導体装置では、前記ＳｉＣ半導体層が、前記ＳｉＣ半導体層の前記裏面を形成し、当該裏面から前記表面へ向かって選択的にトレンチが形成された第１導電型のＳｉＣ基板と、前記ＳｉＣ基板上に形成され、前記ＳｉＣ半導体層の前記表面を形成する前記ベース領域としての第２導電型のＳｉＣベース層とを含んでいてもよく、その場合、前記コレクタ領域は、前記ＳｉＣ基板を利用して形成され、前記ドレイン領域は、前記トレンチの底面に形成されていることが好ましい。
【００１７】
また、前記トレンチは、ストライプ状に複数本形成されていることが好ましい。
また、本発明の半導体装置では、前記ＳｉＣ半導体層が、前記ＳｉＣ半導体層の前記裏面を形成し、当該裏面から前記表面へ向かって選択的にトレンチが形成された第２導電型のＳｉＣ基板と、前記ＳｉＣ基板上に形成され、前記ＳｉＣ半導体層の前記表面を形成する前記ベース領域としての第２導電型のＳｉＣベース層とを含んでいてもよく、その場合、前記ドレイン領域および前記コレクタ領域は、前記トレンチの底面において互いに隣接するように形成されていてもよい。
【００１８】
このような構造の半導体装置は、たとえば、ＳｉＣ−ＩＧＢＴおよびＳｉＣ−ＭＯＳＦＥＴを同一の半導体チップに有する半導体装置の製造方法であって、表面および裏面を有する第２導電型のＳｉＣ基板の前記表面に、第２導電型のＳｉＣベース層を形成する工程と、前記ＳｉＣ基板を前記裏面側から選択的にエッチングすることにより、前記ＳｉＣ基板にトレンチを形成する工程と、前記トレンチの底面に第１導電型の不純物を選択的に注入することにより、当該底面にコレクタ領域を形成する工程と、前記トレンチの前記底面に第２導電型の不純物を選択的に注入することにより、当該底面にドレイン領域を形成する工程と、前記ＳｉＣベース層の表面に第１導電型の不純物を選択的に注入することにより、前記ＳｉＣベース層の表面部にチャネル領域を形成する工程と、前記ＳｉＣベース層の表面に第２導電型の不純物を選択的に注入することにより、前記チャネル領域の表面部に、前記ＳｉＣ−ＭＯＳＦＥＴのソース領域を兼ねるエミッタ領域を形成する工程とを含む、本発明の半導体装置の製造方法により製造することができる。
【００１９】
この方法によっても、ＳｉＣ基板のエッチング、ＳｉＣ基板もしくはＳｉＣベース層への不純物注入という公知の半導体装置の製造技術を利用して、ＳｉＣ半導体層の裏面側に選択的に露出するコレクタ領域およびドレイン領域を簡単に形成することができる。
また、本発明の半導体装置では、前記ＳｉＣ半導体層が、前記ＳｉＣ半導体層の前記裏面を形成し、それぞれが当該裏面に露出するように区画された第１導電型部分および第２導電型部分を有するＳｉＣ基板と、前記ＳｉＣ基板上に形成され、前記ＳｉＣ半導体層の前記表面を形成する前記ベース領域としての第２導電型のＳｉＣベース層とを含んでいてもよく、その場合、前記コレクタ領域は、前記ＳｉＣ基板の前記第１導電型部分を利用して形成され、前記ドレイン領域は、前記ＳｉＣ基板の前記第２導電型部分を利用して形成されていることが好ましい。
【００２０】
この場合、前記ＳｉＣ基板の前記第１導電型部分および前記第２導電型部分は、ストライプ状に交互に並ぶように複数形成されていることが好ましい。
また、ＳｉＣ−ＩＧＢＴおよびＳｉＣ−ＭＯＳＦＥＴを１チップ化する場合、ドレイン領域およびコレクタ領域に一括して接続される前記コレクタ電極は、前記ドレイン領域および前記コレクタ領域と接する部分にメタルシリサイドを有していることが好ましい。
【００２１】
メタルシリサイドがあることにより、ＳｉＣの導電型がｐ型およびｎ型であることを問わず、いずれの導電型のＳｉＣに対してもコレクタ電極をオーミック接触させることができる。
また、本発明の半導体装置では、前記ベース領域は、前記チャネル領域に接する第１不純物濃度を有するドリフト領域と、前記ドリフト領域と前記コレクタ領域との間において前記コレクタ領域を取り囲むように形成され、前記第１不純物濃度よりも高い第２不純物濃度を有するバッファ領域とを含むことが好ましい。
【００２２】
この構成により、ＳｉＣ−ＩＧＢＴのオフ時に、チャネル領域とドリフト領域との界面から発生する空乏層の伸びを、バッファ領域で阻止してパンチスルーを防止することができる。そのため、半導体装置をパンチスルー形のデバイスとして設計することができるので、低オン抵抗化を達成することができる。
そして、前記ＳｉＣ半導体層が、前記ＳｉＣ半導体層の前記裏面を形成する第２導電型のＳｉＣ基板と、前記ＳｉＣ基板上に形成され、前記ＳｉＣ半導体層の前記表面を形成する前記ベース領域としての第２導電型のＳｉＣベース層とを含み、前記ＳｉＣ基板の前記裏面から前記ＳｉＣ基板を貫通して前記ＳｉＣベース層に達するトレンチが選択的に形成されている場合、前記ドレイン領域は、前記ＳｉＣ基板を利用して形成され、前記コレクタ領域は、前記トレンチの底面に形成されており、前記ＳｉＣベース層は、前記コレクタ領域を取り囲むように形成された前記バッファ領域としての第２導電型のバッファ層と、前記バッファ層上に形成された、前記ドリフト領域としての第２導電型のドリフト層とを含むことが好ましい。
【００２３】
また、前記ＳｉＣ半導体層は、前記ＳｉＣ半導体層の前記裏面を形成し、それぞれが当該裏面に露出するように区画された第１導電型部分および第２導電型部分を有するＳｉＣ基板と、前記ＳｉＣ基板上に形成され、前記ＳｉＣ半導体層の前記表面を形成する前記ベース領域としての第２導電型のＳｉＣベース層とを含んでいてもよく、その場合、前記コレクタ領域は、前記ＳｉＣ基板の前記第１導電型部分を利用して形成され、前記ドレイン領域は、前記ＳｉＣ基板の前記第２導電型部分を利用して形成されており、前記ＳｉＣベース層は、前記ＳｉＣ基板上に、前記ドレイン領域および前記コレクタ領域を覆うように前記バッファ領域としての第２導電型のバッファ層と、前記バッファ層上に形成された、前記ドリフト領域としての第２導電型のドリフト層とを含むことが好ましい。
【００２４】
また、本発明の半導体装置は、前記エミッタ電極に電気的に接続された第１導電型領域と、前記コレクタ電極に電気的に接続された第２導電型領域とを含み、前記ＳｉＣ−ＩＧＢＴに対して並列に接続されたｐｎダイオードをさらに含むことが好ましい。
ＩＧＢＴは、内部でｐｎダイオードのアノード同士もしくはカソードが接続されることとなるので、ＭＯＳＦＥＴのようにボディダイオードを内蔵することができない。そのため、負荷に逆起電力が発生した際、この起電力を消費することが困難である。
【００２５】
そこで、本発明の半導体装置によれば、ＳｉＣ−ＩＧＢＴに対してｐｎダイオードが並列に接続されているので、たとえ負荷に逆起電力が発生しても、当該ｐｎダイオードの整流作用により、逆起電力に起因する電流を還流電流として負荷に流すことで、高い逆起電力がＳｉＣ−ＩＧＢＴに印加されることを防止することができる。
また、ＳｉＣ−ＩＧＢＴおよびＳｉＣ−ＭＯＳＦＥＴを１チップ化する場合には、前記ｐｎダイオードは、前記半導体チップに設けられた前記ＭＯＳＦＥＴの前記チャネル領域と前記ベース領域との間のｐｎ接合を利用して形成され、前記ＭＯＳＦＥＴに内蔵されたボディダイオードを含むことが好ましい。
【００２６】
これにより、ｐｎダイオードも、ＳｉＣ−ＩＧＢＴおよびＳｉＣ−ＭＯＳＦＥＴと同一の単位セルに集約できるので、半導体装置のさらなる小型化を図ることができる。
また、本発明の半導体装置は、第２導電型のドリフト領域と、前記ドリフト領域に対してショットキー接合し、前記エミッタ電極に電気的に接続されたアノード電極と、前記ドリフト領域に対してオーミック接触し、前記コレクタ電極に電気的に接続されたカソード電極とを含み、前記ＳｉＣ−ＩＧＢＴに対して並列に接続されたショットキーバリアダイオードをさらに含むことが好ましい。
【００２７】
この構成によれば、ＳｉＣ−ＩＧＢＴに対して、ショットキーバリアダイオードが並列に接続されており、逆回復（リカバリ）時間を短縮することができるので、高速リカバリを実現できる半導体装置を提供することができる。
また、本発明の半導体装置では、前記半導体チップにおいて、前記ベース領域が、前記ＳｉＣ半導体層の前記表面に露出して当該表面の一部を形成するベース表面部を含み、前記エミッタ電極が、前記ベース表面部にショットキー接合するショットキー接合部を含んでいてもよく、その場合、前記ショットキーバリアダイオードは、前記半導体チップに設けられたＳｉＣ−ショットキーバリアダイオードを含み、前記ドリフト領域は、前記ＳｉＣ−ＩＧＢＴの前記ベース領域を利用して形成され、前記アノード電極は、前記ＳｉＣ−ＩＧＢＴの前記エミッタ電極を利用して形成されていることが好ましい。
【００２８】
この構成により、ベース領域、エミッタ電極およびコレクタ電極を、ＳｉＣ−ＩＧＢＴとＳｉＣ−ショットキーバリアダイオードとの間で共有することができるので、これらの素子を同一の単位セルに集約することができる。その結果、半導体装置の小型化を図ることができ、素子間の容量を低減することもできる。
また、前記半導体装置は、前記ＳｉＣ半導体層の前記表面に形成され、前記ベース表面部を露出させるコンタクトホールが形成された層間絶縁膜をさらに含んでいてもよく、前記ＳｉＣ−ＩＧＢＴ、前記ＭＯＳＦＥＴおよび前記ショットキーバリアダイオードを一括して封止する樹脂パッケージを含んでいてもよい。
【００２９】
また、本発明の半導体装置では、前記ベース領域の一部が前記ＳｉＣ半導体層の前記表面に露出している場合、前記半導体チップは、前記ベース領域の前記露出した部分に接するように形成されたショットキー電極と、前記ベース領域と前記ショットキー電極との接合部に隣り合う位置において、前記ＳｉＣ半導体層の前記表面から掘り下がって形成され、底面および側面を有するトレンチとを含むことが好ましい。
【００３０】
この構成により、ベース領域を、ＳｉＣ−ＩＧＢＴとＳｉＣ−ショットキーバリアダイオードとの間で共有することができるので、これらの素子を同一の単位セルに集約することができる。その結果、半導体装置の小型化を図ることができ、素子間の容量を低減することもできる。
また、ショットキー接合部に隣り合う部分にトレンチが形成されているので、ベース領域とショットキー電極とのショットキー界面にかかる電界強度を低減することができる。その結果、当該ショットキー界面の障壁を低く設定することができるので、立ち上がり電圧の低いショットキーバリアダイオードを実現することができる。
【００３１】
この場合、前記ＳｉＣ半導体層は、前記トレンチの前記底面および当該底面のエッジ部に選択的に形成された第１導電型の電界緩和部を含むことが好ましい。
これにより、半導体装置全体としての逆方向リーク電流を低減することができる。すなわち、降伏電圧に近い逆方向電圧を印加しても逆方向リーク電流を低減できるので、ＳｉＣ半導体の耐圧性能を十分に活かすことができる。
【００３２】
この場合、前記電界緩和部は、前記トレンチの前記底面の前記エッジ部と前記トレンチ前記側面との間に跨って形成されていることが、さらに好ましく、前記トレンチの前記側面に沿って前記トレンチの開口端に至るように形成されていることが、とりわけ好ましい。
また、前記トレンチは、平面形状の前記底面および当該平面形状の底面に対して９０°を超える角度で傾斜した前記側面を有するテーパトレンチを含むことが好ましい。
【００３３】
テーパトレンチであれば、側壁が底壁に対して９０°で直角に立つ場合よりも、半導体装置の耐圧を一層向上させることができる。
さらに、テーパトレンチでは、底面だけでなく、側面の全部または一部もトレンチの開放端に対して対向することとなる。そのため、たとえばトレンチを介して第１導電型不純物をＳｉＣ半導体層に注入する場合に、トレンチの開放端からトレンチ内に入射した不純物を、トレンチの側面に確実に当てることができる。その結果、前述の電界緩和部を容易に形成することができる。
【００３４】
なお、テーパトレンチとは、側面の全部が底面に対して９０°を超える角度で傾斜しているトレンチ、側面の一部（たとえば、トレンチのエッジ部を形成する部分）が底面に対して９０°を超える角度で傾斜しているトレンチのいずれをも含む概念である。
また、本発明の半導体装置では、前記ショットキー電極は、前記トレンチに埋め込まれるように形成されており、前記電界緩和部は、前記トレンチの前記底面に前記ショットキー電極との間にオーミック接合を形成するコンタクト部を有することが好ましい。
【００３５】
この構成により、コンタクト部（第１導電型）とベース領域（第２導電型）とのｐｎ接合を有するｐｎダイオードに対してショットキー電極をオーミック接合させることができる。このｐｎダイオードは、ショットキー電極とベース領域とのショットキー接合を有するショットキーバリアダイオード（ヘテロダイオード）に対して並列に設けられる。これにより、半導体装置にサージ電流が流れても、当該サージ電流の一部を内蔵ｐｎダイオードに流すことができる。その結果、ショットキーバリアダイオードに流れるサージ電流を低減できるので、サージ電流によるショットキーバリアダイオードの熱破壊を防止することができる。
【００３６】
また、本発明の半導体装置では、前記ベース領域は、第１不純物濃度を有するベースドリフト領域と、前記ベースドリフト領域上に形成され、前記第１不純物濃度に対して相対的に高い第２不純物濃度を有する低抵抗ドリフト領域とを含み、前記トレンチは、その最深部が前記低抵抗ドリフト領域に達するように形成されていることが好ましい。
トレンチで区画された単位セルでは電流を流すことができる領域（電流経路）が制約されるので、ＳｉＣ半導体層における単位セルを形成する部分の不純物濃度が低いと、単位セルの抵抗値が高くなるおそれがある。そこで上記のように、最深部が低抵抗ドリフト領域に達するようにトレンチを形成することにより、単位セルの全部もしくは一部を低抵抗ドリフト領域で形成することができる。そのため、当該低抵抗ドリフト領域が形成された部分では、電流経路がたとえ狭められても、比較的高い第２不純物濃度を有する低抵抗ドリフト領域により抵抗値の上昇を抑制することができる。その結果、単位セルの低抵抗化を図ることができる。
【００３７】
また、前記ベースドリフト領域の前記第１不純物濃度は、前記ＳｉＣ半導体層の前記裏面から前記表面へ向かうにしたがって減少していてもよい。また、前記低抵抗ドリフト領域の前記第２不純物濃度は、前記ＳｉＣ半導体層の前記裏面から前記表面へ向かうにしたがって一定であってもよいし、前記ＳｉＣ半導体層の前記裏面から前記表面へ向かうにしたがって減少していてもよい。
【００３８】
また、本発明の半導体装置では、前記ベース領域は、前記低抵抗ドリフト領域上に形成され、前記第２不純物濃度に対して相対的に低い第３不純物濃度を有する表面ドリフト領域をさらに含むことが好ましい。
この構成により、ＳｉＣ半導体層（ベース領域）の表面近傍の不純物濃度を小さくすることができるので、逆方向電圧印加時にＳｉＣ半導体層の表面にかかる電界強度を低減することができる。その結果、逆方向リーク電流を一層低減することができる。 また、前記ＳｉＣ−ＩＧＢＴは、前記ＳｉＣ半導体層の前記表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜を挟んで前記チャネル領域に対向するゲート電極とを有する、プレーナゲート型ＩＧＢＴを含んでいてもよいし、前記ＳｉＣ半導体層の前記表面から前記エミッタ領域および前記チャネル領域を貫通して前記ベース領域に達するゲートトレンチと、前記ゲートトレンチの内面に形成されたゲート絶縁膜と、前記ゲートトレンチにおいて前記ゲート絶縁膜の内側に形成されたゲート電極とを有する、トレンチゲート型ＩＧＢＴを含んでいてもよい。
【００３９】
また、本発明の半導体装置の製造方法では、前記ＳｉＣベース層の形成に先立って行なわれ、前記ＳｉＣ基板の前記表面近傍に第２導電型の不純物を注入する工程をさらに含むことが好ましい。
この方法により、ＳｉＣ基板を裏面から表面へ向かってエッチングしてトレンチを形成する際、エッチング面がＳｉＣ基板の終端（表面近傍）に達したときに、ＳｉＣ基板の他の部分のエッチング時とは異なるプラズマの種類を検出することができる。その結果、エッチングの深さを精密に制御することができる。
【００４０】
また、本発明の半導体装置の製造方法では、ＳｉＣベース層を形成する工程は、前記ＳｉＣ基板の前記表面に第１高濃度不純物層を形成する工程と、当該第１高濃度不純物層上に、前記第１高濃度不純物層よりも相対的に不純物濃度が低いドリフト層を形成する工程とを含み、前記トレンチを形成する工程は、前記ＳｉＣ基板および前記高濃度不純物層を貫通し、前記ドリフト層に達するトレンチを選択的に形成する工程を含み、前記コレクタ領域を形成する工程に先立って行なわれ、前記トレンチの底面に第２導電型の不純物を注入し、当該底面に第２高濃度不純物層を形成することにより、当該第２高濃度不純物層と前記第１高濃度不純物層とが一体化したバッファ層を形成する工程をさらに含むことが好ましい。
【００４１】
この方法により、コレクタ領域がバッファ層で取り囲まれた構成を有する前述の半導体装置を製造することができる。
また、本発明の半導体装置は、ＳｉＣ−ＩＧＢＴおよびＳｉＣ−ＭＯＳＦＥＴを同一の半導体チップに有する半導体装置の製造方法であって、表面および裏面を有する基板の前記表面に、第２導電型のＳｉＣベース層を形成する工程と、前記基板を除去することにより、前記ＳｉＣベース層の裏面を露出させる工程と、前記ＳｉＣベース層の前記裏面に第１導電型の選択的に不純物を注入することにより、当該裏面にコレクタ領域を形成する工程と、前記ＳｉＣベース層の前記裏面に第２導電型の不純物を選択的に注入することにより、当該裏面にドレイン領域を形成する工程と、前記ＳｉＣベース層の表面に第１導電型の不純物を選択的に注入することにより、前記ＳｉＣベース層の表面部にチャネル領域を形成する工程と、前記ＳｉＣベース層の表面に第２導電型の不純物を選択的に注入することにより、前記チャネル領域の表面部に、前記ＳｉＣ−ＭＯＳＦＥＴのソース領域を兼ねるエミッタ領域を形成する工程とを含んでいてもよい。
【図面の簡単な説明】
【００４２】
【図１】図１は、本発明の第１実施形態に係る半導体パッケージの外観斜視図である。
【図２】図２は、図１の半導体チップ内部の回路図である。
【図３】図３は、図１の半導体チップの模式的な断面図である。
【図４Ａ】図４Ａは、図３の半導体チップの製造工程の一部を示す図である。
【図４Ｂ】図４Ｂは、図４Ａの次の工程を示す図である。
【図４Ｃ】図４Ｃは、図４Ｂの次の工程を示す図である。
【図４Ｄ】図４Ｄは、図４Ｃの次の工程を示す図である。
【図４Ｅ】図４Ｅは、図４Ｄの次の工程を示す図である。
【図４Ｆ】図４Ｆは、図４Ｅの次の工程を示す図である。
【図５】図５は、図３のトレンチの第１変形例を示す図である。
【図６】図６は、図３のトレンチの第２変形例を示す図である。
【図７】図７は、図３のゲート電極の変形例を示す図である。
【図８】図８は、図３の半導体チップが組み込まれたインバータ回路の回路図である。
【図９】図９は、本発明の第２実施形態に係る半導体チップの模式的な断面図である。
【図１０Ａ】図１０Ａは、図９の半導体チップの製造工程の一部を示す図である。
【図１０Ｂ】図１０Ｂは、図１０Ａの次の工程を示す図である。
【図１０Ｃ】図１０Ｃは、図１０Ｂの次の工程を示す図である。
【図１０Ｄ】図１０Ｄは、図１０Ｃの次の工程を示す図である。
【図１０Ｅ】図１０Ｅは、図１０Ｄの次の工程を示す図である。
【図１０Ｆ】図１０Ｆは、図１０Ｅの次の工程を示す図である。
【図１０Ｇ】図１０Ｇは、図１０Ｆの次の工程を示す図である。
【図１０Ｈ】図１０Ｈは、図１０Ｇの次の工程を示す図である。
【図１１】図１１は、本発明の第３実施形態（ＳｉＣ基板区画タイプ）に係る半導体チップの模式的な断面図である。
【図１２】図１２は、本発明の第４実施形態（ＳｉＣ基板区画タイプ）に係る半導体チップの模式的な断面図である。
【図１３】図１３は、本発明の第５実施形態（トレンチゲートタイプ）に係る半導体チップの模式的な断面図である。
【図１４】図１４は、本発明の第６実施形態（素子分散タイプ）に係る半導体チップの模式的な断面図である。
【図１５】図１５は、本発明の第７実施形態に係る半導体チップの模式的な平面図である。
【図１６】図１６は、図１５の半導体チップの模式的な底面図である。
【図１７】図１７は、図１６のコレクタ領域のストライプ方向の変形例を示す図である。
【図１８】図１８は、本発明の第７実施形態に係る半導体チップの模式的な断面図である。
【図１９】図１９は、ＳｉＣ基板およびＳｉＣベース層の不純物濃度を説明するための図である。
【図２０Ａ】図２０Ａは、図１８の半導体チップの製造工程の一部を示す図である。
【図２０Ｂ】図２０Ｂは、図２０Ａの次の工程を示す図である。
【図２０Ｃ】図２０Ｃは、図２０Ｂの次の工程を示す図である。
【図２０Ｄ】図２０Ｄは、図２０Ｃの次の工程を示す図である。
【図２１】図２１は、本発明の第８実施形態に係る半導体チップの模式的な断面図である。
【図２２Ａ】図２２Ａは、図２１の半導体チップの製造工程の一部を示す図である。
【図２２Ｂ】図２２Ｂは、図２２Ａの次の工程を示す図である。
【図２２Ｃ】図２２Ｃは、図２２Ｂの次の工程を示す図である。
【図２２Ｄ】図２２Ｄは、図２２Ｃの次の工程を示す図である。
【図２３】図２３は、本発明の第９実施形態に係る半導体チップの模式的な断面図である。
【図２４Ａ】図２４Ａは、図２３の半導体チップの製造工程の一部を示す図である。
【図２４Ｂ】図２４Ｂは、図２４Ａの次の工程を示す図である。
【図２４Ｃ】図２４Ｃは、図２４Ｂの次の工程を示す図である。
【図２４Ｄ】図２４Ｄは、図２４Ｃの次の工程を示す図である。
【図２４Ｅ】図２４Ｅは、図２４Ｄの次の工程を示す図である。
【図２４Ｆ】図２４Ｆは、図２４Ｅの次の工程を示す図である。
【発明を実施するための形態】
【００４３】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る半導体パッケージ１の外観斜視図である。図２は、図１の半導体チップ８内部の回路図である。
半導体装置としての半導体パッケージ１は、扁平な直方体形状の樹脂パッケージ２と、当該樹脂パッケージ２に封止されたゲート端子３（Ｇ）、エミッタ端子４（Ｅ）およびコレクタ端子５（Ｃ）とを含む。
【００４４】
３つの端子３〜５は、所定の形状に形成された金属板からなる。この実施形態では、コレクタ端子５が、正方形状のアイランド６および当該アイランド６の一辺から直線状に延びる細長い長方形状の端子部分７を含む形状に形成されている。ゲート端子３およびエミッタ端子４は、コレクタ端子５の端子部分７とほぼ同形状に形成されており、コレクタ端子５の端子部分７に対して一方側および他方側に、コレクタ端子５の端子部分７を挟むように互いに平行な状態で配置されている。
【００４５】
コレクタ端子５（アイランド６の中央部）上には、半導体チップ８が設置されている。半導体チップ８には、ＩＧＢＴ９（Insulated Gate Bipolar Semiconductor）、ボディダイオード１０（ｐｎ−Ｄｉ）内蔵のＭＯＳＦＥＴ１１、およびショットキーバリアダイオード１２（ＳＢＤ）が搭載されている。すなわち、スイッチング機能を果たす、ＩＧＢＴ９、ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２の３つの素子が、単一の半導体チップ８に搭載されており、当該半導体チップ８がコレクタ端子５のアイランド６で支持されている。
【００４６】
半導体チップ８の内部では、図２に示すように、ＩＧＢＴ９に対して、ＭＯＳＦＥＴ１１、ボディダイオード１０およびショットキーバリアダイオード１２が並列に接続されている。
具体的には、ＩＧＢＴ９のエミッタ（Ｅ）に、ＭＯＳＦＥＴ１１のソース（Ｓ）、ボディダイオード１０のアノード（Ａ）およびショットキーバリアダイオード１２のアノード（Ａ）がそれぞれ接続され、ＩＧＢＴ９のコレクタ（Ｃ）に、ＭＯＳＦＥＴ１１のドレイン（Ｄ）、ボディダイオード１０のカソード（Ｋ）およびショットキーバリアダイオード１２のカソード（Ｋ）がそれぞれ接続されている。また、ＩＧＢＴ９のゲート（Ｇ）に、ＭＯＳＦＥＴ１１のゲート（Ｇ）が接続されている。
【００４７】
また、ＩＧＢＴ９のゲート（Ｇ）は、ボンディングワイヤ１３を用いてゲート端子３に接続され、ＩＧＢＴ９のエミッタ（Ｅ）は、ボンディングワイヤ１４を用いてエミッタ端子４に接続されている。ＩＧＢＴ９のコレクタ（Ｃ）は、コレクタ端子５のアイランド６でコレクタ端子５に接続されている。
そして、樹脂パッケージ２は、半導体チップ８、ボンディングワイヤ１３，１４、コレクタ端子５のアイランド６全体および端子部分７の一部、ゲート端子３の一部およびエミッタ端子４の一部を封止しており、樹脂パッケージ２の側面からは、コレクタ端子５の端子部分７、ゲート端子３およびエミッタ端子４それぞれの残りの部分が露出している。
【００４８】
なお、ＩＧＢＴ９、ボディダイオード１０内蔵のＭＯＳＦＥＴ１１、およびショットキーバリアダイオード１２は、図２の回路を構成可能な形態であれば、図１に実線で示した半導体チップ８（単一チップ）に集約されていても（同一のチップに存在していても）よいし、図１に破線で示したＩＧＢＴチップ１５、ＭＯＳＦＥＴチップ１６（ボディダイオード１０内蔵）およびショットキーバリアダイオードチップ１７として、それぞれ分散して設けられていてもよい。
【００４９】
後者の場合、ＩＧＢＴチップ１５のコレクタ（Ｃ）、ＭＯＳＦＥＴチップ１６のドレイン（Ｄ）およびショットキーバリアダイオード１２のカソード（Ｋ）を、コレクタ端子５のアイランド６でコレクタ端子５に接続し、ＩＧＢＴチップ１５のエミッタ（Ｅ）、ＭＯＳＦＥＴチップ１６のソース（Ｓ）およびショットキーバリアダイオード１２のアノード（Ａ）を、それぞれボンディングワイヤ１８〜２０を用いてエミッタ端子４に接続し、ＩＧＢＴチップ１５のゲート（Ｇ）およびＭＯＳＦＥＴチップ１６のゲート（Ｇ）を、それぞれボンディングワイヤ２１，２２を用いてゲート端子３に接続することにより、図２に示すように、ＩＧＢＴ９に対して、ＭＯＳＦＥＴ１１、ボディダイオード１０およびショットキーバリアダイオード１２を並列に接続することができる。
＜半導体チップ８（素子集約タイプ）の具体的な構成＞
図３は、図１の半導体チップ８の模式的な断面図である。
【００５０】
半導体チップ８は、表面２４および裏面２５を有するＳｉＣ（炭化シリコン）半導体層と、ＳｉＣ半導体層２３の表面２４に接続されたエミッタ電極２６と、ＳｉＣ半導体層２３の裏面２５に接続されたコレクタ電極２７とを含み、エミッタ電極２６を上方に向けた姿勢で、コレクタ電極２７とコレクタ端子５（アイランド６）とを接合することにより、コレクタ端子５に支持されている。エミッタ電極２６には、図１に示すボンディングワイヤ１４が接続されている。
【００５１】
ＳｉＣ半導体層２３には、ＩＧＢＴ９、ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２を構成する複数の不純物領域が形成されており、これらの不純物領域がエミッタ電極２６およびコレクタ電極２７により上下両側から挟まれている。エミッタ電極２６およびコレクタ電極２７は、ＩＧＢＴ９、ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２の間で共有されている。すなわち、エミッタ電極２６およびコレクタ電極２７は、ＩＧＢＴ９、ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２に対して共通の外部電極となっている。ＭＯＳＦＥＴ１１においては、エミッタ電極２６がソース電極２８として機能し、コレクタ電極２７がドレイン電極２９として機能する。一方、ショットキーバリアダイオード１２においては、エミッタ電極２６がアノード電極３０として機能し、コレクタ電極２７がカソード電極３１として機能する。これにより、エミッタ電極２６とコレクタ電極２７との間に、複数のＳｉＣ不純物領域で構成されたＳｉＣ−ＩＧＢＴ９、ＳｉＣ−ＭＯＳＦＥＴ１１およびＳｉＣ−ショットキーバリアダイオード１２が並列に接続されている。
【００５２】
ＳｉＣ半導体層２３は、ＳｉＣ半導体層２３の裏面２５を形成するｎ＋型（たとえば、濃度が１．０×１０１９〜１．０×１０２１ａｔｏｍｓ・ｃｍ−３である。以下同じ。）のＳｉＣ基板３２と、当該ＳｉＣ基板３２上に形成され、ＳｉＣ半導体層２３の表面２４を形成するｎ−型（たとえば、濃度が５．０×１０１６〜１．０×１０１４ａｔｏｍｓ・ｃｍ−３である。以下同じ。）のＳｉＣベース層３３（ＳｉＣエピタキシャル層）とを含む。
【００５３】
ｎ＋型のＳｉＣ基板３２は、この実施形態では、ＭＯＳＦＥＴ１１のドレイン領域３４およびショットキーバリアダイオード１２のカソード領域３５を形成している。また、ＳｉＣベース層３３は、ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２において、ドリフト領域として機能する。なお、ｎ型不純物としては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）などを使用できる。
【００５４】
ＳｉＣ半導体層２３には、裏面２５からＳｉＣベース層３３に達する複数のトレンチ３６が形成されている。複数のトレンチ３６は、たとえば、互いに等しい間隔を空けたストライプ状に形成されている。なお、トレンチ３６の形状は、ストライプ状に限らず、格子状などであってもよい。
各トレンチ３６の側面はＳｉＣ基板３２で形成され、底面はＳｉＣベース層３３で形成されており、この底面（ＳｉＣベース層３３の裏面部）にｐ＋型（たとえば、濃度が１．０×１０１８〜１．０×１０２０ａｔｏｍｓ・ｃｍ−３である。以下同じ。）のコレクタ領域３７（ＩＧＢＴ９のコレクタ領域３７）が形成されている。なお、ｐ型不純物としては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）などを使用できる。
【００５５】
また、隣り合うトレンチ３６の間隔（トレンチピッチＰ）は、好ましくは、１μｍ〜５００μｍである。トレンチ３６ピッチＰが上記範囲であれば、コレクタ領域３７とＳｉＣベース層３３との界面から広がる空乏層により、互いに隣り合うコレクタ領域３７の間（つまり、ＭＯＳＦＥＴ１１の電流路が形成される部分）が閉ざされてしまうことを防止することができる。
【００５６】
コレクタ電極２７は、ＳｉＣ基板３２の裏面２５を覆うように、すべてのトレンチ３６に一括して入り込んでいて、各トレンチ３６の側面でＳｉＣ基板３２に接続され、各トレンチ３６の底面でコレクタ領域３７に接続されている。コレクタ電極２７は、トレンチ３６の内面（側面および底面）に接する部分にメタルシリサイド３８（たとえば、ニッケル（Ｎｉ）シリサイド、チタン（Ｔｉ）シリサイド等）が形成されたＡｌＣｕ（アルミニウムと銅との合金）電極からなる。これにより、ｎ＋型のＳｉＣ基板３２およびｐ＋型のコレクタ領域３７のいずれの導電型の対象物に対しても、コレクタ電極２７をオーミック接触させることができる。
【００５７】
ＳｉＣベース層３３の表面部には、複数のウェル状のｐ型（たとえば、濃度が１×１０１６〜１×１０１９ａｔｏｍｓ・ｃｍ−３である。以下同じ。）のチャネル領域３９が選択的に形成されている。複数のチャネル領域３９は、ＳｉＣベース層３３の表面２４に露出して当該表面２４の一部を形成している。一方、複数のチャネル領域３９の各間には、ＳｉＣベース層３３の一部が表面２４にベース表面部４０として露出している。
【００５８】
各チャネル領域３９の表面２４部には、ｎ＋型のエミッタ領域４１（ＩＧＢＴ９のエミッタ領域４１）が形成されている。エミッタ領域４１は、ＳｉＣベース層３３の表面２４に露出して当該表面２４の一部を形成している。このエミッタ領域４１は、ＭＯＳＦＥＴ１１のソース領域４２を兼ねている。
各チャネル領域３９の中央部には、ＳｉＣベース層３３の表面２４からエミッタ領域４１を貫通してチャネル領域３９に達するｐ＋型のチャネルコンタクト領域４３が形成されている。
【００５９】
ＳｉＣベース層３３の表面２４には、酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜４４が形成されており、ゲート絶縁膜４４上には、ポリシリコンからなるゲート電極４５が形成されている。ゲート電極４５は、エミッタ領域４１とベース表面部４０との間に跨っていて、ゲート絶縁膜４４を挟んで、ＳｉＣベース層３３の表面２４に露出するチャネル領域３９に対向している。
【００６０】
また、ＳｉＣベース層３３上には、ゲート電極４５を覆うように、ＳｉＯ２からなる層間絶縁膜４６が積層されている。
層間絶縁膜４６には、各エミッタ領域４１および各ベース表面部４０の直上に、層間絶縁膜４６を厚さ方向に貫通するコンタクトホール４７，４８が、それぞれ形成されている。
【００６１】
エミッタ電極２６は、層間絶縁膜４６を覆うように、すべてのコンタクトホール４７，４８に一括して入り込んでいて、各コンタクトホール４７，４８で、エミッタ領域４１、チャネルコンタクト領域４３およびベース表面部４０に接続されている。エミッタ電極２６は、ＡｌＣｕ電極からなる。これにより、エミッタ電極２６は、不純物濃度が高いｎ＋型のエミッタ領域４１およびｐ＋型のチャネルコンタクト領域４３に対してオーミック接触したオーミック接触部４９と、不純物濃度が低いｎ−型のＳｉＣベース層３３に対してショットキー接合したショットキー接合部５０とを有している。
【００６２】
以上より、この半導体チップ８には、エミッタ電極２６と、エミッタ電極２６に接続されたエミッタ領域４１と、エミッタ領域４１に対してＳｉＣ半導体層２３の裏面２５側にエミッタ領域４１に接して形成されたチャネル領域３９と、チャネル領域３９に対してＳｉＣ半導体層２３の裏面２５側にチャネル領域３９に接して形成されたＳｉＣベース層３３と、ＳｉＣベース層３３に対してＳｉＣ半導体層２３の裏面２５側にＳｉＣベース層３３に接して形成されたコレクタ領域３７と、コレクタ領域３７に接続されたコレクタ電極２７とを含む、縦型のＩＧＢＴ９が形成されている。
【００６３】
そして、このＩＧＢＴ９のエミッタ電極２６およびコレクタ電極２７は、ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２との間で共有されており、ＭＯＳＦＥＴ１１は、これらの電極に接続される不純物領域として、エミッタ領域４１（ソース領域４２）、チャネル領域３９、ＳｉＣベース層３３およびＳｉＣ基板３２を有している。また、ショットキーバリアダイオード１２は、これらの電極２６，２７に接続される不純物領域として、ＳｉＣベース層３３およびＳｉＣ基板３２を有している。
【００６４】
すなわち、半導体チップ８において、ＩＧＢＴ９、ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２が同一の単位セルに集約されている。
また、ＭＯＳＦＥＴ１１に関しては、ｐ型のチャネル領域３９とｎ−型のＳｉＣベース層３３とのｐｎ接合により形成されたｐｎダイオード（ボディダイオード１０）が内蔵されており、このボディダイオード１０のｐ側（アノード側）には、アノード電極３０としてエミッタ電極２６が接続され、ｎ側（カソード側）には、カソード電極３１としてコレクタ電極２７が接続されている。
【００６５】
こうして、半導体チップ８には、ＩＧＢＴ９、ボディダイオード１０内蔵のＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２の３つの素子が一括して搭載されており、互いに並列に接続されている。
＜半導体チップ８（素子集約タイプ）の製造方法＞
図４Ａ〜図４Ｆは、図３の半導体チップ８の製造工程の一部を工程順に示す図である。
【００６６】
半導体チップ８を製造するには、図４Ａに示すように、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法、ＬＰＥ（Liquid Phase Epitaxy：液相エピタキシ）法、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシ）法などのエピタキシャル成長法により、ウエハ状態のＳｉＣ基板３２の表面上に、ｎ型不純物をドーピングしながらＳｉＣ結晶を成長させる。これにより、ＳｉＣ基板３２上に、ｎ−型のＳｉＣベース層３３が形成される。
【００６７】
次に、図４Ｂに示すように、ＳｉＣ基板３２の裏面２５にハードマスク５１を形成し、当該ハードマスク５１をパターニングした後、ＳｉＣ基板３２を裏面２５側から少なくともＳｉＣベース層３３が露出するまでドライエッチングする。これにより、ＳｉＣ基板３２が裏面２５から選択的に掘り込まれて、トレンチ３６が形成される。
次に、図４Ｃに示すように、トレンチ３６の形成に利用したハードマスク５１を残したまま、当該ハードマスク５１から露出するトレンチ３６へ向けてｐ型不純物を加速させ、トレンチ３６の底面にｐ型不純物を注入する（イオンインプランテーション（インプラ））。次に、ＳｉＣベース層３３をアニール処理する。これにより、トレンチ３６の底面に注入されたｐ型不純物が活性化され、ＳｉＣベース層３３にコレクタ領域３７が形成される。この後、ハードマスク５１を剥離する。
【００６８】
次に、図４Ｄに示すように、図４Ｃの工程と同様に、チャネル領域３９、エミッタ領域４１およびチャネルコンタクト領域４３の形状および不純物の種類に応じたハードマスクの形成およびイオン注入をそれぞれ行った後、ＳｉＣベース層３３をアニール処理する。これにより、ＳｉＣベース層３３に注入されたｎ型不純物およびｐ型不純物が活性化され、ＳｉＣベース層３３に、チャネル領域３９、エミッタ領域４１およびチャネルコンタクト領域４３が同時に形成される。
【００６９】
次に、図４Ｅに示すように、たとえば、熱酸化法により、ＳｉＣベース層３３の表面２４に、ゲート絶縁膜４４を形成する。次に、たとえば、ＣＶＤ法により、ポリシリコンを、ＳｉＣベース層３３の上方から堆積した後、堆積したポリシリコンをパターニングする。これにより、ゲート電極４５が形成される。
次に、たとえば、ＣＶＤ法により、ＳｉＣベース層３３上に層間絶縁膜４６を積層する。次に、層間絶縁膜４６およびゲート絶縁膜４４を選択的にドライエッチングすることにより、コンタクトホール４７，４８を同時に形成する。
【００７０】
次に、図４Ｆに示すように、たとえば、スパッタ法により、各コンタクトホール４７，４８を埋め尽くすように、ＡｌＣｕを層間絶縁膜４６上に堆積させる。これにより、エミッタ電極２６が形成される。この後、トレンチ３６の内面にメタルシリサイド３８を形成した後、たとえば、スパッタ法により、メタルシリサイド３８の内側を埋め尽くすように、ＡｌＣｕをＳｉＣ基板３２の裏面２５に堆積させる。これにより、コレクタ電極２７が形成される。
【００７１】
以上の工程を経て、図３に示す半導体チップ８が形成される。
半導体パッケージ１に搭載されるＩＧＢＴ９は、ｐ＋型のコレクタ領域３７からｎ−型のＳｉＣベース層３３に正孔が注入され、ＳｉＣベース層３３で伝導度変調が起きるので、ＳｉＣベース層３３（ドリフト層）の低オン抵抗化を実現することができる。そのため、ＩＧＢＴ９の耐圧を向上させるために、ＳｉＣベース層３３の不純物濃度を低くしたり厚さを大きくしたりして、当該不純物濃度に起因してＳｉＣベース層３３本来の抵抗値が高くなっても、十分低いオン抵抗を維持することができる。その結果、ＳｉＣ−ＭＯＳＦＥＴに比べて、高耐圧領域で使用する素子として有効である。
【００７２】
一方、ＳｉＣはＳｉに比べてｐｎ障壁が高いので、ＩＧＢＴを低電流領域（たとえば、４Ａ以下の電流領域）で使用する場合には、高いオン電圧が必要となる。これは、ＳｉＣ−ＭＯＳＦＥＴに比べても非常に高い値である。ＳｉＣ−ＭＯＳＦＥＴは、ＳｉＣを使用しているが、ＩＧＢＴとは異なり、オン電流が初期段階からリニアに増加するので、低電流領域で特に不利になるものではない。たとえば、１Ａ程度の電流領域で使用する場合、ＳｉＣ−ＭＯＳＦＥＴのオン電圧が約０．８Ｖ、Ｓｉ−ＩＧＢＴのオン電圧が約１．３Ｖであるのに対し、ＳｉＣ−ＩＧＢＴのオン電圧は、３．５Ｖとなり、約４倍程度の開きがある。
【００７３】
そこで、この半導体パッケージ１によれば、ＩＧＢＴ９に対して、ＭＯＳＦＥＴ１１が並列に接続されている。これにより、ＩＧＢＴ９またはＭＯＳＦＥＴ１１をオンさせることにより、半導体パッケージ１に電流を流すことができる。したがって、半導体パッケージ１を低電流領域で使用する際には、ＭＯＳＦＥＴ１１のオン電圧で半導体パッケージ１を動作させることができるので、低電流領域でのオン電圧を低減することができる。
【００７４】
また、この実施形態では、半導体チップ８において、ＩＧＢＴ９、ボディダイオード１０内蔵ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２が同一の単位セルに集約されているので、半導体パッケージ１の小型化を図ることができ、素子間の容量を低減することもできる。
一方、ＩＧＢＴ９は、その内部において、ｐ型チャネル領域３９とｎ−型ＳｉＣベース層３３とのｐｎ接合により形成されるｐｎダイオードのカソードと、ｐ＋型コレクタ領域３７とｎ−型ＳｉＣベース層３３とのｐｎ接合により形成されるｐｎダイオードのカソードとが接続されることとなるので、ＭＯＳＦＥＴ１１のようにボディダイオード１０を内蔵することができない。そのため、負荷に逆起電力が発生した際、この起電力を消費することが困難である。
【００７５】
そこで、この半導体パッケージ１によれば、ＭＯＳＦＥＴ１１にボディダイオード１０が内蔵されていて、ボディダイオード１０がＩＧＢＴ９に対して並列に接続されている。そのため、たとえ負荷に逆起電力が発生しても、ボディダイオード１０の整流作用により、逆起電力に起因する電流を還流電流として負荷に流すことで、高い逆起電力がＩＧＢＴ９に印加されることを防止することができる。
【００７６】
また、ＩＧＢＴ９に対してショットキーバリアダイオード１２が並列に接続されており、逆回復（リカバリ）時間を短縮することができるので、高速リカバリを実現できる半導体パッケージ１を提供することができる。
しかも、ＩＧＢＴ９およびＭＯＳＦＥＴ１１を同一の半導体チップ８に集約するために、ＳｉＣ半導体層２３の裏面２５に選択的に露出するコレクタ領域３７およびドレイン領域３４を形成する手法として、図４Ａ〜図４Ｃに示すように、ＳｉＣ基板３２のエッチングおよびＳｉＣベース層３３への不純物注入という公知の半導体装置の製造技術を利用することができる。そのため、ＳｉＣ半導体層２３の裏面２５側にコレクタ領域３７およびドレイン領域３４を簡単に形成することができる。
【００７７】
なお、トレンチ３６の最深部は、図３に示すようにＳｉＣ基板３２とＳｉＣベース層３３との界面に位置している必要はなく、たとえば、図５に示すように、当該界面に対してＳｉＣベース層３３の表面２４側に位置していてもよい。この場合、トレンチ３６の底面および側面の一部がＳｉＣベース層３３で形成されることなり、側面の残りの部分がＳｉＣ基板３２で形成されることとなる。また、図６に示すように、当該界面に対してＳｉＣ基板３２の裏面２５側に位置していてもよい。この場合、トレンチ３６の底面および側面はＳｉＣ基板３２で形成されることとなる。
【００７８】
また、ゲート電極４５は、たとえば、図７に示すように、ベース表面部４０を覆うように、隣り合うチャネル領域３９の間に跨って形成されていてもよい。この場合、ベース表面部４０が露出しないこととなり、エミッタ電極２６（ショットキー接合部５０）を接続できないので、ショットキーバリアダイオード１２は省略されることとなる。
また、ＩＧＢＴ９、ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２は、ＳｉＣ半導体層２３においてそれぞれ独立した単位セルとして形成されていてもよい。
【００７９】
そして、半導体パッケージ１は、たとえば、図８に示すように、インバータ回路に組み込んで使用することができる。なお、図８では図解し易くするために、ＩＧＢＴ９およびＭＯＳＦＥＴ１１を集約した１つのトランジスタとして表している。
このインバータ回路５８は、三相モータ５９に接続される三相インバータ回路であって、直流電源６０およびスイッチ部６１を備えている。
【００８０】
直流電源６０には、その高圧側に高圧側配線６２が、また、その低圧側に低圧側配線６３が接続されている。
スイッチ部６１は、三相モータ５９のＵ相５９Ｕ、Ｖ相５９ＶおよびＷ相５９Ｗのそれぞれの相に対応する３つの直列回路６４〜６６を備えている。
直列回路６４〜６６は、高圧側配線６２と低圧側配線６３との間に並列に接続されている。直列回路６４〜６６は、それぞれ高圧側のハイサイドトランジスタ（ＩＧＢＴ９＋ＭＯＳＦＥＴ１１）６７Ｈ〜６９Ｈと、低圧側のローサイドトランジスタ（ＩＧＢＴ９＋ＭＯＳＦＥＴ１１）６７Ｌ〜６９Ｌとを備えている。各トランジスタ６７Ｈ〜６９Ｈおよび６７Ｌ〜６９Ｌには、それぞれ回生ダイオード７０Ｈ〜７２Ｈおよび７０Ｌ〜７２Ｌが、低圧側から高圧側に順方向電流が流れるような向きで並列に接続されている。
【００８１】
各トランジスタ６７Ｈ〜６９Ｈおよび６７Ｌ〜６９Ｌのゲートには、図示しない制御回路からのスイッチング信号が入力されるようになっている。このスイッチング信号に応じて、各トランジスタ６７Ｈ〜６９Ｈおよび６７Ｌ〜６９Ｌが、それぞれスイッチング動作する。これにより、三相モータ５９に三相交流が流れて、三相モータ５９が駆動される。
＜半導体パッケージ１の第２実施形態＞
図９は、本発明の第２実施形態に係る半導体チップの模式的な断面図である。図９において、図３に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、その説明を省略する。
【００８２】
図９の半導体チップ７１において、複数のトレンチ３６は、ＳｉＣ基板３２を貫通してＳｉＣベース層３３に入り込むように形成されている。これにより、トレンチ３６の底面とＳｉＣベース層３３との裏面との間に段差７２が設けられている。ＳｉＣベース層３３には、その段差７２分だけＳｉＣベース層３３の裏面が選択的に突出することにより凸部７３が形成されている。
【００８３】
ＳｉＣベース層３３は、コレクタ領域３７を取り囲むように形成されたｎ＋型のバッファ層７４と、バッファ層７４上に形成され、ＳｉＣ半導体層２３の表面２４を形成するｎ−型のドリフト層７５とを含む。バッファ層７４の不純物濃度はドリフト層７５よりも高い。たとえば、バッファ層７４の不純物濃度は１．０×１０１８〜１．０×１０１５ａｔｏｍｓ・ｃｍ−３であり、ドリフト層７５の不純物濃度は５．０×１０１６〜１．０×１０１４ａｔｏｍｓ・ｃｍ−３である。
【００８４】
バッファ層７４は、凸部７３の表面に沿ってＳｉＣ半導体層２３の裏面２５側へ凸になる第１部分７６と、当該第１部分７６とは反対側に凸になってコレクタ領域３７を取り囲む第２部分７７とが、トレンチ３６のピッチＰに合わせて交互に連続する葛折状に形成されている。
ドリフト層７５は、ＳｉＣベース層３３の大部分を占めており、ＳｉＣ半導体層２３の表面２４側においてチャネル領域３９に接している。
【００８５】
また、ＳｉＣ基板３２の表面近傍（トレンチ３６の底部近傍）には、ＳｉＣ基板３２の他の部分よりも不純物濃度が高い高濃度不純物領域７８が形成されている。高濃度不純物領域７８は、ＳｉＣベース層３３の凸部７３と接している。
図１０Ａ〜図１０Ｈは、図９の半導体チップの製造工程の一部を工程順に示す図である。
【００８６】
半導体チップ７１を製造するには、図１０Ａに示すように、ウエハ状態のＳｉＣ基板３２の表面へ向かってｎ型不純物（Ｐ、Ａｓ等）を注入することにより、高濃度不純物領域７８を形成する。
次に、図１０Ｂに示すように、ＣＶＤ法、ＬＰＥ法、ＭＢＥ法などのエピタキシャル成長法により、ＳｉＣ基板３２の表面上に、ｎ型不純物をドーピングしながらＳｉＣ結晶を成長させる。これにより、ＳｉＣ基板３２上に、バッファ層７４のベースとなる第１高濃度不純物層７９およびドリフト層７５が順に積層されて、ｎ−型のＳｉＣベース層３３が形成される。
【００８７】
次に、図１０Ｃに示すように、チャネル領域３９、エミッタ領域４１およびチャネルコンタクト領域４３の形状および不純物の種類に応じたハードマスクの形成およびイオン注入をそれぞれ行う。これにより、ＳｉＣベース層３３に、チャネル領域３９、エミッタ領域４１およびチャネルコンタクト領域４３が同時に形成される。
次に、図１０Ｄに示すように、ＳｉＣ基板３２の裏面２５にハードマスク５１を形成し、当該ハードマスク５１をパターニングした後、ＳｉＣ基板３２を裏面２５側から少なくとも第１高濃度不純物層７９を貫通してドリフト層７５が露出するまでドライエッチングする。これにより、ＳｉＣ基板３２が裏面２５から選択的に掘り込まれて、トレンチ３６が形成される。
【００８８】
この際、ＳｉＣ基板３２の表面近傍に高濃度不純物領域７８が形成されているので、エッチング面がＳｉＣ基板３２の終端（表面近傍）に達したときに、ＳｉＣ基板３２の他の部分のエッチング時とは異なるプラズマの種類を検出することができる。そのため、エッチングの深さを、第１高濃度不純物層７９が貫通する程度に精密に制御することができる。
【００８９】
次に、図１０Ｅに示すように、トレンチ３６の形成に利用したハードマスク５１を残したまま、当該ハードマスク５１から露出するトレンチ３６へ向けてｎ型不純物を加速させ、トレンチ３６の底面にｎ型不純物を注入する。これにより、第２高濃度不純物層８０と第１高濃度不純物層７９とが一体化して、バッファ層７４が形成される。
次に、図１０Ｆに示すように、当該ハードマスク５１から露出するトレンチ３６へ向けてｐ型不純物を加速させ、トレンチ３６の底面（バッファ層７４の第２部分７７）にｐ型不純物を注入する。これにより、ＳｉＣベース層３３にコレクタ領域３７が形成される。この後、ハードマスク５１を剥離する。剥離後、ＳｉＣベース層３３をアニール処理する。これにより、チャネル領域３９、エミッタ領域４１、チャネルコンタクト領域４３、バッファ層７４およびコレクタ領域３７に注入されたｎ型不純物およびｐ型不純物が活性化する。
【００９０】
次に、図１０Ｇに示すように、たとえば、熱酸化法により、ＳｉＣベース層３３の表面２４に、ゲート絶縁膜４４を形成する。次に、たとえば、ＣＶＤ法により、ポリシリコンを、ＳｉＣベース層３３の上方から堆積した後、堆積したポリシリコンをパターニングする。これにより、ゲート電極４５が形成される。
次に、たとえば、ＣＶＤ法により、ＳｉＣベース層３３上に層間絶縁膜４６を積層する。次に、層間絶縁膜４６およびゲート絶縁膜４４を選択的にドライエッチングすることにより、コンタクトホール４７，４８を同時に形成する。
【００９１】
次に、図１０Ｈに示すように、たとえば、スパッタ法により、各コンタクトホール４７，４８を埋め尽くすように、ＡｌＣｕを層間絶縁膜４６上に堆積させる。これにより、エミッタ電極２６が形成される。この後、トレンチ３６の内面にメタルシリサイド３８を形成した後、たとえば、スパッタ法により、メタルシリサイド３８の内側を埋め尽くすように、ＡｌＣｕをＳｉＣ基板３２の裏面２５に堆積させる。これにより、コレクタ電極２７が形成される。
【００９２】
以上の工程を経て、図９に示す半導体チップ７１が形成される。
以上のように、この半導体チップ７１によっても、前述の半導体チップ８と同様の作用効果を達成することができる。
さらに、この半導体チップ７１では、バッファ層７４が形成されているので、ＩＧＢＴ９のオフ時に、チャネル領域３９とドリフト層７５との界面から発生する空乏層の伸びを、バッファ層７４で阻止してパンチスルーを防止することができる。そのため、半導体チップ７１をパンチスルー形のデバイスとして設計することができるので、低オン抵抗化を達成することができる。
【００９３】
また、本発明の半導体パッケージ１は、以下の図１１〜図１４に示す形態で実施することもできる。なお、図１１〜図１４において、前述の図１〜図３に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
（１）ＳｉＣ基板区画タイプ（図１１および図１２）
たとえば、ＳｉＣ基板５２を、ｐ＋型部分５３とｎ＋型部分５４とがストライプ状に交互に並ぶように複数部分に区画して、当該ｐ＋型部分５３およびｎ＋型部分５４をＳｉＣ基板５２の裏面２５に露出させることにより、ｐ＋型部分５３をＩＧＢＴ９のコレクタ領域３７として利用し、ｎ＋型部分５４をＭＯＳＦＥＴ１１のドレイン領域３４として利用することもできる。
【００９４】
また、このＳｉＣ基板区画タイプにおいても、図１２に示すように、ＳｉＣベース層３３を、バッファ層７４とドリフト層７５の２層構造にすることができる。この場合、バッファ層７４は、ＳｉＣ基板３２の表面に沿って、ｐ＋型部分５３とｎ＋型部分５４を一括して覆うように形成される。
（２）トレンチゲートタイプ（図１３）
前述の実施形態では、ＩＧＢＴ９は、プレーナゲート型であったが、たとえば、トレンチゲート型であってもよい。
【００９５】
トレンチゲート型ＩＧＢＴ９では、チャネル領域３９の中央部において、ＳｉＣベース層３３の表面２４からエミッタ領域４１およびチャネル領域３９を貫通して、最深部がＳｉＣベース層３３に達するゲートトレンチ５５が形成されている。
ゲートトレンチ５５の内面には、その全域を覆うように、ＳｉＯ２からなるゲート絶縁膜５６が形成されている。そして、ゲート絶縁膜５６の内側をポリシリコンで埋め尽くすことにより、ゲートトレンチ５５にゲート電極５７が埋め込まれている。
【００９６】
また、チャネルコンタクト領域４３は、チャネル領域３９の中央部を取り囲む周縁部において、ＳｉＣベース層３３の表面２４からエミッタ領域４１の周縁部を貫通してチャネル領域３９に達するように形成されている。
（３）素子分散タイプ（図１４）
前述の実施形態では、ＩＧＢＴ９、ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２は、同一の半導体チップ８に集約されていたが、たとえば、それぞれ独立したＩＧＢＴチップ１５、ＭＯＳＦＥＴチップ１６およびショットキーバリアダイオードチップ１７として分散して形成されていてもよい。
【００９７】
この場合、ＭＯＳＦＥＴチップ１６およびショットキーバリアダイオードチップ１７は、ＳｉＣではなく、たとえば、Ｓｉ、ＧａＮ、ＧａＡｓ等、他の半導体材料を用いて形成することができる。
また、本発明の半導体チップは、以下の第７〜第９実施形態で実施することもできる。
図１５は、本発明の第７実施形態に係る半導体チップ１０１の模式的な平面図である。図１６は、図１５の半導体チップ１０１の模式的な底面図である。図１７は、図１６のコレクタ領域１０９のストライプ方向の変形例を示す図である。図１８は、本発明の第７実施形態に係る半導体チップ１０１の模式的な断面図である。
【００９８】
半導体チップ１０１は、たとえば、平面視正方形のチップ状である。チップ状の半導体チップ１０１は、図１５および図１６の紙面における上下左右方向の長さがそれぞれ数ｍｍ程度である。
半導体チップ１０１は、ｎ＋型のＳｉＣ基板１０２と、当該ＳｉＣ基板１０２上に形成されたｎ−型のＳｉＣベース層１０３とを含む。ｎ＋型のＳｉＣ基板１０２は、ＭＯＳＦＥＴ１１のドレイン領域１０４およびショットキーバリアダイオード１２のカソード領域１０５を形成している。また、ＳｉＣベース層１０３は、ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２において、ドリフト領域１１６として機能する。
【００９９】
ＳｉＣ基板１０２の裏面からＳｉＣ基板１０２を貫通してＳｉＣベース層１０３に入り込むように、複数の裏面側トレンチ１０６が形成されている。これにより、裏面側トレンチ１０６の底面とＳｉＣベース層１０３との裏面との間に段差１０７が設けられている。ＳｉＣベース層１０３には、その段差１０７分だけＳｉＣベース層１０３の裏面が選択的に突出することにより凸部１０８が形成されている。
【０１００】
複数の裏面側トレンチ１０６は、たとえば、互いに等しい間隔を空けたストライプ状に形成されている。なお、トレンチの形状は、ストライプ状に限らず、格子状などであってもよい。また、ストライプ状の場合、その方向は、図１６に示すように、表面側トレンチ１３１（後述）と平行な方向であってもよいし、図１７に示すように、表面側トレンチ１３１（後述）に交差する方向であってもよい。
【０１０１】
各裏面側トレンチ１０６の側面はＳｉＣ基板１０２で形成され、底面はＳｉＣベース層１０３で形成されており、この底面（ＳｉＣベース層１０３の裏面部）にｐ＋型のコレクタ領域１０９（ＩＧＢＴ９のコレクタ領域１０９）が形成されている。
そして、ＳｉＣ基板１０２の裏面全域を覆うように、コレクタ電極１１０が形成されている。コレクタ電極１１０は、すべての裏面側トレンチ１０６に一括して入り込んでいて、各裏面側トレンチ１０６の側面でＳｉＣ基板１０２に接続され、各裏面側トレンチ１０６の底面でコレクタ領域１０９に接続されている。コレクタ電極１１０は、裏面側トレンチ１０６の内面（側面および底面）に接する部分にメタルシリサイド１１１が形成されたＡｌＣｕ電極からなる。これにより、ｎ＋型のＳｉＣ基板１０２およびｐ＋型のコレクタ領域１０９のいずれの導電型の対象物に対しても、コレクタ電極１１０をオーミック接触させることができる。
【０１０２】
このコレクタ電極１１０は、ＩＧＢＴ９、ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２に対して共通の外部電極となっている。ＭＯＳＦＥＴ１１においては、コレクタ電極１１０がドレイン電極１１２として機能する。一方、ショットキーバリアダイオード１２においては、コレクタ電極１１０がカソード電極１１３として機能する。
また、ＳｉＣ基板１０２の表面近傍（裏面側トレンチ１０６の底部近傍）には、ＳｉＣ基板１０２の他の部分よりも不純物濃度が高い高濃度不純物領域１１４が形成されている。高濃度不純物領域１１４は、ＳｉＣベース層１０３の凸部１０８と接している。
【０１０３】
ＳｉＣベース層１０３は、バッファ領域１１５と、ドリフト領域１１６とを含む。
バッファ領域１１５は、凸部１０８の表面に沿ってＳｉＣベース層１０３の裏面側へ凸になる第１部分１１７と、当該第１部分１１７とは反対側に凸になってコレクタ領域１０９を取り囲む第２部分１１８とが、裏面側トレンチ１０６のピッチに合わせて交互に連続する葛折状に形成されている。
【０１０４】
ドリフト領域１１６は、ベースドリフト領域１２５、低抵抗ドリフト領域１２６および表面ドリフト領域１２７の３層構造を有しており、ベースドリフト領域１２５がバッファ領域１１５に接しており、表面ドリフト領域１２７がＳｉＣベース層１０３の表面に露出している。
ドリフト領域１１６の表面部にはｐ型のチャネル領域１１９が選択的に形成され、そのチャネル領域１１９の表面部にはｎ＋型のエミッタ領域１２０が形成されている。エミッタ領域１２０は、ＳｉＣベース層１０３の表面に露出して当該表面の一部を形成している。このエミッタ領域１２０は、ＭＯＳＦＥＴ１１のソース領域１２１を兼ねている。
【０１０５】
これらエミッタ領域１２０およびチャネル領域１１９により、ＩＧＢＴ９（ＭＯＳＦＥＴ１１）の単位セルが構成されている。互いに隣り合うＩＧＢＴ９（ＭＯＳＦＥＴ１１）の単位セルの間では、ドリフト領域１１６の一部がＳｉＣベース層１０３の表面に露出している。
ＳｉＣベース層１０３には、その表面からエミッタ領域１２０およびチャネル領域１１９を貫通して最深部が低抵抗ドリフト領域１２６の途中部に達するゲートトレンチ１２２が形成されている。これにより、エミッタ領域１２０（ソース領域１２１）は、ゲートトレンチ１２２の側面の一部を形成している。チャネル領域１１９も同様に、ゲートトレンチ１２２の側面の一部を形成している。そして、ドリフト領域１１６は、ゲートトレンチ１２２の側面の一部および底面を形成している。
【０１０６】
ゲートトレンチ１２２の内面（側面および底面）には、その全域を覆うように、ＳｉＯ２等の絶縁物からなるゲート絶縁膜１２３が形成されている。そして、ゲートトレンチ１２２には、ポリシリコン等の導電物からなるゲート電極１２４が埋設されている。ゲート電極１２４は、ゲート絶縁膜１２３を介してエミッタ領域１２０（ソース領域１２１）、チャネル領域１１９およびドリフト領域１１６に対向している。
【０１０７】
ＳｉＣベース層１０３の表面には、ＳｉＯ２等の絶縁物からなるフィールド絶縁膜１２８が形成されている。フィールド絶縁膜１２８は、ＳｉＣベース層１０３の一部を活性領域１２９として露出させるコンタクトホールを有し、当該活性領域１２９を取り囲むフィールド領域１３０を覆っている。
活性領域１２９において互いに隣り合うＩＧＢＴ９（ＭＯＳＦＥＴ１１）の単位セルの間には、ＳｉＣベース層１０３の表面から表面ドリフト領域１２７を貫通して、最深部が低抵抗ドリフト領域１２６の途中部に達する表面側トレンチ１３１が形成されている。表面側トレンチ１３１は、ゲートトレンチ１２２と同じ深さ、同じ形状で形成されている。
【０１０８】
ゲートトレンチ１２２および表面側トレンチ１３１は、裏面側トレンチ１０６と平行なストライプ状であってもよいし（図１６参照）、交差する（たとえば直交する）ストライプ状であってもよい（図１７参照）。
各ゲートトレンチ１２２および各表面側トレンチ１３１は、ＳｉＣベース層１０３の表面に対して平行な底面と、当該底面に対して傾斜する側面とによって区画されている。側面の傾斜角θは、たとえば、９０°〜１３５°である。また、各表面側トレンチ１３１の深さ（ＳｉＣベース層１０３の表面から表面側トレンチ１３１の底面までの距離）は、たとえば、３０００Å〜１５０００Åである。また、各表面側トレンチ１３１の長手方向に直交する幅（最深部の幅）は、０．３μｍ〜１０μｍである。
【０１０９】
各ゲートトレンチ１２２および各表面側トレンチ１３１の具体的な形状としては、図１８に示すように、傾斜角θ＝約９０°で、底面のエッジ部が外方へ向かって湾曲し、側面と底面とが曲面で連続することにより底部が断面視Ｕ字状に形成されたＵ字トレンチが例示されるが、これに限らない。たとえば、側面と底面とは、角張った面で連続していてもよい。
【０１１０】
また、各ゲートトレンチ１２２および各表面側トレンチ１３１は、たとえば、傾斜角θが９０°を超え、その長手方向に直交する幅方向に沿って切断したときの断面視が逆台形状のトレンチであってもよい。逆台形状のトレンチは、側面の全部が傾斜角θ＞９０°で傾斜していてもよいし、側面の一部（側面の下部）が選択的に傾斜角θ＞９０°で傾斜しており、側面の他の部分（側面の上部）は、底面に対して９０°の角度を形成していてもよい。
【０１１１】
表面側トレンチ１３１の底面および側面には、表面側トレンチ１３１の内面に沿って電界緩和部としてのｐ型層１３２が形成されている。ｐ型層１３２は、表面側トレンチ１３１の底面からエッジ部を経て、チャネル領域１１９およびエミッタ領域１２０（ソース領域１２１）に跨るように表面側トレンチ１３１の開口端に至るまで形成されている。
また、ｐ型層１３２は、ｎ型のＳｉＣベース層１０３との間にｐｎ接合部を形成している。これにより、ショットキーバリアダイオード１２と、ｐ型層１３２およびｎ型ＳｉＣベース層１０３（低抵抗ドリフト領域１２６）によって構成されるｐｎダイオード１３３とが並列に接続されることとなる。
【０１１２】
また、ｐ型層１３２には、ｐ＋型のコンタクト層１３４が、表面側トレンチ１３１の底面の一部に形成されている。コンタクト層１３４は、表面側トレンチ１３１の長手方向に沿って直線状に形成されており、表面側トレンチ１３１の底面からｐ型層１３２の深さ方向途中までの深さ（たとえば、０．０５μｍ〜０．２μｍ）を有している。
一方、フィールド領域１３０には、当該表面から表面ドリフト領域１２７を貫通して、最深部が低抵抗ドリフト領域１２６の途中部に達する環状トレンチ１３５が形成されている。環状トレンチ１３５は、活性領域１２９を取り囲むように形成されている。
【０１１３】
また、環状トレンチ１３５の底面および側面には、環状トレンチ１３５の内面に露出するように当該内面に沿ってガードリング１３６が形成されている。ガードリング１３６は、ｐ型層１３２と同一の工程で形成されるものであって、ｐ型層１３２と同じ不純物濃度および厚さを有している。
フィールド絶縁膜１２８上には、ＡｌＣｕからなるエミッタ電極１３７が形成されている。エミッタ電極１３７は、フィールド絶縁膜１２８のコンタクトホール内でエミッタ領域１２０（ソース領域１２１）、表面ドリフト領域１２７およびコンタクト層１３４に接続されている。
【０１１４】
すなわち、エミッタ電極１３７は、ＩＧＢＴ９、ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２に対して共通の外部電極となっている。ＭＯＳＦＥＴ１１においては、エミッタ電極１３７がソース電極１３８として機能する。一方、ショットキーバリアダイオード１２においては、エミッタ電極１３７がアノード電極１３９として機能する。
これにより、エミッタ電極１３７は、不純物濃度が高いｎ＋型のエミッタ領域１２０およびｐ＋型のコンタクト層１３４に対してオーミック接触したオーミック接触部１４０と、不純物濃度が低いｎ−型の表面ドリフト領域１２７に対してショットキー接合したショットキー接合部１４１とを有している。
【０１１５】
また、半導体チップ１０１の最表面には、ＳｉＮ等の絶縁物からなる表面保護膜１４２が形成されている。表面保護膜１４２の中央部には、エミッタ電極１３７を露出させる開口が形成されている。図１のボンディングワイヤ１４は、この開口を介してエミッタ電極１３７に接合される。
以上より、この半導体チップ１０１には、エミッタ電極１３７と、エミッタ電極１３７に接続されたエミッタ領域１２０と、エミッタ領域１２０に対してＳｉＣベース層１０３の裏面側にエミッタ領域１２０に接して形成されたチャネル領域１１９と、チャネル領域１１９に対してＳｉＣベース層１０３の裏面側にチャネル領域１１９に接して形成されたドリフト領域１１６と、ドリフト領域１１６に対してＳｉＣベース層１０３の裏面側にドリフト領域１１６に接して形成されたコレクタ領域１０９と、コレクタ領域１０９に接続されたコレクタ電極１１０とを含む、縦型のＩＧＢＴ９が形成されている。
【０１１６】
そして、このＩＧＢＴ９のエミッタ電極１３７およびコレクタ電極１１０は、ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２との間で共有されており、ＭＯＳＦＥＴ１１は、これらの電極に接続される不純物領域として、エミッタ領域１２０（ソース領域１２１）、チャネル領域１１９、ドリフト領域１１６およびドレイン領域１０４を有している。また、ショットキーバリアダイオード１２は、これらの電極に接続される不純物領域として、ドリフト領域１１６およびカソード領域１０５を有している。
【０１１７】
すなわち、半導体チップ１０１において、ＩＧＢＴ９、ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２が同一の単位セルに集約されている。
こうして、半導体チップ１０１には、ＩＧＢＴ９、ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２の３つの素子が一括して搭載されており、互いに並列に接続されている。
＜ＳｉＣベース層１０３の不純物濃度＞
次に、図１９を参照して、ＳｉＣ基板１０２およびＳｉＣベース層１０３の不純物濃度の大きさについて説明する。
【０１１８】
図１９は、ＳｉＣ基板１０２およびＳｉＣベース層１０３の不純物濃度を説明するための図である。
図１９に示すように、ＳｉＣ基板１０２およびＳｉＣベース層１０３は、いずれもｎ型不純物を含有するｎ型ＳｉＣからなる。それらの不純物濃度の大小関係は、ＳｉＣ基板１０２＞バッファ領域１１５＞ドリフト領域１１６である。
【０１１９】
ＳｉＣ基板１０２の濃度は、たとえば、その厚さ方向に沿って５×１０１８〜５×１０１９ｃｍ−３でほぼ一定である。バッファ領域１１５の濃度は、たとえば、その厚さ方向に沿って、１×１０１７〜５×１０１８ｃｍ−３で一定または表面に沿って濃度が薄い。
ドリフト領域１１６の濃度は、ベースドリフト領域１２５、低抵抗ドリフト領域１２６および表面ドリフト領域１２７それぞれの界面を境に段階的に変化している。つまり、各界面に対して表面側の層と裏面側の層との間に濃度差がある。
【０１２０】
ベースドリフト領域１２５の濃度は、たとえば、その厚さ方向に沿って、５×１０１４〜５×１０１６ｃｍ−３で一定である。なお、ベースドリフト領域１２５の濃度は、図１９の破線で示すように、ＳｉＣベース層１０３の裏面から表面へ向かうにしたがって、約３×１０１６ｃｍ−３から約５×１０１５ｃｍ−３まで連続的に減少していてもよい。
低抵抗ドリフト領域１２６の濃度は、ベースドリフト領域１２５の濃度よりも高く、たとえば、その厚さ方向に沿って、５×１０１５〜５×１０１７ｃｍ−３で一定である。なお、低抵抗ドリフト領域１２６の濃度は、図１９の破線で示すように、ＳｉＣベース層１０３の裏面から表面へ向かうにしたがって、約３×１０１７ｃｍ−３から約１×１０１６ｃｍ−３まで連続的に減少していてもよい。
【０１２１】
表面ドリフト領域１２７の濃度は、ベースドリフト領域１２５および低抵抗ドリフト領域１２６の濃度よりも低く、たとえば、その厚さ方向に沿って、５×１０１４〜１×１０１６ｃｍ−３で一定である。
図１８に示すように、互いに隣り合う表面側トレンチ１３１で挟まれたストライプ状の単位セル（ラインセル）を有するショットキーバリアダイオード１２では電流を流すことができる領域（電流経路）が、互いに隣り合う表面側トレンチ１３１の距離に制約されるので、ＳｉＣベース層１０３における単位セルを形成する部分の不純物濃度が低いと、単位セルの抵抗値が高くなるおそれがある。
【０１２２】
そこで図１９に示すように、単位セルのベース部を形成する低抵抗ドリフト領域１２６の濃度をベースドリフト領域１２５よりも高くすることにより、電流経路が表面側トレンチ１３１の間隔に制約されていても、比較的高い濃度を有する低抵抗ドリフト領域１２６により単位セルの抵抗値の上昇を抑制することができる。その結果、単位セルの低抵抗化を図ることができる。
【０１２３】
一方、エミッタ電極１３７（アノード電極１３９）に接する単位セルの表層部には、比較的低い濃度を有する表面ドリフト領域１２７を設けることにより、逆方向電圧印加時にＳｉＣベース層１０３の表面にかかる電界強度を低減することができる。その結果、逆方向リーク電流を一層低減することができる。
次に、図１８の半導体チップ１０１の製造工程について説明する。
【０１２４】
図２０Ａ〜図２０Ｄは、図１８の半導体チップ１０１の製造工程の一部を工程順に示す図である。
まず、図２０Ａに示すように、図１０Ａおよび図１０Ｂの工程に倣って、ウエハ状態のＳｉＣ基板１０２の表面に高濃度不純物領域１１４を形成し、バッファ領域１１５のベースとなる第１高濃度不純物領域１４３およびドリフト領域１１６を順にエピタキシャル成長させて、ｎ−型のＳｉＣベース層１０３を形成する。
【０１２５】
次に、図２０Ｂに示すように、図１０Ｃの工程に倣って、チャネル領域１１９、エミッタ領域１２０（ソース領域１２１）の形状および不純物の種類に応じたハードマスクの形成およびイオン注入をそれぞれ行う。これにより、ＳｉＣベース層１０３に、チャネル領域１１９およびエミッタ領域１２０（ソース領域１２１）を形成する。
次に、ゲートトレンチ１２２、表面側トレンチ１３１および環状トレンチ１３５のパターンに応じたハードマスクを形成し、当該ハードマスクを用いたエッチングにより、ゲートトレンチ１２２、表面側トレンチ１３１および環状トレンチ１３５を同時に同じ深さで形成する。
【０１２６】
次に、表面側トレンチ１３１および環状トレンチ１３５の内面へ不純物を選択的に注入することにより、ｐ型層１３２およびガードリング１３６を同時に形成する。さらに、表面側トレンチ１３１の底面へ不純物を選択的に形成することにより、コンタクト層１３４を形成する。
次に、図２０Ｃに示すように、図１０Ｄの工程に倣って、ＳｉＣ基板１０２の裏面にハードマスクを形成し、当該ハードマスクをパターニングした後、ＳｉＣ基板１０２を裏面側から少なくとも第１高濃度不純物領域１４３を貫通してドリフト領域１１６（ベースドリフト領域１２５）が露出するまでドライエッチングする。これにより、ＳｉＣ基板１０２が裏面から選択的に掘り込まれて、裏面側トレンチ１０６が形成される。
【０１２７】
次に、図２０Ｄに示すように、図１０Ｅの工程に倣って、裏面側トレンチ１０６の底面にｎ型不純物を注入することにより、バッファ領域１１５を形成する。次に、図１０Ｆの工程に倣って、裏面側トレンチ１０６の底面（バッファ領域１１５の第２部分１１８）にｐ型不純物を注入することにより、ＳｉＣベース層１０３にコレクタ領域１０９を形成する。
【０１２８】
この後、ＳｉＣベース層１０３をアニール処理する。これにより、ドリフト領域１１６、チャネル領域１１９、エミッタ領域１２０（ソース領域１２１）、コンタクト層１３４、バッファ領域１１５およびコレクタ領域１０９に注入されたｎ型不純物およびｐ型不純物が活性化する。
その後は、前述の方法もしくは公知の半導体製造技術に倣って、ゲート絶縁膜１２３、ゲート電極１２４、フィールド絶縁膜１２８、エミッタ電極１３７、コレクタ電極１１０等を形成することにより、図１８に示す半導体チップ１０１が得られる。
【０１２９】
以上のように、この半導体チップ１０１によっても、前述の半導体チップ８，７１と同様の作用効果を達成することができる。
さらに、この半導体チップ１０１によれば、ショットキー接合部１４１に隣り合う部分に表面側トレンチ１３１が形成されているので、ＳｉＣベース層１０３とアノード電極１３９とのショットキー界面にかかる電界強度を低減することができる。その結果、当該ショットキー界面の障壁を低く設定することができるので、立ち上がり電圧の低いショットキーバリアダイオードを実現することができる。
【０１３０】
さらに、表面側トレンチ１３１の内面にｐ型層１３２が形成されているので、半導体チップ１０１全体としての逆方向リーク電流を低減することができる。すなわち、降伏電圧に近い逆方向電圧を印加しても逆方向リーク電流を低減できるので、ＳｉＣ半導体の耐圧性能を十分に活かすことができる。
また、ｐｎダイオード１３３とがショットキーバリアダイオード１２とが並列に接続されているので、半導体チップ１０１にサージ電流が流れても、当該サージ電流の一部を内蔵ｐｎダイオード１３３に流すことができる。その結果、ショットキーバリアダイオード１２に流れるサージ電流を低減できるので、サージ電流によるショットキーバリアダイオード１２の熱破壊を防止することができる。
【０１３１】
次に、第８実施形態に係る半導体チップ１５１について説明する。
図２１は、本発明の第８実施形態に係る半導体チップ１５１の模式的な断面図である。図２１において、図１８に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、その説明を省略する。
前述の第７実施形態の半導体チップ１０１では、活性領域１２９においてストライプ状に形成されて複数の裏面側トレンチ１０６が配置されていたが、この第８実施形態の半導体チップ１５１では、ストライプ状の複数の表面側トレンチ１３１に跨る単一の裏面側トレンチ１５２が形成されている。当該裏面側トレンチ１５２は、ＳｉＣ基板１０２の裏面において活性領域１２９のほぼ全域を覆うように形成されている。
【０１３２】
裏面側トレンチ１５２の底面には、ＭＯＳＦＥＴ１１のドレイン領域１５３（ショットキーバリアダイオード１２のカソード領域１５４）と、ＩＧＢＴ９のコレクタ領域１５５とが、交互にストライプ状に形成されている。
図２２Ａ〜図２２Ｄは、図２１の半導体チップ１５１の製造工程の一部を工程順に示す図である。
【０１３３】
まず、図２２Ａに示すように、図２０Ａの工程に倣って、ウエハ状態のＳｉＣ基板１０２の表面に高濃度不純物領域１１４を形成し、バッファ領域１１５のベースとなる第１高濃度不純物領域１４３およびドリフト領域１１６を順にエピタキシャル成長させて、ｎ−型のＳｉＣベース層１０３を形成する。
次に、図２２Ｂに示すように、図２０Ｂの工程に倣って、チャネル領域１１９、エミッタ領域１２０（ソース領域１２１）の形状および不純物の種類に応じたハードマスクの形成およびイオン注入をそれぞれ行う。これにより、ＳｉＣベース層１０３に、チャネル領域１１９およびエミッタ領域１２０（ソース領域１２１）を形成する。
【０１３４】
次に、ゲートトレンチ１２２、表面側トレンチ１３１および環状トレンチ１３５のパターンに応じたハードマスクを形成し、当該ハードマスクを用いたエッチングにより、ゲートトレンチ１２２、表面側トレンチ１３１および環状トレンチ１３５を同時に同じ深さで形成する。
次に、表面側トレンチ１３１および環状トレンチ１３５の内面へ不純物を選択的に注入することにより、ｐ型層１３２およびガードリング１３６を同時に形成する。さらに、表面側トレンチ１３１の底面へ不純物を選択的に形成することにより、コンタクト層１３４を形成する。
【０１３５】
次に、図２２Ｃに示すように、図２０Ｃの工程に倣って、ＳｉＣ基板１０２の裏面にハードマスクを形成し、当該ハードマスクをパターニングした後、ＳｉＣ基板１０２を裏面側から少なくとも第１高濃度不純物領域１４３を貫通してドリフト領域１１６（ベースドリフト領域１２５）が露出するまでドライエッチングする。これにより、ＳｉＣ基板１０２が裏面から選択的に掘り込まれて、裏面側トレンチ１５２が形成される。
【０１３６】
次に、図２２Ｄに示すように、図２０Ｄの工程に倣って、裏面側トレンチ１５２の底面にｎ型不純物を注入することにより、バッファ領域１１５を形成する。次に、裏面側トレンチ１５２の底面にｐ型不純物を注入することにより、ＳｉＣベース層１０３にコレクタ領域１５５を形成する。さらに、裏面側トレンチ１５２の底面にｎ型不純物を注入することにより、ＳｉＣベース層１０３にドレイン領域１５３（カソード領域１５４）を形成する。
【０１３７】
この後、ＳｉＣベース層１０３をアニール処理する。これにより、ドリフト領域１１６、チャネル領域１１９、エミッタ領域１２０（ソース領域１２１）、コンタクト層１３４、バッファ領域１１５、コレクタ領域１５５およびドレイン領域１５３（カソード領域１５４）に注入されたｎ型不純物およびｐ型不純物が活性化する。
その後は、前述の方法もしくは公知の半導体製造技術に倣って、ゲート絶縁膜１２３、ゲート電極１２４、フィールド絶縁膜１２８、エミッタ電極１３７、コレクタ電極１１０等を形成することにより、図２１に示す半導体チップ１５１が得られる。
【０１３８】
以上のように、この半導体チップ１５１によっても、前述の半導体チップ８，７１，１０１と同様の作用効果を達成することができる。
次に、第９実施形態に係る半導体チップ１６１について説明する。
図２３は、本発明の第９実施形態に係る半導体チップ１６１の模式的な断面図である。図２３において、図１８に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、その説明を省略する。
【０１３９】
前述の第７および第８実施形態の半導体チップ１０１，１５１では、ＳｉＣベース層１０３を支持するＳｉＣ基板１０２が設けられていたが、この第９実施形態の半導体チップ１６１では、ＳｉＣ基板１０２が省略されており、ＳｉＣベース層１０３の裏面全面が露出している。
露出したＳｉＣベース層１０３の裏面には、全体にわたってバッファ領域１６２が形成されている。そのバッファ領域１６２には、ＳｉＣベース層１０３の裏面に露出するように、ＭＯＳＦＥＴ１１のドレイン領域１６３（ショットキーバリアダイオード１２のカソード領域１６４）と、ＩＧＢＴ９のコレクタ領域１６５とが、交互にストライプ状に形成されている。
【０１４０】
図２４Ａ〜図２４Ｆは、図２３の半導体チップ１６１の製造工程の一部を工程順に示す図である。
まず、図２４Ａに示すように、ウエハ状態の基板１６６の表面に、ベースドリフト領域１２５のみをエピタキシャル成長させて、ｎ−型のＳｉＣベース層１０３を形成する。用いる基板１６６は、ＳｉＣ基板に限らず、種々の基板を使用することができる。
【０１４１】
次に、図２４Ｂに示すように、グラインド、ドライエッチング、サンドブラスト等の方法により、ＳｉＣベース層１０３の裏面が露出するまで基板１６６を研削する。これにより基板１６６を取り除く。
次に、図２４Ｃに示すように、エピタキシャル成長もしくはイオン注入により、ベースドリフト領域１２５上に、低抵抗ドリフト領域１２６および表面ドリフト領域１２７を順に形成する。
【０１４２】
次に、図２４Ｄに示すように、ＳｉＣベース層１０３の裏面全体にｎ型不純物を注入することにより、バッファ領域１６２を形成する。
次に、図２４Ｅに示すように、図２０Ｂの工程に倣って、チャネル領域１１９、エミッタ領域１２０（ソース領域１２１）の形状および不純物の種類に応じたハードマスクの形成およびイオン注入をそれぞれ行う。これにより、ＳｉＣベース層１０３に、チャネル領域１１９およびエミッタ領域１２０（ソース領域１２１）を形成する。
【０１４３】
次に、ゲートトレンチ１２２、表面側トレンチ１３１および環状トレンチ１３５のパターンに応じたハードマスクを形成し、当該ハードマスクを用いたエッチングにより、ゲートトレンチ１２２、表面側トレンチ１３１および環状トレンチ１３５を同時に同じ深さで形成する。
次に、表面側トレンチ１３１および環状トレンチ１３５の内面へ不純物を選択的に注入することにより、ｐ型層１３２およびガードリング１３６を同時に形成する。さらに、表面側トレンチ１３１の底面へ不純物を選択的に形成することにより、コンタクト層１３４を形成する。
【０１４４】
次に、図２４Ｆに示すように、図２０Ｄの工程に倣って、ＳｉＣベース層１０３の裏面にｐ型不純物を注入することにより、ＳｉＣベース層１０３にコレクタ領域６５を形成する。さらに、ＳｉＣベース層１０３の裏面にｎ型不純物を注入することにより、ＳｉＣベース層１０３にドレイン領域１６３（カソード領域１６４）を形成する。
この後、ＳｉＣベース層１０３をアニール処理する。これにより、ドリフト領域１１６、チャネル領域１１９、エミッタ領域１２０（ソース領域１２１）、コンタクト層１３４、バッファ領域１６２、コレクタ領域１６５およびドレイン領域１６３（カソード領域１６４）に注入されたｎ型不純物およびｐ型不純物が活性化する。
【０１４５】
その後は、前述の方法もしくは公知の半導体製造技術に倣って、ゲート絶縁膜１２３、ゲート電極１２４、フィールド絶縁膜１２８、エミッタ電極１３７、コレクタ電極１１０等を形成することにより、図２３に示す半導体チップ１６１が得られる。
以上のように、この半導体チップ１６１によっても、前述の半導体チップ８，７１，１０１，１５１と同様の作用効果を達成することができる。
【０１４６】
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。 たとえば、ＩＧＢＴ９、ボディダイオード１０、ＭＯＳＦＥＴ１１およびショットキーバリアダイオード１２の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、ＩＧＢＴ９において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
【０１４７】
また、第７〜第９実施形態では、ＩＧＢＴ９およびＭＯＳＦＥＴ１１の単位セルと、ショットキーバリアダイオード１２の単位セルとが交互に配置されていたが、配置形態は特に制限されず、たとえば、前者の単位セルの間に、後者の単位セルが２つ以上配置されていてもよい。
また、前述の実施形態の開示から把握される特徴は、異なる実施形態間でも互いに組み合わせることができる。また、各実施形態において表した構成要素は、本発明の範囲で組み合わせることができる。
【０１４８】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【０１４９】
１ 半導体パッケージ
２ 樹脂パッケージ
３ ゲート端子
４ エミッタ端子
５ コレクタ端子
６ （コレクタ端子の）アイランド
７ （コレクタ端子の）端子部分
８ 半導体チップ
９ ＩＧＢＴ
１０ ボディダイオード
１１ ＭＯＳＦＥＴ
１２ ショットキーバリアダイオード
１３ ボンディングワイヤ
１４ ボンディングワイヤ
１５ ＩＧＢＴチップ
１６ ＭＯＳＦＥＴチップ
１７ ショットキーバリアダイオードチップ
１８ ボンディングワイヤ
１９ ボンディングワイヤ
２０ ボンディングワイヤ
２１ ボンディングワイヤ
２２ ボンディングワイヤ
２３ ＳｉＣ半導体層
２４ （ＳｉＣ半導体層の）表面
２５ （ＳｉＣ半導体層の）裏面
２６ エミッタ電極
２７ コレクタ電極
２８ ソース電極
２９ ドレイン電極
３０ アノード電極
３１ カソード電極
３２ ＳｉＣ基板
３３ ＳｉＣベース層
３４ ドレイン領域
３５ カソード領域
３６ トレンチ
３７ コレクタ領域
３８ メタルシリサイド
３９ チャネル領域
４０ ベース表面部
４１ エミッタ領域
４２ ソース領域
４３ チャネルコンタクト領域
４４ ゲート絶縁膜
４５ ゲート電極
４６ 層間絶縁膜
４７ コンタクトホール
４８ コンタクトホール
４９ オーミック接触部
５０ ショットキー接合部
５１ ハードマスク
５２ ＳｉＣ基板
５３ ｐ＋型部分
５４ ｎ＋型部分
５５ ゲートトレンチ
５６ ゲート絶縁膜
５７ ゲート電極
５８ インバータ回路
５９ 三相モータ
５９Ｕ （三相モータの）Ｕ相
５９Ｖ （三相モータの）Ｖ相
５９Ｗ （三相モータの）Ｗ相
６０ 直流電源
６１ スイッチ部
６２ 高圧側配線
６３ 低圧側配線
６４ 直列回路
６５ 直列回路
６６ 直列回路
６７Ｈ ハイサイドトランジスタ
６７Ｌ ローサイドトランジスタ
６８Ｈ ハイサイドトランジスタ
６８Ｌ ローサイドトランジスタ
６９Ｈ ハイサイドトランジスタ
６９Ｌ ローサイドトランジスタ
７１ 半導体チップ
７２ 段差
７３ 凸部
７４ バッファ層
７５ ドリフト層
７６ （バッファ層の）第１部分
７７ （バッファ層の）第２部分
７８ 高濃度不純物領域
７９ 第１高濃度不純物層
８０ 第２高濃度不純物層
１０１ 半導体チップ
１０２ ＳｉＣ基板
１０３ ＳｉＣベース層
１０４ ドレイン領域
１０５ カソード領域
１０６ 裏面側トレンチ
１０７ 段差
１０８ 凸部
１０９ コレクタ領域
１１０ コレクタ電極
１１１ メタルシリサイド
１１２ ドレイン電極
１１３ カソード電極
１１４ 高濃度不純物領域
１１５ バッファ領域
１１６ ドリフト領域
１１７ （バッファ領域の）第１部分
１１８ （バッファ領域の）第２部分
１１９ チャネル領域
１２０ エミッタ領域
１２１ ソース領域
１２２ ゲートトレンチ
１２３ ゲート絶縁膜
１２４ ゲート電極
１２５ ベースドリフト領域
１２６ 低抵抗ドリフト領域
１２７ 表面ドリフト領域
１２８ フィールド絶縁膜
１２９ 活性領域
１３０ フィールド領域
１３１ 表面側トレンチ
１３２ ｐ型層
１３３ ｐｎダイオード
１３４ コンタクト層
１３５ 環状トレンチ
１３６ ガードリング
１３７ エミッタ電極
１３８ ソース電極
１３９ アノード電極
１４０ オーミック接触部
１４１ ショットキー接合部
１４２ 表面保護膜
１４３ 第１高濃度不純物領域
１５１ 半導体チップ
１５２ 裏面側トレンチ
１５３ ドレイン領域
１５４ カソード領域
１５５ コレクタ領域
１６１ 半導体チップ
１６２ バッファ領域
１６３ ドレイン領域
１６４ カソード領域
１６５ コレクタ領域
１６６ 基板
【特許請求の範囲】
【請求項１】
表面および裏面を有するＳｉＣ半導体層と、
前記ＳｉＣ半導体層の前記裏面側に露出するように形成された第１導電型のコレクタ領域と、
前記コレクタ領域に対して前記ＳｉＣ半導体層の前記表面側に前記コレクタ領域に接するように形成された第２導電型のベース領域と、
前記ベース領域に対して前記ＳｉＣ半導体層の前記表面側に前記ベース領域に接するように形成された第１導電型のチャネル領域と、
前記チャネル領域に対して前記ＳｉＣ半導体層の前記表面側に前記チャネル領域に接するように形成され、前記ＳｉＣ半導体層の前記表面の一部を形成する第２導電型のエミッタ領域と、
前記ＳｉＣ半導体層の前記裏面に接するように形成され、前記コレクタ領域に接続されたコレクタ電極と、
前記ＳｉＣ半導体層の前記表面に接するように形成され、前記エミッタ領域に接続されたエミッタ電極とを含むＳｉＣ−ＩＧＢＴ（Insulated Gate Bipolar Semiconductor）が形成された半導体チップと、
前記エミッタ電極に電気的に接続された第２導電型のソース領域と、
前記コレクタ電極に電気的に接続された第２導電型のドレイン領域とを含み、前記ＳｉＣ−ＩＧＢＴに対して並列に接続されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とを含む、半導体装置。
【請求項２】
前記ＭＯＳＦＥＴは、前記半導体チップに設けられたＳｉＣ−ＭＯＳＦＥＴを含み、
前記ソース領域は、前記ＳｉＣ−ＩＧＢＴの前記エミッタ領域を利用して形成され、
前記ドレイン領域は、前記ＳｉＣ−ＩＧＢＴの前記コレクタ領域に隣接して前記ＳｉＣ半導体層の前記裏面側に選択的に露出するように形成され、
前記コレクタ電極は、前記ドレイン領域および前記コレクタ領域に一括して接続されている、請求項１に記載の半導体装置。
【請求項３】
前記ＳｉＣ半導体層は、
前記ＳｉＣ半導体層の前記裏面を形成し、当該裏面から前記表面へ向かって選択的にトレンチが形成された第２導電型のＳｉＣ基板と、
前記ＳｉＣ基板上に形成され、前記ＳｉＣ半導体層の前記表面を形成する前記ベース領域としての第２導電型のＳｉＣベース層とを含み、
前記ドレイン領域は、前記ＳｉＣ基板を利用して形成され、
前記コレクタ領域は、前記トレンチの底面に形成されている、請求項２に記載の半導体装置。
【請求項４】
前記ＳｉＣ半導体層は、
前記ＳｉＣ半導体層の前記裏面を形成し、当該裏面から前記表面へ向かって選択的にトレンチが形成された第１導電型のＳｉＣ基板と、
前記ＳｉＣ基板上に形成され、前記ＳｉＣ半導体層の前記表面を形成する前記ベース領域としての第２導電型のＳｉＣベース層とを含み、
前記コレクタ領域は、前記ＳｉＣ基板を利用して形成され、
前記ドレイン領域は、前記トレンチの底面に形成されている、請求項２に記載の半導体装置。
【請求項５】
前記トレンチは、ストライプ状に複数本形成されている、請求項３または４に記載の半導体装置。
【請求項６】
前記トレンチの最深部は、前記ＳｉＣ基板と前記ＳｉＣベース層との界面に達している、請求項３〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記ＳｉＣ半導体層は、
前記ＳｉＣ半導体層の前記裏面を形成し、それぞれが当該裏面に露出するように区画された第１導電型部分および第２導電型部分を有するＳｉＣ基板と、
前記ＳｉＣ基板上に形成され、前記ＳｉＣ半導体層の前記表面を形成する前記ベース領域としての第２導電型のＳｉＣベース層とを含み、
前記コレクタ領域は、前記ＳｉＣ基板の前記第１導電型部分を利用して形成され、
前記ドレイン領域は、前記ＳｉＣ基板の前記第２導電型部分を利用して形成されている、請求項２に記載の半導体装置。
【請求項８】
前記ＳｉＣ基板の前記第１導電型部分および前記第２導電型部分は、ストライプ状に交互に並ぶように複数形成されている、請求項７に記載の半導体装置。
【請求項９】
前記ＳｉＣ半導体層は、
前記ＳｉＣ半導体層の前記裏面を形成し、当該裏面から前記表面へ向かって選択的にトレンチが形成された第２導電型のＳｉＣ基板と、
前記ＳｉＣ基板上に形成され、前記ＳｉＣ半導体層の前記表面を形成する前記ベース領域としての第２導電型のＳｉＣベース層とを含み、
前記ドレイン領域および前記コレクタ領域は、前記トレンチの底面において互いに隣接するように形成されている、請求項２に記載の半導体装置。
【請求項１０】
前記コレクタ電極は、前記ドレイン領域および前記コレクタ領域と接する部分にメタルシリサイドを有している、請求項２〜９のいずれか一項に記載の半導体装置。
【請求項１１】
前記ベース領域は、前記チャネル領域に接する第１不純物濃度を有するドリフト領域と、前記ドリフト領域と前記コレクタ領域との間において前記コレクタ領域を取り囲むように形成され、前記第１不純物濃度よりも高い第２不純物濃度を有するバッファ領域とを含む、請求項１に記載の半導体装置。
【請求項１２】
前記ＳｉＣ半導体層は、
前記ＳｉＣ半導体層の前記裏面を形成する第２導電型のＳｉＣ基板と、
前記ＳｉＣ基板上に形成され、前記ＳｉＣ半導体層の前記表面を形成する前記ベース領域としての第２導電型のＳｉＣベース層とを含み、
前記ＳｉＣ基板の前記裏面から前記ＳｉＣ基板を貫通して前記ＳｉＣベース層に達するトレンチが選択的に形成されており、
前記ドレイン領域は、前記ＳｉＣ基板を利用して形成され、
前記コレクタ領域は、前記トレンチの底面に形成されており、
前記ＳｉＣベース層は、
前記コレクタ領域を取り囲むように形成された前記バッファ領域としての第２導電型のバッファ層と、
前記バッファ層上に形成された、前記ドリフト領域としての第２導電型のドリフト層とを含む、請求項１１に記載の半導体装置。
【請求項１３】
前記ＳｉＣ半導体層は、
前記ＳｉＣ半導体層の前記裏面を形成し、それぞれが当該裏面に露出するように区画された第１導電型部分および第２導電型部分を有するＳｉＣ基板と、
前記ＳｉＣ基板上に形成され、前記ＳｉＣ半導体層の前記表面を形成する前記ベース領域としての第２導電型のＳｉＣベース層とを含み、
前記コレクタ領域は、前記ＳｉＣ基板の前記第１導電型部分を利用して形成され、
前記ドレイン領域は、前記ＳｉＣ基板の前記第２導電型部分を利用して形成されており、
前記ＳｉＣベース層は、
前記ＳｉＣ基板上に、前記ドレイン領域および前記コレクタ領域を覆うように前記バッファ領域としての第２導電型のバッファ層と、
前記バッファ層上に形成された、前記ドリフト領域としての第２導電型のドリフト層とを含む、請求項１１に記載の半導体装置。
【請求項１４】
前記エミッタ電極に電気的に接続された第１導電型領域と、
前記コレクタ電極に電気的に接続された第２導電型領域とを含み、前記ＳｉＣ−ＩＧＢＴに対して並列に接続されたｐｎダイオードをさらに含む、請求項１〜１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記ｐｎダイオードは、前記半導体チップに設けられた前記ＭＯＳＦＥＴの前記チャネル領域と前記ベース領域との間のｐｎ接合を利用して形成され、前記ＭＯＳＦＥＴに内蔵されたボディダイオードを含む、請求項２〜１０のいずれか一項に係る請求項１４に記載の半導体装置。
【請求項１６】
第２導電型のドリフト領域と、
前記ドリフト領域に対してショットキー接合し、前記エミッタ電極に電気的に接続されたアノード電極と、
前記ドリフト領域に対してオーミック接触し、前記コレクタ電極に電気的に接続されたカソード電極とを含み、前記ＳｉＣ−ＩＧＢＴに対して並列に接続されたショットキーバリアダイオードをさらに含む、請求項１〜１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記半導体チップにおいて、
前記ベース領域は、前記ＳｉＣ半導体層の前記表面に露出して当該表面の一部を形成するベース表面部を含み、
前記エミッタ電極は、前記ベース表面部にショットキー接合するショットキー接合部を含み、
前記ショットキーバリアダイオードは、前記半導体チップに設けられたＳｉＣ−ショットキーバリアダイオードを含み、
前記ドリフト領域は、前記ＳｉＣ−ＩＧＢＴの前記ベース領域を利用して形成され、
前記アノード電極は、前記ＳｉＣ−ＩＧＢＴの前記エミッタ電極を利用して形成されている、請求項１６に記載の半導体装置。
【請求項１８】
前記ＳｉＣ半導体層の前記表面に形成され、前記ベース表面部を露出させるコンタクトホールが形成された層間絶縁膜をさらに含む、請求項１７に記載の半導体装置。
【請求項１９】
前記ＳｉＣ−ＩＧＢＴ、前記ＭＯＳＦＥＴおよび前記ショットキーバリアダイオードを一括して封止する樹脂パッケージを含む、請求項１６〜１８のいずれか一項に記載の半導体装置。
【請求項２０】
前記ベース領域は、その一部が前記ＳｉＣ半導体層の前記表面に露出しており、
前記半導体チップは、
前記ベース領域の前記露出した部分に接するように形成されたショットキー電極と、
前記ベース領域と前記ショットキー電極との接合部に隣り合う位置において、前記ＳｉＣ半導体層の前記表面から掘り下がって形成され、底面および側面を有するトレンチとを含む、請求項１に記載の半導体装置。
【請求項２１】
前記ＳｉＣ半導体層は、前記トレンチの前記底面および当該底面のエッジ部に選択的に形成された第１導電型の電界緩和部を含む、請求項２０に記載の半導体装置。
【請求項２２】
前記電界緩和部は、前記トレンチの前記底面の前記エッジ部と前記トレンチの前記側面との間に跨って形成されている、請求項２１に記載の半導体装置。
【請求項２３】
前記電界緩和部は、前記トレンチの前記側面に沿って前記トレンチの開口端に至るように形成されている、請求項２２に記載の半導体装置。
【請求項２４】
前記トレンチは、平面形状の前記底面および当該平面形状の底面に対して９０°を超える角度で傾斜した前記側面を有するテーパトレンチを含む、請求項２０〜２３のいずれか一項に記載の半導体装置。
【請求項２５】
前記ショットキー電極は、前記トレンチに埋め込まれるように形成されており、
前記電界緩和部は、前記トレンチの前記底面に前記ショットキー電極との間にオーミック接合を形成するコンタクト部を有する、請求項２１〜２３のいずれか一項または請求項２１〜２３のいずれか一項に係る請求項２４に記載の半導体装置。
【請求項２６】
前記ベース領域は、第１不純物濃度を有するベースドリフト領域と、前記ベースドリフト領域上に形成され、前記第１不純物濃度に対して相対的に高い第２不純物濃度を有する低抵抗ドリフト領域とを含み、
前記トレンチは、その最深部が前記低抵抗ドリフト領域に達するように形成されている、請求項２０〜２５のいずれか一項に記載の半導体装置。
【請求項２７】
前記ベースドリフト領域の前記第１不純物濃度は、前記ＳｉＣ半導体層の前記裏面から前記表面へ向かうにしたがって減少している、請求項２６に記載の半導体装置。
【請求項２８】
前記低抵抗ドリフト領域の前記第２不純物濃度は、前記ＳｉＣ半導体層の前記裏面から前記表面へ向かうにしたがって一定である、請求項２６または２７に記載の半導体装置。
【請求項２９】
前記低抵抗ドリフト領域の前記第２不純物濃度は、前記ＳｉＣ半導体層の前記裏面から前記表面へ向かうにしたがって減少している、請求項２６または２７に記載の半導体装置。
【請求項３０】
前記ベース領域は、前記低抵抗ドリフト領域上に形成され、前記第２不純物濃度に対して相対的に低い第３不純物濃度を有する表面ドリフト領域をさらに含む、請求項２６〜２９のいずれか一項に記載の半導体装置。
【請求項３１】
前記ＳｉＣ−ＩＧＢＴは、
前記ＳｉＣ半導体層の前記表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜を挟んで前記チャネル領域に対向するゲート電極とを有する、プレーナゲート型ＩＧＢＴを含む、請求項１〜３０のいずれか一項に記載の半導体装置。
【請求項３２】
前記ＳｉＣ−ＩＧＢＴは、
前記ＳｉＣ半導体層の前記表面から前記エミッタ領域および前記チャネル領域を貫通して前記ベース領域に達するゲートトレンチと、
前記ゲートトレンチの内面に形成されたゲート絶縁膜と、
前記ゲートトレンチにおいて前記ゲート絶縁膜の内側に形成されたゲート電極とを有する、トレンチゲート型ＩＧＢＴを含む、請求項１〜３１のいずれか一項に記載の半導体装置。
【請求項３３】
ＳｉＣ−ＩＧＢＴおよびＳｉＣ−ＭＯＳＦＥＴを同一の半導体チップに有する半導体装置の製造方法であって、
表面および裏面を有し、前記ＳｉＣ−ＭＯＳＦＥＴのドレイン領域を形成する第２導電型のＳｉＣ基板の前記表面に、第２導電型のＳｉＣベース層を形成する工程と、
前記ＳｉＣ基板を前記裏面側から選択的にエッチングすることにより、前記ＳｉＣ基板にトレンチを形成する工程と、
前記トレンチの底面に第１導電型の不純物を注入することにより、当該底面にコレクタ領域を形成する工程と、
前記ＳｉＣベース層の表面に第１導電型の不純物を選択的に注入することにより、前記ＳｉＣベース層の表面部にチャネル領域を形成する工程と、
前記ＳｉＣベース層の表面に第２導電型の不純物を選択的に注入することにより、前記チャネル領域の表面部に、前記ＳｉＣ−ＭＯＳＦＥＴのソース領域を兼ねるエミッタ領域を形成する工程とを含む、半導体装置の製造方法。
【請求項３４】
ＳｉＣ−ＩＧＢＴおよびＳｉＣ−ＭＯＳＦＥＴを同一の半導体チップに有する半導体装置の製造方法であって、
表面および裏面を有する第２導電型のＳｉＣ基板の前記表面に、第２導電型のＳｉＣベース層を形成する工程と、
前記ＳｉＣ基板を前記裏面側から選択的にエッチングすることにより、前記ＳｉＣ基板にトレンチを形成する工程と、
前記トレンチの底面に第１導電型の不純物を選択的に注入することにより、当該底面にコレクタ領域を形成する工程と、
前記トレンチの前記底面に第２導電型の不純物を選択的に注入することにより、当該底面にドレイン領域を形成する工程と、
前記ＳｉＣベース層の表面に第１導電型の不純物を選択的に注入することにより、前記ＳｉＣベース層の表面部にチャネル領域を形成する工程と、
前記ＳｉＣベース層の表面に第２導電型の不純物を選択的に注入することにより、前記チャネル領域の表面部に、前記ＳｉＣ−ＭＯＳＦＥＴのソース領域を兼ねるエミッタ領域を形成する工程とを含む、半導体装置の製造方法。
【請求項３５】
前記トレンチを形成する工程は、前記トレンチに前記ＳｉＣベース層が露出するまでエッチングする工程を含む、請求項３３または３４に記載の半導体装置の製造方法。
【請求項３６】
前記ＳｉＣベース層の形成に先立って行なわれ、前記ＳｉＣ基板の前記表面近傍に第２導電型の不純物を注入する工程をさらに含む、請求項３３〜３５のいずれか一項に記載の半導体装置の製造方法。
【請求項３７】
前記ＳｉＣベース層を形成する工程は、前記ＳｉＣ基板の前記表面に第１高濃度不純物層を形成する工程と、当該第１高濃度不純物層上に、前記第１高濃度不純物層よりも相対的に不純物濃度が低いドリフト層を形成する工程とを含み、
前記トレンチを形成する工程は、前記ＳｉＣ基板および前記高濃度不純物層を貫通し、前記ドリフト層に達するトレンチを選択的に形成する工程を含み、
前記コレクタ領域を形成する工程に先立って行なわれ、前記トレンチの底面に第２導電型の不純物を注入し、当該底面に第２高濃度不純物層を形成することにより、当該第２高濃度不純物層と前記第１高濃度不純物層とが一体化したバッファ層を形成する工程をさらに含む、請求項３３〜３６のいずれか一項に記載の半導体装置の製造方法。
【請求項３８】
ＳｉＣ−ＩＧＢＴおよびＳｉＣ−ＭＯＳＦＥＴを同一の半導体チップに有する半導体装置の製造方法であって、
表面および裏面を有する基板の前記表面に、第２導電型のＳｉＣベース層を形成する工程と、
前記基板を除去することにより、前記ＳｉＣベース層の裏面を露出させる工程と、
前記ＳｉＣベース層の前記裏面に第１導電型の選択的に不純物を注入することにより、当該裏面にコレクタ領域を形成する工程と、
前記ＳｉＣベース層の前記裏面に第２導電型の不純物を選択的に注入することにより、当該裏面にドレイン領域を形成する工程と、
前記ＳｉＣベース層の表面に第１導電型の不純物を選択的に注入することにより、前記ＳｉＣベース層の表面部にチャネル領域を形成する工程と、
前記ＳｉＣベース層の表面に第２導電型の不純物を選択的に注入することにより、前記チャネル領域の表面部に、前記ＳｉＣ−ＭＯＳＦＥＴのソース領域を兼ねるエミッタ領域を形成する工程とを含む、半導体装置の製造方法。
【請求項１】
表面および裏面を有するＳｉＣ半導体層と、
前記ＳｉＣ半導体層の前記裏面側に露出するように形成された第１導電型のコレクタ領域と、
前記コレクタ領域に対して前記ＳｉＣ半導体層の前記表面側に前記コレクタ領域に接するように形成された第２導電型のベース領域と、
前記ベース領域に対して前記ＳｉＣ半導体層の前記表面側に前記ベース領域に接するように形成された第１導電型のチャネル領域と、
前記チャネル領域に対して前記ＳｉＣ半導体層の前記表面側に前記チャネル領域に接するように形成され、前記ＳｉＣ半導体層の前記表面の一部を形成する第２導電型のエミッタ領域と、
前記ＳｉＣ半導体層の前記裏面に接するように形成され、前記コレクタ領域に接続されたコレクタ電極と、
前記ＳｉＣ半導体層の前記表面に接するように形成され、前記エミッタ領域に接続されたエミッタ電極とを含むＳｉＣ−ＩＧＢＴ（Insulated Gate Bipolar Semiconductor）が形成された半導体チップと、
前記エミッタ電極に電気的に接続された第２導電型のソース領域と、
前記コレクタ電極に電気的に接続された第２導電型のドレイン領域とを含み、前記ＳｉＣ−ＩＧＢＴに対して並列に接続されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とを含む、半導体装置。
【請求項２】
前記ＭＯＳＦＥＴは、前記半導体チップに設けられたＳｉＣ−ＭＯＳＦＥＴを含み、
前記ソース領域は、前記ＳｉＣ−ＩＧＢＴの前記エミッタ領域を利用して形成され、
前記ドレイン領域は、前記ＳｉＣ−ＩＧＢＴの前記コレクタ領域に隣接して前記ＳｉＣ半導体層の前記裏面側に選択的に露出するように形成され、
前記コレクタ電極は、前記ドレイン領域および前記コレクタ領域に一括して接続されている、請求項１に記載の半導体装置。
【請求項３】
前記ＳｉＣ半導体層は、
前記ＳｉＣ半導体層の前記裏面を形成し、当該裏面から前記表面へ向かって選択的にトレンチが形成された第２導電型のＳｉＣ基板と、
前記ＳｉＣ基板上に形成され、前記ＳｉＣ半導体層の前記表面を形成する前記ベース領域としての第２導電型のＳｉＣベース層とを含み、
前記ドレイン領域は、前記ＳｉＣ基板を利用して形成され、
前記コレクタ領域は、前記トレンチの底面に形成されている、請求項２に記載の半導体装置。
【請求項４】
前記ＳｉＣ半導体層は、
前記ＳｉＣ半導体層の前記裏面を形成し、当該裏面から前記表面へ向かって選択的にトレンチが形成された第１導電型のＳｉＣ基板と、
前記ＳｉＣ基板上に形成され、前記ＳｉＣ半導体層の前記表面を形成する前記ベース領域としての第２導電型のＳｉＣベース層とを含み、
前記コレクタ領域は、前記ＳｉＣ基板を利用して形成され、
前記ドレイン領域は、前記トレンチの底面に形成されている、請求項２に記載の半導体装置。
【請求項５】
前記トレンチは、ストライプ状に複数本形成されている、請求項３または４に記載の半導体装置。
【請求項６】
前記トレンチの最深部は、前記ＳｉＣ基板と前記ＳｉＣベース層との界面に達している、請求項３〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記ＳｉＣ半導体層は、
前記ＳｉＣ半導体層の前記裏面を形成し、それぞれが当該裏面に露出するように区画された第１導電型部分および第２導電型部分を有するＳｉＣ基板と、
前記ＳｉＣ基板上に形成され、前記ＳｉＣ半導体層の前記表面を形成する前記ベース領域としての第２導電型のＳｉＣベース層とを含み、
前記コレクタ領域は、前記ＳｉＣ基板の前記第１導電型部分を利用して形成され、
前記ドレイン領域は、前記ＳｉＣ基板の前記第２導電型部分を利用して形成されている、請求項２に記載の半導体装置。
【請求項８】
前記ＳｉＣ基板の前記第１導電型部分および前記第２導電型部分は、ストライプ状に交互に並ぶように複数形成されている、請求項７に記載の半導体装置。
【請求項９】
前記ＳｉＣ半導体層は、
前記ＳｉＣ半導体層の前記裏面を形成し、当該裏面から前記表面へ向かって選択的にトレンチが形成された第２導電型のＳｉＣ基板と、
前記ＳｉＣ基板上に形成され、前記ＳｉＣ半導体層の前記表面を形成する前記ベース領域としての第２導電型のＳｉＣベース層とを含み、
前記ドレイン領域および前記コレクタ領域は、前記トレンチの底面において互いに隣接するように形成されている、請求項２に記載の半導体装置。
【請求項１０】
前記コレクタ電極は、前記ドレイン領域および前記コレクタ領域と接する部分にメタルシリサイドを有している、請求項２〜９のいずれか一項に記載の半導体装置。
【請求項１１】
前記ベース領域は、前記チャネル領域に接する第１不純物濃度を有するドリフト領域と、前記ドリフト領域と前記コレクタ領域との間において前記コレクタ領域を取り囲むように形成され、前記第１不純物濃度よりも高い第２不純物濃度を有するバッファ領域とを含む、請求項１に記載の半導体装置。
【請求項１２】
前記ＳｉＣ半導体層は、
前記ＳｉＣ半導体層の前記裏面を形成する第２導電型のＳｉＣ基板と、
前記ＳｉＣ基板上に形成され、前記ＳｉＣ半導体層の前記表面を形成する前記ベース領域としての第２導電型のＳｉＣベース層とを含み、
前記ＳｉＣ基板の前記裏面から前記ＳｉＣ基板を貫通して前記ＳｉＣベース層に達するトレンチが選択的に形成されており、
前記ドレイン領域は、前記ＳｉＣ基板を利用して形成され、
前記コレクタ領域は、前記トレンチの底面に形成されており、
前記ＳｉＣベース層は、
前記コレクタ領域を取り囲むように形成された前記バッファ領域としての第２導電型のバッファ層と、
前記バッファ層上に形成された、前記ドリフト領域としての第２導電型のドリフト層とを含む、請求項１１に記載の半導体装置。
【請求項１３】
前記ＳｉＣ半導体層は、
前記ＳｉＣ半導体層の前記裏面を形成し、それぞれが当該裏面に露出するように区画された第１導電型部分および第２導電型部分を有するＳｉＣ基板と、
前記ＳｉＣ基板上に形成され、前記ＳｉＣ半導体層の前記表面を形成する前記ベース領域としての第２導電型のＳｉＣベース層とを含み、
前記コレクタ領域は、前記ＳｉＣ基板の前記第１導電型部分を利用して形成され、
前記ドレイン領域は、前記ＳｉＣ基板の前記第２導電型部分を利用して形成されており、
前記ＳｉＣベース層は、
前記ＳｉＣ基板上に、前記ドレイン領域および前記コレクタ領域を覆うように前記バッファ領域としての第２導電型のバッファ層と、
前記バッファ層上に形成された、前記ドリフト領域としての第２導電型のドリフト層とを含む、請求項１１に記載の半導体装置。
【請求項１４】
前記エミッタ電極に電気的に接続された第１導電型領域と、
前記コレクタ電極に電気的に接続された第２導電型領域とを含み、前記ＳｉＣ−ＩＧＢＴに対して並列に接続されたｐｎダイオードをさらに含む、請求項１〜１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記ｐｎダイオードは、前記半導体チップに設けられた前記ＭＯＳＦＥＴの前記チャネル領域と前記ベース領域との間のｐｎ接合を利用して形成され、前記ＭＯＳＦＥＴに内蔵されたボディダイオードを含む、請求項２〜１０のいずれか一項に係る請求項１４に記載の半導体装置。
【請求項１６】
第２導電型のドリフト領域と、
前記ドリフト領域に対してショットキー接合し、前記エミッタ電極に電気的に接続されたアノード電極と、
前記ドリフト領域に対してオーミック接触し、前記コレクタ電極に電気的に接続されたカソード電極とを含み、前記ＳｉＣ−ＩＧＢＴに対して並列に接続されたショットキーバリアダイオードをさらに含む、請求項１〜１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記半導体チップにおいて、
前記ベース領域は、前記ＳｉＣ半導体層の前記表面に露出して当該表面の一部を形成するベース表面部を含み、
前記エミッタ電極は、前記ベース表面部にショットキー接合するショットキー接合部を含み、
前記ショットキーバリアダイオードは、前記半導体チップに設けられたＳｉＣ−ショットキーバリアダイオードを含み、
前記ドリフト領域は、前記ＳｉＣ−ＩＧＢＴの前記ベース領域を利用して形成され、
前記アノード電極は、前記ＳｉＣ−ＩＧＢＴの前記エミッタ電極を利用して形成されている、請求項１６に記載の半導体装置。
【請求項１８】
前記ＳｉＣ半導体層の前記表面に形成され、前記ベース表面部を露出させるコンタクトホールが形成された層間絶縁膜をさらに含む、請求項１７に記載の半導体装置。
【請求項１９】
前記ＳｉＣ−ＩＧＢＴ、前記ＭＯＳＦＥＴおよび前記ショットキーバリアダイオードを一括して封止する樹脂パッケージを含む、請求項１６〜１８のいずれか一項に記載の半導体装置。
【請求項２０】
前記ベース領域は、その一部が前記ＳｉＣ半導体層の前記表面に露出しており、
前記半導体チップは、
前記ベース領域の前記露出した部分に接するように形成されたショットキー電極と、
前記ベース領域と前記ショットキー電極との接合部に隣り合う位置において、前記ＳｉＣ半導体層の前記表面から掘り下がって形成され、底面および側面を有するトレンチとを含む、請求項１に記載の半導体装置。
【請求項２１】
前記ＳｉＣ半導体層は、前記トレンチの前記底面および当該底面のエッジ部に選択的に形成された第１導電型の電界緩和部を含む、請求項２０に記載の半導体装置。
【請求項２２】
前記電界緩和部は、前記トレンチの前記底面の前記エッジ部と前記トレンチの前記側面との間に跨って形成されている、請求項２１に記載の半導体装置。
【請求項２３】
前記電界緩和部は、前記トレンチの前記側面に沿って前記トレンチの開口端に至るように形成されている、請求項２２に記載の半導体装置。
【請求項２４】
前記トレンチは、平面形状の前記底面および当該平面形状の底面に対して９０°を超える角度で傾斜した前記側面を有するテーパトレンチを含む、請求項２０〜２３のいずれか一項に記載の半導体装置。
【請求項２５】
前記ショットキー電極は、前記トレンチに埋め込まれるように形成されており、
前記電界緩和部は、前記トレンチの前記底面に前記ショットキー電極との間にオーミック接合を形成するコンタクト部を有する、請求項２１〜２３のいずれか一項または請求項２１〜２３のいずれか一項に係る請求項２４に記載の半導体装置。
【請求項２６】
前記ベース領域は、第１不純物濃度を有するベースドリフト領域と、前記ベースドリフト領域上に形成され、前記第１不純物濃度に対して相対的に高い第２不純物濃度を有する低抵抗ドリフト領域とを含み、
前記トレンチは、その最深部が前記低抵抗ドリフト領域に達するように形成されている、請求項２０〜２５のいずれか一項に記載の半導体装置。
【請求項２７】
前記ベースドリフト領域の前記第１不純物濃度は、前記ＳｉＣ半導体層の前記裏面から前記表面へ向かうにしたがって減少している、請求項２６に記載の半導体装置。
【請求項２８】
前記低抵抗ドリフト領域の前記第２不純物濃度は、前記ＳｉＣ半導体層の前記裏面から前記表面へ向かうにしたがって一定である、請求項２６または２７に記載の半導体装置。
【請求項２９】
前記低抵抗ドリフト領域の前記第２不純物濃度は、前記ＳｉＣ半導体層の前記裏面から前記表面へ向かうにしたがって減少している、請求項２６または２７に記載の半導体装置。
【請求項３０】
前記ベース領域は、前記低抵抗ドリフト領域上に形成され、前記第２不純物濃度に対して相対的に低い第３不純物濃度を有する表面ドリフト領域をさらに含む、請求項２６〜２９のいずれか一項に記載の半導体装置。
【請求項３１】
前記ＳｉＣ−ＩＧＢＴは、
前記ＳｉＣ半導体層の前記表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜を挟んで前記チャネル領域に対向するゲート電極とを有する、プレーナゲート型ＩＧＢＴを含む、請求項１〜３０のいずれか一項に記載の半導体装置。
【請求項３２】
前記ＳｉＣ−ＩＧＢＴは、
前記ＳｉＣ半導体層の前記表面から前記エミッタ領域および前記チャネル領域を貫通して前記ベース領域に達するゲートトレンチと、
前記ゲートトレンチの内面に形成されたゲート絶縁膜と、
前記ゲートトレンチにおいて前記ゲート絶縁膜の内側に形成されたゲート電極とを有する、トレンチゲート型ＩＧＢＴを含む、請求項１〜３１のいずれか一項に記載の半導体装置。
【請求項３３】
ＳｉＣ−ＩＧＢＴおよびＳｉＣ−ＭＯＳＦＥＴを同一の半導体チップに有する半導体装置の製造方法であって、
表面および裏面を有し、前記ＳｉＣ−ＭＯＳＦＥＴのドレイン領域を形成する第２導電型のＳｉＣ基板の前記表面に、第２導電型のＳｉＣベース層を形成する工程と、
前記ＳｉＣ基板を前記裏面側から選択的にエッチングすることにより、前記ＳｉＣ基板にトレンチを形成する工程と、
前記トレンチの底面に第１導電型の不純物を注入することにより、当該底面にコレクタ領域を形成する工程と、
前記ＳｉＣベース層の表面に第１導電型の不純物を選択的に注入することにより、前記ＳｉＣベース層の表面部にチャネル領域を形成する工程と、
前記ＳｉＣベース層の表面に第２導電型の不純物を選択的に注入することにより、前記チャネル領域の表面部に、前記ＳｉＣ−ＭＯＳＦＥＴのソース領域を兼ねるエミッタ領域を形成する工程とを含む、半導体装置の製造方法。
【請求項３４】
ＳｉＣ−ＩＧＢＴおよびＳｉＣ−ＭＯＳＦＥＴを同一の半導体チップに有する半導体装置の製造方法であって、
表面および裏面を有する第２導電型のＳｉＣ基板の前記表面に、第２導電型のＳｉＣベース層を形成する工程と、
前記ＳｉＣ基板を前記裏面側から選択的にエッチングすることにより、前記ＳｉＣ基板にトレンチを形成する工程と、
前記トレンチの底面に第１導電型の不純物を選択的に注入することにより、当該底面にコレクタ領域を形成する工程と、
前記トレンチの前記底面に第２導電型の不純物を選択的に注入することにより、当該底面にドレイン領域を形成する工程と、
前記ＳｉＣベース層の表面に第１導電型の不純物を選択的に注入することにより、前記ＳｉＣベース層の表面部にチャネル領域を形成する工程と、
前記ＳｉＣベース層の表面に第２導電型の不純物を選択的に注入することにより、前記チャネル領域の表面部に、前記ＳｉＣ−ＭＯＳＦＥＴのソース領域を兼ねるエミッタ領域を形成する工程とを含む、半導体装置の製造方法。
【請求項３５】
前記トレンチを形成する工程は、前記トレンチに前記ＳｉＣベース層が露出するまでエッチングする工程を含む、請求項３３または３４に記載の半導体装置の製造方法。
【請求項３６】
前記ＳｉＣベース層の形成に先立って行なわれ、前記ＳｉＣ基板の前記表面近傍に第２導電型の不純物を注入する工程をさらに含む、請求項３３〜３５のいずれか一項に記載の半導体装置の製造方法。
【請求項３７】
前記ＳｉＣベース層を形成する工程は、前記ＳｉＣ基板の前記表面に第１高濃度不純物層を形成する工程と、当該第１高濃度不純物層上に、前記第１高濃度不純物層よりも相対的に不純物濃度が低いドリフト層を形成する工程とを含み、
前記トレンチを形成する工程は、前記ＳｉＣ基板および前記高濃度不純物層を貫通し、前記ドリフト層に達するトレンチを選択的に形成する工程を含み、
前記コレクタ領域を形成する工程に先立って行なわれ、前記トレンチの底面に第２導電型の不純物を注入し、当該底面に第２高濃度不純物層を形成することにより、当該第２高濃度不純物層と前記第１高濃度不純物層とが一体化したバッファ層を形成する工程をさらに含む、請求項３３〜３６のいずれか一項に記載の半導体装置の製造方法。
【請求項３８】
ＳｉＣ−ＩＧＢＴおよびＳｉＣ−ＭＯＳＦＥＴを同一の半導体チップに有する半導体装置の製造方法であって、
表面および裏面を有する基板の前記表面に、第２導電型のＳｉＣベース層を形成する工程と、
前記基板を除去することにより、前記ＳｉＣベース層の裏面を露出させる工程と、
前記ＳｉＣベース層の前記裏面に第１導電型の選択的に不純物を注入することにより、当該裏面にコレクタ領域を形成する工程と、
前記ＳｉＣベース層の前記裏面に第２導電型の不純物を選択的に注入することにより、当該裏面にドレイン領域を形成する工程と、
前記ＳｉＣベース層の表面に第１導電型の不純物を選択的に注入することにより、前記ＳｉＣベース層の表面部にチャネル領域を形成する工程と、
前記ＳｉＣベース層の表面に第２導電型の不純物を選択的に注入することにより、前記チャネル領域の表面部に、前記ＳｉＣ−ＭＯＳＦＥＴのソース領域を兼ねるエミッタ領域を形成する工程とを含む、半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】
【図１０Ｅ】
【図１０Ｆ】
【図１０Ｇ】
【図１０Ｈ】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０Ａ】
【図２０Ｂ】
【図２０Ｃ】
【図２０Ｄ】
【図２１】
【図２２Ａ】
【図２２Ｂ】
【図２２Ｃ】
【図２２Ｄ】
【図２３】
【図２４Ａ】
【図２４Ｂ】
【図２４Ｃ】
【図２４Ｄ】
【図２４Ｅ】
【図２４Ｆ】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】
【図１０Ｅ】
【図１０Ｆ】
【図１０Ｇ】
【図１０Ｈ】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０Ａ】
【図２０Ｂ】
【図２０Ｃ】
【図２０Ｄ】
【図２１】
【図２２Ａ】
【図２２Ｂ】
【図２２Ｃ】
【図２２Ｄ】
【図２３】
【図２４Ａ】
【図２４Ｂ】
【図２４Ｃ】
【図２４Ｄ】
【図２４Ｅ】
【図２４Ｆ】
【公開番号】特開２０１３−１１０３７３（Ｐ２０１３−１１０３７３Ａ）
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願番号】特願２０１１−２７３４０１（Ｐ２０１１−２７３４０１）
【出願日】平成２３年１２月１４日（２０１１．１２．１４）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願日】平成２３年１２月１４日（２０１１．１２．１４）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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