半導体デバイスおよび半導体デバイスの製造方法
【課題】被処理体の所定領域に注入された、Ｎ型領域を形成する元素のイオンを、アニール処理の前後において被処理体の内部に維持し、所望のキャリア濃度のＮ型領域を形成することを可能とする、半導体デバイスの製造方法を提供する。
【解決手段】減圧雰囲気とした真空チャンバ内に、シリコンからなる被処理体１０１を配して、該真空チャンバ内に導入した、Ｎ型領域１０６Ｎを形成する元素Ｘを含むガスをプラズマ励起し、励起された該元素Ｘのイオンを、被処理体１０１の所定領域に注入する前工程と、該元素Ｘが注入された被処理体１０１をアニール処理する後工程と、を含み、該前工程と該後工程との間に、該真空チャンバ内に導入した酸素元素を含むガスをプラズマ励起し、励起された該酸素元素のラジカルに、該被処理体１０１の所定領域を曝露する工程を、さらに備えてなることを特徴とする半導体デバイスの製造方法。
【解決手段】減圧雰囲気とした真空チャンバ内に、シリコンからなる被処理体１０１を配して、該真空チャンバ内に導入した、Ｎ型領域１０６Ｎを形成する元素Ｘを含むガスをプラズマ励起し、励起された該元素Ｘのイオンを、被処理体１０１の所定領域に注入する前工程と、該元素Ｘが注入された被処理体１０１をアニール処理する後工程と、を含み、該前工程と該後工程との間に、該真空チャンバ内に導入した酸素元素を含むガスをプラズマ励起し、励起された該酸素元素のラジカルに、該被処理体１０１の所定領域を曝露する工程を、さらに備えてなることを特徴とする半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスおよび半導体デバイスの製造方法に関するものである。
【背景技術】
【０００２】
近年の半導体デバイスは微細化される傾向にあり、半導体基板の表面から浅い位置に機能素子を形成する技術が求められている。そのため、半導体基板の表面から浅い位置におけるキャリア濃度をコントロールする必要がある。キャリア濃度は、外部から不純物注入することによりコントロールできることが知られており、従来の方法として、ビームライン型のイオン注入による方法が用いられてきた。ビームライン型のイオン注入は、イオン源から放出される不純物元素のイオンにエネルギーを与えて、半導体基板の内部に打ち込む技術である。そして、与えるエネルギーの大きさに応じて、不純物元素のイオンの打ち込まれる深さが決まる。キャリア濃度を、半導体基板の表面から浅い位置でコントロールするためには、不純物元素のイオンを半導体基板の表面から浅い位置に注入する必要がある。そのため、不純物に与えるエネルギーを低く抑え、低エネルギーの不純物元素イオンを、半導体基板に打ち込む技術が求められる。
【０００３】
しかしながら、ビームライン型のイオン注入による方法を用いる場合、低エネルギーの不純物元素のイオンは、イオン源から半導体基板までの経路において、空間電荷による発散によりビーム強度が低下してしまう。そのため、必要な濃度の不純物元素のイオンを半導体基板に安定して注入することが難しく、半導体基板の表面から浅い位置におけるキャリア濃度を正確にコントロールすることができない。
【０００４】
そこで、半導体基板の表面の浅い位置に、不純物イオンを注入することが、可能な方法として、プラズマドーピングによる方法が開発されている（非特許文献１）。プラズマドーピングは、半導体基板を、不純物元素のイオンを含むプラズマ雰囲気に直接さらすことによって、半導体基板に不純物元素のイオンを注入する技術である。したがって、プラズマドーピング法による方法を用いる場合、不純物元素のイオン源と半導体基板とが接近した構成により、低エネルギーのイオンであっても、半導体基板に確実に到達させ、注入することができる。
【０００５】
通常の半導体装置を構成するシリコンの半導体基板は、Ｎ型、Ｐ型両方の領域を含んでいる。Ｎ型の領域は、リン（Ｐ）、ヒ素（Ａｓ）等の５Ｂ族の不純物元素のイオンを注入し、アニール処理を行うことによって形成される。一方、Ｐ型の領域は、ボロン（Ｂ）等の３Ｂ族の不純物元素のイオンを注入し、アニール処理を行うことによって形成される。アニール処理は、半導体基板に注入された不純物元素のイオンを活性化して、所定領域において均一に拡散させるとともに、イオン注入により乱れた結晶性を回復させるための必須の処理である。
【０００６】
ところで、Ｎ型領域を形成する場合に用いるリン元素は、融点が低い。そのため、アニール等の熱処理を行うことにより、半導体基板に注入されたリン元素のうちの一部が蒸発する。したがって、形成されたＮ型領域は、リンの含有量が不足し、所望のキャリア濃度とならない虞がある。そして、注入された元素のうち、どの程度の割合で蒸発するのかを予測することは難しく、Ｎ型領域のキャリア濃度を正確にコントロールできないことが問題となっている。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Ｍａｔｓｕｓｈｉｔａ Ｔｅｃｈｎｉｃａｌ Ｊｏｕｒｎａｌ Ｖｏｌ．５０ Ｎｏ．６ Ｄｅｃ．２００４
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、以上のような点を考慮してなされたものであり、被処理体の所定領域に注入された、Ｎ型領域を形成する元素のイオンを、アニール処理の前後において被処理体の内部に維持し、所望のキャリア濃度のＮ型領域を形成することを可能とする、半導体デバイスの製造方法を提供することを第一の目的とする。
【０００９】
また、本発明は、シリコンからなる基板の一方の主面から浅い位置に、Ｎ型不純物を含む拡散層を形成することが可能な半導体デバイスを提供することを第二の目的とする。
【課題を解決するための手段】
【００１０】
本発明の請求項１に係る半導体デバイスの製造方法は、減圧雰囲気とした真空チャンバ内に、半導体からなる被処理体を配して、該真空チャンバ内に導入した、元素Ｘを含むガスをプラズマ励起し、励起された該元素Ｘのイオンまたはラジカルを、前記被処理体の所定領域に注入することで前記被処理体にN型導電性領域を形成する前工程と、前記元素Ｘが注入された前記被処理体をアニール処理する後工程と、を含む半導体デバイスの製造方法であって、前記前工程と前記後工程との間に、前記真空チャンバ内に導入した酸素元素を含むガスをプラズマ励起し、励起された該酸素元素のラジカルに、前記被処理体の所定領域を曝露する工程を、さらに備えてなる、ことを特徴とする。
【００１１】
本発明の請求項２に係る半導体デバイスの製造方法は、請求項１において、前記元素Ｘがリン（Ｐ）である、ことを特徴とする。
【００１２】
本発明の請求項３に係る半導体デバイスの製造方法は、請求項１または２において、前記前工程から前記後工程までの処理をそれぞれ、個別の真空チャンバ内で行う、ことを特徴とする。
【００１３】
本発明の請求項４に係る半導体デバイスの製造方法は、請求項１〜３のいずれか一項において、前記被処理体を、電気的に接地する、ことを特徴とする。
【００１４】
本発明の請求項５に係る半導体デバイスは、シリコンからなる基板と、前記基板の一方の主面において、該主面より所定深さの領域に形成されたリン元素を含む拡散層と、前記リン元素を含む拡散層を覆い、シリコン酸化膜からなるキャップ層と、を有する、ことを特徴とする。
【発明の効果】
【００１５】
本発明に係る半導体デバイスの製造方法によれば、Ｎ型領域を形成する元素のイオンが注入された被処理体の所定領域を、酸素元素のラジカルに暴露する。これにより、シリコン酸化膜が所定領域を覆うように形成されるため、アニール処理中に、所定領域に注入された、Ｎ型領域を形成する元素のイオンが、被処理体の外部に飛び出すのを防ぐことができる。したがって、被処理体の所定領域に注入された、Ｎ型領域を形成する元素のイオンを、アニール処理の前後で被処理体の内部に維持し、所望のキャリア濃度のＮ型領域を形成することができる。
【００１６】
また、本発明に係る半導体デバイスの構成によれば、基板の一方の主面にシリコン酸化膜が形成された際に、基板とシリコン酸化膜との間に界面が形成され、この界面近傍に、Ｎ型領域を形成する元素のイオンが集中して分布する。したがって、Ｎ型不純物を含む拡散層を、基板の一方の主面（界面）から浅い位置に形成することができる。
【図面の簡単な説明】
【００１７】
【図１】（ａ）第一実施形態に係る、半導体デバイスの断面図である。（ｂ）第一実施形態の変形例に係る、半導体デバイスの断面図である。
【図２】（ａ）〜（ｃ）第一実施形態に係る、半導体デバイスの製造方法を示す図である。
【図３】（ａ）〜（ｃ）第一実施形態に係る、半導体デバイスの製造方法を示す図である。
【図４】（ａ）基板に、Ｎ型不純物がドープされた状態を説明する図である。（ｂ）Ｎ型不純物をドープした基板の表面が、酸化された状態を説明する図である。（ｃ）アニール処理により、Ｎ型不純物が基板に拡散した状態を説明する図である。
【図５】デバイス形成面における、サンプルごとのシート抵抗の平均値およびばらつきについて、まとめたグラフである。
【発明を実施するための形態】
【００１８】
以下、好適な実施形態に基づき、図面を参照して本発明を説明する。
【００１９】
＜第一実施形態＞
図１（ａ）は、第一実施形態に係る半導体デバイス１００の構成について説明する図である。半導体デバイス１００は、Ｐ型シリコン等からなる半導体基板１０１に、Ｎ型のＭＯＳトランジスタ１００ＮおよびＰ型のＭＯＳトランジスタ１００Ｐを備えている。
【００２０】
Ｎ型のＭＯＳトランジスタ１００Ｎは、基板１０１と、基板１０１の一方の主面１０１ａに形成されたゲート酸化膜１０４と、ゲート酸化膜１０４上に積層された、ポリシリコンからなるゲート電極１０５と、を有する。基板１０１は、一方の主面１０１ａのうち、ゲート酸化膜１０４が形成されている領域を除く領域において、所定深さの内部にソース／ドレイン拡散層１０６Ｎを備えている。そして、ソース／ドレイン拡散層１０６Ｎは、Ｎ型不純物を高濃度で含んでいる。
【００２１】
また、Ｎ型のＭＯＳトランジスタ１００Ｎは、基板の一方の主面１０１ａ、ゲート酸化膜１０４、ゲート電極１０５を覆い、かつゲート電極１０５およびソース／ドレイン拡散層１０６Ｎの一部が露出するように開口部を有する層間絶縁膜１０７と、層間絶縁膜１０７の開口部に形成された配線層１０８と、層間絶縁膜１０７および配線層１０８と、を有する。
【００２２】
一方、Ｐ型のＭＯＳトランジスタ１００Ｐは、基板１０１の一方の主面１０１ａから所定深さの内部に、Ｎ型不純物を高濃度で含むＮウェル１０２を備えており、ソース／ドレイン拡散層１０６Ｐは、Ｐ型不純物を高濃度で含んでいる。その他の構成については、
Ｎ型のＭＯＳトランジスタ１００Ｎの構成と同様である。
【００２３】
Ｎ型のＭＯＳトランジスタ１００ＮとＰ型のＭＯＳトランジスタ１００Ｐとの間には
ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）型のフィールド酸化膜１０３が設けられ、隣接するＭＯＳトランジスタ同士が電気的に分離されている。
【００２４】
なお、図１（ａ）では、Ｎ型ＭＯＳトランジスタ１００ＮとＰ型ＭＯＳトランジスタ１００Ｐとの間に、ＳＴＩ型のフィールド酸化膜１０３が設けられている一例を示したが、図１（ｂ）に示すように、Ｎ型ＭＯＳトランジスタ１１０ＮとＰ型ＭＯＳトランジスタ１１０Ｐとの間に、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）型のフィールド酸化膜１１３が設けられていてもよい。
【００２５】
［製造方法１−１］
第一実施形態に係る半導体デバイスの製造方法は、Ｎ型領域を形成するリン元素のイオンを、基板（被処理体）１０１の所定領域に注入する工程と、基板１０１の所定領域を酸素元素のラジカルに暴露する工程と、基板１０１をアニール処理する工程とを、順に備えてなる。
【００２６】
上記３つの工程を備えた、半導体デバイスの製造方法を適用することにより、図１（ａ）に示した、Ｎ型ＭＯＳトランジスタ１００ＮとＰ型ＭＯＳトランジスタ１００Ｐとを備えた、半導体デバイス１００を製造することができる。上記３つの工程の処理と、それらに付随した工程の処理について、図２（ａ）〜（ｃ）および図３（ａ）〜（ｃ）に示す工程図を用いて説明する。
【００２７】
まず、図２（ａ）に示す第一工程において、基板１０１の一方の主面１０１ａ側のうち、Ｎ型のＭＯＳトランジスタ１００Ｎを形成しない領域を覆うようにレジストＲ載置する。
【００２８】
次に、図２（ｂ）に示す第二工程において、誘導結合方式（ＩＣＰ）等のプラズマ処理装置を用い、装置を構成する真空チャンバの内部を減圧雰囲気とし、該チャンバ内にシリコン（Ｓｉ）からなる基板（被処理体）１０１を配する。そして、真空チャンバ内に導入した、Ｎ型領域を形成するリン元素を含むガスをプラズマ励起させる。さらに、励起したリン元素のイオン一部を、基板の一方の主面１０１ａのうち、外部に露出している領域Ｄ１およびＤ２に注入する。
【００２９】
リン元素のイオンを領域Ｄ１およびＤ２に注入するプロセスは、リン元素のイオンを基板の一方の主面１０１ａに堆積させるデポプロセスと、堆積したリン元素のイオンを主面１０１ａから所定深さの内部に押し込むノックオンプロセスとからなる。
【００３０】
次に、図２（ｃ）に示す第三工程において、真空チャンバ内に導入した酸素元素を含むガスをプラズマ励起させ、励起した酸素元素のラジカルに、基板１０１の一方の主面１０１ａ側を曝露する。これにより、リン元素のイオンを注入された領域Ｄ１およびＤ２において、基板の一方の主面１０１ａが、酸化膜からなるキャップ層Ｃにより覆われる。
【００３１】
なお、第二工程および第三工程におけるプラズマ処理は、同一のチャンバ内で行ってもよいし、それぞれ別々のチャンバ内で行ってもよい。
【００３２】
また、第二工程および第三工程におけるプラズマ処理を行う際に、基板１０１は、ＲＦ用グラウンドに電気的に接続されているものとする。これにより、プラズマ処理中に、基板１０１にバイアス電圧が加わるのを防ぐことができ、注入されたキャリアの変動を抑えることができる。
【００３３】
次に、図３（ａ）に示す第四工程において、ＵＶやＯ３照射等によるアッシング処理を行った後に、さらに、有機アルカリ系のレジスト剥離液によるウェットエッチング処理を行ってレジストＲを除去する。
【００３４】
次に、図３（ｂ）に示す第五工程において、スパイクＲＴＡ装置を用いて、処理温度を１０００〜１１００℃に設定したアニール処理を行い、領域Ｄ１およびＤ２に注入されたリン元素のイオンを熱的に活性化させ、基板の一方の主面１０１ａから所定深さの領域に、均一に拡散させたソース／ドレイン拡散層１０６Ｎが形成される。そして、リン元素のイオンを注入する際に乱れた、シリコン元素の結晶構造を回復させる。
【００３５】
次に、図３（ｃ）に示す第六工程において、フッ酸を用いた洗浄処理を行い、領域Ｄ１およびＤ２において基板の一方の主面１０１ａを覆う、酸化膜からなるキャップ層Ｃを除去する。
【００３６】
第一実施形態に係る半導体デバイス１００の製造過程における、ソース／ドレイン拡散層１０６Ｎの微細構造を、図４（ａ）〜（ｃ）を用いて説明する。図４（ａ）は、図２（ｂ）に示した、リン元素が注入されてなる層１０６Ｎの一部の領域αを、拡大した図である。リン元素が注入されてなる層１０６Ｎは、基板の一方の主面１０１ａから所定深さの領域に形成され、シリコン元素とリン元素が混在した層となっている。
【００３７】
図４（ｂ）は、図２（ｃ）に示した、リン元素が注入されてなる層１０６Ｎの一部の領域βを拡大した図である。プラズマ励起された酸素ラジカルが、基板の一方の主面１０１ａに衝突してシリコンの酸化反応に消費されることにより、主面１０１ａから所定深さの領域において、基板１０１を構成するシリコン元素の結晶構造が崩れ、崩れた箇所に、リン元素のイオンが押し込まれる。そして、リン元素のイオンの濃度が薄くなった主面１０１ａ近傍のシリコン元素は酸化に消費される。そのため、基板１０１の厚さは減少する。酸化されたシリコン元素（シリコン酸化膜）からなる層Ｃと基板１０１との界面１０１ｂは、酸素ラジカルによる酸化反応前の主面１０１ａから、ｔだけ深い位置に形成される。すなわち、基板１０１の厚さはｔだけ減少する。
【００３８】
図４（ｃ）は、図３（ｂ）に示した、リン元素が注入されてなる層１０６Ｎの一部の領域γを拡大した図である。注入されたリン元素のイオンは、アニール処理により熱的に活性化し、等方的に拡散する。このとき、拡散するリン元素のイオンのうち、シリコン酸化膜からなる層Ｃと基板１０１との界面１０１ｂから浅い位置に分布しているリン元素のイオンは、融点が低いため、蒸発により、基板１０１の外部に飛び出ようとする。しかしながら、界面１０１ｂにおいて、シリコン酸化膜からなる層Ｃが、リン元素のイオンが基板１０１の外部に飛び出るのを阻み、内部に留まらせる。
【００３９】
すなわち、シリコン酸化膜からなる層Ｃは、リン元素のイオンのキャップ層として機能し、リン元素のイオンを基板１０１の内部に閉じ込める。したがって、所望の濃度でリン元素のイオンを含むソース／ドレイン拡散層が、界面１０１ｂ近傍、つまり、酸素元素のラジカルが堆積した後に新たに形成される、基板の主面から浅い位置に形成される。
【００４０】
図５は、半導体ウェハに形成された、複数のＮ型ＭＯＳトランジスタ１００Ｎを動作させた際に、各々の基板１０１において、ゲート酸化膜１０４直下の領域に形成されるチャネルのシート抵抗を測定し、測定結果のウェハ面内における平均値（Ａｖｅ）および分布（σ％）を求め、グラフにしたものである。
【００４１】
グラフの横軸は、各測定サンプルに対し、リン元素のイオンを注入した後に行った処理の条件（（１）〜（６））を示している。グラフの縦軸は、ウェハ面内におけるチャネルのシート抵抗の平均値および分布を示している。
【００４２】
処理条件（１）（リファレンス）は、従来の方法のように、リン元素のイオンを基板１０１に注入した直後に、アニール処理を行うとしたものである。処理条件（２）は、リン元素のイオンを注入した後に、大気雰囲気下において２日間放置した上で、アニール処理を行うとしたものである。処理条件（３）は、リン元素のイオンを注入した後に、大気雰囲気下において、２５０［℃］で６０［ｍｉｎ］の加熱処理を行った上で、アニール処理を行うとしたものである。
【００４３】
処理条件（４）は、リン元素のイオンを注入した後に、酸素（Ｏ２）雰囲気下において、４５０［℃］で１［ｍｉｎ］の加熱処理を行った上で、アニール処理を行うとしたものである。処理条件（５）は、リン元素のイオンを注入した後に、酸素（Ｏ２）雰囲気下において、４５０［℃］で１５［ｍｉｎ］の加熱処理を行った上で、アニール処理を行うとしたものである。処理条件（６）は、第一実施形態に係る方法のように、リン元素のイオンを注入した後に、基板１０１を、プラズマ励起した酸素元素のラジカルに暴露した上で、アニール処理を行うとしたものである。
【００４４】
図５のグラフによれば、処理条件（２）〜（６）によるサンプルは、従来の方法に相当する処理条件（１）によるサンプルと比べて、チャネルのシート抵抗値が劇的に低下している。シート抵抗値の低下は、処理条件（２）〜（６）による何れのサンプルも、リン元素のイオンが注入された基板の主面が、シリコン酸化膜で覆われることに起因する。
【００４５】
すなわち、処理条件（２）〜（６）によるサンプルは、アニール処理する際に、シリコン酸化膜が、基板１０１に注入されたリン元素のイオンのキャップ層として機能し、リン元素のイオンが基板１０１の外部に飛び出すのを防ぐ。そのため、基板１０１の所定深さの内部において、所望のキャリア濃度のソース／ドレイン拡散層が形成され、Ｎ型ＭＯＳトランジスタを動作させた際に、チャネルに十分なキャリアが供給されることにより、チャネルのシート抵抗値が低下する。
【００４６】
処理条件（２）〜（６）によるサンプル同士で比較した場合、処理条件（３）によるサンプルは、他の条件によるサンプルと比べて、チャネルのシート抵抗値が若干高くなる。処理条件（２）による場合、ウェハ面内において、シート抵抗の平均値は低くなるが、ばらつきが大きく、半導体デバイスとしての歩留り低下をともなう。また、処理条件（２）による場合、長時間の放置を必要とするため、生産効率の低下をともなう。処理条件（４）および（５）による場合、それぞれ、シート抵抗値の処理ウェハ間において、ばらつきが大きく、半導体デバイスとしての歩留り低下をともなう。
【００４７】
一方、処理条件（６）による場合、他の条件と比べて、ウェハ面内におけるシート抵抗の平均値が低くなり、かつ、ばらつきが小さく抑えられる。また、処理条件（６）による場合、シート抵抗値の処理ウェハ間でのばらつきが、小さく抑えられる。したがって、基板１０１にリン元素のイオンを注入した後に、プラズマ励起した酸素元素のラジカルに暴露した後にアニール処理を行うことが、Ｎ型ＭＯＳトランジスタ１００Ｎのソース／ドレイン拡散層を形成する上で、最も好適な条件となる。
【００４８】
以上説明したように、第一実施形態に係る半導体デバイスの製造方法によれば、リン元素のイオンが注入された基板１０１の一方の主面に設けられたソース／ドレイン領域を、酸素元素のラジカルに暴露する。これにより、シリコン酸化膜が所定領域を覆うように形成されるため、アニール処理中に、所定領域に注入されたリン元素のイオンが、基板の外部に放出されるのを防ぐことができる。したがって、ソース／ドレイン領域に注入された、リン元素のイオンを、アニール処理の前後で基板の内部に維持し、所望のキャリア濃度のＮ型領域を形成することができる。
【００４９】
なお、図１（ａ）、（ｂ）では、半導体デバイスが、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとを、それぞれ一つずつ備えている例を示したが、半導体デバイスは、Ｎ型ＭＯＳトランジスタおよび／またはＰ型ＭＯＳトランジスタを複数備えていてもよい。また、半導体デバイスは、Ｎ型ＭＯＳトランジスタ、Ｐ型ＭＯＳトランジスタのうち、どちらか一方のみを備えていてもよい。
【産業上の利用可能性】
【００５０】
本発明は、プラズマドーピングによる方法を用いて半導体基板に不純物を導入する場合に対し、広く適用することが出来る。
【符号の説明】
【００５１】
１００・・・半導体デバイス、１０１・・・被処理体、１０１ａ・・・主面、
拡散層・・・１０６Ｎ、キャップ層・・・Ｃ、所定領域・・・Ｄ１、Ｄ２。
【技術分野】
【０００１】
本発明は、半導体デバイスおよび半導体デバイスの製造方法に関するものである。
【背景技術】
【０００２】
近年の半導体デバイスは微細化される傾向にあり、半導体基板の表面から浅い位置に機能素子を形成する技術が求められている。そのため、半導体基板の表面から浅い位置におけるキャリア濃度をコントロールする必要がある。キャリア濃度は、外部から不純物注入することによりコントロールできることが知られており、従来の方法として、ビームライン型のイオン注入による方法が用いられてきた。ビームライン型のイオン注入は、イオン源から放出される不純物元素のイオンにエネルギーを与えて、半導体基板の内部に打ち込む技術である。そして、与えるエネルギーの大きさに応じて、不純物元素のイオンの打ち込まれる深さが決まる。キャリア濃度を、半導体基板の表面から浅い位置でコントロールするためには、不純物元素のイオンを半導体基板の表面から浅い位置に注入する必要がある。そのため、不純物に与えるエネルギーを低く抑え、低エネルギーの不純物元素イオンを、半導体基板に打ち込む技術が求められる。
【０００３】
しかしながら、ビームライン型のイオン注入による方法を用いる場合、低エネルギーの不純物元素のイオンは、イオン源から半導体基板までの経路において、空間電荷による発散によりビーム強度が低下してしまう。そのため、必要な濃度の不純物元素のイオンを半導体基板に安定して注入することが難しく、半導体基板の表面から浅い位置におけるキャリア濃度を正確にコントロールすることができない。
【０００４】
そこで、半導体基板の表面の浅い位置に、不純物イオンを注入することが、可能な方法として、プラズマドーピングによる方法が開発されている（非特許文献１）。プラズマドーピングは、半導体基板を、不純物元素のイオンを含むプラズマ雰囲気に直接さらすことによって、半導体基板に不純物元素のイオンを注入する技術である。したがって、プラズマドーピング法による方法を用いる場合、不純物元素のイオン源と半導体基板とが接近した構成により、低エネルギーのイオンであっても、半導体基板に確実に到達させ、注入することができる。
【０００５】
通常の半導体装置を構成するシリコンの半導体基板は、Ｎ型、Ｐ型両方の領域を含んでいる。Ｎ型の領域は、リン（Ｐ）、ヒ素（Ａｓ）等の５Ｂ族の不純物元素のイオンを注入し、アニール処理を行うことによって形成される。一方、Ｐ型の領域は、ボロン（Ｂ）等の３Ｂ族の不純物元素のイオンを注入し、アニール処理を行うことによって形成される。アニール処理は、半導体基板に注入された不純物元素のイオンを活性化して、所定領域において均一に拡散させるとともに、イオン注入により乱れた結晶性を回復させるための必須の処理である。
【０００６】
ところで、Ｎ型領域を形成する場合に用いるリン元素は、融点が低い。そのため、アニール等の熱処理を行うことにより、半導体基板に注入されたリン元素のうちの一部が蒸発する。したがって、形成されたＮ型領域は、リンの含有量が不足し、所望のキャリア濃度とならない虞がある。そして、注入された元素のうち、どの程度の割合で蒸発するのかを予測することは難しく、Ｎ型領域のキャリア濃度を正確にコントロールできないことが問題となっている。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Ｍａｔｓｕｓｈｉｔａ Ｔｅｃｈｎｉｃａｌ Ｊｏｕｒｎａｌ Ｖｏｌ．５０ Ｎｏ．６ Ｄｅｃ．２００４
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、以上のような点を考慮してなされたものであり、被処理体の所定領域に注入された、Ｎ型領域を形成する元素のイオンを、アニール処理の前後において被処理体の内部に維持し、所望のキャリア濃度のＮ型領域を形成することを可能とする、半導体デバイスの製造方法を提供することを第一の目的とする。
【０００９】
また、本発明は、シリコンからなる基板の一方の主面から浅い位置に、Ｎ型不純物を含む拡散層を形成することが可能な半導体デバイスを提供することを第二の目的とする。
【課題を解決するための手段】
【００１０】
本発明の請求項１に係る半導体デバイスの製造方法は、減圧雰囲気とした真空チャンバ内に、半導体からなる被処理体を配して、該真空チャンバ内に導入した、元素Ｘを含むガスをプラズマ励起し、励起された該元素Ｘのイオンまたはラジカルを、前記被処理体の所定領域に注入することで前記被処理体にN型導電性領域を形成する前工程と、前記元素Ｘが注入された前記被処理体をアニール処理する後工程と、を含む半導体デバイスの製造方法であって、前記前工程と前記後工程との間に、前記真空チャンバ内に導入した酸素元素を含むガスをプラズマ励起し、励起された該酸素元素のラジカルに、前記被処理体の所定領域を曝露する工程を、さらに備えてなる、ことを特徴とする。
【００１１】
本発明の請求項２に係る半導体デバイスの製造方法は、請求項１において、前記元素Ｘがリン（Ｐ）である、ことを特徴とする。
【００１２】
本発明の請求項３に係る半導体デバイスの製造方法は、請求項１または２において、前記前工程から前記後工程までの処理をそれぞれ、個別の真空チャンバ内で行う、ことを特徴とする。
【００１３】
本発明の請求項４に係る半導体デバイスの製造方法は、請求項１〜３のいずれか一項において、前記被処理体を、電気的に接地する、ことを特徴とする。
【００１４】
本発明の請求項５に係る半導体デバイスは、シリコンからなる基板と、前記基板の一方の主面において、該主面より所定深さの領域に形成されたリン元素を含む拡散層と、前記リン元素を含む拡散層を覆い、シリコン酸化膜からなるキャップ層と、を有する、ことを特徴とする。
【発明の効果】
【００１５】
本発明に係る半導体デバイスの製造方法によれば、Ｎ型領域を形成する元素のイオンが注入された被処理体の所定領域を、酸素元素のラジカルに暴露する。これにより、シリコン酸化膜が所定領域を覆うように形成されるため、アニール処理中に、所定領域に注入された、Ｎ型領域を形成する元素のイオンが、被処理体の外部に飛び出すのを防ぐことができる。したがって、被処理体の所定領域に注入された、Ｎ型領域を形成する元素のイオンを、アニール処理の前後で被処理体の内部に維持し、所望のキャリア濃度のＮ型領域を形成することができる。
【００１６】
また、本発明に係る半導体デバイスの構成によれば、基板の一方の主面にシリコン酸化膜が形成された際に、基板とシリコン酸化膜との間に界面が形成され、この界面近傍に、Ｎ型領域を形成する元素のイオンが集中して分布する。したがって、Ｎ型不純物を含む拡散層を、基板の一方の主面（界面）から浅い位置に形成することができる。
【図面の簡単な説明】
【００１７】
【図１】（ａ）第一実施形態に係る、半導体デバイスの断面図である。（ｂ）第一実施形態の変形例に係る、半導体デバイスの断面図である。
【図２】（ａ）〜（ｃ）第一実施形態に係る、半導体デバイスの製造方法を示す図である。
【図３】（ａ）〜（ｃ）第一実施形態に係る、半導体デバイスの製造方法を示す図である。
【図４】（ａ）基板に、Ｎ型不純物がドープされた状態を説明する図である。（ｂ）Ｎ型不純物をドープした基板の表面が、酸化された状態を説明する図である。（ｃ）アニール処理により、Ｎ型不純物が基板に拡散した状態を説明する図である。
【図５】デバイス形成面における、サンプルごとのシート抵抗の平均値およびばらつきについて、まとめたグラフである。
【発明を実施するための形態】
【００１８】
以下、好適な実施形態に基づき、図面を参照して本発明を説明する。
【００１９】
＜第一実施形態＞
図１（ａ）は、第一実施形態に係る半導体デバイス１００の構成について説明する図である。半導体デバイス１００は、Ｐ型シリコン等からなる半導体基板１０１に、Ｎ型のＭＯＳトランジスタ１００ＮおよびＰ型のＭＯＳトランジスタ１００Ｐを備えている。
【００２０】
Ｎ型のＭＯＳトランジスタ１００Ｎは、基板１０１と、基板１０１の一方の主面１０１ａに形成されたゲート酸化膜１０４と、ゲート酸化膜１０４上に積層された、ポリシリコンからなるゲート電極１０５と、を有する。基板１０１は、一方の主面１０１ａのうち、ゲート酸化膜１０４が形成されている領域を除く領域において、所定深さの内部にソース／ドレイン拡散層１０６Ｎを備えている。そして、ソース／ドレイン拡散層１０６Ｎは、Ｎ型不純物を高濃度で含んでいる。
【００２１】
また、Ｎ型のＭＯＳトランジスタ１００Ｎは、基板の一方の主面１０１ａ、ゲート酸化膜１０４、ゲート電極１０５を覆い、かつゲート電極１０５およびソース／ドレイン拡散層１０６Ｎの一部が露出するように開口部を有する層間絶縁膜１０７と、層間絶縁膜１０７の開口部に形成された配線層１０８と、層間絶縁膜１０７および配線層１０８と、を有する。
【００２２】
一方、Ｐ型のＭＯＳトランジスタ１００Ｐは、基板１０１の一方の主面１０１ａから所定深さの内部に、Ｎ型不純物を高濃度で含むＮウェル１０２を備えており、ソース／ドレイン拡散層１０６Ｐは、Ｐ型不純物を高濃度で含んでいる。その他の構成については、
Ｎ型のＭＯＳトランジスタ１００Ｎの構成と同様である。
【００２３】
Ｎ型のＭＯＳトランジスタ１００ＮとＰ型のＭＯＳトランジスタ１００Ｐとの間には
ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）型のフィールド酸化膜１０３が設けられ、隣接するＭＯＳトランジスタ同士が電気的に分離されている。
【００２４】
なお、図１（ａ）では、Ｎ型ＭＯＳトランジスタ１００ＮとＰ型ＭＯＳトランジスタ１００Ｐとの間に、ＳＴＩ型のフィールド酸化膜１０３が設けられている一例を示したが、図１（ｂ）に示すように、Ｎ型ＭＯＳトランジスタ１１０ＮとＰ型ＭＯＳトランジスタ１１０Ｐとの間に、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）型のフィールド酸化膜１１３が設けられていてもよい。
【００２５】
［製造方法１−１］
第一実施形態に係る半導体デバイスの製造方法は、Ｎ型領域を形成するリン元素のイオンを、基板（被処理体）１０１の所定領域に注入する工程と、基板１０１の所定領域を酸素元素のラジカルに暴露する工程と、基板１０１をアニール処理する工程とを、順に備えてなる。
【００２６】
上記３つの工程を備えた、半導体デバイスの製造方法を適用することにより、図１（ａ）に示した、Ｎ型ＭＯＳトランジスタ１００ＮとＰ型ＭＯＳトランジスタ１００Ｐとを備えた、半導体デバイス１００を製造することができる。上記３つの工程の処理と、それらに付随した工程の処理について、図２（ａ）〜（ｃ）および図３（ａ）〜（ｃ）に示す工程図を用いて説明する。
【００２７】
まず、図２（ａ）に示す第一工程において、基板１０１の一方の主面１０１ａ側のうち、Ｎ型のＭＯＳトランジスタ１００Ｎを形成しない領域を覆うようにレジストＲ載置する。
【００２８】
次に、図２（ｂ）に示す第二工程において、誘導結合方式（ＩＣＰ）等のプラズマ処理装置を用い、装置を構成する真空チャンバの内部を減圧雰囲気とし、該チャンバ内にシリコン（Ｓｉ）からなる基板（被処理体）１０１を配する。そして、真空チャンバ内に導入した、Ｎ型領域を形成するリン元素を含むガスをプラズマ励起させる。さらに、励起したリン元素のイオン一部を、基板の一方の主面１０１ａのうち、外部に露出している領域Ｄ１およびＤ２に注入する。
【００２９】
リン元素のイオンを領域Ｄ１およびＤ２に注入するプロセスは、リン元素のイオンを基板の一方の主面１０１ａに堆積させるデポプロセスと、堆積したリン元素のイオンを主面１０１ａから所定深さの内部に押し込むノックオンプロセスとからなる。
【００３０】
次に、図２（ｃ）に示す第三工程において、真空チャンバ内に導入した酸素元素を含むガスをプラズマ励起させ、励起した酸素元素のラジカルに、基板１０１の一方の主面１０１ａ側を曝露する。これにより、リン元素のイオンを注入された領域Ｄ１およびＤ２において、基板の一方の主面１０１ａが、酸化膜からなるキャップ層Ｃにより覆われる。
【００３１】
なお、第二工程および第三工程におけるプラズマ処理は、同一のチャンバ内で行ってもよいし、それぞれ別々のチャンバ内で行ってもよい。
【００３２】
また、第二工程および第三工程におけるプラズマ処理を行う際に、基板１０１は、ＲＦ用グラウンドに電気的に接続されているものとする。これにより、プラズマ処理中に、基板１０１にバイアス電圧が加わるのを防ぐことができ、注入されたキャリアの変動を抑えることができる。
【００３３】
次に、図３（ａ）に示す第四工程において、ＵＶやＯ３照射等によるアッシング処理を行った後に、さらに、有機アルカリ系のレジスト剥離液によるウェットエッチング処理を行ってレジストＲを除去する。
【００３４】
次に、図３（ｂ）に示す第五工程において、スパイクＲＴＡ装置を用いて、処理温度を１０００〜１１００℃に設定したアニール処理を行い、領域Ｄ１およびＤ２に注入されたリン元素のイオンを熱的に活性化させ、基板の一方の主面１０１ａから所定深さの領域に、均一に拡散させたソース／ドレイン拡散層１０６Ｎが形成される。そして、リン元素のイオンを注入する際に乱れた、シリコン元素の結晶構造を回復させる。
【００３５】
次に、図３（ｃ）に示す第六工程において、フッ酸を用いた洗浄処理を行い、領域Ｄ１およびＤ２において基板の一方の主面１０１ａを覆う、酸化膜からなるキャップ層Ｃを除去する。
【００３６】
第一実施形態に係る半導体デバイス１００の製造過程における、ソース／ドレイン拡散層１０６Ｎの微細構造を、図４（ａ）〜（ｃ）を用いて説明する。図４（ａ）は、図２（ｂ）に示した、リン元素が注入されてなる層１０６Ｎの一部の領域αを、拡大した図である。リン元素が注入されてなる層１０６Ｎは、基板の一方の主面１０１ａから所定深さの領域に形成され、シリコン元素とリン元素が混在した層となっている。
【００３７】
図４（ｂ）は、図２（ｃ）に示した、リン元素が注入されてなる層１０６Ｎの一部の領域βを拡大した図である。プラズマ励起された酸素ラジカルが、基板の一方の主面１０１ａに衝突してシリコンの酸化反応に消費されることにより、主面１０１ａから所定深さの領域において、基板１０１を構成するシリコン元素の結晶構造が崩れ、崩れた箇所に、リン元素のイオンが押し込まれる。そして、リン元素のイオンの濃度が薄くなった主面１０１ａ近傍のシリコン元素は酸化に消費される。そのため、基板１０１の厚さは減少する。酸化されたシリコン元素（シリコン酸化膜）からなる層Ｃと基板１０１との界面１０１ｂは、酸素ラジカルによる酸化反応前の主面１０１ａから、ｔだけ深い位置に形成される。すなわち、基板１０１の厚さはｔだけ減少する。
【００３８】
図４（ｃ）は、図３（ｂ）に示した、リン元素が注入されてなる層１０６Ｎの一部の領域γを拡大した図である。注入されたリン元素のイオンは、アニール処理により熱的に活性化し、等方的に拡散する。このとき、拡散するリン元素のイオンのうち、シリコン酸化膜からなる層Ｃと基板１０１との界面１０１ｂから浅い位置に分布しているリン元素のイオンは、融点が低いため、蒸発により、基板１０１の外部に飛び出ようとする。しかしながら、界面１０１ｂにおいて、シリコン酸化膜からなる層Ｃが、リン元素のイオンが基板１０１の外部に飛び出るのを阻み、内部に留まらせる。
【００３９】
すなわち、シリコン酸化膜からなる層Ｃは、リン元素のイオンのキャップ層として機能し、リン元素のイオンを基板１０１の内部に閉じ込める。したがって、所望の濃度でリン元素のイオンを含むソース／ドレイン拡散層が、界面１０１ｂ近傍、つまり、酸素元素のラジカルが堆積した後に新たに形成される、基板の主面から浅い位置に形成される。
【００４０】
図５は、半導体ウェハに形成された、複数のＮ型ＭＯＳトランジスタ１００Ｎを動作させた際に、各々の基板１０１において、ゲート酸化膜１０４直下の領域に形成されるチャネルのシート抵抗を測定し、測定結果のウェハ面内における平均値（Ａｖｅ）および分布（σ％）を求め、グラフにしたものである。
【００４１】
グラフの横軸は、各測定サンプルに対し、リン元素のイオンを注入した後に行った処理の条件（（１）〜（６））を示している。グラフの縦軸は、ウェハ面内におけるチャネルのシート抵抗の平均値および分布を示している。
【００４２】
処理条件（１）（リファレンス）は、従来の方法のように、リン元素のイオンを基板１０１に注入した直後に、アニール処理を行うとしたものである。処理条件（２）は、リン元素のイオンを注入した後に、大気雰囲気下において２日間放置した上で、アニール処理を行うとしたものである。処理条件（３）は、リン元素のイオンを注入した後に、大気雰囲気下において、２５０［℃］で６０［ｍｉｎ］の加熱処理を行った上で、アニール処理を行うとしたものである。
【００４３】
処理条件（４）は、リン元素のイオンを注入した後に、酸素（Ｏ２）雰囲気下において、４５０［℃］で１［ｍｉｎ］の加熱処理を行った上で、アニール処理を行うとしたものである。処理条件（５）は、リン元素のイオンを注入した後に、酸素（Ｏ２）雰囲気下において、４５０［℃］で１５［ｍｉｎ］の加熱処理を行った上で、アニール処理を行うとしたものである。処理条件（６）は、第一実施形態に係る方法のように、リン元素のイオンを注入した後に、基板１０１を、プラズマ励起した酸素元素のラジカルに暴露した上で、アニール処理を行うとしたものである。
【００４４】
図５のグラフによれば、処理条件（２）〜（６）によるサンプルは、従来の方法に相当する処理条件（１）によるサンプルと比べて、チャネルのシート抵抗値が劇的に低下している。シート抵抗値の低下は、処理条件（２）〜（６）による何れのサンプルも、リン元素のイオンが注入された基板の主面が、シリコン酸化膜で覆われることに起因する。
【００４５】
すなわち、処理条件（２）〜（６）によるサンプルは、アニール処理する際に、シリコン酸化膜が、基板１０１に注入されたリン元素のイオンのキャップ層として機能し、リン元素のイオンが基板１０１の外部に飛び出すのを防ぐ。そのため、基板１０１の所定深さの内部において、所望のキャリア濃度のソース／ドレイン拡散層が形成され、Ｎ型ＭＯＳトランジスタを動作させた際に、チャネルに十分なキャリアが供給されることにより、チャネルのシート抵抗値が低下する。
【００４６】
処理条件（２）〜（６）によるサンプル同士で比較した場合、処理条件（３）によるサンプルは、他の条件によるサンプルと比べて、チャネルのシート抵抗値が若干高くなる。処理条件（２）による場合、ウェハ面内において、シート抵抗の平均値は低くなるが、ばらつきが大きく、半導体デバイスとしての歩留り低下をともなう。また、処理条件（２）による場合、長時間の放置を必要とするため、生産効率の低下をともなう。処理条件（４）および（５）による場合、それぞれ、シート抵抗値の処理ウェハ間において、ばらつきが大きく、半導体デバイスとしての歩留り低下をともなう。
【００４７】
一方、処理条件（６）による場合、他の条件と比べて、ウェハ面内におけるシート抵抗の平均値が低くなり、かつ、ばらつきが小さく抑えられる。また、処理条件（６）による場合、シート抵抗値の処理ウェハ間でのばらつきが、小さく抑えられる。したがって、基板１０１にリン元素のイオンを注入した後に、プラズマ励起した酸素元素のラジカルに暴露した後にアニール処理を行うことが、Ｎ型ＭＯＳトランジスタ１００Ｎのソース／ドレイン拡散層を形成する上で、最も好適な条件となる。
【００４８】
以上説明したように、第一実施形態に係る半導体デバイスの製造方法によれば、リン元素のイオンが注入された基板１０１の一方の主面に設けられたソース／ドレイン領域を、酸素元素のラジカルに暴露する。これにより、シリコン酸化膜が所定領域を覆うように形成されるため、アニール処理中に、所定領域に注入されたリン元素のイオンが、基板の外部に放出されるのを防ぐことができる。したがって、ソース／ドレイン領域に注入された、リン元素のイオンを、アニール処理の前後で基板の内部に維持し、所望のキャリア濃度のＮ型領域を形成することができる。
【００４９】
なお、図１（ａ）、（ｂ）では、半導体デバイスが、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとを、それぞれ一つずつ備えている例を示したが、半導体デバイスは、Ｎ型ＭＯＳトランジスタおよび／またはＰ型ＭＯＳトランジスタを複数備えていてもよい。また、半導体デバイスは、Ｎ型ＭＯＳトランジスタ、Ｐ型ＭＯＳトランジスタのうち、どちらか一方のみを備えていてもよい。
【産業上の利用可能性】
【００５０】
本発明は、プラズマドーピングによる方法を用いて半導体基板に不純物を導入する場合に対し、広く適用することが出来る。
【符号の説明】
【００５１】
１００・・・半導体デバイス、１０１・・・被処理体、１０１ａ・・・主面、
拡散層・・・１０６Ｎ、キャップ層・・・Ｃ、所定領域・・・Ｄ１、Ｄ２。
【特許請求の範囲】
【請求項１】
減圧雰囲気とした真空チャンバ内に、半導体からなる被処理体を配して、該真空チャンバ内に導入した、元素Ｘを含むガスをプラズマ励起し、励起された該元素Ｘのイオンまたはラジカルを、前記被処理体の所定領域に注入することで前記被処理体にN型導電性領域を形成する前工程と、
前記元素Ｘが注入された前記被処理体をアニール処理する後工程と、を含む半導体デバイスの製造方法であって、
前記前工程と前記後工程との間に、
前記真空チャンバ内に導入した酸素元素を含むガスをプラズマ励起し、励起された該酸素元素のラジカルに、前記被処理体の所定領域を曝露する工程を、さらに備えてなる、ことを特徴とする半導体デバイスの製造方法。
【請求項２】
前記元素Ｘがリン（Ｐ）である、ことを特徴とする請求項１に記載の半導体デバイスの製造方法。
【請求項３】
前記前工程から前記後工程までの処理をそれぞれ、個別の真空チャンバ内で行う、ことを特徴とする請求項１または２に記載の半導体デバイスの製造方法。
【請求項４】
前記被処理体を、電気的に接地する、ことを特徴とする請求項１〜３のいずれか一項に記載の半導体デバイスの製造方法。
【請求項５】
シリコンからなる基板と、
前記基板の一方の主面において、該主面より所定深さの領域に形成されたリン元素を含む拡散層と、
前記リン元素を含む拡散層を覆い、シリコン酸化膜からなるキャップ層と、を有する、ことを特徴とする半導体デバイス。
【請求項１】
減圧雰囲気とした真空チャンバ内に、半導体からなる被処理体を配して、該真空チャンバ内に導入した、元素Ｘを含むガスをプラズマ励起し、励起された該元素Ｘのイオンまたはラジカルを、前記被処理体の所定領域に注入することで前記被処理体にN型導電性領域を形成する前工程と、
前記元素Ｘが注入された前記被処理体をアニール処理する後工程と、を含む半導体デバイスの製造方法であって、
前記前工程と前記後工程との間に、
前記真空チャンバ内に導入した酸素元素を含むガスをプラズマ励起し、励起された該酸素元素のラジカルに、前記被処理体の所定領域を曝露する工程を、さらに備えてなる、ことを特徴とする半導体デバイスの製造方法。
【請求項２】
前記元素Ｘがリン（Ｐ）である、ことを特徴とする請求項１に記載の半導体デバイスの製造方法。
【請求項３】
前記前工程から前記後工程までの処理をそれぞれ、個別の真空チャンバ内で行う、ことを特徴とする請求項１または２に記載の半導体デバイスの製造方法。
【請求項４】
前記被処理体を、電気的に接地する、ことを特徴とする請求項１〜３のいずれか一項に記載の半導体デバイスの製造方法。
【請求項５】
シリコンからなる基板と、
前記基板の一方の主面において、該主面より所定深さの領域に形成されたリン元素を含む拡散層と、
前記リン元素を含む拡散層を覆い、シリコン酸化膜からなるキャップ層と、を有する、ことを特徴とする半導体デバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−２３４９６０（Ｐ２０１２−２３４９６０Ａ）
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願番号】特願２０１１−１０２３２２（Ｐ２０１１−１０２３２２）
【出願日】平成２３年４月２８日（２０１１．４．２８）
【出願人】（０００２３１４６４）株式会社アルバック (1,740)
【Ｆターム（参考）】
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願日】平成２３年４月２８日（２０１１．４．２８）
【出願人】（０００２３１４６４）株式会社アルバック (1,740)
【Ｆターム（参考）】
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