半導体装置及びその製造方法
【課題】素子分離酸化膜上に所望の形状の抵抗素子を形成して、抵抗値の精度を高めて信頼性を向上させる。
【解決手段】半導体基板１の表面に形成された所定領域の素子分離酸化膜２上に複数の抵抗素子４が形成された半導体装置であって、抵抗素子４と近接する位置に活性領域３を設けた。抵抗素子４近傍の素子分離酸化膜２を必要な範囲に区切ることができ、ＣＭＰ法による素子分離酸化膜２の研磨の際に素子分離酸化膜２の中央部に凹みが形成されてしまうことを抑止できるため、抵抗素子４の形状の寸法精度を向上させることが可能となる。
【解決手段】半導体基板１の表面に形成された所定領域の素子分離酸化膜２上に複数の抵抗素子４が形成された半導体装置であって、抵抗素子４と近接する位置に活性領域３を設けた。抵抗素子４近傍の素子分離酸化膜２を必要な範囲に区切ることができ、ＣＭＰ法による素子分離酸化膜２の研磨の際に素子分離酸化膜２の中央部に凹みが形成されてしまうことを抑止できるため、抵抗素子４の形状の寸法精度を向上させることが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置及びその製造方法に関し、特に、抵抗素子を有する半導体装置に適用して好適である。
【背景技術】
【０００２】
半導体装置に用いられる抵抗素子は、半導体基板の表面に形成した拡散層を用いる拡散抵抗と、多結晶シリコン膜を用いたポリ抵抗に大別される。このうち、ポリ抵抗による抵抗素子は半導体基板上の素子分離膜上に形成されることが多い。
【０００３】
図１３は、ゲート層を用いて素子分離酸化膜上に抵抗素子を形成した例を示す模式図である。ここで、図１３（ａ）は抵抗素子を形成した半導体装置の平面図を、図１３（ｂ）及び図１３（ｃ）は、図１３（ａ）中の一点鎖線ＩＶ−ＩＶに沿った断面を示す模式図である。
【０００４】
微細化に伴い、近時においてはＣＭＰ（化学機械研磨）法を用いたシャロートレンチ（ＳＴＩ）法により素子分離を行うのが一般的である。図１３に示す半導体装置においても、ＳＴＩ法により形成した素子分離酸化膜１０２によって半導体基板１０１の素子分離が成されている。ＳＴＩ法による素子分離酸化膜１０２の形成は、エッチングにより半導体基板１０１に溝を形成し、シリコン酸化膜等の絶縁膜を全面に堆積して溝を埋め込み、ＣＭＰ法により溝以外の領域における半導体基板１０１上の余分な絶縁膜を研磨して除去することによって行われる。
【０００５】
図１３の半導体装置は、素子分離酸化膜１０２を形成した後、素子分離酸化膜１０２上に複数の抵抗素子１０４を形成したものである。各抵抗素子１０４は、その後の配線形成工程により、更に上層の配線層１０５とコンタクト層１０６を介して接続される。抵抗素子１０４のサイズは全長（Ｌ）＝ｌ００μｍ程度であり、半導体基板１０１上に多数の抵抗素子１０４を形成する必要があるため、広大な素子分離酸化膜１０２を形成して、その上に多数の抵抗素子１０４を一括して形成することが行われている。
【０００６】
このようにして形成される抵抗素子１０４の抵抗値は、パターン幅、素子の全長、厚さの他、膜の成長法、添加する不純物の濃度、厚さ方向のプロファイル、熱処理などの様々な要因で決定されるものである。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、素子分離酸化膜１０２を広大な面積で形成すると、素子分離酸化膜１０２の周辺部から中央部に向かうにつれてＣＭＰ法による研磨量が増大するため、中央部において素子分離酸化膜１０２の厚さが薄くなってしまうという問題が発生する。これは、ＣＭＰ法における平坦化技術において、いわゆるディッシングと呼ばれる現象に起因するものであり、この現象により素子分離酸化膜１０２の中央部には図１３（ｃ）に示すような凹みが形成されてしまう。
【０００８】
凹みが形成された素子分離酸化膜１０２上に抵抗素子１０４を形成すると、素子分離酸化膜１０２の中央部に形成された抵抗素子１０４と、周辺部に形成された抵抗素子１０４との間で形状上の相違が発生してしまう。
【０００９】
形状上の相違としては、（１）凹みの生じている素子分離酸化膜１０２上に抵抗素子１０４の材料である多結晶シリコン膜を形成するため、中央部の膜厚が周辺部よりも厚く形成されるという膜厚の差、（２）抵抗素子１０４を形成する高さ位置が異なることによる抵抗素子１０４の幅の差、（３）抵抗素子の断面形状の差、などが挙げられる。このような形状上の相違は素子分離酸化膜１０２の幅が大きくなるほど増大してしまう。
【００１０】
図１４は、素子分離酸化膜１０２の幅に対する素子分離酸化膜１０２の中央部の高さ位置（Ｈ）の関係（実線）と、素子分離酸化膜１０２の幅に対する抵抗素子１０４の全長寸法のシフト量（Ｌｓｉｆｔ）との関係（点線）を示す特性図である。図１４に示すように、素子分離酸化膜１０２の幅の増加に伴って、素子分離酸化膜１０２の高さ位置は減少し、また、寸法のシフト量も増大する。素子分離酸化膜１０２の幅が１００μｍの場合には、抵抗素子１０４の全長寸法のシフト量は１３％に達し、結果として抵抗値のシフト量も１３％となってしまう。
【００１１】
このように、従来の方法では、素子分離酸化膜１０２上の抵抗素子１０４の形状を一定に保つことができないため、抵抗素子１０４の抵抗値に差が生じてアナログ回路のような要求精度の高い回路に適用することが困難となっていた。
【００１２】
この発明は上述のような問題を解決するために成されたもので、第１の目的は、素子分離酸化膜上に所望の形状の抵抗素子を形成して、抵抗値の精度を高めて信頼性を向上させた半導体装置を提供することにある。
【００１３】
また、第２の目的は、抵抗素子が形成される領域の配置効率を向上させて、微細化に適した半導体装置を提供することにある。
【課題を解決するための手段】
【００１４】
この発明の半導体装置は、半導体基板と、前記半導体基板の主面に配置された活性領域と、前記活性領域内に配置された複数の分離領域と、それぞれの分離領域上に一つずつ配置された抵抗素子と、を備え、前記分離領域は、前記活性領域に完全に囲まれていることを特徴とするものである。
【００１５】
また、この発明の半導体装置は、前記半導体装置において、前記分離領域は、前記半導体基板の主面に配置された溝内に埋まった酸化膜からなることを特徴とするものである。
【００１６】
また、この発明の半導体装置は、前記半導体装置において、前記複数の分離領域は、その分離領域の長手方向と垂直な方向に、互いに平行に配置されていることを特徴とするものである。
【００１７】
また、この発明の半導体装置は、前記半導体装置において、前記抵抗素子は、一定の長さと幅と膜厚で均一に配置されていることを特徴とするものである。
【００１８】
また、この発明の半導体装置は、半導体基板と、前記半導体基板の主面に配置された複数の分離領域と、それぞれの分離領域上に一つずつ配置された抵抗素子と、前記分離領域を完全に囲むように配置された活性領域と、を備え、前記分離領域は、互いに近接して配置されていることを特徴とするものである。
【００１９】
また、この発明の半導体装置は、前記半導体装置において、前記分離領域は、前記半導体基板の主面に配置された溝内に埋まった酸化膜からなることを特徴とするものである。
【００２０】
また、この発明の半導体装置は、前記半導体装置において、前記複数の分離領域は、その分離領域の長手方向と垂直な方向に、互いに平行に配置されていることを特徴とするものである。
【００２１】
また、この発明の半導体装置は、前記半導体装置において、前記抵抗素子は、一定の長さと幅と膜厚で均一に配置されていることを特徴とするものである。
【発明の効果】
【００２２】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
【００２３】
抵抗素子と近接する位置に活性領域を設けたことにより、抵抗素子近傍の絶縁膜を必要な範囲に区切ることができ、ＣＭＰ法による絶縁膜の研磨の際に絶縁膜の中央部に凹みが形成されてしまうことを抑止できるため、抵抗素子の形状の寸法精度を向上させて抵抗値の信頼性を高めることが可能となる。
【００２４】
絶縁膜をシャロートレンチ法により形成した素子分離膜とすることにより、ＣＭＰ法による絶縁膜の研磨の平坦性を向上させることができる。
【００２５】
絶縁膜上に複数の抵抗素子を並べて配置し、各々の抵抗素子の下層の絶縁膜の幅を活性領域によって所定幅に規定することにより、それぞれの抵抗素子近傍の絶縁膜を必要な範囲に区切ることができる。
【００２６】
絶縁膜の幅に起因して変化する抵抗素子の抵抗値のシフト量に基づいて、絶縁膜の所定幅を規定することにより、抵抗値のシフト量を所望の値に設定することが可能となる。
【００２７】
活性領域上を含む領域にダミーゲート電極を設けたことにより、抵抗素子のパターンが孤立することを抑止することができ、抵抗素子の形状を高い精度で形成することが可能となる。
【００２８】
ダミーゲート電極の面積を活性領域の面積よりも広く形成されており、活性領域をダミーゲート電極によって完全に覆うことにより、ダミーゲート電極の形状の安定化を達成することができ、これにより抵抗素子の形状を更に高精度に形成することができる。
【００２９】
１つの活性領域上に複数のダミーゲート電極を形成したことにより、活性領域の面積が比較的広い場合であっても、抵抗素子とダミーゲート電極を近接させることができる。また、活性領域上のダミーゲート電極間にゲート配線を通過させることが可能となる。
【００３０】
抵抗素子とダミーゲート電極の間の距離を前記複数の抵抗素子において同一の値に設定することにより、プロセス条件を最適化させた状態で各抵抗素子の抵抗値を均一にすることができる。
【００３１】
隣接する活性領域の間に複数の抵抗素子を形成したことにより、抵抗素子の配置効率を向上させることができる。
【００３２】
隣接する活性領域の間に形成した複数の抵抗素子間の距離を、半導体基板上に形成されたパターン相互の間隔の最小値に設定することにより、プロセス条件を最適化させた状態で抵抗素子のパターニングを行うことができる。
【００３３】
活性領域を抵抗素子の長手方向の端部近傍まで到達させ、抵抗素子の周囲を活性領域によって囲むことにより、抵抗素子が形成された絶縁膜を島状に独立したパターンとすることができ、ＣＭＰ法による研磨の際の絶縁膜表面の平坦性を更に向上させることができる。
【００３４】
ダミーゲート電極を前記抵抗素子の長手方向の端部近傍まで到達させ、抵抗素子の周囲をダミーゲート電極によって囲むことにより、抵抗素子の形状を高い寸法精度で形成することが可能となる。
【００３５】
抵抗素子を多結晶シリコン膜及びシリサイド膜からなるポリサイド構造の積層膜から構成し、シリサイド膜を抵抗素子の上面で選択的に除去することにより、ゲート層としてポリサイド構造のゲート層を用いた場合であっても所望の抵抗値を有する抵抗素子を形成することができる。
【００３６】
ダミーゲート電極を多結晶シリコン膜及びシリサイド膜からなるポリサイド構造の積層膜から構成することにより、ポリサイド構造のゲート層を用いた場合であっても、抵抗素子の形状安定化を達成することができる。
【００３７】
活性領域に所定の不純物を導入するとともにコンタクト層を接続し、活性領域を拡散層抵抗素子として機能させることにより、素子分離膜上の抵抗素子の近傍に拡散層抵抗素子を配置することができ、抵抗素子の配置効率を高めることができる。
【００３８】
活性領域を抵抗素子の長手方向の両端部近傍に配置し、抵抗素子が延在する方向と垂直方向に延在させたことにより、スペースを有効に活用して拡散層抵抗素子を配置することができる。
【００３９】
抵抗素子の上層に所定パターンの配線膜を形成し、抵抗素子の面積と、抵抗素子上で抵抗素子と配線膜がオーバーラップする領域の面積との比をそれぞれの抵抗素子においてほぼ一定としたことにより、配線層の影響により抵抗素子の抵抗値の均一性が損なわれることを抑止することができる。
【００４０】
抵抗素子をＭＯＳトランジスタのゲート電極と同一層によって形成したことによりゲート形成と同時に抵抗素子を形成することができる。
【図面の簡単な説明】
【００４１】
【図１】この発明の実施の形態１に係る半導体装置を示す模式図である。
【図２】この発明の実施の形態２に係る半導体装置を示す模式図である。
【図３】この発明の実施の形態２に係る半導体装置の別の例を示す模式図である。
【図４】この発明の実施の形態２に係る半導体装置の更に別の例を示す模式図である。
【図５】この発明の実施の形態２に係る半導体装置の更に別の例を示す模式図である。
【図６】この発明の実施の形態２に係る半導体装置の更に別の例を示す模式図である。
【図７】この発明の実施の形態２に係る半導体装置の更に別の例を示す模式図である。
【図８】この発明の実施の形態２に係る半導体装置の更に別の例を示す模式図である。
【図９】この発明の実施の形態２に係る半導体装置の更に別の例を示す模式図である。
【図１０】この発明の実施の形態３に係る半導体装置を示す模式図である。
【図１１】この発明の実施の形態３に係る半導体装置の別の例を示す模式図である。
【図１２】この発明の実施の形態４に係る半導体装置を示す模式図である。
【図１３】従来の半導体装置を示す模式図である。
【図１４】素子分離酸化膜の幅に対する、素子分離酸化膜の中央部の高さ位置及び抵抗素子の全長寸法のシフト量との関係を示す特性図である。
【発明を実施するための形態】
【００４２】
以下、本発明のいくつかの実施の形態を図面に基づいて説明する。
実施の形態１．
図１はこの発明の実施の形態１である半導体装置を示す模式図であって、図１（ａ）は実施の形態１の半導体装置の平面構成を示す平面図であり、図１（ｂ）は図１（ａ）の一点鎖線Ｉ−Ｉに沿った断面を示す概略断面図である。
【００４３】
先ず、図１に基づいて実施の形態１の半導体装置の構成を説明する。図１に示す半導体装置は、半導体基板１の表面領域にＳＴＩ法によって素子分離酸化膜２を形成し、素子分離酸化膜２上にＭＯＳトランジスタのゲート層を用いた幅Ｗの矩形状の抵抗素子４を形成したものである。抵抗素子４の材料としては例えばゲート層の材料である多結晶シリコン膜を用いることができる。そして、図１（ａ）に示すように、各抵抗素子４の幅方向の左右に隣接するように素子活性領域３を形成している。従って、素子分離酸化膜２は個々の抵抗素子４に対応して形成された素子活性領域３によって仕切られており、その幅が所定の値に規定されている。
【００４４】
抵抗素子４上は層間絶縁膜（不図示）で覆われており、図１（ａ）に示すように、層間絶縁膜上に形成された配線層５がコンタクト層６を介して抵抗素子４の両端に接続されている。なお、図１においては、抵抗素子４と配線層５を接続するコンタクト層６を簡易的に１つ示しているが、好適にはコンタクト抵抗が抵抗素子４の許容ばらつき以下となる個数のコンタクト層６を配置することが望ましい。すなわち、コンタクト層６の数が下式を満たすことが望ましい。
（コンタクト層６の１個の抵抗値）／（コンタクト層６の数）≦許容率×（抵抗素子４の抵抗値）
【００４５】
このように、抵抗素子４に対応させて素子活性領域３を形成し、素子分離酸化膜２の幅（Ｗｓｔｉ）を必要最小限の幅に設定することにより、素子分離酸化膜２を形成する際のＣＭＰ研磨によって、素子分離酸化膜２の中央部における膜厚が薄くなって凹みが形成されてしまうことを抑止することができる。
【００４６】
素子活性領域３は素子分離酸化膜２の幅を規定して、素子分離酸化膜２を短冊状に区切る役割を果たすため、素子活性領域３の幅（Ｗａ）には特に制約がない。素子活性領域３の幅が小さい程、同一範囲でより多くの抵抗素子４を配置することができ、抵抗素子４を配置する効率が向上するため、素子活性領域３の幅は作成できる最小幅まで狭めておくことが望ましい。
【００４７】
また、素子分離酸化膜２の幅（Ｗｓｔｉ）は、抵抗素子４の機能から許容される寸法シフト量以下に規定しておくことが望ましく、この幅は例えば図１３に示した測定結果に基づいて決定することができる。これにより、抵抗素子４の抵抗値のシフト量を所望の値以下に抑えることができ、抵抗素子４の抵抗値を設計の許容範囲内に設定することができる。
【００４８】
次に、実施の形態１の半導体装置の製造方法を説明する。先ず、半導体基板１にＳＴＩ法により素子分離酸化膜２を形成する。具体的には、エッチングにより半導体基板１上の所定の領域に溝を形成し、シリコン酸化膜等の絶縁膜を全面に堆積して溝を埋め込み、ＣＭＰ法により溝以外の領域における半導体基板１上の余分な絶縁膜を研磨して除去することにより、半導体基板１の所定の領域を埋め込む素子分離酸化膜２を形成する。この際、抵抗素子４が形成される領域においては、素子分離酸化膜２の幅がＷｓｔｉ以下となるように素子活性領域３を配置して素子分離酸化膜２を形成する。
【００４９】
次に、半導体基板１上を覆うように多結晶シリコン膜を形成する。多結晶シリコン膜には所定の導電性を確保するため不純物を添加する。その後、フォトリソグラフィー及びこれに続くドライエッチングにより多結晶シリコン膜をパターニングして、この多結晶シリコン膜からなる抵抗素子４を素子分離酸化膜２上に形成する。また、抵抗素子４のパターニングと同時にＭＯＳトランジスタの形成領域において、多結晶シリコン膜からなるゲート電極をパターニングする。
【００５０】
その後、抵抗素子４を覆う層間絶縁膜を形成し、抵抗素子４の両端に到達するコンタクトホールを開口し、コンタクトホールを充填するコンタクト層６を形成し、更に、コンタクト層６と接続される配線層５を層間絶縁膜上に形成してこれをパターニングすることにより図１に示す半導体装置を完成させる。
【００５１】
以上説明したように、実施の形態１では素子分離酸化膜２上に抵抗素子４を形成し、抵抗素子４の幅方向の左右に隣接するようにして素子活性領域３を形成するようにしたため、抵抗素子４が形成される領域の素子分離酸化膜２を抵抗素子４に合わせて短冊状に区切ることができる。これにより、素子分離酸化膜２の幅を必要最小限の幅に規定することができ、ＣＭＰ法による研磨の際、素子分離酸化膜２表面の平坦性を大幅に向上させることができる。従って、素子分離酸化膜２に安定した形状の所望の抵抗値を有する抵抗素子４を形成することが可能となり、各抵抗素子４の抵抗値を均一に設定することができる。
【００５２】
また、素子分離酸化膜２の幅（Ｗｓｔｉ）を、抵抗素子４の機能から許容される寸法シフト量以下に設定することにより、抵抗素子４の抵抗値を設計値内に納めることができ、アナログ回路などの抵抗値の要求精度の厳しい半導体装置の信頼性を向上させることが可能となる。
【００５３】
実施の形態２．
図２はこの発明の実施の形態２である半導体装置を示す模式図であって、図２（ａ）は実施の形態２の半導体装置の平面構成を示す平面図であり、図２（ｂ）は図２（ａ）の一点鎖線ＩＩ−ＩＩに沿った断面を示す概略断面図である。
【００５４】
実施の形態２の半導体装置においては、各抵抗素子４の幅方向の左右に設けられた素子活性領域３が素子分離酸化膜２の幅を規定している点は実施の形態１の半導体装置と同様である。実施の形態２の半導体装置においては、図２（ａ）に示すように、抵抗素子４の両側の素子活性領域３上にダミーゲート電極７を設けている点で実施の形態１の半導体装置と相違する。以下の各実施の形態の説明においては、図１に示した実施の形態１の半導体装置と同一の構成要素については各図に同一の符合を記して説明を一部省略する。
【００５５】
図２に示すように、素子活性領域３上に形成したダミーゲート電極７の形状、大きさは抵抗素子４とほぼ同一であり、図２（ａ）に示すように、ダミーゲート電極７は素子活性領域３の幅よりも狭い幅で、素子活性領域３上から素子分離酸化膜２上を跨ぐように抵抗素子４とほぼ平行に配置されている。
【００５６】
ダミーゲート電極７は、抵抗素子４と同様にＭＯＳトランジスタ形成領域におけるＭＯＳトランジスタのゲート層と同一層を用いて形成されている。従って、ダミーゲート電極７は素子活性領域３上にゲート酸化膜を介して形成されている。
【００５７】
そして、図２（ａ）に示すように、複数の抵抗素子４におけるダミーゲート電極７と抵抗素子４との間を同一のゲート間隔Ｓだけ離間させている。そして、同じ抵抗値を有する複数の抵抗素子４におけるゲート間隔Ｓを同じ値に揃えることによって、それぞれの抵抗素子４の抵抗値を同一値に揃えることが可能となる。より好ましくは、ゲート間隔Ｓは、半導体基板１上に形成されたパターンの間隔の最小値に近い値に設定しておく。
【００５８】
通常の半導体装置製造プロセスにおいては、最小値のパターン間隔を基準としてプロセス条件の最適化が行われるため、ゲート間隔Ｓが大きくなるほどプロセス条件に適合しなくなり抵抗素子４のパターンの寸法精度が悪くなる。実施の形態２では、ゲート間隔Ｓを最小値に近い値に設定しているため、抵抗素子４及びダミーゲート電極７の形状の寸法精度を高い精度で保つことができる。
【００５９】
ダミーゲート電極７は抵抗素子として使用せず、専ら抵抗素子４の形状の精度を高めるためのものであるため、ノイズ成分を低減させるためにダミーゲート電極７の電位は接地電位に固定しておく。また、ダミーゲート電極７の下層の素子活性領域３の電位は、ウェルと同電位に設定しておくことが望ましく、コンタクトを接続してウェルと同電位にするか、ウェルと同タイプの導電型として形成しておく。
【００６０】
次に、図３の平面図に基づいて実施の形態２の半導体装置の別の例について説明する。図３の半導体装置は、各抵抗素子４の間に形成した素子活性領域３の幅が比較的大きい場合に、素子活性領域３上のダミーゲート電極７を素子分離酸化膜２上の抵抗素子４に近接するように設けた例を示している。
【００６１】
このように、素子活性領域３の幅、大きさに制約を受けることなく、ダミーゲート電極７を抵抗素子４と近接させることにより抵抗素子４の形状劣化を抑えることができ、更に、複数の抵抗素子４におけるダミーゲート電極７と抵抗素子４の間隔を同一のゲート間隔Ｓに設定することにより、プロセス条件に適合させて各抵抗素子４の寸法精度を向上させることが可能となる。より好ましくは、同一の抵抗値を有する複数の抵抗素子４におけるダミーゲート電極７と抵抗素子４の間隔を同一のゲート間隔Ｓに設定することにより各抵抗素子４の抵抗値を同一値に設定することができる。また、素子活性領域３上のダミーゲート電極７間にゲート配線を通過させることが可能となる。
【００６２】
次に、図４の平面図に基づいて実施の形態２の半導体装置の更に別の例について説明する。図４の半導体装置は、素子活性領域３上にダミーゲート電極７を設けるとともに、素子分離酸化膜２上に複数の抵抗素子４を配置した例を示している。この場合においても、複数の抵抗素子４における抵抗素子４とダミーゲート電極７との間隔を同一のゲート間隔Ｓに設定するとともに、素子分離酸化膜２上のそれぞれの抵抗素子４同士の間隔も同一のゲート間隔Ｓに設定しておくことが望ましい。より好適には、同一の抵抗値を有する複数の抵抗素子４における、抵抗素子４とダミーゲート電極７若しくは抵抗素子４との間隔を同一のゲート間隔Ｓに設定することにより各抵抗素子４の抵抗値を同一値に設定することができる。
【００６３】
このように、抵抗素子４と近接して素子分離酸化膜２上に抵抗素子４を形成するとともに、抵抗素子４とダミーゲート電極７を近接させることにより、抵抗素子４近傍の配線構造を一様とすることができ、精度向上に適した配置を行うことができる。好適には、抵抗素子４と隣接する抵抗素子４又はダミーゲート電極７との間隔をそれぞれの抵抗素子４において同一のゲート間隔Ｓに設定して、抵抗素子４の左右（上下）を対称に配置することによりマッチング精度を向上させることができ、各抵抗素子４の形状を高精度に保って抵抗値を同一値に設定できる。また、図４の例では、素子分離酸化膜２上に複数の抵抗素子４を形成した場合であっても、各抵抗素子４の寸法精度を高精度に保つことが可能となる。また、素子分離酸化膜２上に複数の抵抗素子４を配置することにより、抵抗素子４の配置効率を高めることができる。
【００６４】
次に、図５に基づいて実施の形態２の半導体装置の更に別の例について説明する。図５の半導体装置は、素子活性領域３上に素子活性領域３の幅よりも広い幅のダミーゲート電極７を設け、ダミーゲート電極７で素子活性領域３を完全に覆った例を示している。ここで、図５（ａ）は半導体装置の平面構成を示す平面図であり、図５（ｂ）は、図５（ａ）中の一点鎖線ＩＩＩ−ＩＩＩに沿った断面を示す概略断面図である。
【００６５】
素子活性領域３とダミーゲート電極７の重ね合わせにおいて、素子活性領域３が露出したり露出しなかったりするとダミーゲート電極７の形状の安定性が得られず、このため、抵抗素子４の形状を保って安定的に供給することができなくなってしまう。図５に示すように、抵抗素子４の左右にダミーゲート電極７の幅よりも細い幅の素子活性領域３を形成し、素子活性領域３を完全に覆うようにダミーゲート電極７を形成することにより、ダミーゲート電極７の形状の安定性を得ることができる。そして、形状の安定化がなされたダミーゲート電極７と抵抗素子４とを近接させることにより、高い寸法精度の抵抗素子４を安定的に形成することが可能となる。
【００６６】
また、前述したように、素子活性領域３は素子分離酸化膜２を短冊状に区切る役割を果たすため、素子活性領域３の幅自体には特に制約がない。従って、素子活性領域３の幅を小さくすることにより素子分離酸化膜２の幅を拡大して抵抗素子４の配置効率を高めることができる。
【００６７】
次に、図６に基づいて実施の形態２の半導体装置の更に別の例について説明する。図６の半導体装置は、抵抗素子４が形成された素子分離酸化膜２を囲むように素子活性領域３を形成したものである。このように、抵抗素子４の周囲を素子活性領域３で囲むことにより、抵抗素子４の幅方向のみならず長手方向についても素子活性領域３によって素子分離酸化膜２の寸法を規定することができる。
【００６８】
これにより、抵抗素子４が形成される素子分離酸化膜２が島状の独立したパターンとなり、ＣＭＰ法による研磨の際に確実に平坦化を行うことができ、中央部に凹みが形成されてしまうことを抑止することができる。
【００６９】
次に、図７に基づいて実施の形態２の半導体装置の更に別の例について説明する。この例では、素子活性領域３の配置は図２で説明したものと同様であるが、ダミーゲート電極７を各抵抗素子４の周囲を囲むようにして形成した点で相違する。
【００７０】
このように、抵抗素子４の周囲をダミーゲート電極７で囲むことにより、抵抗素子４の形状を高精度に形成することができる。特に、抵抗素子４の長手方向の末端部における形状を精度良く形成することが可能となる。また、上述したように、抵抗素子４とダミーゲート電極７の間隔を最小値のゲート間隔Ｓで規定することにより、抵抗素子４の形状を非常に高い精度で形成することが可能となる。
【００７１】
図８は、抵抗素子４を囲むように素子活性領域３を形成し、素子活性領域３上にやはり抵抗素子４を囲むようにダミーゲート電極７を形成した例を示している。この例では、素子分離酸化膜２を島状にすることでＣＭＰ法による研磨の際の素子分離酸化膜２の平坦性を向上させることができ、抵抗素子４の周囲を囲むようにダミーゲート電極７を形成することにより、抵抗素子４のパターニングの際の形状安定性を確保することが可能となる。
【００７２】
次に、図９に基づいて実施の形態２の半導体装置の更に別の例について説明する。図９の半導体装置は、多結晶シリコン膜とシリサイド膜の積層構造（ポリサイドゲート構造）を用いて抵抗素子８及びダミーゲート電極９を形成した例を示している。これは、ＭＯＳトランジスタ形成領域におけるゲート電極をポリサイドゲート構造で形成した場合に特に好適である。抵抗素子８は所定の抵抗値を確保する必要があるため、端部以外においてはシリサイド層が除去されており、この領域においては下層の多結晶シリコン膜８ａが抵抗素子８の上面となる。一方、ダミーゲート電極９については、特に抵抗値を考慮する必要がないため、全面にシリサイド層が形成されている。
【００７３】
このように、例えばＭＯＳトランジスタ形成領域でゲート電極がポリサイド構造によって形成されている場合には、ポリサイド構造の抵抗素子８及びダミーゲート電極９を形成することができる。抵抗素子８のシリサイド層を選択的に除去しておくことにより、抵抗素子８の抵抗値を所望の値に設定することができる。
【００７４】
上述したような実施の形態２の各半導体装置の製造方法は、実施の形態１の半導体装置の製造方法にダミーゲート電極７の形成工程を加えたものである。すなわち、抵抗素子４のパターニングと同時に、素子活性領域３上を含む領域に図２〜５、図７〜９に示したような所定形状のダミーゲート電極７をパターニングすることによって、実施の形態２の半導体装置を製造することができる。また、図６に示すように、素子分離酸化膜２の周囲を素子活性領域３で囲むためには、実施の形態１で説明したＳＴＩ法による溝形成の際に、素子分離酸化膜２の形成領域に相当する矩形状の溝を形成してシリコン酸化膜等の絶縁膜を埋め込むようにする。
【００７５】
以上説明したように、実施の形態２では、素子活性領域３上に抵抗素子４とほぼ平行に並べられたダミーゲート電極７を設け、ダミーゲート電極７と抵抗素子４との間隔を近接させることにより、抵抗素子４の形状安定化を達成することができる。特に、ダミーゲート電極７と抵抗素子４の間隔をパターン間隔の最小値に設定することにより、抵抗素子４とダミーゲート電極７の形成を最適なプロセス条件で行うことができる。これにより、抵抗素子４の形状をより高い寸法精度で形成することが可能となり、抵抗素子４の抵抗値を所望の値に設定することが可能となる。
【００７６】
実施の形態３．
図１０はこの発明の実施の形態３である半導体装置を示す模式図であって、半導体装置の平面構成を示す平面図である。この半導体装置は、図１の半導体装置の素子活性領域３に不純物を導入して、抵抗素子として機能する拡散層１０を形成したものである。各拡散層１０の両端はコンタクト層１２を介して上層の配線層１１と接続されている。
【００７７】
実施の形態３の半導体装置では、実施の形態１と同様に各抵抗素子４が形成された素子分離酸化膜２を素子活性領域３で分断することによって、ＣＭＰ法による研磨の際に素子分離酸化膜２の表面の平坦性を向上させることが可能となるとともに、素子活性領域３に拡散層１０を形成することにより、拡散層１０による抵抗素子（拡散層抵抗素子）を抵抗素子４と同一領域に隣接して形成することができる。
【００７８】
従って、実施の形態３によれば、抵抗素子４の寸法精度を高めるとともに、各抵抗素子４間に形成した素子活性領域３を利用して拡散層抵抗素子を形成することができ、限られたスペース内で効率良く抵抗素子を形成することが可能となる。
【００７９】
実施の形態３の各半導体装置の製造方法は、実施の形態１の半導体装置の素子活性領域３に不純物導入工程を加えたものである。すなわち、素子活性領域３を形成した後、イオン注入により素子活性領域３に所定の不純物を導入することにより、素子活性領域３を所望の抵抗値を有する拡散層１０とすることができる。その後、層間絶縁膜の形成、拡散層１０に接続されるコンタクト層１２の形成、配線層１１の形成工程を経て実施の形態３の半導体装置を完成させる。
【００８０】
図１１は、実施の形態３の半導体装置の別の例を示す平面図である。図１１の半導体装置は、抵抗素子４の幅方向の左右に素子活性領域３を設けるとともに、各抵抗素子４の長手方向の端部と近接するように延在する素子活性領域３を設け、これらの素子活性領域３に所定の不純物を導入することにより抵抗素子として機能する拡散層１０を形成したものである。各拡散層１０の両端はコンタクト層１２を介して上層の配線層１１と接続されている。
【００８１】
このように、抵抗素子４の周囲４方向を拡散層１０（素子活性領域３）で囲むことにより、素子分離酸化膜２の広がりを制限することができ、ＣＭＰ法により素子分離酸化膜２を研磨した際の平坦性を向上させることが可能となる。また、素子分離酸化膜２を抵抗素子として機能する拡散層１０とすることにより、抵抗素子４と拡散層１０によって抵抗素子を構成することが可能となり、同一範囲での抵抗素子の配置効率を大幅に高めることができる。
【００８２】
実施の形態４
図１２はこの発明の実施の形態４である半導体装置を示す平面図である。図１２の半導体装置は、図２の半導体装置と同様に抵抗素子４の両側に隣接する素子活性領域３にダミーゲート電極７を形成したものであり、抵抗素子４の更に上層に層間絶縁膜を介して配線層１３が形成したものである。
【００８３】
一般に、抵抗素子の直上を通過する配線層が存在する場合、配線層の影響により多結晶シリコン膜の活性化率が変化する。このため、直上に配線層が存在する抵抗素子と直上に配線層が存在しない抵抗素子とでは抵抗値に差が生じてしまう。
【００８４】
実施の形態４では、各抵抗素子４の直上を均一な割合で配線層１３が覆うようにしている。具体的には、抵抗素子４の面積と、抵抗素子４の面積と重複する配線層１３の面積との比率を各抵抗素子４において同一の割合に設定している。これにより、配線層１３の影響によって多結晶シリコン膜の活性化率が変化した場合であっても、各抵抗素子４に生じる抵抗差をほぼ同一とすることができ、各抵抗素子４の抵抗値を均一化することができる。なお、抵抗素子４の抵抗値を均一化するためには、上述のように抵抗素子４に対する配線層１３の配置を同一条件とすることが望ましいが、抵抗素子４上に配線層１３を全く形成しないことにより抵抗値の均一化を達成することもできる。
【００８５】
以上説明したように実施の形態４では、抵抗素子４の面積と抵抗素子４上に形成された配線層１３と抵抗素子４とが重複（オーバーラップ）する範囲の面積との割合を各抵抗素子４について一定とすることにより、配線１３に起因する抵抗値の差を同一とすることができ、ほぼ同一の抵抗値を有する抵抗素子４を形成することができる。
【符号の説明】
【００８６】
１ 半導体基板、 ２ 素子分離酸化膜、 ３ 素子活性領域、 ４，８ 抵抗素子、 ５，１１ 配線層、 ６，１２ コンタクト層、 ７，９ ダミーゲート電極、 １０ 拡散層。
【技術分野】
【０００１】
この発明は半導体装置及びその製造方法に関し、特に、抵抗素子を有する半導体装置に適用して好適である。
【背景技術】
【０００２】
半導体装置に用いられる抵抗素子は、半導体基板の表面に形成した拡散層を用いる拡散抵抗と、多結晶シリコン膜を用いたポリ抵抗に大別される。このうち、ポリ抵抗による抵抗素子は半導体基板上の素子分離膜上に形成されることが多い。
【０００３】
図１３は、ゲート層を用いて素子分離酸化膜上に抵抗素子を形成した例を示す模式図である。ここで、図１３（ａ）は抵抗素子を形成した半導体装置の平面図を、図１３（ｂ）及び図１３（ｃ）は、図１３（ａ）中の一点鎖線ＩＶ−ＩＶに沿った断面を示す模式図である。
【０００４】
微細化に伴い、近時においてはＣＭＰ（化学機械研磨）法を用いたシャロートレンチ（ＳＴＩ）法により素子分離を行うのが一般的である。図１３に示す半導体装置においても、ＳＴＩ法により形成した素子分離酸化膜１０２によって半導体基板１０１の素子分離が成されている。ＳＴＩ法による素子分離酸化膜１０２の形成は、エッチングにより半導体基板１０１に溝を形成し、シリコン酸化膜等の絶縁膜を全面に堆積して溝を埋め込み、ＣＭＰ法により溝以外の領域における半導体基板１０１上の余分な絶縁膜を研磨して除去することによって行われる。
【０００５】
図１３の半導体装置は、素子分離酸化膜１０２を形成した後、素子分離酸化膜１０２上に複数の抵抗素子１０４を形成したものである。各抵抗素子１０４は、その後の配線形成工程により、更に上層の配線層１０５とコンタクト層１０６を介して接続される。抵抗素子１０４のサイズは全長（Ｌ）＝ｌ００μｍ程度であり、半導体基板１０１上に多数の抵抗素子１０４を形成する必要があるため、広大な素子分離酸化膜１０２を形成して、その上に多数の抵抗素子１０４を一括して形成することが行われている。
【０００６】
このようにして形成される抵抗素子１０４の抵抗値は、パターン幅、素子の全長、厚さの他、膜の成長法、添加する不純物の濃度、厚さ方向のプロファイル、熱処理などの様々な要因で決定されるものである。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、素子分離酸化膜１０２を広大な面積で形成すると、素子分離酸化膜１０２の周辺部から中央部に向かうにつれてＣＭＰ法による研磨量が増大するため、中央部において素子分離酸化膜１０２の厚さが薄くなってしまうという問題が発生する。これは、ＣＭＰ法における平坦化技術において、いわゆるディッシングと呼ばれる現象に起因するものであり、この現象により素子分離酸化膜１０２の中央部には図１３（ｃ）に示すような凹みが形成されてしまう。
【０００８】
凹みが形成された素子分離酸化膜１０２上に抵抗素子１０４を形成すると、素子分離酸化膜１０２の中央部に形成された抵抗素子１０４と、周辺部に形成された抵抗素子１０４との間で形状上の相違が発生してしまう。
【０００９】
形状上の相違としては、（１）凹みの生じている素子分離酸化膜１０２上に抵抗素子１０４の材料である多結晶シリコン膜を形成するため、中央部の膜厚が周辺部よりも厚く形成されるという膜厚の差、（２）抵抗素子１０４を形成する高さ位置が異なることによる抵抗素子１０４の幅の差、（３）抵抗素子の断面形状の差、などが挙げられる。このような形状上の相違は素子分離酸化膜１０２の幅が大きくなるほど増大してしまう。
【００１０】
図１４は、素子分離酸化膜１０２の幅に対する素子分離酸化膜１０２の中央部の高さ位置（Ｈ）の関係（実線）と、素子分離酸化膜１０２の幅に対する抵抗素子１０４の全長寸法のシフト量（Ｌｓｉｆｔ）との関係（点線）を示す特性図である。図１４に示すように、素子分離酸化膜１０２の幅の増加に伴って、素子分離酸化膜１０２の高さ位置は減少し、また、寸法のシフト量も増大する。素子分離酸化膜１０２の幅が１００μｍの場合には、抵抗素子１０４の全長寸法のシフト量は１３％に達し、結果として抵抗値のシフト量も１３％となってしまう。
【００１１】
このように、従来の方法では、素子分離酸化膜１０２上の抵抗素子１０４の形状を一定に保つことができないため、抵抗素子１０４の抵抗値に差が生じてアナログ回路のような要求精度の高い回路に適用することが困難となっていた。
【００１２】
この発明は上述のような問題を解決するために成されたもので、第１の目的は、素子分離酸化膜上に所望の形状の抵抗素子を形成して、抵抗値の精度を高めて信頼性を向上させた半導体装置を提供することにある。
【００１３】
また、第２の目的は、抵抗素子が形成される領域の配置効率を向上させて、微細化に適した半導体装置を提供することにある。
【課題を解決するための手段】
【００１４】
この発明の半導体装置は、半導体基板と、前記半導体基板の主面に配置された活性領域と、前記活性領域内に配置された複数の分離領域と、それぞれの分離領域上に一つずつ配置された抵抗素子と、を備え、前記分離領域は、前記活性領域に完全に囲まれていることを特徴とするものである。
【００１５】
また、この発明の半導体装置は、前記半導体装置において、前記分離領域は、前記半導体基板の主面に配置された溝内に埋まった酸化膜からなることを特徴とするものである。
【００１６】
また、この発明の半導体装置は、前記半導体装置において、前記複数の分離領域は、その分離領域の長手方向と垂直な方向に、互いに平行に配置されていることを特徴とするものである。
【００１７】
また、この発明の半導体装置は、前記半導体装置において、前記抵抗素子は、一定の長さと幅と膜厚で均一に配置されていることを特徴とするものである。
【００１８】
また、この発明の半導体装置は、半導体基板と、前記半導体基板の主面に配置された複数の分離領域と、それぞれの分離領域上に一つずつ配置された抵抗素子と、前記分離領域を完全に囲むように配置された活性領域と、を備え、前記分離領域は、互いに近接して配置されていることを特徴とするものである。
【００１９】
また、この発明の半導体装置は、前記半導体装置において、前記分離領域は、前記半導体基板の主面に配置された溝内に埋まった酸化膜からなることを特徴とするものである。
【００２０】
また、この発明の半導体装置は、前記半導体装置において、前記複数の分離領域は、その分離領域の長手方向と垂直な方向に、互いに平行に配置されていることを特徴とするものである。
【００２１】
また、この発明の半導体装置は、前記半導体装置において、前記抵抗素子は、一定の長さと幅と膜厚で均一に配置されていることを特徴とするものである。
【発明の効果】
【００２２】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
【００２３】
抵抗素子と近接する位置に活性領域を設けたことにより、抵抗素子近傍の絶縁膜を必要な範囲に区切ることができ、ＣＭＰ法による絶縁膜の研磨の際に絶縁膜の中央部に凹みが形成されてしまうことを抑止できるため、抵抗素子の形状の寸法精度を向上させて抵抗値の信頼性を高めることが可能となる。
【００２４】
絶縁膜をシャロートレンチ法により形成した素子分離膜とすることにより、ＣＭＰ法による絶縁膜の研磨の平坦性を向上させることができる。
【００２５】
絶縁膜上に複数の抵抗素子を並べて配置し、各々の抵抗素子の下層の絶縁膜の幅を活性領域によって所定幅に規定することにより、それぞれの抵抗素子近傍の絶縁膜を必要な範囲に区切ることができる。
【００２６】
絶縁膜の幅に起因して変化する抵抗素子の抵抗値のシフト量に基づいて、絶縁膜の所定幅を規定することにより、抵抗値のシフト量を所望の値に設定することが可能となる。
【００２７】
活性領域上を含む領域にダミーゲート電極を設けたことにより、抵抗素子のパターンが孤立することを抑止することができ、抵抗素子の形状を高い精度で形成することが可能となる。
【００２８】
ダミーゲート電極の面積を活性領域の面積よりも広く形成されており、活性領域をダミーゲート電極によって完全に覆うことにより、ダミーゲート電極の形状の安定化を達成することができ、これにより抵抗素子の形状を更に高精度に形成することができる。
【００２９】
１つの活性領域上に複数のダミーゲート電極を形成したことにより、活性領域の面積が比較的広い場合であっても、抵抗素子とダミーゲート電極を近接させることができる。また、活性領域上のダミーゲート電極間にゲート配線を通過させることが可能となる。
【００３０】
抵抗素子とダミーゲート電極の間の距離を前記複数の抵抗素子において同一の値に設定することにより、プロセス条件を最適化させた状態で各抵抗素子の抵抗値を均一にすることができる。
【００３１】
隣接する活性領域の間に複数の抵抗素子を形成したことにより、抵抗素子の配置効率を向上させることができる。
【００３２】
隣接する活性領域の間に形成した複数の抵抗素子間の距離を、半導体基板上に形成されたパターン相互の間隔の最小値に設定することにより、プロセス条件を最適化させた状態で抵抗素子のパターニングを行うことができる。
【００３３】
活性領域を抵抗素子の長手方向の端部近傍まで到達させ、抵抗素子の周囲を活性領域によって囲むことにより、抵抗素子が形成された絶縁膜を島状に独立したパターンとすることができ、ＣＭＰ法による研磨の際の絶縁膜表面の平坦性を更に向上させることができる。
【００３４】
ダミーゲート電極を前記抵抗素子の長手方向の端部近傍まで到達させ、抵抗素子の周囲をダミーゲート電極によって囲むことにより、抵抗素子の形状を高い寸法精度で形成することが可能となる。
【００３５】
抵抗素子を多結晶シリコン膜及びシリサイド膜からなるポリサイド構造の積層膜から構成し、シリサイド膜を抵抗素子の上面で選択的に除去することにより、ゲート層としてポリサイド構造のゲート層を用いた場合であっても所望の抵抗値を有する抵抗素子を形成することができる。
【００３６】
ダミーゲート電極を多結晶シリコン膜及びシリサイド膜からなるポリサイド構造の積層膜から構成することにより、ポリサイド構造のゲート層を用いた場合であっても、抵抗素子の形状安定化を達成することができる。
【００３７】
活性領域に所定の不純物を導入するとともにコンタクト層を接続し、活性領域を拡散層抵抗素子として機能させることにより、素子分離膜上の抵抗素子の近傍に拡散層抵抗素子を配置することができ、抵抗素子の配置効率を高めることができる。
【００３８】
活性領域を抵抗素子の長手方向の両端部近傍に配置し、抵抗素子が延在する方向と垂直方向に延在させたことにより、スペースを有効に活用して拡散層抵抗素子を配置することができる。
【００３９】
抵抗素子の上層に所定パターンの配線膜を形成し、抵抗素子の面積と、抵抗素子上で抵抗素子と配線膜がオーバーラップする領域の面積との比をそれぞれの抵抗素子においてほぼ一定としたことにより、配線層の影響により抵抗素子の抵抗値の均一性が損なわれることを抑止することができる。
【００４０】
抵抗素子をＭＯＳトランジスタのゲート電極と同一層によって形成したことによりゲート形成と同時に抵抗素子を形成することができる。
【図面の簡単な説明】
【００４１】
【図１】この発明の実施の形態１に係る半導体装置を示す模式図である。
【図２】この発明の実施の形態２に係る半導体装置を示す模式図である。
【図３】この発明の実施の形態２に係る半導体装置の別の例を示す模式図である。
【図４】この発明の実施の形態２に係る半導体装置の更に別の例を示す模式図である。
【図５】この発明の実施の形態２に係る半導体装置の更に別の例を示す模式図である。
【図６】この発明の実施の形態２に係る半導体装置の更に別の例を示す模式図である。
【図７】この発明の実施の形態２に係る半導体装置の更に別の例を示す模式図である。
【図８】この発明の実施の形態２に係る半導体装置の更に別の例を示す模式図である。
【図９】この発明の実施の形態２に係る半導体装置の更に別の例を示す模式図である。
【図１０】この発明の実施の形態３に係る半導体装置を示す模式図である。
【図１１】この発明の実施の形態３に係る半導体装置の別の例を示す模式図である。
【図１２】この発明の実施の形態４に係る半導体装置を示す模式図である。
【図１３】従来の半導体装置を示す模式図である。
【図１４】素子分離酸化膜の幅に対する、素子分離酸化膜の中央部の高さ位置及び抵抗素子の全長寸法のシフト量との関係を示す特性図である。
【発明を実施するための形態】
【００４２】
以下、本発明のいくつかの実施の形態を図面に基づいて説明する。
実施の形態１．
図１はこの発明の実施の形態１である半導体装置を示す模式図であって、図１（ａ）は実施の形態１の半導体装置の平面構成を示す平面図であり、図１（ｂ）は図１（ａ）の一点鎖線Ｉ−Ｉに沿った断面を示す概略断面図である。
【００４３】
先ず、図１に基づいて実施の形態１の半導体装置の構成を説明する。図１に示す半導体装置は、半導体基板１の表面領域にＳＴＩ法によって素子分離酸化膜２を形成し、素子分離酸化膜２上にＭＯＳトランジスタのゲート層を用いた幅Ｗの矩形状の抵抗素子４を形成したものである。抵抗素子４の材料としては例えばゲート層の材料である多結晶シリコン膜を用いることができる。そして、図１（ａ）に示すように、各抵抗素子４の幅方向の左右に隣接するように素子活性領域３を形成している。従って、素子分離酸化膜２は個々の抵抗素子４に対応して形成された素子活性領域３によって仕切られており、その幅が所定の値に規定されている。
【００４４】
抵抗素子４上は層間絶縁膜（不図示）で覆われており、図１（ａ）に示すように、層間絶縁膜上に形成された配線層５がコンタクト層６を介して抵抗素子４の両端に接続されている。なお、図１においては、抵抗素子４と配線層５を接続するコンタクト層６を簡易的に１つ示しているが、好適にはコンタクト抵抗が抵抗素子４の許容ばらつき以下となる個数のコンタクト層６を配置することが望ましい。すなわち、コンタクト層６の数が下式を満たすことが望ましい。
（コンタクト層６の１個の抵抗値）／（コンタクト層６の数）≦許容率×（抵抗素子４の抵抗値）
【００４５】
このように、抵抗素子４に対応させて素子活性領域３を形成し、素子分離酸化膜２の幅（Ｗｓｔｉ）を必要最小限の幅に設定することにより、素子分離酸化膜２を形成する際のＣＭＰ研磨によって、素子分離酸化膜２の中央部における膜厚が薄くなって凹みが形成されてしまうことを抑止することができる。
【００４６】
素子活性領域３は素子分離酸化膜２の幅を規定して、素子分離酸化膜２を短冊状に区切る役割を果たすため、素子活性領域３の幅（Ｗａ）には特に制約がない。素子活性領域３の幅が小さい程、同一範囲でより多くの抵抗素子４を配置することができ、抵抗素子４を配置する効率が向上するため、素子活性領域３の幅は作成できる最小幅まで狭めておくことが望ましい。
【００４７】
また、素子分離酸化膜２の幅（Ｗｓｔｉ）は、抵抗素子４の機能から許容される寸法シフト量以下に規定しておくことが望ましく、この幅は例えば図１３に示した測定結果に基づいて決定することができる。これにより、抵抗素子４の抵抗値のシフト量を所望の値以下に抑えることができ、抵抗素子４の抵抗値を設計の許容範囲内に設定することができる。
【００４８】
次に、実施の形態１の半導体装置の製造方法を説明する。先ず、半導体基板１にＳＴＩ法により素子分離酸化膜２を形成する。具体的には、エッチングにより半導体基板１上の所定の領域に溝を形成し、シリコン酸化膜等の絶縁膜を全面に堆積して溝を埋め込み、ＣＭＰ法により溝以外の領域における半導体基板１上の余分な絶縁膜を研磨して除去することにより、半導体基板１の所定の領域を埋め込む素子分離酸化膜２を形成する。この際、抵抗素子４が形成される領域においては、素子分離酸化膜２の幅がＷｓｔｉ以下となるように素子活性領域３を配置して素子分離酸化膜２を形成する。
【００４９】
次に、半導体基板１上を覆うように多結晶シリコン膜を形成する。多結晶シリコン膜には所定の導電性を確保するため不純物を添加する。その後、フォトリソグラフィー及びこれに続くドライエッチングにより多結晶シリコン膜をパターニングして、この多結晶シリコン膜からなる抵抗素子４を素子分離酸化膜２上に形成する。また、抵抗素子４のパターニングと同時にＭＯＳトランジスタの形成領域において、多結晶シリコン膜からなるゲート電極をパターニングする。
【００５０】
その後、抵抗素子４を覆う層間絶縁膜を形成し、抵抗素子４の両端に到達するコンタクトホールを開口し、コンタクトホールを充填するコンタクト層６を形成し、更に、コンタクト層６と接続される配線層５を層間絶縁膜上に形成してこれをパターニングすることにより図１に示す半導体装置を完成させる。
【００５１】
以上説明したように、実施の形態１では素子分離酸化膜２上に抵抗素子４を形成し、抵抗素子４の幅方向の左右に隣接するようにして素子活性領域３を形成するようにしたため、抵抗素子４が形成される領域の素子分離酸化膜２を抵抗素子４に合わせて短冊状に区切ることができる。これにより、素子分離酸化膜２の幅を必要最小限の幅に規定することができ、ＣＭＰ法による研磨の際、素子分離酸化膜２表面の平坦性を大幅に向上させることができる。従って、素子分離酸化膜２に安定した形状の所望の抵抗値を有する抵抗素子４を形成することが可能となり、各抵抗素子４の抵抗値を均一に設定することができる。
【００５２】
また、素子分離酸化膜２の幅（Ｗｓｔｉ）を、抵抗素子４の機能から許容される寸法シフト量以下に設定することにより、抵抗素子４の抵抗値を設計値内に納めることができ、アナログ回路などの抵抗値の要求精度の厳しい半導体装置の信頼性を向上させることが可能となる。
【００５３】
実施の形態２．
図２はこの発明の実施の形態２である半導体装置を示す模式図であって、図２（ａ）は実施の形態２の半導体装置の平面構成を示す平面図であり、図２（ｂ）は図２（ａ）の一点鎖線ＩＩ−ＩＩに沿った断面を示す概略断面図である。
【００５４】
実施の形態２の半導体装置においては、各抵抗素子４の幅方向の左右に設けられた素子活性領域３が素子分離酸化膜２の幅を規定している点は実施の形態１の半導体装置と同様である。実施の形態２の半導体装置においては、図２（ａ）に示すように、抵抗素子４の両側の素子活性領域３上にダミーゲート電極７を設けている点で実施の形態１の半導体装置と相違する。以下の各実施の形態の説明においては、図１に示した実施の形態１の半導体装置と同一の構成要素については各図に同一の符合を記して説明を一部省略する。
【００５５】
図２に示すように、素子活性領域３上に形成したダミーゲート電極７の形状、大きさは抵抗素子４とほぼ同一であり、図２（ａ）に示すように、ダミーゲート電極７は素子活性領域３の幅よりも狭い幅で、素子活性領域３上から素子分離酸化膜２上を跨ぐように抵抗素子４とほぼ平行に配置されている。
【００５６】
ダミーゲート電極７は、抵抗素子４と同様にＭＯＳトランジスタ形成領域におけるＭＯＳトランジスタのゲート層と同一層を用いて形成されている。従って、ダミーゲート電極７は素子活性領域３上にゲート酸化膜を介して形成されている。
【００５７】
そして、図２（ａ）に示すように、複数の抵抗素子４におけるダミーゲート電極７と抵抗素子４との間を同一のゲート間隔Ｓだけ離間させている。そして、同じ抵抗値を有する複数の抵抗素子４におけるゲート間隔Ｓを同じ値に揃えることによって、それぞれの抵抗素子４の抵抗値を同一値に揃えることが可能となる。より好ましくは、ゲート間隔Ｓは、半導体基板１上に形成されたパターンの間隔の最小値に近い値に設定しておく。
【００５８】
通常の半導体装置製造プロセスにおいては、最小値のパターン間隔を基準としてプロセス条件の最適化が行われるため、ゲート間隔Ｓが大きくなるほどプロセス条件に適合しなくなり抵抗素子４のパターンの寸法精度が悪くなる。実施の形態２では、ゲート間隔Ｓを最小値に近い値に設定しているため、抵抗素子４及びダミーゲート電極７の形状の寸法精度を高い精度で保つことができる。
【００５９】
ダミーゲート電極７は抵抗素子として使用せず、専ら抵抗素子４の形状の精度を高めるためのものであるため、ノイズ成分を低減させるためにダミーゲート電極７の電位は接地電位に固定しておく。また、ダミーゲート電極７の下層の素子活性領域３の電位は、ウェルと同電位に設定しておくことが望ましく、コンタクトを接続してウェルと同電位にするか、ウェルと同タイプの導電型として形成しておく。
【００６０】
次に、図３の平面図に基づいて実施の形態２の半導体装置の別の例について説明する。図３の半導体装置は、各抵抗素子４の間に形成した素子活性領域３の幅が比較的大きい場合に、素子活性領域３上のダミーゲート電極７を素子分離酸化膜２上の抵抗素子４に近接するように設けた例を示している。
【００６１】
このように、素子活性領域３の幅、大きさに制約を受けることなく、ダミーゲート電極７を抵抗素子４と近接させることにより抵抗素子４の形状劣化を抑えることができ、更に、複数の抵抗素子４におけるダミーゲート電極７と抵抗素子４の間隔を同一のゲート間隔Ｓに設定することにより、プロセス条件に適合させて各抵抗素子４の寸法精度を向上させることが可能となる。より好ましくは、同一の抵抗値を有する複数の抵抗素子４におけるダミーゲート電極７と抵抗素子４の間隔を同一のゲート間隔Ｓに設定することにより各抵抗素子４の抵抗値を同一値に設定することができる。また、素子活性領域３上のダミーゲート電極７間にゲート配線を通過させることが可能となる。
【００６２】
次に、図４の平面図に基づいて実施の形態２の半導体装置の更に別の例について説明する。図４の半導体装置は、素子活性領域３上にダミーゲート電極７を設けるとともに、素子分離酸化膜２上に複数の抵抗素子４を配置した例を示している。この場合においても、複数の抵抗素子４における抵抗素子４とダミーゲート電極７との間隔を同一のゲート間隔Ｓに設定するとともに、素子分離酸化膜２上のそれぞれの抵抗素子４同士の間隔も同一のゲート間隔Ｓに設定しておくことが望ましい。より好適には、同一の抵抗値を有する複数の抵抗素子４における、抵抗素子４とダミーゲート電極７若しくは抵抗素子４との間隔を同一のゲート間隔Ｓに設定することにより各抵抗素子４の抵抗値を同一値に設定することができる。
【００６３】
このように、抵抗素子４と近接して素子分離酸化膜２上に抵抗素子４を形成するとともに、抵抗素子４とダミーゲート電極７を近接させることにより、抵抗素子４近傍の配線構造を一様とすることができ、精度向上に適した配置を行うことができる。好適には、抵抗素子４と隣接する抵抗素子４又はダミーゲート電極７との間隔をそれぞれの抵抗素子４において同一のゲート間隔Ｓに設定して、抵抗素子４の左右（上下）を対称に配置することによりマッチング精度を向上させることができ、各抵抗素子４の形状を高精度に保って抵抗値を同一値に設定できる。また、図４の例では、素子分離酸化膜２上に複数の抵抗素子４を形成した場合であっても、各抵抗素子４の寸法精度を高精度に保つことが可能となる。また、素子分離酸化膜２上に複数の抵抗素子４を配置することにより、抵抗素子４の配置効率を高めることができる。
【００６４】
次に、図５に基づいて実施の形態２の半導体装置の更に別の例について説明する。図５の半導体装置は、素子活性領域３上に素子活性領域３の幅よりも広い幅のダミーゲート電極７を設け、ダミーゲート電極７で素子活性領域３を完全に覆った例を示している。ここで、図５（ａ）は半導体装置の平面構成を示す平面図であり、図５（ｂ）は、図５（ａ）中の一点鎖線ＩＩＩ−ＩＩＩに沿った断面を示す概略断面図である。
【００６５】
素子活性領域３とダミーゲート電極７の重ね合わせにおいて、素子活性領域３が露出したり露出しなかったりするとダミーゲート電極７の形状の安定性が得られず、このため、抵抗素子４の形状を保って安定的に供給することができなくなってしまう。図５に示すように、抵抗素子４の左右にダミーゲート電極７の幅よりも細い幅の素子活性領域３を形成し、素子活性領域３を完全に覆うようにダミーゲート電極７を形成することにより、ダミーゲート電極７の形状の安定性を得ることができる。そして、形状の安定化がなされたダミーゲート電極７と抵抗素子４とを近接させることにより、高い寸法精度の抵抗素子４を安定的に形成することが可能となる。
【００６６】
また、前述したように、素子活性領域３は素子分離酸化膜２を短冊状に区切る役割を果たすため、素子活性領域３の幅自体には特に制約がない。従って、素子活性領域３の幅を小さくすることにより素子分離酸化膜２の幅を拡大して抵抗素子４の配置効率を高めることができる。
【００６７】
次に、図６に基づいて実施の形態２の半導体装置の更に別の例について説明する。図６の半導体装置は、抵抗素子４が形成された素子分離酸化膜２を囲むように素子活性領域３を形成したものである。このように、抵抗素子４の周囲を素子活性領域３で囲むことにより、抵抗素子４の幅方向のみならず長手方向についても素子活性領域３によって素子分離酸化膜２の寸法を規定することができる。
【００６８】
これにより、抵抗素子４が形成される素子分離酸化膜２が島状の独立したパターンとなり、ＣＭＰ法による研磨の際に確実に平坦化を行うことができ、中央部に凹みが形成されてしまうことを抑止することができる。
【００６９】
次に、図７に基づいて実施の形態２の半導体装置の更に別の例について説明する。この例では、素子活性領域３の配置は図２で説明したものと同様であるが、ダミーゲート電極７を各抵抗素子４の周囲を囲むようにして形成した点で相違する。
【００７０】
このように、抵抗素子４の周囲をダミーゲート電極７で囲むことにより、抵抗素子４の形状を高精度に形成することができる。特に、抵抗素子４の長手方向の末端部における形状を精度良く形成することが可能となる。また、上述したように、抵抗素子４とダミーゲート電極７の間隔を最小値のゲート間隔Ｓで規定することにより、抵抗素子４の形状を非常に高い精度で形成することが可能となる。
【００７１】
図８は、抵抗素子４を囲むように素子活性領域３を形成し、素子活性領域３上にやはり抵抗素子４を囲むようにダミーゲート電極７を形成した例を示している。この例では、素子分離酸化膜２を島状にすることでＣＭＰ法による研磨の際の素子分離酸化膜２の平坦性を向上させることができ、抵抗素子４の周囲を囲むようにダミーゲート電極７を形成することにより、抵抗素子４のパターニングの際の形状安定性を確保することが可能となる。
【００７２】
次に、図９に基づいて実施の形態２の半導体装置の更に別の例について説明する。図９の半導体装置は、多結晶シリコン膜とシリサイド膜の積層構造（ポリサイドゲート構造）を用いて抵抗素子８及びダミーゲート電極９を形成した例を示している。これは、ＭＯＳトランジスタ形成領域におけるゲート電極をポリサイドゲート構造で形成した場合に特に好適である。抵抗素子８は所定の抵抗値を確保する必要があるため、端部以外においてはシリサイド層が除去されており、この領域においては下層の多結晶シリコン膜８ａが抵抗素子８の上面となる。一方、ダミーゲート電極９については、特に抵抗値を考慮する必要がないため、全面にシリサイド層が形成されている。
【００７３】
このように、例えばＭＯＳトランジスタ形成領域でゲート電極がポリサイド構造によって形成されている場合には、ポリサイド構造の抵抗素子８及びダミーゲート電極９を形成することができる。抵抗素子８のシリサイド層を選択的に除去しておくことにより、抵抗素子８の抵抗値を所望の値に設定することができる。
【００７４】
上述したような実施の形態２の各半導体装置の製造方法は、実施の形態１の半導体装置の製造方法にダミーゲート電極７の形成工程を加えたものである。すなわち、抵抗素子４のパターニングと同時に、素子活性領域３上を含む領域に図２〜５、図７〜９に示したような所定形状のダミーゲート電極７をパターニングすることによって、実施の形態２の半導体装置を製造することができる。また、図６に示すように、素子分離酸化膜２の周囲を素子活性領域３で囲むためには、実施の形態１で説明したＳＴＩ法による溝形成の際に、素子分離酸化膜２の形成領域に相当する矩形状の溝を形成してシリコン酸化膜等の絶縁膜を埋め込むようにする。
【００７５】
以上説明したように、実施の形態２では、素子活性領域３上に抵抗素子４とほぼ平行に並べられたダミーゲート電極７を設け、ダミーゲート電極７と抵抗素子４との間隔を近接させることにより、抵抗素子４の形状安定化を達成することができる。特に、ダミーゲート電極７と抵抗素子４の間隔をパターン間隔の最小値に設定することにより、抵抗素子４とダミーゲート電極７の形成を最適なプロセス条件で行うことができる。これにより、抵抗素子４の形状をより高い寸法精度で形成することが可能となり、抵抗素子４の抵抗値を所望の値に設定することが可能となる。
【００７６】
実施の形態３．
図１０はこの発明の実施の形態３である半導体装置を示す模式図であって、半導体装置の平面構成を示す平面図である。この半導体装置は、図１の半導体装置の素子活性領域３に不純物を導入して、抵抗素子として機能する拡散層１０を形成したものである。各拡散層１０の両端はコンタクト層１２を介して上層の配線層１１と接続されている。
【００７７】
実施の形態３の半導体装置では、実施の形態１と同様に各抵抗素子４が形成された素子分離酸化膜２を素子活性領域３で分断することによって、ＣＭＰ法による研磨の際に素子分離酸化膜２の表面の平坦性を向上させることが可能となるとともに、素子活性領域３に拡散層１０を形成することにより、拡散層１０による抵抗素子（拡散層抵抗素子）を抵抗素子４と同一領域に隣接して形成することができる。
【００７８】
従って、実施の形態３によれば、抵抗素子４の寸法精度を高めるとともに、各抵抗素子４間に形成した素子活性領域３を利用して拡散層抵抗素子を形成することができ、限られたスペース内で効率良く抵抗素子を形成することが可能となる。
【００７９】
実施の形態３の各半導体装置の製造方法は、実施の形態１の半導体装置の素子活性領域３に不純物導入工程を加えたものである。すなわち、素子活性領域３を形成した後、イオン注入により素子活性領域３に所定の不純物を導入することにより、素子活性領域３を所望の抵抗値を有する拡散層１０とすることができる。その後、層間絶縁膜の形成、拡散層１０に接続されるコンタクト層１２の形成、配線層１１の形成工程を経て実施の形態３の半導体装置を完成させる。
【００８０】
図１１は、実施の形態３の半導体装置の別の例を示す平面図である。図１１の半導体装置は、抵抗素子４の幅方向の左右に素子活性領域３を設けるとともに、各抵抗素子４の長手方向の端部と近接するように延在する素子活性領域３を設け、これらの素子活性領域３に所定の不純物を導入することにより抵抗素子として機能する拡散層１０を形成したものである。各拡散層１０の両端はコンタクト層１２を介して上層の配線層１１と接続されている。
【００８１】
このように、抵抗素子４の周囲４方向を拡散層１０（素子活性領域３）で囲むことにより、素子分離酸化膜２の広がりを制限することができ、ＣＭＰ法により素子分離酸化膜２を研磨した際の平坦性を向上させることが可能となる。また、素子分離酸化膜２を抵抗素子として機能する拡散層１０とすることにより、抵抗素子４と拡散層１０によって抵抗素子を構成することが可能となり、同一範囲での抵抗素子の配置効率を大幅に高めることができる。
【００８２】
実施の形態４
図１２はこの発明の実施の形態４である半導体装置を示す平面図である。図１２の半導体装置は、図２の半導体装置と同様に抵抗素子４の両側に隣接する素子活性領域３にダミーゲート電極７を形成したものであり、抵抗素子４の更に上層に層間絶縁膜を介して配線層１３が形成したものである。
【００８３】
一般に、抵抗素子の直上を通過する配線層が存在する場合、配線層の影響により多結晶シリコン膜の活性化率が変化する。このため、直上に配線層が存在する抵抗素子と直上に配線層が存在しない抵抗素子とでは抵抗値に差が生じてしまう。
【００８４】
実施の形態４では、各抵抗素子４の直上を均一な割合で配線層１３が覆うようにしている。具体的には、抵抗素子４の面積と、抵抗素子４の面積と重複する配線層１３の面積との比率を各抵抗素子４において同一の割合に設定している。これにより、配線層１３の影響によって多結晶シリコン膜の活性化率が変化した場合であっても、各抵抗素子４に生じる抵抗差をほぼ同一とすることができ、各抵抗素子４の抵抗値を均一化することができる。なお、抵抗素子４の抵抗値を均一化するためには、上述のように抵抗素子４に対する配線層１３の配置を同一条件とすることが望ましいが、抵抗素子４上に配線層１３を全く形成しないことにより抵抗値の均一化を達成することもできる。
【００８５】
以上説明したように実施の形態４では、抵抗素子４の面積と抵抗素子４上に形成された配線層１３と抵抗素子４とが重複（オーバーラップ）する範囲の面積との割合を各抵抗素子４について一定とすることにより、配線１３に起因する抵抗値の差を同一とすることができ、ほぼ同一の抵抗値を有する抵抗素子４を形成することができる。
【符号の説明】
【００８６】
１ 半導体基板、 ２ 素子分離酸化膜、 ３ 素子活性領域、 ４，８ 抵抗素子、 ５，１１ 配線層、 ６，１２ コンタクト層、 ７，９ ダミーゲート電極、 １０ 拡散層。
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板の主面に配置された活性領域と、前記活性領域内に配置された複数の分離領域と、それぞれの分離領域上に一つずつ配置された抵抗素子と、を備え、前記分離領域は、前記活性領域に完全に囲まれていることを特徴とする半導体装置。
【請求項２】
前記分離領域は、前記半導体基板の主面に配置された溝内に埋まった酸化膜からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の分離領域は、その分離領域の長手方向と垂直な方向に、互いに平行に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記抵抗素子は、一定の長さと幅と膜厚で均一に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体基板と、前記半導体基板の主面に配置された複数の分離領域と、それぞれの分離領域上に一つずつ配置された抵抗素子と、前記分離領域を完全に囲むように配置された活性領域と、を備え、前記分離領域は、互いに近接して配置されていることを特徴とする半導体装置。
【請求項６】
前記分離領域は、前記半導体基板の主面に配置された溝内に埋まった酸化膜からなることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記複数の分離領域は、その分離領域の長手方向と垂直な方向に、互いに平行に配置されていることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記抵抗素子は、一定の長さと幅と膜厚で均一に配置されていることを特徴とする請求項５に記載の半導体装置。
【請求項１】
半導体基板と、前記半導体基板の主面に配置された活性領域と、前記活性領域内に配置された複数の分離領域と、それぞれの分離領域上に一つずつ配置された抵抗素子と、を備え、前記分離領域は、前記活性領域に完全に囲まれていることを特徴とする半導体装置。
【請求項２】
前記分離領域は、前記半導体基板の主面に配置された溝内に埋まった酸化膜からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の分離領域は、その分離領域の長手方向と垂直な方向に、互いに平行に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記抵抗素子は、一定の長さと幅と膜厚で均一に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体基板と、前記半導体基板の主面に配置された複数の分離領域と、それぞれの分離領域上に一つずつ配置された抵抗素子と、前記分離領域を完全に囲むように配置された活性領域と、を備え、前記分離領域は、互いに近接して配置されていることを特徴とする半導体装置。
【請求項６】
前記分離領域は、前記半導体基板の主面に配置された溝内に埋まった酸化膜からなることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記複数の分離領域は、その分離領域の長手方向と垂直な方向に、互いに平行に配置されていることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記抵抗素子は、一定の長さと幅と膜厚で均一に配置されていることを特徴とする請求項５に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１２−１２４５２６（Ｐ２０１２−１２４５２６Ａ）
【公開日】平成２４年６月２８日（２０１２．６．２８）
【国際特許分類】
【出願番号】特願２０１２−３６５８８（Ｐ２０１２−３６５８８）
【出願日】平成２４年２月２２日（２０１２．２．２２）
【分割の表示】特願２００１−５９９４８（Ｐ２００１−５９９４８）の分割
【原出願日】平成１３年３月５日（２００１．３．５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年６月２８日（２０１２．６．２８）
【国際特許分類】
【出願日】平成２４年２月２２日（２０１２．２．２２）
【分割の表示】特願２００１−５９９４８（Ｐ２００１−５９９４８）の分割
【原出願日】平成１３年３月５日（２００１．３．５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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