【課題】パッケージ応力に起因する回路部品の電気特性変動のバラツキによって出力信号が変動する内部回路について、パッケージ応力に起因する出力信号の変動を防止する。
【解決手段】半導体チップ５に形成された内部回路はその回路を構成する複数の回路部品の電気特性の変動のバラツキによって出力信号が変動するものである。チップタブ３の平面サイズは半導体チップ５の平面サイズよりも小さい。上方から見てチップタブ３の配置位置の全部が半導体チップ５の配置位置と重なっている。さらに、封止樹脂１３に起因して半導体チップ５に加わる応力の大きさがチップタブ３上で均一になる位置関係でチップタブ３の周縁と上記半導体チップ５の周縁は間隔をもって配置されている。上記回路部品は半導体チップ５内部で上記チップタブ３上に配置されている。 （もっと読む）

【課題】半導体チップに部分的に大きな電流が流れるのを抑制する技術を提供することを目的とする。
【解決手段】半導体装置は、ゲート電極５を有する半導体チップ１と、半導体チップ１の表面に設けられ、当該表面にかかる応力を検出する応力検出用素子７とを備える。そして、半導体装置は、応力検出用素子７で検出された応力に基づいて、ゲート電極５に印加される制御信号を制御する。また、平面視において半導体チップ１の中央部にかかる応力を検出する応力検出用素子７が、第１応力検出用素子７−１として設けられ、平面視において半導体チップ１の外周部にかかる応力を検出する応力検出用素子７が、第２応力検出用素子７−２として設けられることが好ましい。 （もっと読む）

【課題】半導体集積回路の設計ＴＡＴの増大を防止する。
【解決手段】レイアウト設計装置は、パッケージに起因して半導体チップに加わるパッケージ応力の応力値の分布を示す応力分布データを読み込む応力分布データ読込み手段３と、半導体チップのチップレイアウトデータから素子レイアウトデータを抽出する素子レイアウトデータ獲得手段７と、半導体チップに搭載される各素子について応力値と素子の特性変動の関係を示した検量線データを保持する検量線データ保持部９と、応力分布データ、素子レイアウトデータ及び検量線データに基づいて各素子についてパッケージ応力による素子特性変動を算出する素子特性変動計算手段１１と、素子特性変動を打ち消すように素子レイアウトデータを補正する素子レイアウト補正手段１３と、補正後素子レイアウトデータを用いてチップレイアウトデータを補正するチップレイアウト補正手段と、を備えている。 （もっと読む）

【課題】抵抗値の調整が容易な半導体装置及びその製造方法を得る。
【解決手段】シリコン基板上に所定間隔で形成された配線層と、前記シリコン基板上及び前記両配線層上に形成されたパッシベーション膜と、前記両配線間の前記パッシベーション膜上に形成された抵抗体層と、前記抵抗体層上に形成された、各配線層と抵抗体層とを導通する電極層とを備え、前記抵抗体層上に、前記両電極層間における該抵抗体層の平面的な大きさを決める絶縁バリア層を形成した。 （もっと読む）

【課題】ＩＣチップの基板が薄くなった箇所を検出する装置を提供する。
【解決手段】ＩＣチップの基板が薄くなった箇所を検出する装置は、基板の活性領域に、ホイートストン・ブリッジとして接続された、棒形状の分散された複数の抵抗を備え、ブリッジの第１の対向する抵抗の組は、第１の方向に向いており、ブリッジの第２の対向する抵抗の組は、第２の方向に向いており、第１及び第２の方向は、基板が薄くなった箇所がブリッジの不均衡値を変化させる方向である。 （もっと読む）

【課題】 抵抗部と分離部の間のリーク電流を抑える技術を提供する。
【解決手段】 半導体装置１００は、半導体基部１０と分離部２０と抵抗部３０と電流補償部４０を備えている。抵抗部３０は、高電位側に接続される高電位側接続部位３０Ｈと、低電位側に接続される低電位側接続部位３０Ｌを有する。分離部２０は、抵抗部３０の高電位側接続部位３０Ｈに隣接する第１部位２０Ｈが高電位側に接続され、抵抗部３０の低電位側接続部位３０Ｌに隣接する第２部位２０Ｌが低電位側に接続される。電流補償部４０は、第１部位２０Ｈと第２部位２０Ｌの間の少なくとも一部に配置されている。電流補償部４０と分離部２０の間の抵抗値は、抵抗部３０と分離部２０の間の抵抗値よりも小さい。 （もっと読む）

【課題】 半導体パッケージの封止樹脂から半導体チップに対して応力がかかっても、特性値のシフトが少ない半導体装置を提供する。
【解決手段】 半導体チップの一辺に対し垂直方向のチャネルを形成するＭＯＳトランジスタと水平方向のチャネルを形成するＭＯＳトランジスタを組み合わせることで、応力に起因する特性値変動を相殺し、特性値のシフトが少ない半導体装置とする。 （もっと読む）

【課題】ＳＭＴ膜のレイアウトに関わらず、抵抗値のバラツキが小さく良好な特性を示す抵抗素子を有し、高速に動作可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１１上に形成された素子分離領域１２と、素子分離領域に取り囲まれたｐ型領域を有する活性領域１３Ａ及びｎ型領域を有する活性領域１３Ｃと、ｐ型領域を有する活性領域１３Ａ上に形成されたｎ型ゲート電極１６Ａを有するｎ型ＭＯＳトランジスタと、ｎ型領域を有する活性領域１３Ｃ上に形成されたｐ型ゲート電極１６Ｃを有するｐ型ＭＯＳトランジスタと、素子分離領域１２上に形成されたｐ型抵抗体１６Ｄとを備えている。ｐ型抵抗体１６Ｄの内部応力は、ｐ型ゲート電極１６Ｃの内部応力よりも大きい。 （もっと読む）

【課題】本発明は、ボンディングによって圧力を加えても抵抗値が変動しない半導体装置を提供することを目的とする。
【解決手段】Ｎ形半導体からなる第１の抵抗素子２０及びＰ形半導体からなる第２の抵抗素子２２は、直列接続されている。集積回路１２に電気的に接続された電極１４上にはバンプ１８が設けられている。第１の抵抗素子２０は、バンプ１８とオーバーラップして第１の抵抗値を有する第１のオーバーラップ部２４を含む。第２の抵抗素子２２は、バンプ１８とオーバーラップして第２の抵抗値を有する第２のオーバーラップ部２６を含む。第１のオーバーラップ部２４は、受ける荷重に比例して第１の抵抗値が低下する性質を有する。第２のオーバーラップ部２６は、受ける荷重に比例して第２の抵抗値が増加する性質を有する。第１の抵抗値の低下率は、第２の抵抗値の増加率のｘ倍である。第１の抵抗値は、第２の抵抗値の１／ｘ倍である。 （もっと読む）

【課題】 十分な精度の抵抗値が得られる抵抗素子およびそれを用いた半導体集積装置を提供する。
【解決手段】 半導体基板１１と、半導体基板１１の主面に絶縁膜１２を介して形成された導電体１３と、導電体１３上に絶縁膜１４を介して形成されたポリシリコン抵抗体１５と、ポリシリコン抵抗体１５上に絶縁膜１６を介して形成された導電体１７と、導電体１３、１７に電圧を印加する手段とを有する。
ポリシリコン抵抗体１５に電界を印加してストレスを生じさせ、ピエゾ抵抗効果により抵抗値が高い方向または低い方向にシフトさせる。 （もっと読む）

【目的】 パッケージ化等による応力がかかっても、初期の抵抗値を保持できる半導体装置やブリーダ抵抗回路においては正確な分圧比を保持でき、ブリーダ抵抗回路を用いた例えばボルテージディテクタ、ボルテージレギュレータ等の半導体装置を小さなチップ面積で提供することを目的とする。
【構成】 Ｐ型の半導体薄膜で形成されたＰ型薄膜抵抗体と、Ｎ型の半導体薄膜で形成されたＮ型薄膜抵抗体とから構成し、応力がかかった場合の抵抗値変化を防止した。さらに、Ｐ型薄膜抵抗体と、Ｎ型薄膜抵抗体とを上下に接触させて積層、又は左右に接触させて配置した構造をとることと、ブリーダ抵抗回路における、1単位となる抵抗値を規定する抵抗体の一端のコンタクト領域は、Ｐ型薄膜抵抗体と、Ｎ型薄膜抵抗体とで同一とすることによって、ブリーダ抵抗回路の占有面積の縮小を図ることができるようにした。 （もっと読む）