半導体集積回路の設計装置、及び半導体集積回路の設計方法
【課題】チップサイズを縮小することができる、半導体集積回路の設計装置、及び半導体集積回路の設計方法を提供する
【解決手段】下位階層の機能ブロック４に配置された複数のセル間を接続する第一の配線を設計する下位階層配線設計部３１１と、上位階層の機能ブロック間を接続する第二の配線を設計する上位階層配線設計部３１２とを備えており、下位階層配線設計部３１１は、機能ブロック４を複数の小領域４ａに分割し、小領域４ａごとに機能ブロック４内配線に必要となる必要配線層数Ｌｎを算出して、最下部の配線層から必要配線層数Ｌｎ枚の配線層を配線可能領域として同領域内に第一の配線を配置し、上位階層配線設計部３１２は、第一の配線における配線可能領域以外の機能ブロック４の配線層に第二の配線を配置する。
【解決手段】下位階層の機能ブロック４に配置された複数のセル間を接続する第一の配線を設計する下位階層配線設計部３１１と、上位階層の機能ブロック間を接続する第二の配線を設計する上位階層配線設計部３１２とを備えており、下位階層配線設計部３１１は、機能ブロック４を複数の小領域４ａに分割し、小領域４ａごとに機能ブロック４内配線に必要となる必要配線層数Ｌｎを算出して、最下部の配線層から必要配線層数Ｌｎ枚の配線層を配線可能領域として同領域内に第一の配線を配置し、上位階層配線設計部３１２は、第一の配線における配線可能領域以外の機能ブロック４の配線層に第二の配線を配置する。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体集積回路の設計装置、及び半導体集積回路の設計方法に関する。
【背景技術】
【０００２】
従来、半導体集積回路の設計では、アンド（ＡＮＤ）回路やオア（ＯＲ）回路などの論理回路、フリップフロップ回路、メモリ回路など既に設計されている基本回路であるセルをチップ内の所定領域に複数配置し、それぞれの信号接続を配線することで、所望の機能を実現してきた。近年、半導体製造技術の向上により、さらに多くの機能を１チップに搭載できるようになり、搭載ゲート規模が大きくなってきた。それに伴い、チップにおける、セルの配置、配線などの設計についての重要性が高まってきている。
【０００３】
そこで、大規模な半導体集積回路の設計手法については、複数の機能ブロック毎にセルの配置及び配線を行い、それを更に一つの半導体集積回路としてレイアウト設計を行う階層設計手法が多く用いられてきている。従来の配線設計では、下位階層の配線を設計後に上位階層の配線が設計される。一般的に、下位階層においても上位階層においても、配線を行う配線層は複数の層から構成されている。下位階層の配線設計では、下位階層を構成する機能ブロックの全面について、複数の配線層の全ての層を用いて配線が行われている。一方、上位階層の配線設計では、上位階層を構成する機能ブロック間の配線を行う際、下位階層を構成する機能ブロック上の全面を配線禁止領域として配線が行われている。すなわち、機能ブロック間の周辺部を用いて機能ブロック間の配線を行っていた。
【０００４】
しかしながら、上述した従来の配線設計では、半導体集積回路の高集積化やＳｏＣ（System on Chip）など多機能システム型チップの普及に伴い、一つのチップに搭載される機能ブロック数が増加したり、機能ブロック間の配線が複雑になったりするために、配線に必要となる周辺領域の面積が増大してしまい、結果としてチップサイズが大きくなってしまうという問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−３３２１１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、本実施形態は、以上の点に鑑みてなされたもので、チップサイズを縮小することができる、半導体集積回路の設計装置、及び半導体集積回路の設計方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本実施形態の半導体集積回路の設計装置は、複数積層された配線層を有する第一の機能ブロックからなる下位階層について前記第一の機能ブロック内に配置された複数のセル間を接続する第一の配線を設計する下位階層配線設計部と、複数積層された前記配線層を有する第二の機能ブロックを複数備えた上位階層について前記第二の機能ブロック間を接続する第二の配線を設計する上位階層配線設計部とを備えており、前記下位階層配線設計部は、前記第一の機能ブロックを複数の小領域に分割し、前記複数の小領域ごとに前記機能ブロック内配線に必要となる前記配線層の数を算出して下位階層配線層数とし、前記複数の小領域ごとに最下部に位置する前記配線層から前記下位階層配線層数枚の前記配線層を下位階層配線領域とし、前記下位階層配線領域内に前記第一の配線を配置し、前記上位階層配線設計部は、前記下位階層配線領域以外の前記第一の機能ブロックの前記配線層に、前記第二の配線を配置することを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】本実施形態に係わる半導体集積回路の設計装置の一例を説明する図。
【図２】設計プログラム３１の処理手順を説明するフローチャート。
【図３】本実施形態における半導体集積回路の下位階層の設計手順を説明するフローチャート。
【図４】小領域４ａに分割された下位階層の機能ブロック４の平面図の一例を説明する図。
【図５】機能ブロック４における配線密度の分布の一例を説明する図。
【図６】各小領域４ａの必要配線層数Ｌｎを説明する図。
【図７】各小領域４ａの配線禁止層Ｌｒｒを説明する図。
【図８】本実施形態における半導体集積回路の上位階層の設計手順を説明するフローチャート。
【図９】上位階層の機能ブロック６ａ、６ｂと下位階層の機能ブロック４とが配置されたチップ５のレイアウト図。
【図１０】上位階層配線時における下位階層の機能ブロック４に設定される配線禁止領域Ｒｒｕについて説明する図であり、図１０（ａ）は、チップ５の平面図を示しており、図１０（ｂ）は図１０（ａ）ｘ−ｘ´におけるチップ５の断面図を示している。
【図１１】上位階層の機能ブロック間を接続する配線７ａ〜７ｃの配置レイアウトの一例について説明する平面図。
【図１２】機能ブロック４における配線密度の分布と各領域ｄ１〜ｄ４における必要配線層数Ｌｎの一例を説明する図。
【図１３】図１２に示す各領域ｄ１〜ｄ４における配線禁止層Ｌｒｒを説明する図。
【発明を実施するための形態】
【０００９】
以下、図面を参照して実施形態を説明する。
【００１０】
まず、図１を参照して、本実施形態の半導体集積回路の設計装置の構成を説明する。図１は、本実施形態に係わる半導体集積回路の設計装置の構成の一例を説明する図である。
【００１１】
半導体集積回路の設計装置１は、各種ソフトウエアプログラムを実行する中央処理装置（以下、CPUという）２ａを有する本体装置２と、本体装置２と接続され各種ソフトウエアプログラム等を記憶する記憶部３と、本体装置２と接続された表示部４と有して構成されている。なお、図示しないが、ユーザが、各種プログラムを実行させるための指示を与えるための、キーボード、マウス等の入力装置が、本体装置２には接続されている。
【００１２】
記憶部３には、各種ソフトウエアプログラムとして、半導体集積回路の設計、特に配線設計を行う設計プログラム３１が記憶されている。設計プログラム３１は、半導体集積回路の下位階層の設計が行われる下位階層設計部３１１と、上位階層の設計とが行われる上位階層設計部３１２とから構成されている。本体装置２のCPU２ａは、記憶部３に記憶されたプログラム等を実行あるいは読み出すことができる。
【００１３】
設計プログラム３１の処理手順について、図２を用いて説明する。図２は、設計プログラム３１の処理手順を説明するフローチャートである。まず、ステップＳ１において、半導体集積回路の論理回路仕様が入力される。次に、ステップＳ２において、入力された回路仕様に基づき、下位階層設計部３１１において下位階層の機能ブロックのセル配置及び配線が行われる。続いて、ステップＳ３に進み、回路仕様及び下位階層の設計情報に基づき、上位階層設計部３１２において上位階層の機能ブロックの配置及び配線が行われ、半導体集積回路全体の設計を終了する。
【００１４】
ステップＳ２における下位階層の設計についての詳細な手順を、図３を用いて説明する。図３は、本実施形態における半導体集積回路の下位階層の設計手順を説明するフローチャートである。まず、ステップＳ２１において、電源配線など固定的に配置することが必要な信号線が配置される。次に、ステップＳ２２に進み、ネットリストなどに予め記述されている設計対象の半導体集積回路の回路情報が読み出さる。回路情報に基づき、アンド（ＡＮＤ）回路やオア（ＯＲ）回路などの論理回路、フリップフロップ回路、メモリ回路など基本回路であるセルが、デザインルールに定められた設計ルールに従って、第一の機能ブロックである下位階層の機能ブロック４内の所定領域に複数配置される。
【００１５】
続いて、ステップＳ２３に進み、ネットリストなどに予め記述されている設計対象の半導体集積回路の接続情報が読み出される。接続情報に基づき、ステップＳ２２で機能ブロック４内に配置されたセルの間に仮の配線（見積もり配線）が配置される。
【００１６】
次に、下位階層の機能ブロック４を小領域４ａに分割する（ステップＳ２４）。図４は、小領域４ａに分割された下位階層の機能ブロック４の平面図の一例を示している。図４に示す一例では、半導体集積回路を上面から見た場合に、略矩形の平面形状を有する下位階層の機能ブロック４の各辺がそれぞれ四等分に分割され、４×４＝１６個の小領域４ａに分割されている。（以降、１６個の小領域４ａを特に識別する必要がある場合は、小領域４ａが位置する場所の行番号と列番号とを添え字として符号に記す。例えば、機能ブロック４において一行一列である左最上部に位置する小領域４ａは、小領域４ａ１１と記す。すなわち、機能ブロック４は小領域４ａ１１、４ａ１２、４ａ１３、４ａ１４、４ａ２１、４ａ２２、４ａ２３、４ａ２４、４ａ３１、４ａ３２、４ａ３３、４ａ３４、４ａ４１、４ａ４２、４ａ４３、４ａ４４、の１６個の小領域４ａに分割されている。）
続いて、ステップＳ２５に進み、各小領域４ａに関して必要配線層数Ｌｎを算出する。必要配線層数Ｌｎとは、機能ブロック４の誤動作を防止するために配線の設置に最低限必要となる配線層の総数をいう。機能ブロック４は全領域にわたって例えば６層の配線層から構成されている。機能ブロック４の全ての領域で配線密度が均一になされることは稀であり、場所によって配線の本数が多く密に配置される領域と、本数が少なく疎に配置される領域とが存在する。配線の本数が多い領域では、配線同士がショートして誤作動しないように多くの配線層を用いて立体的に配線を配置する必要がある。一方、配線の本数が少ない領域では少ない配線層でも十分に配線間の距離を確保することができる。つまり、配線密度の高い領域では必要配線層数Ｌｎが多くなり、配線密度が低い領域では必要配線層数Ｌｎが少なくなる。
【００１７】
このように、配線密度を算出することで必要配線層数Ｌｎを算出する。配線密度は、理論上配線可能な配線本数に対するステップＳ２３で配置された仮配線の割合で算出される。図５に配線密度の算出結果の一例を示す。図５は、機能ブロック４における配線密度の分布の一例を説明する図である。図５に示すように、配線密度の分布は等高線状に表現することができる。図５において、領域ｄ１は配線密度が０．８４以上の領域、領域ｄ２は配線密度が０．６７以上０．８４未満の領域、領域ｄ３は配線密度が０．５０以上０．６７未満の領域、領域ｄ４は配線密度が０．５０未満の領域を示している。
【００１８】
機能ブロック４の総配線層数を６層とすると配線密度と必要配線層数Ｌｎとの関係は次のようになるすなわち、配線密度が１／６（≒０．１７）未満であれば必要配線層数Ｌｎは１層、配線密度が１／６以上２／６（≒０．３３）未満であれば必要配線層数Ｌｎは２層、配線密度が２／６以上３／６（＝０．５）未満であれば必要配線層数Ｌｎは３層、配線密度が３／６以上４／６（≒０．６７）未満であれば必要配線層数Ｌｎは４層、配線密度が４／６以上５／６（≒０．８４）未満であれば必要配線層数Ｌｎは５層、配線密度が５／６以上であれば必要配線層数Ｌｎは６層となる。
【００１９】
従って、図５において領域ｄ１は必要配線層数Ｌｎが６層、領域ｄ２は必要配線層数Ｌｎが５層、領域ｄ３は必要配線層数Ｌｎが４層、領域ｄ４は必要配線層数Ｌｎが３層以下となる。ここで、小領域４ａごとに、重なる領域ｄ１から領域ｄ４の最も必要配線層数が大きい配線層数を当該小領域４ａの必要配線層数Ｌｎとする。
【００２０】
図６に、図５のような配線密度を有する機能ブロック４における各小領域４ａの必要配線層数Ｌｎを示す。図６は、各小領域４ａの必要配線層数Ｌｎを説明する図である。すなわち、領域ｄ１が存在する小領域４ａ２２は必要配線層数Ｌｎが６（層）となり、領域ｄ１は存在しないが領域ｄ２が存在する小領域４ａ２３、４ａ３３は必要配線層数Ｌｎが５（層）となる。また、領域ｄ１及び領域ｄ２は存在しないが領域ｄ３が存在する小領域４ａ１３、４ａ１４、４ａ２１、４ａ２４、４ａ３２、４ａ３４、４ａ４３は必要配線層数Ｌｎが４（層）となり、領域ｄ４で構成される小領域４ａ１１、４ａ１２、４ａ３１、４ａ４１、４ａ４２、４ａ４４は必要配線層数Ｌｎが３（層）となる。
【００２１】
次に、各小領域４ａについて、必要配線層数Ｌｎに基づき配線禁止層Ｌｒｒを設定する（ステップＳ２６）。具体的には、各小領域４ａについて、各々６層設けられた配線層のうち最下層から必要配線層数Ｌｎまでの層を当該小領域４ａの配線可能層（下位階層配線領域）とし、その一つ上の層を配線禁止層Ｌｒｒとする。さらに、配線禁止層Ｌｒｒ以上の配線層は配線不可とする。
【００２２】
例えば、小領域４ａ１１は、必要配線層数Ｌｎが３であるので最下層から３層目までの配線層を配線可能層とする。従って、４層目を配線禁止層（Ｌｒｒ＝４）と設定し、４層目以上の配線層（４層目から６層目）は配線不可とする。また、例えば小領域４ａ２２は、必要配線層数Ｌｎが６であるので最下層から６層目までの全ての配線層を配線可能層とする。この場合、総配線層数が６層であるので配線禁止層は設定されない。
【００２３】
このようにして、図７に示すように、各小領域４ａについて配線禁止層Ｌｒｒを設定する。図７は、各小領域４ａの配線禁止層Ｌｒｒを説明する図である。すなわち、必要配線層数Ｌｎ＝６である小領域４ａ２２は配線禁止層Ｌｒｒが設定されず、必要配線層数Ｌｎ＝５である小領域４ａ２３、４ａ３３は配線禁止層Ｌｒｒ＝６となる。また、必要配線層数Ｌｎ＝４である小領域４ａ１３、４ａ１４、４ａ２１、４ａ２４、４ａ３２、４ａ３４、４ａ４３は配線禁止層Ｌｒｒ＝５となり、必要配線層数Ｌｎ＝３である小領域４ａ１１、４ａ１２、４ａ３１、４ａ４１、４ａ４２、４ａ４４は配線禁止層Ｌｒｒ＝４となる。
【００２４】
最後に、各小領域４ａに設定された配線禁止層Ｌｒｒを考慮し、実配線を行う（ステップＳ２７）。
【００２５】
次に、上述した一連の下位階層設計手順が終了した後に行われる、ステップＳ３における上位階層の設計についての詳細な手順を、図８を用いて説明する。図８は、本実施形態における半導体集積回路の上位階層の設計手順を説明するフローチャートである。
【００２６】
まず、第二の機能ブロックである上位階層の機能ブロック６ａ、６ｂ、下位階層の機能ブロック４がチップ５上に配置される（ステップＳ３１）。図９に上位階層の機能ブロック６ａ、６ｂと下位階層の機能ブロック４とが配置されたチップ５のレイアウト図を示す。図９に示すように、上位階層の１個以上の機能ブロック６ａ、６ｂは、下位階層の機能ブロック４と重なり合わないように一定のスペースを確保しつつ配置される。
【００２７】
続いて、上位階層の機能ブロック間の配線に関し配線禁止領域Ｒｒｕが設定される（ステップＳ３２）。従来の半導体集積回路の設計装置では、下位階層の機能ブロック４の全領域を配線禁止領域Ｒｒｕとしていたが、本実施形態においては、下位階層の機能ブロック４において配線が配置される可能性がある配線領域（各小領域４ａについて、各々６層設けられた配線層のうち最下層から必要配線層数Ｌｎまでの層）のみを配線禁止領域Ｒｒｕとしている。すなわち、下位階層の機能ブロック４内の各小領域４ａにおいて配線が配置されない配線層は、上位階層の機能ブロック間の配線に使用可能な領域と設定される。
【００２８】
図１０を用いて、下位階層の機能ブロック４における配線禁止領域Ｒｒｕについて具体的に説明する。図１０は、上位階層配線時における下位階層の機能ブロック４に設定される配線禁止領域Ｒｒｕについて説明する図であり、図１０（ａ）は、チップ５の平面図を示しており、図１０（ｂ）は図１０（ａ）ｘ−ｘ´におけるチップ５の断面図を示している。なお、図１０（ｂ）の断面図では、配線層以上の層についてのみ図示しており、ｘ−ｘ´軸から図面上方に向かって配線層Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６の各層が順に積層して形成されている。
【００２９】
まず、下位階層の機能ブロック４を構成する小領域４ａごとに、上位階層の機能ブロック６同士を接続する配線の配置が禁止される層を求める。それぞれの小領域４ａの配線禁止層Ｌｒｕは上述のように図６に示す必要配線層数Ｌｎと等しいので、各小領域４ａにおける配線禁止層Ｌｒｕは、図１０（ａ）に示す通りとなる。
【００３０】
すなわち、小領域４ａ２２は配線禁止層Ｌｒｕ＝６となり、小領域４ａ２３、４ａ３３は配線禁止層Ｌｒｕ＝５となる。また、小領域４ａ１３、４ａ１４、４ａ２１、４ａ２４、４ａ３２、４ａ３４、４ａ４３は配線禁止層Ｌｒｕ＝４（層）となり、小領域４ａ１１、４ａ１２、４ａ３１、４ａ４１、４ａ４２、４ａ４４は配線禁止層Ｌｒｕ＝３となる。
【００３１】
配線禁止領域Ｒｒｕは、各小領域４ａについて配線層１層目（Ｌ１）からそれぞれの配線禁止層Ｌｒｕまでの略柱状の領域を合わせた領域となる。例えば、小領域４ａ３１、４ａ３２、４ａ３３、４ａ３４を通るｘ−ｘ´線上の配線禁止領域Ｒｒｕの断面形状は図１０（ｂ）に示す通り、小領域４ａ３１の１層目から３層目までの領域、小領域４ａ３２の１層目から４層目までの領域、小領域４ａ３３の１層目から５層目までの領域、小領域４ａ３４の１層目から４層目までの領域の各領域を合わせた形状となる。
【００３２】
最後に、ステップＳ３２で設定された配線禁止領域Ｒｒｕを通過しないように、上位階層の機能ブロック間を接続する配線が配置される（ステップＳ３３）。このとき、下位階層の機能ブロック４における配線禁止領域Ｒｒｕの他に、電源配線などの既配線とも接触しないように配線が配置される。
【００３３】
上位階層の機能ブロック間を接続する配線７ａ〜７ｃの配置レイアウトの一例を、図１１を用いて説明する。図１１は、上位階層の機能ブロック間を接続する配線７ａ〜７ｃの配置レイアウトの一例について説明する平面図である。
【００３４】
図１１に示すように、例えば配線７ａは、上位階層の機能ブロック６ａから下位階層の機能ブロック４に向かって延出され、小領域４ａ３１の上方で小領域４ａ４１方向に９０度向きを変え、小領域４ａ４１上方を通過して機能ブロック６ｂに到達するように配置されている。また、配線７ｂ、７ｃは、上位階層の機能ブロック６ａから下位階層の機能ブロック４ａに向かって延出され、小領域４ａ３１上方を通過して小領域４ａ３２まで伸長され、小領域４ａ３２の上方で小領域４ａ４２方向に９０度向きを変え、小領域４ａ４２上方を通過して機能ブロック６ｂに到達するように配置されている。
【００３５】
ここで、小領域４ａ３１、４ａ４１、４ａ４２における配線禁止領域Ｒｒｕは３層目までであり、小領域４ａ３２の配線禁止領域Ｒｒｕは４層目までである。従って、小領域４ａ３１、４ａ４１、４ａ４２については４層目以上であれば上位階層の機能ブロック間の配線に使用可能であり、小領域４ａ３２については５層目以上であれば上位階層の機能ブロック間の配線に使用可能である。
【００３６】
従って、配線７ａを小領域４ａ３１、４ａ４１の４層目以上の配線層に配置することで、下位階層の機能ブロック４内に配置された配線とショートすることを防ぐことができる。同様に、配線７ｂ、７ｃは、小領域４ａ３１、４ａ４２の４層目以上の配線層、及び小領域４ａ３２の５層目以上の配線層に配置することで、下位階層の機能ブロック４内に配置されている配線とショートすることを防ぐことができる。
【００３７】
このように、本実施形態においては、複数の配線層を有する半導体集積回路において、下位階層の機能ブロック４を小領域４ａに分割し、各小領域４ａで配線に必要な層数（必要配線層数Ｌｎ）を算出し、これより上方の層を配線禁止領域として配線を配置する。従って、上位階層の機能ブロック間の配線を配置する際に、（下位階層の機能ブロック４内配線の）配線禁止領域として設定されており既配線が設置されていない下位階層の機能ブロック４の上方の配線層を用いることができるので、下位階層の機能ブロック４上方の全領域を避けるように周辺領域を用いて上位階層の機能ブロック間の配線を配置する必要がなく、チップ面積を縮小することができる。
【００３８】
また、機能ブロック４上方の全領域を避けるように複雑な経路で配線を配置しなくてもよいため、設計期間を短縮することができ、かつ、配線の長さも短縮して半導体集積回路の性能を向上させることができる。さらに、上位階層の機能ブロック間の配線を配置できる領域が増加するため、配線の間隔を十分確保することが可能となり、配線間のショートをふせぐことができるため歩留まりを向上させることができる。
【００３９】
なお、下位階層の機能ブロック４を小領域４ａに分割する際に、小領域４ａの形状は図４に示すような矩形に限らず、機能ブロック４の形状などに応じて任意の形状としてもよい。また、小領域４ａの個数は１６個に限らず、機能ブロック４の大きさなどを考慮して決めることができる。
【００４０】
（変形例）
次に、上述した実施形態の変形例を説明する。上述した実施形態では、下位階層の機能ブロック４を予め定めた形状の複数の小領域４ａに分割し、小領域４ａごとに配線必要層数Ｌｎを算出して配線禁止層Ｌｒｒを設定して配線を配置していたが、変形例では小領域４ａに分割せずに、仮配線によって算出される配線密度の分布から決定される領域ｄ１〜ｄ４をそのまま小領域として用い、配線必要層数Ｌｎや配線禁止層Ｌｒｒを設定する。
【００４１】
以下、図１２、図１３を用いて変形例における小領域や配線必要層数Ｌｎ、配線禁止層Ｌｒｒの設定について説明する。図１２は、機能ブロック４における配線密度の分布と各領域ｄ１〜ｄ４における必要配線層数Ｌｎの一例を説明する図である。また、図１３は、図１２に示す各領域ｄ１〜ｄ４における配線禁止層Ｌｒｒを説明する図である。なお、図１２に示す機能ブロック４の配線密度の分布形状は、図５に示す分布形状と同一とする。また、領域ｄ１〜ｄ４の分割方法も上述した実施形態と同じとする。すなわち、配線密度が０．８４以上の領域を領域ｄ１、配線密度が０．６７以上０．８４未満の領域を領域ｄ２、配線密度が０．５０以上０．６７未満の領域を領域ｄ３、配線密度が０．５０未満の領域を領域ｄ４とする。
【００４２】
上述した実施形態で説明した必要配線層数Ｌｎと配線密度との関係を用いると、図１２に示すように、領域ｄ１の必要配線層数Ｌｎは６（層）、領域ｄ２の必要配線層数Ｌｎは５（層）、領域ｄ３の必要配線層数Ｌｎは４（層）、領域ｄ４の必要配線層数Ｌｎは３（層）となる。
【００４３】
必要配線層数Ｌｎより上方に位置する配線層が配線禁止と設定されるので、配線禁止層Ｌｒｒは領域ｄ１〜ｄ４ごとに設定される。すなわち、図１３に示すように、領域ｄ１の配線禁止層Ｌｒｒは設定されず、領域ｄ２の配線禁止層Ｌｒｒは６（層）、領域ｄ３の配線禁止層Ｌｒｒは５（層）、領域ｄ４の配線禁止層Ｌｒｒは４（層）となる。
【００４４】
従って、領域ｄ２の６層目と、領域ｄ３の５、６層目と、領域ｄ４の４〜６層目の配線層が、下位階層の機能ブロック４の配線時における配線禁止領域として設定され、これを通過しないように実配線が配置される。上位階層の機能ブロック間の配線は、上述した実施形態と同様に、（下位階層の機能ブロック４内配線の）配線禁止領域として設定されており既配線が設置されていない下位階層の機能ブロック４の上方の配線層も用いて配置する。
【００４５】
このように、下位階層の機能ブロック４における仮配線から配線密度分布を算出し、分布形状を用いて配線禁止層Ｌｒｒ及び配線禁止領域を設定することで、機能ブロック４を小領域４ａに分割する手順を省略することができ、設計方法を簡素化することができる。また、下位階層の機能ブロック４の配線における配線禁止領域が縮小されるので、上位階層の機能ブロック間の配線が可能となる領域が増加する。これにより、チップ面積のさらなる縮小や、配線の長さの短縮によるさらなる性能向上、配線間のショート防止によるさらなる歩留まりを向上も望むことができる。
【００４６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として例示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４７】
４…機能ブロック、４ａ…小領域、Ｌｎ…必要配線層数、Ｌｒｒ…配線禁止層、
【技術分野】
【０００１】
本実施形態は、半導体集積回路の設計装置、及び半導体集積回路の設計方法に関する。
【背景技術】
【０００２】
従来、半導体集積回路の設計では、アンド（ＡＮＤ）回路やオア（ＯＲ）回路などの論理回路、フリップフロップ回路、メモリ回路など既に設計されている基本回路であるセルをチップ内の所定領域に複数配置し、それぞれの信号接続を配線することで、所望の機能を実現してきた。近年、半導体製造技術の向上により、さらに多くの機能を１チップに搭載できるようになり、搭載ゲート規模が大きくなってきた。それに伴い、チップにおける、セルの配置、配線などの設計についての重要性が高まってきている。
【０００３】
そこで、大規模な半導体集積回路の設計手法については、複数の機能ブロック毎にセルの配置及び配線を行い、それを更に一つの半導体集積回路としてレイアウト設計を行う階層設計手法が多く用いられてきている。従来の配線設計では、下位階層の配線を設計後に上位階層の配線が設計される。一般的に、下位階層においても上位階層においても、配線を行う配線層は複数の層から構成されている。下位階層の配線設計では、下位階層を構成する機能ブロックの全面について、複数の配線層の全ての層を用いて配線が行われている。一方、上位階層の配線設計では、上位階層を構成する機能ブロック間の配線を行う際、下位階層を構成する機能ブロック上の全面を配線禁止領域として配線が行われている。すなわち、機能ブロック間の周辺部を用いて機能ブロック間の配線を行っていた。
【０００４】
しかしながら、上述した従来の配線設計では、半導体集積回路の高集積化やＳｏＣ（System on Chip）など多機能システム型チップの普及に伴い、一つのチップに搭載される機能ブロック数が増加したり、機能ブロック間の配線が複雑になったりするために、配線に必要となる周辺領域の面積が増大してしまい、結果としてチップサイズが大きくなってしまうという問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−３３２１１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、本実施形態は、以上の点に鑑みてなされたもので、チップサイズを縮小することができる、半導体集積回路の設計装置、及び半導体集積回路の設計方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本実施形態の半導体集積回路の設計装置は、複数積層された配線層を有する第一の機能ブロックからなる下位階層について前記第一の機能ブロック内に配置された複数のセル間を接続する第一の配線を設計する下位階層配線設計部と、複数積層された前記配線層を有する第二の機能ブロックを複数備えた上位階層について前記第二の機能ブロック間を接続する第二の配線を設計する上位階層配線設計部とを備えており、前記下位階層配線設計部は、前記第一の機能ブロックを複数の小領域に分割し、前記複数の小領域ごとに前記機能ブロック内配線に必要となる前記配線層の数を算出して下位階層配線層数とし、前記複数の小領域ごとに最下部に位置する前記配線層から前記下位階層配線層数枚の前記配線層を下位階層配線領域とし、前記下位階層配線領域内に前記第一の配線を配置し、前記上位階層配線設計部は、前記下位階層配線領域以外の前記第一の機能ブロックの前記配線層に、前記第二の配線を配置することを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】本実施形態に係わる半導体集積回路の設計装置の一例を説明する図。
【図２】設計プログラム３１の処理手順を説明するフローチャート。
【図３】本実施形態における半導体集積回路の下位階層の設計手順を説明するフローチャート。
【図４】小領域４ａに分割された下位階層の機能ブロック４の平面図の一例を説明する図。
【図５】機能ブロック４における配線密度の分布の一例を説明する図。
【図６】各小領域４ａの必要配線層数Ｌｎを説明する図。
【図７】各小領域４ａの配線禁止層Ｌｒｒを説明する図。
【図８】本実施形態における半導体集積回路の上位階層の設計手順を説明するフローチャート。
【図９】上位階層の機能ブロック６ａ、６ｂと下位階層の機能ブロック４とが配置されたチップ５のレイアウト図。
【図１０】上位階層配線時における下位階層の機能ブロック４に設定される配線禁止領域Ｒｒｕについて説明する図であり、図１０（ａ）は、チップ５の平面図を示しており、図１０（ｂ）は図１０（ａ）ｘ−ｘ´におけるチップ５の断面図を示している。
【図１１】上位階層の機能ブロック間を接続する配線７ａ〜７ｃの配置レイアウトの一例について説明する平面図。
【図１２】機能ブロック４における配線密度の分布と各領域ｄ１〜ｄ４における必要配線層数Ｌｎの一例を説明する図。
【図１３】図１２に示す各領域ｄ１〜ｄ４における配線禁止層Ｌｒｒを説明する図。
【発明を実施するための形態】
【０００９】
以下、図面を参照して実施形態を説明する。
【００１０】
まず、図１を参照して、本実施形態の半導体集積回路の設計装置の構成を説明する。図１は、本実施形態に係わる半導体集積回路の設計装置の構成の一例を説明する図である。
【００１１】
半導体集積回路の設計装置１は、各種ソフトウエアプログラムを実行する中央処理装置（以下、CPUという）２ａを有する本体装置２と、本体装置２と接続され各種ソフトウエアプログラム等を記憶する記憶部３と、本体装置２と接続された表示部４と有して構成されている。なお、図示しないが、ユーザが、各種プログラムを実行させるための指示を与えるための、キーボード、マウス等の入力装置が、本体装置２には接続されている。
【００１２】
記憶部３には、各種ソフトウエアプログラムとして、半導体集積回路の設計、特に配線設計を行う設計プログラム３１が記憶されている。設計プログラム３１は、半導体集積回路の下位階層の設計が行われる下位階層設計部３１１と、上位階層の設計とが行われる上位階層設計部３１２とから構成されている。本体装置２のCPU２ａは、記憶部３に記憶されたプログラム等を実行あるいは読み出すことができる。
【００１３】
設計プログラム３１の処理手順について、図２を用いて説明する。図２は、設計プログラム３１の処理手順を説明するフローチャートである。まず、ステップＳ１において、半導体集積回路の論理回路仕様が入力される。次に、ステップＳ２において、入力された回路仕様に基づき、下位階層設計部３１１において下位階層の機能ブロックのセル配置及び配線が行われる。続いて、ステップＳ３に進み、回路仕様及び下位階層の設計情報に基づき、上位階層設計部３１２において上位階層の機能ブロックの配置及び配線が行われ、半導体集積回路全体の設計を終了する。
【００１４】
ステップＳ２における下位階層の設計についての詳細な手順を、図３を用いて説明する。図３は、本実施形態における半導体集積回路の下位階層の設計手順を説明するフローチャートである。まず、ステップＳ２１において、電源配線など固定的に配置することが必要な信号線が配置される。次に、ステップＳ２２に進み、ネットリストなどに予め記述されている設計対象の半導体集積回路の回路情報が読み出さる。回路情報に基づき、アンド（ＡＮＤ）回路やオア（ＯＲ）回路などの論理回路、フリップフロップ回路、メモリ回路など基本回路であるセルが、デザインルールに定められた設計ルールに従って、第一の機能ブロックである下位階層の機能ブロック４内の所定領域に複数配置される。
【００１５】
続いて、ステップＳ２３に進み、ネットリストなどに予め記述されている設計対象の半導体集積回路の接続情報が読み出される。接続情報に基づき、ステップＳ２２で機能ブロック４内に配置されたセルの間に仮の配線（見積もり配線）が配置される。
【００１６】
次に、下位階層の機能ブロック４を小領域４ａに分割する（ステップＳ２４）。図４は、小領域４ａに分割された下位階層の機能ブロック４の平面図の一例を示している。図４に示す一例では、半導体集積回路を上面から見た場合に、略矩形の平面形状を有する下位階層の機能ブロック４の各辺がそれぞれ四等分に分割され、４×４＝１６個の小領域４ａに分割されている。（以降、１６個の小領域４ａを特に識別する必要がある場合は、小領域４ａが位置する場所の行番号と列番号とを添え字として符号に記す。例えば、機能ブロック４において一行一列である左最上部に位置する小領域４ａは、小領域４ａ１１と記す。すなわち、機能ブロック４は小領域４ａ１１、４ａ１２、４ａ１３、４ａ１４、４ａ２１、４ａ２２、４ａ２３、４ａ２４、４ａ３１、４ａ３２、４ａ３３、４ａ３４、４ａ４１、４ａ４２、４ａ４３、４ａ４４、の１６個の小領域４ａに分割されている。）
続いて、ステップＳ２５に進み、各小領域４ａに関して必要配線層数Ｌｎを算出する。必要配線層数Ｌｎとは、機能ブロック４の誤動作を防止するために配線の設置に最低限必要となる配線層の総数をいう。機能ブロック４は全領域にわたって例えば６層の配線層から構成されている。機能ブロック４の全ての領域で配線密度が均一になされることは稀であり、場所によって配線の本数が多く密に配置される領域と、本数が少なく疎に配置される領域とが存在する。配線の本数が多い領域では、配線同士がショートして誤作動しないように多くの配線層を用いて立体的に配線を配置する必要がある。一方、配線の本数が少ない領域では少ない配線層でも十分に配線間の距離を確保することができる。つまり、配線密度の高い領域では必要配線層数Ｌｎが多くなり、配線密度が低い領域では必要配線層数Ｌｎが少なくなる。
【００１７】
このように、配線密度を算出することで必要配線層数Ｌｎを算出する。配線密度は、理論上配線可能な配線本数に対するステップＳ２３で配置された仮配線の割合で算出される。図５に配線密度の算出結果の一例を示す。図５は、機能ブロック４における配線密度の分布の一例を説明する図である。図５に示すように、配線密度の分布は等高線状に表現することができる。図５において、領域ｄ１は配線密度が０．８４以上の領域、領域ｄ２は配線密度が０．６７以上０．８４未満の領域、領域ｄ３は配線密度が０．５０以上０．６７未満の領域、領域ｄ４は配線密度が０．５０未満の領域を示している。
【００１８】
機能ブロック４の総配線層数を６層とすると配線密度と必要配線層数Ｌｎとの関係は次のようになるすなわち、配線密度が１／６（≒０．１７）未満であれば必要配線層数Ｌｎは１層、配線密度が１／６以上２／６（≒０．３３）未満であれば必要配線層数Ｌｎは２層、配線密度が２／６以上３／６（＝０．５）未満であれば必要配線層数Ｌｎは３層、配線密度が３／６以上４／６（≒０．６７）未満であれば必要配線層数Ｌｎは４層、配線密度が４／６以上５／６（≒０．８４）未満であれば必要配線層数Ｌｎは５層、配線密度が５／６以上であれば必要配線層数Ｌｎは６層となる。
【００１９】
従って、図５において領域ｄ１は必要配線層数Ｌｎが６層、領域ｄ２は必要配線層数Ｌｎが５層、領域ｄ３は必要配線層数Ｌｎが４層、領域ｄ４は必要配線層数Ｌｎが３層以下となる。ここで、小領域４ａごとに、重なる領域ｄ１から領域ｄ４の最も必要配線層数が大きい配線層数を当該小領域４ａの必要配線層数Ｌｎとする。
【００２０】
図６に、図５のような配線密度を有する機能ブロック４における各小領域４ａの必要配線層数Ｌｎを示す。図６は、各小領域４ａの必要配線層数Ｌｎを説明する図である。すなわち、領域ｄ１が存在する小領域４ａ２２は必要配線層数Ｌｎが６（層）となり、領域ｄ１は存在しないが領域ｄ２が存在する小領域４ａ２３、４ａ３３は必要配線層数Ｌｎが５（層）となる。また、領域ｄ１及び領域ｄ２は存在しないが領域ｄ３が存在する小領域４ａ１３、４ａ１４、４ａ２１、４ａ２４、４ａ３２、４ａ３４、４ａ４３は必要配線層数Ｌｎが４（層）となり、領域ｄ４で構成される小領域４ａ１１、４ａ１２、４ａ３１、４ａ４１、４ａ４２、４ａ４４は必要配線層数Ｌｎが３（層）となる。
【００２１】
次に、各小領域４ａについて、必要配線層数Ｌｎに基づき配線禁止層Ｌｒｒを設定する（ステップＳ２６）。具体的には、各小領域４ａについて、各々６層設けられた配線層のうち最下層から必要配線層数Ｌｎまでの層を当該小領域４ａの配線可能層（下位階層配線領域）とし、その一つ上の層を配線禁止層Ｌｒｒとする。さらに、配線禁止層Ｌｒｒ以上の配線層は配線不可とする。
【００２２】
例えば、小領域４ａ１１は、必要配線層数Ｌｎが３であるので最下層から３層目までの配線層を配線可能層とする。従って、４層目を配線禁止層（Ｌｒｒ＝４）と設定し、４層目以上の配線層（４層目から６層目）は配線不可とする。また、例えば小領域４ａ２２は、必要配線層数Ｌｎが６であるので最下層から６層目までの全ての配線層を配線可能層とする。この場合、総配線層数が６層であるので配線禁止層は設定されない。
【００２３】
このようにして、図７に示すように、各小領域４ａについて配線禁止層Ｌｒｒを設定する。図７は、各小領域４ａの配線禁止層Ｌｒｒを説明する図である。すなわち、必要配線層数Ｌｎ＝６である小領域４ａ２２は配線禁止層Ｌｒｒが設定されず、必要配線層数Ｌｎ＝５である小領域４ａ２３、４ａ３３は配線禁止層Ｌｒｒ＝６となる。また、必要配線層数Ｌｎ＝４である小領域４ａ１３、４ａ１４、４ａ２１、４ａ２４、４ａ３２、４ａ３４、４ａ４３は配線禁止層Ｌｒｒ＝５となり、必要配線層数Ｌｎ＝３である小領域４ａ１１、４ａ１２、４ａ３１、４ａ４１、４ａ４２、４ａ４４は配線禁止層Ｌｒｒ＝４となる。
【００２４】
最後に、各小領域４ａに設定された配線禁止層Ｌｒｒを考慮し、実配線を行う（ステップＳ２７）。
【００２５】
次に、上述した一連の下位階層設計手順が終了した後に行われる、ステップＳ３における上位階層の設計についての詳細な手順を、図８を用いて説明する。図８は、本実施形態における半導体集積回路の上位階層の設計手順を説明するフローチャートである。
【００２６】
まず、第二の機能ブロックである上位階層の機能ブロック６ａ、６ｂ、下位階層の機能ブロック４がチップ５上に配置される（ステップＳ３１）。図９に上位階層の機能ブロック６ａ、６ｂと下位階層の機能ブロック４とが配置されたチップ５のレイアウト図を示す。図９に示すように、上位階層の１個以上の機能ブロック６ａ、６ｂは、下位階層の機能ブロック４と重なり合わないように一定のスペースを確保しつつ配置される。
【００２７】
続いて、上位階層の機能ブロック間の配線に関し配線禁止領域Ｒｒｕが設定される（ステップＳ３２）。従来の半導体集積回路の設計装置では、下位階層の機能ブロック４の全領域を配線禁止領域Ｒｒｕとしていたが、本実施形態においては、下位階層の機能ブロック４において配線が配置される可能性がある配線領域（各小領域４ａについて、各々６層設けられた配線層のうち最下層から必要配線層数Ｌｎまでの層）のみを配線禁止領域Ｒｒｕとしている。すなわち、下位階層の機能ブロック４内の各小領域４ａにおいて配線が配置されない配線層は、上位階層の機能ブロック間の配線に使用可能な領域と設定される。
【００２８】
図１０を用いて、下位階層の機能ブロック４における配線禁止領域Ｒｒｕについて具体的に説明する。図１０は、上位階層配線時における下位階層の機能ブロック４に設定される配線禁止領域Ｒｒｕについて説明する図であり、図１０（ａ）は、チップ５の平面図を示しており、図１０（ｂ）は図１０（ａ）ｘ−ｘ´におけるチップ５の断面図を示している。なお、図１０（ｂ）の断面図では、配線層以上の層についてのみ図示しており、ｘ−ｘ´軸から図面上方に向かって配線層Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６の各層が順に積層して形成されている。
【００２９】
まず、下位階層の機能ブロック４を構成する小領域４ａごとに、上位階層の機能ブロック６同士を接続する配線の配置が禁止される層を求める。それぞれの小領域４ａの配線禁止層Ｌｒｕは上述のように図６に示す必要配線層数Ｌｎと等しいので、各小領域４ａにおける配線禁止層Ｌｒｕは、図１０（ａ）に示す通りとなる。
【００３０】
すなわち、小領域４ａ２２は配線禁止層Ｌｒｕ＝６となり、小領域４ａ２３、４ａ３３は配線禁止層Ｌｒｕ＝５となる。また、小領域４ａ１３、４ａ１４、４ａ２１、４ａ２４、４ａ３２、４ａ３４、４ａ４３は配線禁止層Ｌｒｕ＝４（層）となり、小領域４ａ１１、４ａ１２、４ａ３１、４ａ４１、４ａ４２、４ａ４４は配線禁止層Ｌｒｕ＝３となる。
【００３１】
配線禁止領域Ｒｒｕは、各小領域４ａについて配線層１層目（Ｌ１）からそれぞれの配線禁止層Ｌｒｕまでの略柱状の領域を合わせた領域となる。例えば、小領域４ａ３１、４ａ３２、４ａ３３、４ａ３４を通るｘ−ｘ´線上の配線禁止領域Ｒｒｕの断面形状は図１０（ｂ）に示す通り、小領域４ａ３１の１層目から３層目までの領域、小領域４ａ３２の１層目から４層目までの領域、小領域４ａ３３の１層目から５層目までの領域、小領域４ａ３４の１層目から４層目までの領域の各領域を合わせた形状となる。
【００３２】
最後に、ステップＳ３２で設定された配線禁止領域Ｒｒｕを通過しないように、上位階層の機能ブロック間を接続する配線が配置される（ステップＳ３３）。このとき、下位階層の機能ブロック４における配線禁止領域Ｒｒｕの他に、電源配線などの既配線とも接触しないように配線が配置される。
【００３３】
上位階層の機能ブロック間を接続する配線７ａ〜７ｃの配置レイアウトの一例を、図１１を用いて説明する。図１１は、上位階層の機能ブロック間を接続する配線７ａ〜７ｃの配置レイアウトの一例について説明する平面図である。
【００３４】
図１１に示すように、例えば配線７ａは、上位階層の機能ブロック６ａから下位階層の機能ブロック４に向かって延出され、小領域４ａ３１の上方で小領域４ａ４１方向に９０度向きを変え、小領域４ａ４１上方を通過して機能ブロック６ｂに到達するように配置されている。また、配線７ｂ、７ｃは、上位階層の機能ブロック６ａから下位階層の機能ブロック４ａに向かって延出され、小領域４ａ３１上方を通過して小領域４ａ３２まで伸長され、小領域４ａ３２の上方で小領域４ａ４２方向に９０度向きを変え、小領域４ａ４２上方を通過して機能ブロック６ｂに到達するように配置されている。
【００３５】
ここで、小領域４ａ３１、４ａ４１、４ａ４２における配線禁止領域Ｒｒｕは３層目までであり、小領域４ａ３２の配線禁止領域Ｒｒｕは４層目までである。従って、小領域４ａ３１、４ａ４１、４ａ４２については４層目以上であれば上位階層の機能ブロック間の配線に使用可能であり、小領域４ａ３２については５層目以上であれば上位階層の機能ブロック間の配線に使用可能である。
【００３６】
従って、配線７ａを小領域４ａ３１、４ａ４１の４層目以上の配線層に配置することで、下位階層の機能ブロック４内に配置された配線とショートすることを防ぐことができる。同様に、配線７ｂ、７ｃは、小領域４ａ３１、４ａ４２の４層目以上の配線層、及び小領域４ａ３２の５層目以上の配線層に配置することで、下位階層の機能ブロック４内に配置されている配線とショートすることを防ぐことができる。
【００３７】
このように、本実施形態においては、複数の配線層を有する半導体集積回路において、下位階層の機能ブロック４を小領域４ａに分割し、各小領域４ａで配線に必要な層数（必要配線層数Ｌｎ）を算出し、これより上方の層を配線禁止領域として配線を配置する。従って、上位階層の機能ブロック間の配線を配置する際に、（下位階層の機能ブロック４内配線の）配線禁止領域として設定されており既配線が設置されていない下位階層の機能ブロック４の上方の配線層を用いることができるので、下位階層の機能ブロック４上方の全領域を避けるように周辺領域を用いて上位階層の機能ブロック間の配線を配置する必要がなく、チップ面積を縮小することができる。
【００３８】
また、機能ブロック４上方の全領域を避けるように複雑な経路で配線を配置しなくてもよいため、設計期間を短縮することができ、かつ、配線の長さも短縮して半導体集積回路の性能を向上させることができる。さらに、上位階層の機能ブロック間の配線を配置できる領域が増加するため、配線の間隔を十分確保することが可能となり、配線間のショートをふせぐことができるため歩留まりを向上させることができる。
【００３９】
なお、下位階層の機能ブロック４を小領域４ａに分割する際に、小領域４ａの形状は図４に示すような矩形に限らず、機能ブロック４の形状などに応じて任意の形状としてもよい。また、小領域４ａの個数は１６個に限らず、機能ブロック４の大きさなどを考慮して決めることができる。
【００４０】
（変形例）
次に、上述した実施形態の変形例を説明する。上述した実施形態では、下位階層の機能ブロック４を予め定めた形状の複数の小領域４ａに分割し、小領域４ａごとに配線必要層数Ｌｎを算出して配線禁止層Ｌｒｒを設定して配線を配置していたが、変形例では小領域４ａに分割せずに、仮配線によって算出される配線密度の分布から決定される領域ｄ１〜ｄ４をそのまま小領域として用い、配線必要層数Ｌｎや配線禁止層Ｌｒｒを設定する。
【００４１】
以下、図１２、図１３を用いて変形例における小領域や配線必要層数Ｌｎ、配線禁止層Ｌｒｒの設定について説明する。図１２は、機能ブロック４における配線密度の分布と各領域ｄ１〜ｄ４における必要配線層数Ｌｎの一例を説明する図である。また、図１３は、図１２に示す各領域ｄ１〜ｄ４における配線禁止層Ｌｒｒを説明する図である。なお、図１２に示す機能ブロック４の配線密度の分布形状は、図５に示す分布形状と同一とする。また、領域ｄ１〜ｄ４の分割方法も上述した実施形態と同じとする。すなわち、配線密度が０．８４以上の領域を領域ｄ１、配線密度が０．６７以上０．８４未満の領域を領域ｄ２、配線密度が０．５０以上０．６７未満の領域を領域ｄ３、配線密度が０．５０未満の領域を領域ｄ４とする。
【００４２】
上述した実施形態で説明した必要配線層数Ｌｎと配線密度との関係を用いると、図１２に示すように、領域ｄ１の必要配線層数Ｌｎは６（層）、領域ｄ２の必要配線層数Ｌｎは５（層）、領域ｄ３の必要配線層数Ｌｎは４（層）、領域ｄ４の必要配線層数Ｌｎは３（層）となる。
【００４３】
必要配線層数Ｌｎより上方に位置する配線層が配線禁止と設定されるので、配線禁止層Ｌｒｒは領域ｄ１〜ｄ４ごとに設定される。すなわち、図１３に示すように、領域ｄ１の配線禁止層Ｌｒｒは設定されず、領域ｄ２の配線禁止層Ｌｒｒは６（層）、領域ｄ３の配線禁止層Ｌｒｒは５（層）、領域ｄ４の配線禁止層Ｌｒｒは４（層）となる。
【００４４】
従って、領域ｄ２の６層目と、領域ｄ３の５、６層目と、領域ｄ４の４〜６層目の配線層が、下位階層の機能ブロック４の配線時における配線禁止領域として設定され、これを通過しないように実配線が配置される。上位階層の機能ブロック間の配線は、上述した実施形態と同様に、（下位階層の機能ブロック４内配線の）配線禁止領域として設定されており既配線が設置されていない下位階層の機能ブロック４の上方の配線層も用いて配置する。
【００４５】
このように、下位階層の機能ブロック４における仮配線から配線密度分布を算出し、分布形状を用いて配線禁止層Ｌｒｒ及び配線禁止領域を設定することで、機能ブロック４を小領域４ａに分割する手順を省略することができ、設計方法を簡素化することができる。また、下位階層の機能ブロック４の配線における配線禁止領域が縮小されるので、上位階層の機能ブロック間の配線が可能となる領域が増加する。これにより、チップ面積のさらなる縮小や、配線の長さの短縮によるさらなる性能向上、配線間のショート防止によるさらなる歩留まりを向上も望むことができる。
【００４６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として例示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４７】
４…機能ブロック、４ａ…小領域、Ｌｎ…必要配線層数、Ｌｒｒ…配線禁止層、
【特許請求の範囲】
【請求項１】
複数積層された配線層を有する第一の機能ブロックからなる下位階層について前記第一の機能ブロック内に配置された複数のセル間を接続する第一の配線を設計する下位階層配線設計部と、
複数積層された前記配線層を有する第二の機能ブロックを複数備えた上位階層について前記第二の機能ブロック間を接続する第二の配線を設計する上位階層配線設計部と、
を備えており、
前記下位階層配線設計部は、前記第一の配線を仮配線し、前記第一の機能ブロックにおける前記仮配線の密度分布を算出し、前記第一の機能ブロックを前記仮配線の前記密度分布の形状と等しい複数の小領域に分割し、前記複数の小領域ごとに前記機能ブロック内配線に必要となる前記配線層の数を前記密度分布から算出して下位階層配線層数とし、前記複数の小領域ごとに最下部に位置する前記配線層から前記下位階層配線層数枚の前記配線層を下位階層配線領域とし、前記下位階層配線領域内に前記第一の配線を配置し、
前記上位階層配線設計部は、前記下位階層配線領域以外の前記第一の機能ブロックの前記配線層に、前記第二の配線を配置することを特徴とする、半導体集積回路の設計装置。
【請求項２】
複数積層された配線層を有する第一の機能ブロックからなる下位階層について前記第一の機能ブロック内に配置された複数のセル間を接続する第一の配線を設計する下位階層配線設計部と、
複数積層された前記配線層を有する第二の機能ブロックを複数備えた上位階層について前記第二の機能ブロック間を接続する第二の配線を設計する上位階層配線設計部と、
を備えており、
前記下位階層配線設計部は、前記第一の機能ブロックを複数の小領域に分割し、前記複数の小領域ごとに前記機能ブロック内配線に必要となる前記配線層の数を算出して下位階層配線層数とし、前記複数の小領域ごとに最下部に位置する前記配線層から前記下位階層配線層数枚の前記配線層を下位階層配線領域とし、前記下位階層配線領域内に前記第一の配線を配置し、
前記上位階層配線設計部は、前記下位階層配線領域以外の前記第一の機能ブロックの前記配線層に、前記第二の配線を配置することを特徴とする、半導体集積回路の設計装置。
【請求項３】
前記下位階層配線設計部は、前記第一の配線を仮配線し、前記第一の機能ブロックにおける前記仮配線の密度分布を算出し、前記密度分布から前記下位階層配線層数を算出することを特徴とする、請求項２に記載の半導体集積回路の設計装置。
【請求項４】
複数積層された配線層を有する第一の機能ブロックを複数の小領域に分割し、
前記複数の小領域ごとに前記機能ブロック内配線に必要となる前記配線層の数を算出して下位階層配線層数とし、
前記複数の小領域ごとに最下部に位置する前記配線層から前記下位階層配線層数枚の前記配線層を下位階層配線領域とし、
前記下位階層配線領域内に前記第一の機能ブロック内に配置された複数のセル間を接続する第一の配線を配置し、
前記下位階層配線領域以外の前記第一の機能ブロックの前記配線層に、複数積層された前記配線層を有する複数の第二の機能ブロック間を接続する第二の配線を配置することを特徴とする、半導体集積回路の設計方法。
【請求項５】
複数積層された配線層を有する第一の機能ブロックに仮配線を配置し、
前記第一の機能ブロックにおける前記仮配線の密度分布を算出し、
前記密度分布に基づき前記第一の機能ブロックを複数の小領域に分割し、
前記複数の小領域ごとに前記機能ブロック内配線に必要となる前記配線層の数を算出して下位階層配線層数とし、
前記複数の小領域ごとに最下部に位置する前記配線層から前記下位階層配線層数枚の前記配線層を下位階層配線領域とし、
前記下位階層配線領域内に前記第一の機能ブロック内に配置された複数のセル間を接続する第一の配線を配置し、
前記下位階層配線領域以外の前記第一の機能ブロックの前記配線層に、複数積層された前記配線層を有する複数の第二の機能ブロック間を接続する第二の配線を配置することを特徴とする、半導体集積回路の設計方法。
【請求項１】
複数積層された配線層を有する第一の機能ブロックからなる下位階層について前記第一の機能ブロック内に配置された複数のセル間を接続する第一の配線を設計する下位階層配線設計部と、
複数積層された前記配線層を有する第二の機能ブロックを複数備えた上位階層について前記第二の機能ブロック間を接続する第二の配線を設計する上位階層配線設計部と、
を備えており、
前記下位階層配線設計部は、前記第一の配線を仮配線し、前記第一の機能ブロックにおける前記仮配線の密度分布を算出し、前記第一の機能ブロックを前記仮配線の前記密度分布の形状と等しい複数の小領域に分割し、前記複数の小領域ごとに前記機能ブロック内配線に必要となる前記配線層の数を前記密度分布から算出して下位階層配線層数とし、前記複数の小領域ごとに最下部に位置する前記配線層から前記下位階層配線層数枚の前記配線層を下位階層配線領域とし、前記下位階層配線領域内に前記第一の配線を配置し、
前記上位階層配線設計部は、前記下位階層配線領域以外の前記第一の機能ブロックの前記配線層に、前記第二の配線を配置することを特徴とする、半導体集積回路の設計装置。
【請求項２】
複数積層された配線層を有する第一の機能ブロックからなる下位階層について前記第一の機能ブロック内に配置された複数のセル間を接続する第一の配線を設計する下位階層配線設計部と、
複数積層された前記配線層を有する第二の機能ブロックを複数備えた上位階層について前記第二の機能ブロック間を接続する第二の配線を設計する上位階層配線設計部と、
を備えており、
前記下位階層配線設計部は、前記第一の機能ブロックを複数の小領域に分割し、前記複数の小領域ごとに前記機能ブロック内配線に必要となる前記配線層の数を算出して下位階層配線層数とし、前記複数の小領域ごとに最下部に位置する前記配線層から前記下位階層配線層数枚の前記配線層を下位階層配線領域とし、前記下位階層配線領域内に前記第一の配線を配置し、
前記上位階層配線設計部は、前記下位階層配線領域以外の前記第一の機能ブロックの前記配線層に、前記第二の配線を配置することを特徴とする、半導体集積回路の設計装置。
【請求項３】
前記下位階層配線設計部は、前記第一の配線を仮配線し、前記第一の機能ブロックにおける前記仮配線の密度分布を算出し、前記密度分布から前記下位階層配線層数を算出することを特徴とする、請求項２に記載の半導体集積回路の設計装置。
【請求項４】
複数積層された配線層を有する第一の機能ブロックを複数の小領域に分割し、
前記複数の小領域ごとに前記機能ブロック内配線に必要となる前記配線層の数を算出して下位階層配線層数とし、
前記複数の小領域ごとに最下部に位置する前記配線層から前記下位階層配線層数枚の前記配線層を下位階層配線領域とし、
前記下位階層配線領域内に前記第一の機能ブロック内に配置された複数のセル間を接続する第一の配線を配置し、
前記下位階層配線領域以外の前記第一の機能ブロックの前記配線層に、複数積層された前記配線層を有する複数の第二の機能ブロック間を接続する第二の配線を配置することを特徴とする、半導体集積回路の設計方法。
【請求項５】
複数積層された配線層を有する第一の機能ブロックに仮配線を配置し、
前記第一の機能ブロックにおける前記仮配線の密度分布を算出し、
前記密度分布に基づき前記第一の機能ブロックを複数の小領域に分割し、
前記複数の小領域ごとに前記機能ブロック内配線に必要となる前記配線層の数を算出して下位階層配線層数とし、
前記複数の小領域ごとに最下部に位置する前記配線層から前記下位階層配線層数枚の前記配線層を下位階層配線領域とし、
前記下位階層配線領域内に前記第一の機能ブロック内に配置された複数のセル間を接続する第一の配線を配置し、
前記下位階層配線領域以外の前記第一の機能ブロックの前記配線層に、複数積層された前記配線層を有する複数の第二の機能ブロック間を接続する第二の配線を配置することを特徴とする、半導体集積回路の設計方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−６９０７０（Ｐ２０１３−６９０７０Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０６３９５（Ｐ２０１１−２０６３９５）
【出願日】平成２３年９月２１日（２０１１．９．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２１日（２０１１．９．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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