【課題】比較的高い抵抗率を持つ導電体を電極に用いた場合でも、高信頼な抵抗変化素子を実現する。
【解決手段】不揮発性半導体記憶装置は、第１配線５４と、第２配線５５と、一端を前記第１配線５４に、他端を前記第２配線５５にそれぞれ電気的に接続されたメモリセル４０とを具備する。メモリセル４０は、抵抗値の変化で情報を記憶する抵抗変化層４１と、抵抗変化層４１の両端にそれぞれ接続され、貴金属を含まない第１電極５１及び第２電極５２とを備える。第１電極５１は、外側電極４３と、外側電極４３と抵抗変化層４１との間に設けられた界面電極４２とを含む。界面電極４２の膜厚は、外側電極４３の膜厚よりも薄い。界面電極４２の抵抗率は、外側電極４３の抵抗率よりも高い。第１電極５１の抵抗値Ｒｓは、抵抗変化層５２の低抵抗状態の抵抗値Ｒｏｎよりも低い。 （もっと読む）

【課題】３Ｄ積層メモリ装置は、各接続レベル毎に別個のマスクが使用されるので必要なマスク数は多くなるが、パターンを工夫して必要マスク数を減らす。
【解決手段】３次元積層集積回路装置は配線領域に接続レベルの積層部を有する。接続レベルの積層部で２のＮ乗個のレベルまで含む配線接続領域を形成するためのＮ個のエッチングマスクの組だけが必要とされる。幾つかの例によれば、２のＸ−１乗（２^Ｘ−１）個の接続レベルは、連続番号Ｘのエッチングマスクでエッチングされ、１つのマスクがＸ＝１であり、他の１つのマスクがＸ＝２であり、Ｘ＝Ｎまで付与される。当該方法は接続レベルでの形成領域に整合した配線接続領域を形成する。 （もっと読む）

【課題】省面積化を図ることが可能な半導体装置およびその動作方法を提供する。
【解決手段】各記憶素子２１は、Ｐ型の半導体層２１１Ｐと、半導体層２１１Ｐ内で互いに分離するように配設されたＮ型の半導体層２１２Ｎ，２１３Ｎと、半導体層２１１Ｐ上の半導体層２１２Ｎ，２１３Ｎ間に対応する領域に設けられた下層側の誘電体膜２１６および上層側の導電体膜２１７と、半導体層２１２Ｎと電気的に接続された電極２１５Ａと、半導体層２１３Ｎと電気的に接続された電極２１５Ｂと、導電体膜２１７と電気的に接続された電極２１５Ｃとを有する。駆動対象の記憶素子２１に対して、電極２１５Ｂ，２１５Ｃ間に所定の閾値以上の電圧Ｖ１を印加して、誘電体膜２１６の少なくとも一部分を絶縁破壊させて導電体膜２１７，半導体層２１３Ｎ間に電流を流し、半導体層２１２Ｎ，２１３Ｎ間の領域にフィラメント２１０を形成することにより、情報の書き込み動作を行う。 （もっと読む）

【課題】省面積化を図ることが可能な半導体装置およびその動作方法を提供する。
【解決手段】各記憶素子２１は、Ｐ型の半導体層２１１Ｐと、半導体層２１１Ｐ内で互いに分離するように配設されたＮ型の半導体層２１２Ｎ，２１３Ｎと、半導体層２１２Ｎと電気的に接続された電極２１５Ａと、半導体層２１３Ｎと電気的に接続された電極２１５Ｂとを有する。駆動対象の記憶素子２１に対して、電極２１５Ａと電極２１５Ｂとの間に所定の閾値以上の電圧Ｖ１を印加して、半導体層２１２Ｎと半導体層２１３Ｎとの間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメント２１０を形成することにより、情報の書き込み動作を行う。 （もっと読む）

【課題】インターコネクト及びコンタクト用の実装面積が小さい３次元集積回路メモリ用の構造を低製造コストで提供する。
【解決手段】３次元メモリデバイスは、絶縁材料２１，２２，２３，２４で分離され、復号化回路を介してセンスアンプに結合可能なビット線ＢＬ_ｎとして導電材料の複数の帯片の形状をしている。導電材料帯片１１，１２，１３，１４は、スタック横面に側面を有する。ワード線ＷＬ_ｎ，ＷＬ_ｎ＋１の複数の導電線１６，１７は行デコーダに結合でき、複数のスタック上で直交して延びる。導電線は、スタックの表面に共形である。記憶素子は、スタック上の半導体材料帯片の側面と導電線の間の交点の界面領域の多層アレイに設けられる。３次元メモリは、複数層に対する２つの最小線幅のマスクで作られる。半導体材料帯片の端部に階段構造が含まれる。半導体材料帯片に平行な金属層上と、ワード線に平行な上部金属層上にＳＳＬインターコネクトを含む。 （もっと読む）

デバイス層の数より少ない数のビット線マスクを用いて３次元メモリを製造する構造および方法を開示する。第１のビット線層を第１のデバイスレベルに形成するために第１のビット線マスクが使用される。第１のビット線層は複数の第１のビット線を含む。第１のビット線マスクは、第２のビット線層を第２のデバイスレベルに形成するためにも使用される。第２のビット線層は複数の第２のビット線を含む。第１のビット線および第２のビット線は、同じマスクパターンを使用するにもかかわらず、ビット線接続レベルへの異なる電気的接続を有する。
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不揮発性１回限りプログラム可能メモリセルは、２端子ヒューズおよび３端子アンチヒューズを、直列に結合する。複数のそのようなメモリセルが、１つの不揮発性プログラム可能メモリアレイの中に含まれうる。また、再プログラム可能な不揮発性プログラム可能メモリセルが、記述される。
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【課題】 読み出し時の電圧を書き込み時の電圧まで上げても誤書き込みの起きない半導体装置を提供する。
【解決手段】 オン耐圧の異なるＭＯＳトランジスタを同一基板上に形成し、オン耐圧の低い方のＭＯＳトランジスタを記憶素子として用い、ゲートオン状態でドレイン耐圧が低いことを利用してオン耐圧の低い方のＭＯＳトランジスタのドレイン／基板間のＰＮ接合を短絡せしめることによってデータの書き込みを行う。 （もっと読む）

高速で低電力のメモリ素子は、非線形導体のアレイを備え、格納、アドレスデコーディング、および出力検出はすべて、ダイオードまたは他の非線形導体によって達成される。様々な実施形態において、行抵抗器および列抵抗器は、選択されていない行または列に接続されているときの高抵抗と、選択された行および列に接続されたときの低抵抗との間で切り替え可能である。電子メモリ素子は、情報回路と、複数の行スイッチと、複数の列スイッチと、選択回路とを含む。
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半導体基板（１０）上に形成された誘電体層（１２）を備える、電子装置。誘電体層（１２）上には、代表長さを有するポリシリコンヒューズ構造（１４）が形成される。ポリシリコンのヒューズ構造の第１部分（１４１）と第２部分（１４３）は、シリサイド化さる。ポリシリコンヒューズ構造（１１４）のうち、第１部分（１４１）と第２部分（１４３）の両方に隣接する第３部分（１４２）は、シリサイド化されない。
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内蔵メモリ内の１以上の不良を修理するためのメモリ修理回路は少なくとも１つのヒューズレジスタ及び当該ヒューズレジスタに結合された状態機械回路を含む。状態機械回路は、（ｉ）内蔵メモリ内の１以上の不良に関するステータス情報を受信し、（ii）ステータス情報に基づいてメモリが修理可能かを判断し、（iii）メモリが修理可能であるとみなされるときは、メモリの不良メモリセルに対応するアドレスを記憶し、（iv）メモリ修理回路に供給された電圧源を用いて、不良メモリセルに対応するアドレスをヒューズレジスタに焼き付け、及び（ｖ）不良メモリセルに対応するアドレスがヒューズレジスタに焼き付けられたことを確認するように動作する第１の状態機械を実装する状態機械回路を備える。状態機械回路がさらに、（ｉ）少なくとも１つのヒューズレジスタに記憶された情報を内蔵メモリに関連する少なくとも１つの修理レジスタにダウンロードし、及び（ii）アドレスが内蔵メモリ内の不良メモリ部分に対応する回路で受信されると、不良メモリ部分へのアクセスを少なくとも１つの修理レジスタに再ルーティングするように動作する第２の状態機械を実装する。
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【課題】大幅な製造装置の更新等が無くともメモリの集積度を向上させ、チップ面積縮小によるコストダウンを図ること。
【解決手段】本発明による不揮発性メモリのメモリセルは、上部電極および下部電極と、当該上部電極から下部電極までの間に、一度だけ状態変化が可能な状態変化部を含む。この状態変化部は、Ｐ型半導体またはＮ型半導体のいずれか一方の半導体からなる第１半導体層と、前記Ｐ型半導体またはＮ型半導体の他方の半導体からなり前記第１半導体層の上下それぞれでＰＮ接合部を介して設けられた第２半導体層を備えて構成される。 （もっと読む）

【課題】半導体装置に搭載された不揮発性記憶装置に格納された情報を読み出す時、アドレス信号などを入力し、センスアンプなどを用いて情報を読み出す。このとき所定の時間を要するので、その遅れを考慮した半導体装置の設計が必要である。また、センスアンプは消費電流が膨大である。さらに、読み出しビット数が決められているので、１ビットのみ読み出す場合にも、他の不要な情報も読み出す必要がある。
【解決手段】電気的に導通または絶縁する手段を有する電気素子と、リセット素子と、ラッチ素子と、から構成される記憶素子により、不揮発性記憶回路を構成する。記憶素子では、無線チップのリセット時に、電気素子が電気的に絶縁か導通かにより、異なる情報をラッチ素子に格納する。このような構成とすることで、不揮発性記憶装置を搭載した低消費電力の無線チップを安価に提供することができる。 （もっと読む）

【課題】電気的に不可逆変化をする二つの異なるフューズ素子を用いるという最小限の回路構成とすることで、書き込みデータの書き換えを複数回行うことを可能にする。
【解決手段】導通状態から非導通状態に電気的に不可逆変化するフューズ素子２と、前記フューズ素子２と直列に接続された非導通状態から導通状態に電気的に不可逆変化するアンチフューズ素子１とで構成され、前記フューズ素子２と前記アンチフューズ素子１との間に電気信号を入出力するためのスイッチ端子Ｓが接続されていることを特徴とするトリミング回路であり、このトリミング回路を備えたブロックＢを複数接続して構成されるフューズ回路で構成されたことを特徴とする半導体装置である。 （もっと読む）

【課題】２つのバイポーラトランジスタを用いたアンチヒューズにおいて、書込み電圧を低減する。
【解決手段】第１エミッタ電極8と、第１ベース電極6と、第１コレクタ電極7とを第１領域の上方に有する第１トランジスタQ1を具備し、第１ベース電極6と第１ベース領域の間を接続するベース引出しポリシリコン9は、第１領域の外に設けられる第２領域の上方を通過させ、抵抗値を付加する。 （もっと読む）

【課題】D-Aコンバータの性能を向上させることができる。
【解決手段】複数の第1メモリセルを含むメモリマットと、複数の第1メモリセルに接続される複数の出力線とを具備するDACであって、複数のメモリセルの夫々は、バイポーラトランジスタを含み前記バイポーラトランジスタの接合を破壊するか否かで情報を不揮発で記憶する第1メモリ部と、第1メモリ部に接続され複数の出力線のうち対応する一つに情報を出力する第2メモリ部とを有し、第2メモリ部へ情報を書き込む場合に、第1メモリ部から第2メモリ部へ情報を転送する第1モードと、第2メモリ部を外部から特定して情報を書き込む第2モードとを有する。 （もっと読む）

【課題】ＲＯＭ及び／又はＷＯＲＭ及び／又はＲＥＷＲＩＴＡＢＬＥメモリモジュール及び／又は演算モジュールを基板上に備えたデータ記憶・演算装置であり、低温適応の有機材料及び／又は低温で処理された無機膜を備えている。
【解決手段】メモリ及び／又は演算モジュールは、層を順次蒸着することによって、基板上に備えられる。層の蒸着及び処理は、すでに蒸着されて処理された下にある単数又は複数の層、特に有機材料を、安定のための限界を超える過度な静的又は動的温度に晒さないような熱的条件下で行われる。 （もっと読む）

電子素子において導電経路として有用な複合分子が提供される。この複合分子は、電子流に方向付けを提供するために、少なくとも一のｐ／ｎ接合を含み、そして素子における集合の間にこの分子に自己配向を与える一末端ワニ口クリップ基を含み、この分子の構造を非対称にする。この複合分子は、ダイオード、分子スイッチ、トランジスタにおいて、およびメモリー素子の製造において使用され得る。 （もっと読む）

アンチフューズセルは、ケイ素化金属膜（１２，１３）で覆われたソース（７）及びドレイン（８）領域を有する集積回路の標準的ＭＯＳトランジスタと、前記ＭＯＳトランジスタを少なくとも部分的に囲む、抵抗性膜の少なくとも１つトラック（２４）とを備え、前記ケイ素化金属の金属がドレイン及び／又はソース接合通して拡散するように加熱用の電流を通過させるのに適合している。
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【課題】不揮発性であって、作成が簡単であり、追記が可能な記憶回路を有する半導体装置及びその作製方法の提供を課題とする。
【解決手段】一対の導電層間に有機化合物層が挟まれた単純な構造の記憶素子を有する半導体装置及びその作製方法を提供する。また、不揮発性であり、作製が簡単であり、追記が可能な記憶回路を有する半導体装置及びその作製方法を提供する。絶縁層上に設けられた複数の電界効果トランジスタと、複数の電界効果トランジスタ上に設けられた複数の記憶素子とを有する。複数の電界効果トランジスタは、単結晶半導体層をチャネル部とした電界効果トランジスタである。複数の記憶素子の各々は、第１の導電層と、有機化合物層と、第２の導電層が順に積層された素子である。 （もっと読む）