半導体装置
【課題】半導体装置に搭載された不揮発性記憶装置に格納された情報を読み出す時、アドレス信号などを入力し、センスアンプなどを用いて情報を読み出す。このとき所定の時間を要するので、その遅れを考慮した半導体装置の設計が必要である。また、センスアンプは消費電流が膨大である。さらに、読み出しビット数が決められているので、１ビットのみ読み出す場合にも、他の不要な情報も読み出す必要がある。
【解決手段】電気的に導通または絶縁する手段を有する電気素子と、リセット素子と、ラッチ素子と、から構成される記憶素子により、不揮発性記憶回路を構成する。記憶素子では、無線チップのリセット時に、電気素子が電気的に絶縁か導通かにより、異なる情報をラッチ素子に格納する。このような構成とすることで、不揮発性記憶装置を搭載した低消費電力の無線チップを安価に提供することができる。
【解決手段】電気的に導通または絶縁する手段を有する電気素子と、リセット素子と、ラッチ素子と、から構成される記憶素子により、不揮発性記憶回路を構成する。記憶素子では、無線チップのリセット時に、電気素子が電気的に絶縁か導通かにより、異なる情報をラッチ素子に格納する。このような構成とすることで、不揮発性記憶装置を搭載した低消費電力の無線チップを安価に提供することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信用の半導体装置に関する。特に、半導体薄膜トランジスタを用いて形成した回路に、無線通信信号から生成した電源電圧を供給する半導体装置に関する。
【背景技術】
【０００２】
近年、超小型ＩＣチップと、無線通信用のアンテナを組み合わせた小型半導体装置（以下、無線チップ）が脚光を浴びている。無線チップは、無線通信装置（以下、リーダ／ライタ）を使った通信信号の授受により、データの書き込み、データの読み出しを行うことができる。
【０００３】
無線チップの応用分野として、例えば、流通業界における商品管理が挙げられる。現在では、バーコードなどを利用した商品管理が主流であるが、バーコードは光学的に読み取るため、遮蔽物があるとデータを読み取れない。一方、無線チップでは、無線でデータを読み取るため、電波が通過できるならば遮蔽物があっても読み取れる。従って、商品管理の効率化、低コスト化などが期待されている。その他、乗車券、航空旅客券、料金の自動精算など、広範な応用が期待されている（例えば、特許文献１参照）。
【０００４】
【特許文献１】特開２００５−２０９１６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
以上のような無線チップの応用分野では、無線チップに固有情報を格納する不揮発性記憶装置が必要である。固有情報とは、例えば、固有番号や暗号通信のための秘密鍵などである。このような不揮発性記憶装置は、固有情報を格納する方法により、製造途中で書き込む方法を用いた不揮発性記憶装置と、製造後に書き込む方法を用いた不揮発性記憶装置とに大別できる。
【０００６】
製造途中で書き込む方法を用いた不揮発性記憶装置としては、マスクＲＯＭと呼ばれる不揮発性記憶装置がある。これは、不揮発性記憶装置に、無線チップ毎に異なるフォトマスクを用いる。一方、製造後に書き込む方法を用いた不揮発性記憶装置としては、ＥＰＲＯＭと呼ばれる電気的書き込み可能な不揮発性記憶装置がある。これは、ＥＰＲＯＭに、書き込み装置を用いて、固有情報を書き込む。この場合、フォトマスクを変更することなく、無線チップ毎に異なる固有情報を不揮発性記憶装置に格納することが容易である。
【０００７】
これらの不揮発性記憶装置では、格納された情報を取り出すには、アドレス信号、読み出し信号などを入力し、該当する記憶素子から電気信号を取り出し、センスアンプなどを用いて高電位信号または低電位信号（以下、高電位信号を”Ｈ”レベル、または単に”Ｈ”と記す。また低電位信号を”Ｌ”レベル、または単に”Ｌ”と記す）の出力情報を読み出す。このような不揮発性記憶装置では、必要な情報を読み出すまでに、読み出しを要求してから特定の時間を要する。したがって、このような不揮発性記憶装置を半導体装置に搭載するには、その遅れを考慮した設計が必要である。また、センスアンプは消費電流が膨大であり、半導体装置全体の消費電流上昇をもたらす。さらに、このような不揮発性記憶装置では、読み出しビット数が決められているので、１ビットのみ読み出す場合にも、他の不要な情報も読み出す必要がある。これは、半導体装置における消費電流をさらに上昇させる。
【０００８】
このような問題に鑑み、本発明は、固有情報を格納する不揮発性記憶装置を搭載する半導体装置の消費電力を低減することを目的とする。また、本発明は、当該半導体装置において、不揮発性記憶装置から情報を読み出すまでの遅延時間の影響を低減することを目的とする。
【課題を解決するための手段】
【０００９】
本発明における無線チップでは、電気的に導通または絶縁する手段を有する電気素子と、リセット素子と、ラッチ素子と、から構成される記憶素子により、の不揮発性記憶回路を構成する。記憶素子では、無線チップのリセット時に、リセット素子と、電気素子と、により、ラッチ素子に情報を格納する。この情報は、電気素子を電気的に絶縁するか否かにより、”Ｈ”、または”Ｌ”となる。電気素子は、レーザー描画により機械的に切断することで電気的絶縁が可能な電気抵抗、過電流の印加により熱的に破壊することで電気的絶縁が可能な電気抵抗、ダイオード、相変化メモリ、浮遊ゲートを有するメモリトランジスタ、ＭＯＮＯＳ構造を有するメモリトランジスタなどがあり得る。
【００１０】
以上のような構成とすることで、不揮発性記憶装置を搭載した低消費電力の無線チップを安価に提供することができる。また、センスアンプなどの読み出しに特別な回路を必要とせずに、不揮発性記憶装置から格納された情報を読み出すことができ、不揮発性記憶装置の回路規模の増大を抑えることができるので、さらに小面積且つ低消費電力の不揮発性記憶装置を搭載した無線チップを提供することができる。
【００１１】
本明細書で開示する本発明の構成は、電気素子と、リセット素子と、ラッチ素子と、から構成される記憶素子を有する不揮発性記憶装置を搭載する半導体装置であって、電気素子が電気的に導通しているか、絶縁しているか、に応じて、リセット素子により、ラッチ素子に異なる情報を格納する手段を有することを特徴とする。
【００１２】
上記構成において、電気素子は、レーザー描画により機械的に切断することで電気的に絶縁されることを特徴としてもよい。
【００１３】
また、上記構成において、電気素子は、過電流を印加し、熱的に破壊することで電気的に絶縁されることを特徴としてもよい。
【００１４】
また、上記構成において、電気素子は、第１のダイオードと、第２のダイオードと、から構成され、ダイオードの少なくとも一方に過電流を印加し、熱的に破壊することで電気的に導通されることを特徴としてもよい。
【００１５】
また、上記構成において、電気素子は、相変化により電気抵抗値が変化する相変化メモリにより構成されていてもよい。
【００１６】
また、上記構成において、電気素子は、浮遊ゲートを有する不揮発性メモリトランジスタであってもよい。
【００１７】
また、上記構成において、電気素子は、ＭＯＮＯＳ構造を有するメモリトランジスタであってもよい。
【００１８】
また、上記構成において、半導体装置を、絶縁表面を有する基板上に形成された半導体薄膜を活性層とする薄膜トランジスタを用いて構成してもよい。
【００１９】
また、上記構成において、絶縁表面を有する基板とは、ガラス基板、石英基板、プラスチック基板、ＳＯＩ基板のいずれかであってもよい。
【発明の効果】
【００２０】
本発明により、不揮発性記憶装置を搭載した低消費電力で高性能な無線チップを安価に提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
（実施の形態１）
本発明における無線チップの第１の実施の形態として、図１を用いて説明する。図１は、本発明における無線チップに搭載される不揮発性記憶装置の記憶素子の回路図である。
【００２３】
図１において、１０１は電源端子、１０２は接地端子、１０３はリセット端子、１０４は出力端子、１０５はＰ型トランジスタ、１０７は第１のインバータ、１０８は第２のインバータ、１０９は電気素子である。Ｐ型トランジスタ１０５は、リセット素子１１０を構成する。Ｐ型トランジスタ１０５のソース端子は電源端子１０１に、ドレイン端子は出力端子１０４に、ゲート端子はリセット端子１０３に各々接続されている。また、第１のインバータ１０７と、第２のインバータ１０８と、で、ラッチ素子１１１を構成する。
【００２４】
電気素子は、レーザー描画により機械的に切断することで電気的絶縁が可能な電気抵抗、過電流の印加により熱的に破壊することで電気的絶縁が可能な電気抵抗またはダイオード、相変化メモリ、浮遊ゲートを有するメモリトランジスタ、ＭＯＮＯＳ構造を有するメモリトランジスタなどがあり得る。
【００２５】
次に、記憶素子の動作について説明する。最初に、電気素子１０９が電気的に導通している場合を考える。なお、ここで、電気素子１０９の電気抵抗は、Ｐ型トランジスタ１０５のソースードレイン間抵抗よりは高いものとする。まず、無線チップのリセット時に、リセット端子１０３に”Ｌ”を印加する。Ｐ型トランジスタ１０５は電気的に導通するので、出力端子１０４には、”Ｈ”が出力される。また、同時にラッチ素子１１１には”Ｈ”が保持される。その後、リセット端子１０３に”Ｈ”を印加すると、Ｐ型トランジスタ１０５は電気的に絶縁し、電気素子１０９の電気抵抗により、出力端子１０４には、”Ｌ”が出力される。また、同時にラッチ素子１１１に保持される情報は”Ｈ”から、”Ｌ”に変化する。無線チップ動作時は、このままリセット端子１０３に”Ｈ”を保ち続ければ、出力端子１０４からは、常に”Ｌ”が出力されることになる。
【００２６】
一方、電気素子１０９を電気的に絶縁している場合を考える。ここで、無線チップのリセット時に、リセット端子１０３に”Ｌ”を印加する。Ｐ型トランジスタ１０５は電気的に導通するので、出力端子１０４には、”Ｈ”が出力される。また、同時にラッチ素子１１１には”Ｈ”が保持される。その後、リセット端子１０３に”Ｈ”を印加すると、Ｐ型トランジスタ１０５は電気的に絶縁する。ここで、電気素子１０９は電気的に絶縁しているので、ラッチ素子１１１に保持される情報は”Ｈ”のままである。したがって、出力端子１０４には、”Ｈ”が出力されたままとなる。無線チップ動作時は、このままリセット端子１０３に”Ｈ”を保ち続ければ、出力端子１０４からは、常に”Ｈ”が出力されることになる。
【００２７】
以上のように、記憶素子における電気素子が電気的に絶縁しているか、導通しているか、により、記憶素子の出力を”Ｈ”、または”Ｌ”とすることができる。また回路動作を始める最初にリセット端子１０３に”Ｌ”を印加するだけで、以降の読み出し時にアクセス時間を必要としない。そしてセンスアンプなど特別な回路を必要としない。
【００２８】
なお、本実施の形態では、電気素子１０９を接地端子１０２と出力端子１０４との間に接続し、Ｐ型トランジスタ１０５のソース端子を電源端子１０１、ドレイン端子を出力端子１０４、ゲート端子をリセット端子１０３に各々接続する構成を示したが、電気素子を電源端子１０１と出力端子１０４との間に接続し、Ｎ型トランジスタのソース端子を接地端子１０２、ドレイン端子を出力端子１０４、ゲート端子をリセット端子１０３に各々接続する構成としてもよい。この場合、リセット時にリセット端子１０３に”Ｈ”を印加すれば、電気素子が電気的に絶縁しているか、導通しているか、により、記憶素子の出力を”Ｌ”、または”Ｈ”とすることができる。
【００２９】
以上のような構成とすることで、不揮発性記憶装置を搭載した低消費電力の無線チップを安価に提供することができる。また、センスアンプなどの読み出しに特別な回路を必要とせずに、不揮発性記憶装置から格納された情報を読み出すことができ、不揮発性記憶装置の回路規模の増大を抑えることができるので、さらに小面積且つ低消費電力の不揮発性記憶装置を搭載した無線チップを提供することができる。
【００３０】
（実施の形態２）
本発明における無線チップの第２の実施の形態として、第１の実施の形態とは異なる構成の無線チップについて、図２を用いて説明する。図２は、本発明における無線チップに搭載される不揮発性記憶装置の記憶素子の回路図である。
【００３１】
図２において、電源端子１０１、接地端子１０２、リセット端子１０３、出力端子１０４、Ｐ型トランジスタ１０５、Ｎ型トランジスタ１０６、第１のインバータ１０７、第２のインバータ１０８、電気素子１０９である。Ｐ型トランジスタ１０５と、Ｎ型トランジスタ１０６と、で、リセット素子２１０を構成する。Ｐ型トランジスタ１０５のソース端子は電源端子１０１に、ドレイン端子は出力端子１０４に、ゲート端子はリセット端子１０３に各々接続されている。Ｎ型トランジスタ１０６のソース端子は接地端子１０２に、ゲート端子はリセット端子１０３に各々接続されている。電気素子１０９が有する２つの端子は、一方がＰ型トランジスタのドレイン端子及び出力端子１０４に、他方がＮ型トランジスタ１０６のドレイン端子に、それぞれ接続されている。また、第１のインバータ１０７と、第２のインバータ１０８と、で、ラッチ素子１１１を構成する。
【００３２】
電気素子１０９は、レーザー描画により機械的に切断することで電気的絶縁が可能な電気抵抗、過電流の印加により熱的に破壊することで電気的絶縁が可能な電気抵抗またはダイオード、相変化メモリ、浮遊ゲートを有するメモリトランジスタ、ＭＯＮＯＳ構造を有するメモリトランジスタなどがあり得る。
【００３３】
次に、記憶素子の動作について説明する。最初に、電気素子１０９が電気的に導通している場合を考える。図２において、無線チップのリセット時に、リセット端子１０３に”Ｌ”を印加する。Ｐ型トランジスタ１０５は電気的に導通し、Ｎ型トランジスタ１０６は電気的に絶縁するので、出力端子１０４には、”Ｈ”が出力される。また、同時にラッチ素子１１１には”Ｈ”が保持される。その後、リセット端子１０３に”Ｈ”を印加すると、Ｐ型トランジスタ１０５は電気的に絶縁し、Ｎ型トランジスタ１０６は電気的に導通するので、出力端子１０４には、”Ｌ”が出力される。また、同時にラッチ素子１１１に保持される情報は”Ｈ”から、”Ｌ”に変化する。無線チップ動作時は、このままリセット端子１０３に”Ｈ”を保ち続ければ、出力端子１０４からは、常に”Ｌ”が出力されることになる。
【００３４】
一方、電気素子１０９を電気的に絶縁している場合を考える。ここで、無線チップのリセット時に、リセット端子１０３に”Ｌ”を印加する。Ｐ型トランジスタ１０５は電気的に導通し、Ｎ型トランジスタ１０６は電気的に絶縁するので、出力端子１０４には、”Ｈ”が出力される。また、同時にラッチ素子１１１には”Ｈ”が保持される。その後、リセット端子１０３に”Ｈ”を印加すると、Ｐ型トランジスタ１０５は電気的に絶縁し、Ｎ型トランジスタ１０６は電気的に導通する。ここで、電気素子１０９が電気的に絶縁しているので、ラッチ素子１１１に保持される情報は”Ｈ”のままである。したがって、出力端子１０４には、”Ｈ”が出力されたままとなる。無線チップ動作時は、このままリセット端子１０３に”Ｈ”を保ち続ければ、出力端子１０４からは、常に”Ｈ”が出力されることになる。
【００３５】
以上のように、記憶素子における電気素子が電気的に絶縁しているか、導通しているか、により、記憶素子の出力を”Ｈ”、または”Ｌ”とすることができる。また、回路動作を始める最初にリセット端子１０３に”Ｌ”を印加するだけで、以降の読み出し時に、情報読み出しにアクセス時間は必要なく、センスアンプなど特別な回路を必要としない。
【００３６】
なお、本実施の形態では、電気素子１０９をＮ型トランジスタ１０６と出力端子１０４との間に接続する構成を示したが、電気素子をＰ型トランジスタ１０５と出力端子１０４との間に接続する構成としてもよい。この場合、電気素子が電気的に絶縁しているか、導通しているか、により、記憶素子の出力を”Ｌ”、または”Ｈ”とすることができる。
【００３７】
本実施の形態における無線チップに搭載する不揮発性記憶装置を構成する記憶素子では、第１の実施の形態に比べ、リセット時における貫通電流を大幅に削減することができるので、更なる低消費電力化が可能である。
【００３８】
以上のような構成とすることで、不揮発性記憶装置を搭載した低消費電力の無線チップを安価に提供することができる。また、センスアンプなどの読み出しに特別な回路を必要とせずに、不揮発性記憶装置から格納された情報を読み出すことができ、不揮発性記憶装置の回路規模の増大を抑えることができるので、さらに小面積且つ低消費電力の不揮発性記憶装置を搭載した無線チップを提供することができる。
【００３９】
以下に、本発明の実施例を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施例の記載内容に限定して解釈されるものではない。なお、実施例を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【実施例１】
【００４０】
本実施例では、実施の形態１及び実施の形態２で示した本発明における無線チップに搭載されている不揮発性記憶装置を構成する電気素子の例について、図３を用いて説明する。
【００４１】
図３（Ａ）は、電気抵抗３０１を用いて電気素子を構成した例である。第１の端子３０２、第２の端子３０３は、実施の形態１で説明した図１において、出力端子１０４、接地端子１０２に、各々電気的に接続する。また、実施の形態２で説明した図２において、出力端子１０４、Ｎ型トランジスタ１０６に、各々電気的に接続する。
【００４２】
電気抵抗３０１は、レーザー描画により機械的に切断する領域を設け、これをレーザー描画により切断することで電気的絶縁を可能にする。また、第１の端子３０２と、第２の端子３０３と、の間に過電流を印加して熱的に破壊することで電気的絶縁を可能にする。電気抵抗３０１として、金属薄膜、導電性を有する半導体薄膜、導電性を有する有機薄膜、などを用いることができる。また、電気抵抗３０１に、相変化により電気抵抗値の変化する相変化メモリを用いてもよい。相変化メモリを用いることで、本発明における無線チップに搭載する不揮発性記憶装置に格納される情報を何回も書き換えることができ、無線チップの高機能化が図れる。
【００４３】
なお本実施例では、電気抵抗３０１を切断することで電気的絶縁を行う例について説明したが、本発明で行う電気的絶縁はこの構成に限定されない。接地端子１０２と、出力端子１０４及びリセット素子１１０とを電気的に絶縁することができれば良い。よって、例えば電気素子１０９と接地端子１０２の間を電気的に絶縁しても良いし、電気素子１０９とリセット端子１０３及び出力端子１０４との間を電気的に絶縁しても良い。
【００４４】
電気素子を電気抵抗で構成することで、レイアウト面積を増大させる事無く、不揮発性記憶装置を搭載した無線チップを提供することが可能である。
【００４５】
図３（Ｂ）は、第１のダイオード３１１と、第２のダイオード３１２と、を用いて電気素子を構成した例である。第１の端子３１３、第２の端子３１４は、実施の形態１で説明した図１において、出力端子１０４、接地端子１０２に、各々電気的に接続する。また、実施の形態２で説明した図２において、出力端子１０４、Ｎ型トランジスタ１０６に、各々電気的に接続する。
【００４６】
第１の端子３１３と、第２の端子３１４と、の間は、初期状態では電気的に絶縁している。ここで、第１の端子３１３に高電圧を印加すると、第１のダイオード３１１は熱的に破壊して電気的に導通する。この時、第１の端子３１３を第２の端子３１４より高電位にすると、第１の端子３１３と、第２の端子３１４と、は電気的に導通する。
【００４７】
電気素子をダイオードで構成することで、動作時の貫通電流を大幅に低減できるので、不揮発性記憶装置を搭載したより低消費電流の無線チップを提供することが可能である。
【００４８】
図３（Ｃ）は、浮遊ゲート型メモリトランジスタ３２１を用いて電気素子を構成した例である。ここでは、浮遊ゲート型メモリトランジスタ３２１として、Ｎ型メモリトランジスタの例を考えるが、Ｐ型メモリトランジスタとすることも同様に可能である。また、浮遊ゲート型メモリトランジスタ以外にも、ＭＯＮＯＳ型メモリトランジスタとすることも同様に可能である。
【００４９】
第１の端子３２２、第２の端子３２３、第３の端子３２４は、実施の形態１で説明した図１において、出力端子１０４、接地端子１０２、リセット端子１０３に、各々電気的に接続する。また、実施の形態２で説明した図２において、出力端子１０４、Ｎ型トランジスタ１０６、リセット端子１０３に、各々電気的に接続する。
【００５０】
浮遊ゲート型メモリトランジスタ３２１は、浮遊ゲートに蓄積された電荷量に応じて、しきい値電圧を変更することができる。すなわち、しきい値電圧が高いときは電気的に絶縁、しきい値電圧が低いときは電気的に導通とすることが出来る。
【００５１】
浮遊ゲート型メモリトランジスタ３２１は、例えば、第１の端子３２２と第２の端子３２３とを接地し、第３の端子３２４に高電圧を印加することで、しきい値電圧を増大、すなわち、電気的に絶縁とすることができる。また、第１の端子３２２と第２の端子３２３とを接地し、第３の端子３２４に負の高電圧を印加することで、しきい値電圧を低下、すなわち、電気的に導通とすることができる。
【００５２】
電気素子を浮遊ゲート型メモリトランジスタで構成することで、何回も書き換えが可能で、動作時の貫通電流を大幅に低減できるので、不揮発性記憶装置を搭載したより高性能な低消費電流の無線チップを提供することが可能である。
【００５３】
以上のような構成とすることで、不揮発性記憶装置を搭載した低消費電力の無線チップを安価に提供することができる。また、センスアンプなどの読み出しに特別な回路を必要とせずに、不揮発性記憶装置から格納された情報を読み出すことができ、不揮発性記憶装置の回路規模の増大を抑えることができるので、さらに小面積且つ低消費電力の不揮発性記憶装置を搭載した無線チップを提供することができる。
【実施例２】
【００５４】
本実施例では、本発明における半導体装置の例として、暗号処理機能を有する無線チップについて図１６、図１７を用いて説明する。図１６は、無線チップのブロック図、図１７は無線チップのレイアウト図である。
【００５５】
まず、図１６を用いて無線チップのブロック構成を説明する。図１６において、無線チップ２６０１は、ＣＰＵ２６０２と、ＲＯＭ２６０３と、ＲＡＭ２６０４と、コントローラ２６０５と、を有する演算回路２６０６と、アンテナ２６０７と、共振回路２６０８と、電源回路２６０９と、リセット回路２６１０と、クロック生成回路２６１１と、復調回路２６１２と、変調回路２６１３と、電源管理回路２６１４と、を有するアナログ部２６１５と、を含む。
コントローラ２６０５は、ＣＰＵインターフェース（ＩＦ）２６１６と、制御レジスタ２６１７と、コード抽出回路２６１８と、符号化回路２６１９と、を有する。なお、図１６では、説明の簡単化のため、通信信号を受信信号２６２０と、送信信号２６２１とに分けて示したが、実際には、両者は重ね合わされており、無線チップ２６０１及びリーダ／ライタの間で同時に送受信される。受信信号２６２０は、アンテナ２６０７と共振回路２６０８とで受信された後、復調回路２６１２により復調される。また、送信信号２６２１は、変調回路２６１３により変調された後、アンテナ２６０７より送信される。
【００５６】
図１６において、通信信号により形成される磁界中に無線チップ２６０１を置くと、アンテナ２６０７と共振回路２６０８により、誘導起電力を生じる。誘導起電力は、電源回路２６０９における電気容量により保持され、また電気容量によって電位が安定化され、無線チップ２６０１の各回路に電源電圧として供給される。リセット回路２６１０は、無線チップ２６０１全体の初期リセット信号を生成する。
【００５７】
例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。クロック生成回路２６１１は、電源管理回路２６１４より生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路２６１２は、ＡＳＫ方式（振幅変調方式）の受信信号２６２０の振幅の変動を”０”／”１”の受信データ２６２２として検出する。復調回路２６１２は、例えばローパスフィルターとする。
【００５８】
さらに、変調回路２６１３は、送信データをＡＳＫ方式の送信信号２６２１の振幅を変動させて送信する。例えば、送信データ２６２３が”０”の場合、共振回路２６０８の共振点を変化させ、通信信号の振幅を変化させる。電源管理回路２６１４は、電源回路２６０９より演算回路２６０６に供給される電源電圧または演算回路２６０６における消費電流を監視し、クロック生成回路２６１１において、クロック信号の周波数とデューティー比を変更するための制御信号を生成する。
【００５９】
本実施例における無線チップの動作を説明する。まず、無線チップ２６０１は、リーダ／ライタより送信された暗号文データを含む受信信号２６２０を受信する。受信信号２６２０は、復調回路２６１２で復調された後、コード抽出回路２６１８で制御コマンドや暗号文のデータなどに分解され、制御レジスタ２６１７に格納される。ここで、制御コマンドは、無線チップ２６０１の応答を指定するデータである。例えば、固有ＩＤ番号の送信、動作停止、暗号解読などを指定する。ここでは、暗号解読の制御コマンドを受信したとする。
【００６０】
続いて、演算回路２６０６において、ＣＰＵ２６０２が、ＲＯＭ２６０３に格納された暗号解読プログラムにしたがって、ＲＯＭ２６０３にあらかじめ格納された秘密鍵２６２４を用いて暗号文を解読（復号）する。
【００６１】
復号された暗号文（復号文）は、制御レジスタ２６１７に格納される。この際、ＲＡＭ２６０４をデータ格納領域として用いる。なお、ＣＰＵ２６０２は、ＣＰＵＩＦ２６１６を介してＲＯＭ２６０３、ＲＡＭ２６０４、制御レジスタ２６１７にアクセスする。ＣＰＵＩＦ２６１６は、ＣＰＵ２６０２が要求するアドレスより、ＲＯＭ２６０３、ＲＡＭ２６０４、制御レジスタ２６１７のいずれかに対するアクセス信号を生成する機能を有している。
【００６２】
最後に、符号化回路２６１９において、復号文から送信データ２６２３を生成し、送信データ２６２３を変調回路２６１３で変調し、アンテナ２６０７より送信信号２６２１をリーダ／ライタに送信する。
【００６３】
なお、本実施例では、演算方式として、ソフトウェア的に処理する方式、すなわち、ＣＰＵと大規模メモリとで演算回路を構成し、プログラムをＣＰＵで実行する方式について説明したが、目的に応じて最適な演算方式を選び、当該方式に基づいて演算回路を構成することも可能である。例えば、演算方式として、他にも、演算をハードウェア的に処理する方式と、ハードウェア及びソフトウェアを併用する方式と、が考えられる。ハードウェア的に処理する方式では、専用回路で演算回路を構成すれば良い。ハードウェア及びソフトウェアを併用する方式では、専用回路と、ＣＰＵと、メモリと、で演算回路を構成し、専用回路で演算処理の一部分を行い、残りの演算処理のプログラムをＣＰＵで実行すれば良い。
【００６４】
次に、図１７を用いて、無線チップのレイアウト構成について説明する。なお、図１７において、図１６に相当する部分には、同一の番号を付し、説明を省略する。
【００６５】
図１７において、ＦＰＣパッド２７０７は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔ Ｃｉｒｃｕｉｔ）を無線チップ２６０１に貼る時に用いる電極パッド群であり、アンテナバンプ２７０８は、アンテナ（図示せず）を貼り付ける電極パッドである。なお、アンテナを貼り付ける際には、アンテナバンプ２７０８に過度の圧力が印加される可能性がある。したがって、アンテナバンプ２７０８の下には、トランジスタなど、回路を構成する部品を配置しないことが望ましい。
【００６６】
なお、本実施例では、アンテナを外付けとする構成について説明するが、無線チップ２６０１上に直接アンテナ形成する、所謂オンチップアンテナとしてもよい。この場合、無線チップの小型化に有効である。
【００６７】
ＦＰＣパッド２７０７は、主に不良解析時に用いると有効である。無線チップでは、電源電圧を通信信号から得るため、例えば、アンテナや電源回路で不良が発生している場合、演算回路が全く動作しない。このため、不良解析が著しく困難となる。しかし、ＦＰＣより、ＦＰＣパッド２７０７を介して無線チップ２６０１に電源電圧を供給し、また、アンテナより供給される電気信号の代わりに、任意の電気信号を入力することで、演算回路を動作させることが可能になる。したがって、不良解析が効率的に行える。
【００６８】
さらに、ＦＰＣパッド２７０７を、プローバーを使った測定が可能な配置にすると更に有効である。すなわち、ＦＰＣパッド２７０７において、電極パッドを、プローバーの針のピッチに合わせて配置することで、プローバーによる測定が可能となる。プローバーを用いることで、不良解析時に、ＦＰＣを貼り付ける工数を減らすことができる。また、基板上に複数の無線チップを形成した状態でも測定できるので、個々の無線チップに分断する工数も減らすことができる。また、量産時に、アンテナを貼り付ける工程の直前に、無線チップの良品検査を行うことが可能である。したがって、工程の早い段階で不良品を選別できるので、生産コストを削減することができる。
【００６９】
なお、実施の形態１、実施の形態２、実施例１で説明した電気素子から構成される不揮発性記憶装置を、本実施例におけるＲＯＭ２６０３に組み込むことができる。
【実施例３】
【００７０】
本実施例では、本発明における半導体装置を、薄膜トランジスタ（ＴＦＴ）により構成する場合について、図５を用いて説明する。
【００７１】
図５（Ａ）は、絶縁基板１１１０上に形成されたＴＦＴ部１１０１とメモリ部１１０２の断面図を示す。ＴＦＴ部１１０１は、例えば、演算回路のトランジスタに用いると良い。メモリ部１１０２は、例えば、不揮発性メモリのメモリ素子に用いると良い。絶縁基板１１１０には、ガラス基板、石英基板、珪素からなる基板、金属基板、プラスチック基板等を用いることができる。
【００７２】
またガラス基板を用いる場合、ＴＦＴ等が形成される側と反対面を研磨し、薄くしたものを用いることができる。このように薄くしたガラス基板は、装置の軽量化、薄型化を達成することができる。
【００７３】
絶縁基板１１１０上には下地膜１１１１が設けられている。ＴＦＴ部１１０１では下地膜１１１１を介して薄膜トランジスタ１１２０、１１２１が設けられ、メモリ部１１０２には下地膜１１１１を介して薄膜トランジスタ１１２２が設けられている。各薄膜トランジスタは、島状に加工された半導体膜１１１２、ゲート絶縁膜を介して設けられたゲート電極１１１４、ゲート電極側面に設けられた絶縁物（所謂サイドウォール）１１１３を有している。半導体膜１１１２は、膜厚が０．２μｍ以下、代表的には４０ｎｍから１７０ｎｍ、好ましくは５０ｎｍから１５０ｎｍとなるように形成する。さらに、絶縁物（サイドウォール）１１１３、及び半導体膜１１１２を覆う絶縁膜１１１６、半導体膜１１１２に形成された不純物領域に接続する電極１１１５を有する。なお、ゲート絶縁膜及び絶縁膜１１１６にコンタクトホールを形成し、当該コンタクトホールに導電膜を形成し、当該導電膜を所望の形状に加工することにより、不純物領域に接続された電極１１１５を形成することができる。
【００７４】
本発明における無線チップを構成する薄膜トランジスタにおいて、ゲート絶縁膜等を代表とする絶縁膜は、高密度プラズマ処理を用いて作製することができる。高密度プラズマ処理とは、プラズマ密度が１×１０１１ｃｍ−３以上、好ましくは１×１０１１ｃｍ−３から９×１０１５ｃｍ−３以下であり、マイクロ波（例えば周波数２．４５ＧＨｚ）といった高周波を用いたプラズマ処理である。このような条件でプラズマを発生させると、低電子温度が０．２ｅＶから２ｅＶとなる。このように低電子温度が特徴である高密度プラズマは、活性種の運動エネルギーが低いため、プラズマダメージが少なく欠陥が少ない膜を形成することができる。このようなプラズマ処理を可能とする成膜室に、被形成体、ゲート絶縁膜を形成する場合であれば所望の形状に加工された半導体膜が形成された基板を配置する。そして、プラズマ発生用の電極、所謂アンテナと被形成体との距離を２０ｍｍから８０ｍｍ、好ましくは２０ｍｍから６０ｍｍとして成膜処理を行う。このような高密度プラズマ処理は、低温プロセス（基板温度４００℃以下）の実現が可能となる。そのため、耐熱性の低いプラスチックを基板上に成膜することができる。
【００７５】
このような絶縁膜の成膜雰囲気は窒素雰囲気、又は酸素雰囲気とすることができる。窒素雰囲気とは、代表的には、窒素と希ガスとの混合雰囲気、又は窒素と水素と希ガスとの混合雰囲気である。希ガスは、ヘリウム、ネオン、アルゴン、クリプトン、キセノンの少なくとも１つを用いることができる。また酸素雰囲気とは、代表的には、酸素と希ガスとの混合雰囲気、酸素と水素と希ガスとの混合雰囲気、又は一酸化二窒素と希ガスとの混合雰囲気である。希ガスは、ヘリウム、ネオン、アルゴン、クリプトン、キセノンの少なくとも１つを用いることができる。
【００７６】
このように形成された絶縁膜は、他の被膜に与えるダメージが少なく、緻密なものとなる。また高密度プラズマ処理により形成された絶縁膜は、当該絶縁膜と接触する界面状態を改善することができる。例えば高密度プラズマ処理を用いてゲート絶縁膜を形成すると、半導体膜との界面状態を改善することができる。その結果、薄膜トランジスタの電気特性を向上させることができる。
【００７７】
絶縁膜の作製に高密度プラズマ処理を用いる場合を説明したが、半導体膜に高密度プラズマ処理を施してもよい。高密度プラズマ処理によって、半導体膜表面の改質を行うことができる。その結果、界面状態を改善でき、強いては薄膜トランジスタの電気特性を向上させることができる。
【００７８】
また平坦性を高めるため、絶縁膜１１１７、１１１８が設けられているとよい。このとき絶縁膜１１１７は有機材料から形成し、絶縁膜１１１８は無機材料から形成するとよい。絶縁膜１１１７、１１１８が設けられている場合、電極１１１５は、これら絶縁膜１１１７、１１１８にコンタクトホールを介して不純物領域と接続するように形成することができる。
【００７９】
さらに絶縁膜１１２５が設けられ、電極１１１５と接続するように下部電極１１２７を形成する。下部電極１１２７の端部を覆い、下部電極１１２７が露出するように開口部が設けられた絶縁膜１１２８を形成する。開口部内に、メモリ材料層１１２９を形成し、上部電極１１３０を形成する。このようにして、下部電極１１２７、メモリ材料層１１２９、上部電極１１３０を有するメモリ素子１１２３が形成される。
【００８０】
メモリ材料層１１２９は、電気的作用または光学的作用により導電性が変化する有機化合物、無機絶縁物、又は有機化合物と無機化合物とが混合してなる層で形成する。メモリ材料層１１２９は、単層で設けてもよいし、複数の層を積層させて設けてもよい。また、有機化合物と無機化合物との混合層及び他の電気的作用または光学的作用により導電性が変化する有機化合物からなる層とを積層させて設けてもよい。
【００８１】
メモリ材料層１１２９を構成することが可能な無機絶縁物としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素等を用いることができる。
【００８２】
メモリ材料層１１２９を構成することが可能な有機絶縁物としては、ポリイミド、アクリル、ポリアミド、ベンゾシクロブテン、エポキシ等に代表される有機樹脂を用いることができる。
【００８３】
また、メモリ材料層１１２９を構成することが可能な、電気的作用または光学的作用により導電性が変化する有機化合物としては、正孔輸送性が高い有機化合物材料又は電子輸送性が高い有機化合物材料を用いることができる。
【００８４】
正孔輸送性の高い有機化合物材料としては、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：α−ＮＰＤ）や４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：ＴＰＤ）や４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−トリフェニルアミン（略称：ＭＴＤＡＴＡ）や４，４’−ビス（Ｎ−（４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル）−Ｎ−フェニルアミノ）ビフェニル（略称：ＤＮＴＰＤ）などの芳香族アミン系（即ち、ベンゼン環−窒素の結合を有する）の化合物やフタロシアニン（略称：Ｈ２Ｐｃ）、銅フタロシアニン（略称：ＣｕＰｃ）、バナジルフタロシアニン（略称：ＶＯＰｃ）等のフタロシアニン化合物を用いることができる。ここに述べた物質は、主に１０−６ｃｍ２／Ｖｓ以上の正孔移動度を有する物質である。但し、電子よりも正孔の輸送性が高い物質であれば、上記の物質以外のものを用いてもよい。
【００８５】
電子を受け取りやすい無機化合物材料として、周期表第４族乃至第１２族のいずれかの遷移金属の金属酸化物、金属窒化物または金属酸化窒化物を用いることができる。具体的には、チタン酸化物（ＴｉＯｘ）、ジルコニウム酸化物（ＺｒＯｘ）、バナジウム酸化物（ＶＯｘ）、モリブデン酸化物（ＭｏＯｘ）、タングステン酸化物（ＷＯｘ）、タンタル酸化物（ＴａＯｘ）、ハフニウム酸化物（ＨｆＯｘ）、ニオブ酸化物（ＮｂＯｘ）、コバルト酸化物（ＣｏＯｘ）、レニウム酸化物（ＲｅＯｘ）、ルテニウム酸化物（ＲｕＯｘ）、亜鉛酸化物（ＺｎＯ）、ニッケル酸化物（ＮｉＯｘ）、銅酸化物（ＣｕＯｘ）等を用いることができる。また、ここでは具体例として金属酸化物を例に挙げたが、もちろんこれら金属の窒化物や酸化窒化物を用いてもよい。
【００８６】
電子輸送性の高い有機化合物材料としては、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ２）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等キノリン骨格またはベンゾキノリン骨格を有する金属錯体等からなる材料を用いることができる。また、この他、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）２）、ビス［２−（２−ヒドロキシフェニル）ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）２）などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料も用いることができる。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）等を用いることができる。ここに述べた物質は、主に１０−６ｃｍ２／Ｖｓ以上の電子移動度を有する物質である。但し、正孔よりも電子の輸送性の高い物質であれば、上記の物質以外のものを用いてもよい。
【００８７】
電子を与えやすい無機化合物材料として、アルカリ金属酸化物、アルカリ土類金属酸化物、希土類金属酸化物、アルカリ金属窒化物、アルカリ土類金属窒化物、希土類金属窒化物を用いることができる。具体的には、リチウム酸化物（ＬｉＯｘ）、ストロンチウム酸化物（ＳｒＯｘ）、バリウム酸化物（ＢａＯｘ）、エルビウム酸化物（ＥｒＯｘ）、ナトリウム酸化物（ＮａＯｘ）、リチウム窒化物（ＬｉＮｘ）、マグネシウム窒化物（ＭｇＮｘ）、窒化カルシウム（ＣａＮｘ）、イットリウム窒化物（ＹＮｘ）、ランタン窒化物（ＬａＮｘ）等を用いることができる。
【００８８】
さらには、無機化合物材料として、アルミニウム酸化物（ＡｌＯｘ）、ガリウム酸化物（ＧａＯｘ）、ケイ素酸化物（ＳｉＯｘ）、ゲルマニウム酸化物（ＧｅＯｘ）、インジウム錫酸化物（以下ＩＴＯとする）等のほか、種々の金属酸化物、金属窒素化物または金属酸化窒化物を用いることができる。
【００８９】
また、メモリ材料層１１２９が金属酸化物または金属窒化物の中から選ばれた化合物と正孔輸送性の高い化合物とから形成される場合、さらに立体障害の大きな（平面構造とは異なり三次元的な広がりを有する構造をもつ）化合物を加えた構成としてもよい。立体障害の大きな化合物としては、５，６，１１，１２−テトラフェニルテトラセン（略称：ルブレン）が好ましい。但し、これ以外に、ヘキサフェニルベンゼン、ｔ−ブチルペリレン、９，１０−ジ（フェニル）アントラセン、クマリン５４５Ｔ等も用いることができる。この他、デンドリマー等も有効である。
【００９０】
さらには、電子輸送性の高い有機化合物材料で形成される層と、正孔輸送性の高い有機化合物材料層との間に、４−ジシアノメチレン−２−メチル−６−［２−（１，１，７，７−テトラメチルジュロリジル−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＪＴ）、４−ジシアノメチレン−２−ｔ−ブチル−６−（１，１，７，７−テトラメチルジュロリジル−９−エニル）−４Ｈ−ピラン、ペリフランテン、２，５−ジシアノ−１，４−ビス［２−（１０−メトキシ−１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］ベンゼン、Ｎ，Ｎ’−ジメチルキナクリドン（略称：ＤＭＱｄ）、クマリン６、クマリン５４５Ｔ、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、９，９’−ビアントリル、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）や９，１０−ビス（２−ナフチル）アントラセン（略称：ＤＮＡ）、２，５，８，１１−テトラ−ｔ−ブチルペリレン（略称：ＴＢＰ）等の発光物質を設けてもよい。
【００９１】
また、メモリ材料層１１２９には、光学的作用により、電気抵抗が変化する材料を用いることができる。例えば、光を吸収することによって酸を発生する化合物（光酸発生剤）をドープした共役高分子を用いることができる。共役高分子として、ポリアセチレン類、ポリフェニレンビニレン類、ポリチオフェン類、ポリアニリン類、ポリフェニレンエチニレン類等を用いることができる。また、光酸発生剤としては、アリールスルホニウム塩、アリールヨードニウム塩、ｏ−ニトロベンジルトシレート、アリールスルホン酸ｐ−ニトロベンジルエステル、スルホニルアセトフェノン類、Ｆｅ−アレン錯体ＰＦ６塩等を用いることができる。
【００９２】
なお、メモリ材料層１１２９としては、結晶状態と非晶質状態の間で可逆的に変化する材料や第１の結晶状態と第２の結晶状態の間で可逆的に変化する材料等の相変化材料を用いることもできる。また、非晶質状態から結晶状態にのみ変化する材料を用いることも可能である。
【００９３】
結晶状態と非晶質状態の間で可逆的に変化する材料とは、ゲルマニウム（Ｇｅ）、テルル（Ｔｅ）、アンチモン（Ｓｂ）、硫黄（Ｓ）、酸化テルル（ＴｅＯｘ）、スズ（Ｓｎ）、金（Ａｕ）、ガリウム（Ｇａ）、セレン（Ｓｅ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）、Ｃｏ（コバルト）及び銀（Ａｇ）から選択された複数を有する材料であり、例えば、Ｇｅ−Ｔｅ−Ｓｂ−Ｓ、Ｔｅ−ＴｅＯ２−Ｇｅ−Ｓｎ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｇｅ−Ｔｅ−Ｓｎ、Ｓｎ−Ｓｅ−Ｔｅ、Ｓｂ−Ｓｅ−Ｔｅ、Ｓｂ−Ｓｅ、Ｇａ−Ｓｅ−Ｔｅ、Ｇａ−Ｓｅ−Ｔｅ−Ｇｅ、Ｉｎ−Ｓｅ、Ｉｎ−Ｓｅ−Ｔｌ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｅ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ系材料が挙げられる。また、第１の結晶状態と第２の結晶状態の間で可逆的に変化する材料とは、銀（Ａｇ）、亜鉛（Ｚｎ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、インジウム（Ｉｎ）、アンチモン（Ｓｂ）、セレン（Ｓｅ）及びテルル（Ｔｅ）から選択された複数を有する材料であり、例えば、Ａｇ−Ｚｎ、Ｃｕ−Ａｌ−Ｎｉ、Ｉｎ−Ｓｂ、Ｉｎ−Ｓｂ−Ｓｅ、Ｉｎ−Ｓｂ−Ｔｅが挙げられる。この材料の場合、相変化は２つの異なる結晶状態の間で行われる。また、非晶質状態から結晶状態にのみ変化する材料とは、テルル（Ｔｅ）、酸化テルル（ＴｅＯｘ）、パラジウム（Ｐｄ）、アンチモン（Ｓｂ）、セレン（Ｓｅ）及びビスマス（Ｂｉ）から選択された複数を有する材料であり、例えば、Ｔｅ−ＴｅＯ２、Ｔｅ−ＴｅＯ２−Ｐｄ、Ｓｂ２Ｓｅ３／Ｂｉ２Ｔｅ３が挙げられる。
【００９４】
メモリ材料層１１２９は、蒸着法、電子ビーム蒸着法、スパッタリング法、ＣＶＤ法等を用いて形成することができる。また、有機化合物と無機化合物とを含む混合層は、各々の材料を同時に成膜することにより形成することができ、抵抗加熱蒸着同士による共蒸着法、電子ビーム蒸着同士による共蒸着法、抵抗加熱蒸着と電子ビーム蒸着による共蒸着法、抵抗加熱蒸着とスパッタリングによる成膜、電子ビーム蒸着とスパッタリングによる成膜など、同種、異種の方法を組み合わせて形成することができる。
【００９５】
なお、メモリ材料層１１２９は、電気的作用又は光学的作用により記憶素子の導電性が変化する膜厚で形成する。
【００９６】
下部電極１１２７又は上部電極１１３０は、導電性材料から形成することができる。例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を用いた合金膜等から形成することができる。またインジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物、酸化インジウムに２〜２０ｗｔ％の酸化亜鉛（ＺｎＯ）を混合したターゲットを用いて形成された酸化物導電性材料等の透光性材料を用いることができる。
【００９７】
さらに平坦性を高め、不純物元素の侵入を防止するため、絶縁膜１１３１を形成するとよい。
【００９８】
本実施例で説明した絶縁膜は、無機材料又は有機材料を用いることができる。無機材料は、酸化珪素、窒化珪素を用いることができる。有機材料はポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサン、ポリシラザンを用いることができる。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。ポリシラザンは、珪素（Ｓｉ）と窒素（Ｎ）の結合を有するポリマー材料を出発原料として形成される。
【００９９】
図５（Ｂ）は、図５（Ａ）と異なり、電極１１１５のコンタクトホール１１５１内にメモリ材料層を形成したメモリの断面図を示す。図５（Ａ）と同様に、下部電極として電極１１１５を用い、電極１１１５上にメモリ材料層１１２９、上部電極１１３０を形成し、メモリ素子１１２３を形成することができる。その後、絶縁膜１１３１を形成する。図５（Ｂ）のその他の構成は図５（Ａ）と同様であるため、説明を省略する。
【０１００】
このようにコンタクトホール１１５１にメモリ素子を形成すると、メモリ素子の小型化を図ることができる。またメモリ用の電極が不要となるため製造工程を削減し、低コストでメモリを搭載した無線チップを提供することができる。
【０１０１】
以上のように、半導体装置を、ガラス基板、石英基板、プラスチック基板などの絶縁表面を有する基板上に形成された半導体薄膜を活性層として用いた薄膜トランジスタから構成することで、高性能且つ低消費電力の半導体装置を、より軽量で安価に提供することができる。
【０１０２】
本実施例は、実施の形態１、実施の形態２、実施例１、実施例２と自由に組み合わせて実施することが可能である。
【実施例４】
【０１０３】
本実施例では、本発明における半導体装置において、回路の一部を構成する薄膜トランジスタのレイアウトについて、図６〜図８を用いて説明する。
【０１０４】
実施例３で示した半導体膜１１１２に相当する半導体層は、絶縁表面を有する基板の全面若しくは一部（トランジスタの半導体領域として確定されるよりも広い面積を有する領域）に、下地膜等を介して形成される。
そして、フォトリソグラフィー技術によって、半導体層上にマスクパターンを形成する。
そのマスクパターンを利用して半導体層をエッチング処理することにより、図６に示す薄膜トランジスタのソース領域、ドレイン領域及びチャネル形成領域を含む特定形状を有する島状の半導体パターン１２０１を形成することができる。
【０１０５】
そのパターン形成された半導体層の形状は、薄膜トランジスタの特性に基づき、要求される回路特性やレイアウトの適切さを考慮して決められる。
【０１０６】
本発明における無線チップの回路を構成する薄膜トランジスタにおいて、半導体層を形成するためのフォトマスクは、パターンを備えている。
このフォトマスクのパターンは角部を有し、角部に存在する一辺が１０μｍ以下の直角三角形を削除し、丸みを帯びている。
このマスクパターンの形状は、図６に示すように半導体層のパターン形状として転写することができる。
また半導体層への転写のとき、半導体パターン１２０１の角部は、フォトマスクパターンの角部よりさらに丸みを帯びるように転写されることがある。すなわち、半導体膜のパターンの角部には、フォトマスクのパターンよりもさらにパターン形状をなめらかにした丸みが設けられてもよい。なお図６において、後に形成されるゲート電極１１１４やゲート配線１３０１、電極１１１５を点線で示す。
【０１０７】
次に、角部に丸みが設けられるように加工された半導体層上には、ゲート絶縁膜が形成される。
そして、実施例３で示したように、半導体層と一部が重なるようにゲート電極１１１４、及び同時にゲート配線１３０１が形成される。ゲート電極又はゲート配線は、金属層や半導体層を成膜し、フォトリソグラフィー技術によって形成することができる。
【０１０８】
このゲート電極又はゲート配線を形成するためのフォトマスクは、パターンを備えている。このフォトマスクのパターンは、角部を有し、この角部に形成される直角三角形の一辺が１０μｍ以下、または配線の線幅の１／２以下で、線幅の１／５以上の大きさに角部を削除している。このマスクパターンの形状は、図７に示すように、ゲート電極又はゲート配線のパターン形状として転写することができる。またゲート電極又はゲート配線への転写のときに、ゲート電極又はゲート配線の角部がさらに丸みを帯びるように転写されることがある。すなわちゲート電極又はゲート配線の角部には、フォトマスクのパターンよりもさらにパターン形状をなめらかにした丸めが設けられていてもよい。
【０１０９】
このようなフォトマスクを用いて形成されたゲート電極又はゲート配線の角部に存在する、一辺が線幅の１／２以下で、１／５以上の直角三角形を削除し、角部に丸みをおびさせることができる。なお図７において、後に形成される電極１１１５を点線で示す。
【０１１０】
このようなゲート電極又はゲート配線は、レイアウトの制約上、矩形に折れ曲がる。そのため、ゲート電極又はゲート配線の丸みを帯びた角部には凸部（外側の辺）と凹部（内側の辺）が設けられる。この丸みを帯びた凸部ではプラズマによるドライエッチの際、異常放電による微粉の発生を抑えることができる。また丸みを帯びた凹部では、洗浄のときに、たとえできた微粉があっても、それが角に集まりやすいのを洗い流すことができる。その結果、歩留まりを向上させることができるという効果を有する。
【０１１１】
次に、ゲート電極又はゲート配線上には、上記実施例３で示したように絶縁膜１１１６、１１１７、１１１８に相当する絶縁層等を形成する。勿論、本発明において絶縁膜は単層であっても構わない。
【０１１２】
そして絶縁層上に、絶縁膜には所定の位置に開口を形成し、当該開口に電極１１１５に相当する配線を形成する。この開口は、下層に位置する半導体層又はゲート配線層と、配線層との間の電気的な接続をとるために設けられる。配線は、フォトリソグラフィー技術によってマスクパターンが形成され、エッチング加工により所定のパターンに形成される。
【０１１３】
配線によって、ある特定の素子間を連結することができる。この配線は、特定の素子と素子の間を直線で結ぶのではなく、レイアウトの制約上、矩形に折れ曲がる（以下、屈曲部と記す）。また配線は、開口部やその他の領域において配線幅が変化することがある。例えば開口部では、開口が配線幅と同等若しくは大きい場合には、その部分で配線幅が広がるように変化する。また、配線は回路のレイアウト上、容量部の一方の電極を兼ねるため、配線幅を大きくとることがある。
【０１１４】
この場合において、フォトマスクのパターンの屈曲部において、屈曲部に形成される一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の直角三角形を削除する。そして、図８に示すように、配線のパターンにも同様な丸みを帯びさせる。配線の角部に存在する一辺が線幅の１／２以下で、１／５以上の直角三角形を削除し、屈曲部に丸みをおびさせることができる。このような丸みを帯びた配線は、その屈曲部における凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まりを向上させることができるという効果を有する。配線の角部が丸みを帯びることにより、電気的にも伝導させることができる。
【０１１５】
図８に示したレイアウトを有する回路において、屈曲部や配線幅が変化する部位の角部をなめらかにして、丸みを付けることにより、プラズマによるドライエッチの際、異常放電による微粉の発生を抑え、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まりを向上させることができるという効果を有する。すなわち、製造工程における塵や微粉の問題を解消することができる。また、配線の角部が丸みを帯びた構成をとることにより、電気的にも伝導させることができる。
特に多数の平行配線が設けられる駆動回路部等の配線において、ゴミを洗い流すことを可能とすることは、きわめて好都合である。
【０１１６】
なお、本実施例では、半導体層、ゲート配線、配線の３つのレイアウトにおいて、角部又は屈曲部に丸みを帯びる形態を説明したが、これに限定されるものではない。すなわち、いずれか一の層において、角部又は屈曲部に丸みを帯びさせ、製造工程における塵や微粉等の問題を解消することができればよい。
【０１１７】
以上のようなレイアウトを用いて、半導体装置を構成することで、高性能且つ低消費電力の半導体装置を、より軽量で安価に提供することができる。
【０１１８】
なお、本実施例は、実施の形態１、実施の形態２、実施例１〜３と自由に組み合わせて実施することが可能である。
【実施例５】
【０１１９】
本実施例では、本発明における半導体装置を構成する要素の一つとして、スタティックＲＡＭ（ＳＲＡＭ）を構成する一例について、図９〜図１１を参照して説明する。
【０１２０】
図９（Ａ）で示す半導体層１５１０、１５１１はシリコン若しくはシリコンを成分とする結晶性の半導体で形成することが好ましい。例えば、シリコン膜をレーザアニールなどによって結晶化された多結晶シリコン、単結晶シリコンなどが適用される。その他にも半導体特性を示す、金属酸化物半導体、アモルファスシリコン、有機半導体を適用することも可能である。
【０１２１】
いずれにしても、最初に形成する半導体層は絶縁表面を有する基板の全面若しくは一部（トランジスタの半導体領域として確定されるよりも広い面積を有する領域）に形成する。そして、フォトリソグラフィー技術によって、半導体層上にマスクパターンを形成する。そのマスクパターンを利用して半導体層をエッチング処理することにより、ＴＦＴのソース領域及びドレイン領域及びチャネル形成領域を含む特定形状の島状の半導体層１５１０、１５１１を形成する。その半導体層１５１０、１５１１はレイアウトの適切さを考慮して決められる。
【０１２２】
図９（Ａ）で示す半導体層１５１０、１５１１を形成するためのフォトマスクは、図９（Ｂ）に示すマスクパターン１５２０を備えている。このマスクパターン１５２０は、フォトリソグラフィー工程で用いるレジストがポジ型かネガ型かで異なる。ポジ型レジストを用いる場合には、図９（Ｂ）で示すマスクパターン１５２０は、遮光部として作製される。マスクパターン１５２０は、多角形の頂部Ａを削除した形状となっている。また、屈曲部Ｂにおいては、その角部が直角とならないように複数段に渡って屈曲する形状となっている。このフォトマスクのパターンは、例えば、パターンの角部であって（直角三角形）の一辺が１０μｍ以下の大きさに角部を削除している。
【０１２３】
図９（Ｂ）で示すマスクパターン１５２０は、その形状が、図９（Ａ）で示す半導体層１５１０、１５１１に反映される。その場合、マスクパターン１５２０と相似の形状が転写されても良いが、マスクパターン１５２０の角部がさらに丸みを帯びるように転写されていても良い。すなわち、マスクパターン１５２０よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。
【０１２４】
半導体層１５１０、１５１１の上には、酸化シリコン若しくは窒化シリコンを少なくとも一部に含む絶縁層が形成される。この絶縁層を形成する目的の一つはゲート絶縁層である。そして、図１０（Ａ）で示すように、半導体層と一部が重なるようにゲート配線１６１２、１６１３、１６１４を形成する。ゲート配線１６１２は半導体層１５１０に対応して形成される。ゲート配線１６１３は半導体層１５１０、１５１１に対応して形成される。また、ゲート配線１６１４は半導体層１５１０、１５１１に対応して形成される。ゲート配線は、金属層又は導電性の高い半導体層を成膜し、フォトリソグラフィー技術によってその形状を絶縁層上に作り込む。
【０１２５】
このゲート配線を形成するためのフォトマスクは、図１０（Ｂ）に示すマスクパターン１６２１を備えている。このマスクパターン１６２１は、角部であって、（直角三角形）の一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の大きさに角部を削除している。図１０（Ｂ）で示すマスクパターン１６２１は、その形状が、図１０（Ａ）で示すゲート配線１６１２、１６１３、１６１４に反映される。その場合、マスクパターン１６２１と相似の形状が転写されても良いが、マスクパターン１６２１の角部がさらに丸みを帯びるように転写されていても良い。すなわち、マスクパターン１６２１よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。すなわち、ゲート配線１６１２、１６１３、１６１４の角部に存在する、一辺が線幅の１／２以下であって１／５以上の直角三角形を削除し、コーナー部に丸みをおびさせる。凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まりを向上させることができるという効果を有する。
【０１２６】
層間絶縁層はゲート配線１６１２、１６１３、１６１４の次に形成される層である。層間絶縁層は酸化シリコンなどの無機絶縁材料若しくポリイミドやアクリル樹脂などを使った有機絶材料を使って形成する。この層間絶縁層とゲート配線１６１２、１６１３、１６１４の間には窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を介在させても良い。また、層間絶縁層上にも窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を設けても良い。この絶縁層は、外因性の金属イオンや水分などＴＦＴにとっては良くない不純物により半導体層やゲート絶縁層を汚染するのを防ぐことができる。
【０１２７】
層間絶縁層には所定の位置に開口が形成されている。例えば、下層にあるゲート配線や半導体層に対応して設けられる。金属若しくは金属化合物の一層若しくは複数層で形成される配線層は、フォトリソグラフィー技術によってマスクパターンが形成され、エッチング加工により所定のパターンに形成される。そして、図１１（Ａ）で示すように、半導体層と一部が重なるように配線１７１５〜１７２０を形成する。配線はある特定の素子間を連結する。配線は特定の素子と素子の間を直線で結ぶのではなく、レイアウトの制約上屈曲部が含まれる。また、コンタクト部やその他の領域において配線幅が変化する。コンタクト部では、コンタクトホールが配線幅と同等若しくは大きい場合には、その部分で配線幅が広がるように変化する。
【０１２８】
この配線１７１５〜１７２０を形成するためのフォトマスクは、図１１（Ｂ）に示すマスクパターン１７２２を備えている。この場合においても、配線は、そのコーナー部であって（直角三角形）の一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の大きさに角部を削除し、コーナー部が丸みをおびるパターンを有せしめる。このような配線は、凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まりを向上させることができるという効果を有する。配線の角部がラウンドをとることにより、電気的にも伝導させることができる。また、多数の平行配線では、ゴミを洗い流すのにはきわめて好都合である。
【０１２９】
図１１（Ａ）には、ｎチャネル型トランジスタ１７２１〜１７２４、Ｐチャネル型トランジスタ１７２５、１７２６が形成されている。ｎチャネル型トランジスタ１７２３とＰチャネル型トランジスタ１７２５及びｎチャネル型トランジスタ１７２４とＰチャネル型トランジスタ１７２６はインバータ１７２７、１７２８を構成している。この６つのトランジスタを含む回路はＳＲＡＭを形成している。これらのトランジスタの上層には、窒化シリコンや酸化シリコンなどの絶縁層が形成されていても良い。
【０１３０】
以上のような構成とすることで、高性能且つ低消費電力の半導体装置を、より軽量で安価に提供することができる。
【０１３１】
なお、本実施例は、実施の形態１、実施の形態２、実施例１〜実施例４と自由に組み合わせて実施することが可能である。
【実施例６】
【０１３２】
本実施例では、本発明における半導体装置を構成するトランジスタについて、図１２及び図１３を参照して説明する。
【０１３３】
本発明における半導体装置を構成するトランジスタは、単結晶基板に形成されるＭＯＳトランジスタの他、薄膜トランジスタ（ＴＦＴ）で構成することもできる。図１２はこれらの回路を構成するトランジスタの断面構造を示す図である。図１２には、ｎチャネル型トランジスタ１８２１、ｎチャネル型トランジスタ１８２２、容量素子１８２４、抵抗素子１８２５、ｐチャネル型トランジスタ１８２３が示されている。各トランジスタは半導体層１８０５、ゲート絶縁層１８０８、ゲート電極１８０９を備えている。ゲート電極１８０９は、第１導電層１８０３と第２導電層１８０２の積層構造で形成されている。また、図１３（Ａ）〜（Ｅ）は、図１２で示すｎチャネル型トランジスタ１８２１、ｎチャネル型トランジスタ１８２２、容量素子１８２４、抵抗素子１８２５、ｐチャネル型トランジスタ１８２３に対応する上面図であり、併せて参照することができる。
【０１３４】
図１２において、ｎチャネル型トランジスタ１８２１は、チャネル長方向（キャリアの流れる方向）において、ゲート電極の両側に低濃度ドレイン（ＬＤＤ）とも呼ばれ、配線１８０４とコンタクトを形成するソース領域及びドレイン領域を形成する不純物領域１８０６の不純物濃度よりも低濃度にドープされた不純物領域１８０７が半導体層１８０５に形成されている。不純物領域１８０６と不純物領域１８０７には、ｎチャネル型トランジスタ１８２１を構成する場合、ｎ型を付与する不純物としてリンなどが添加されている。ＬＤＤはホットエレクトロン劣化や短チャネル効果を抑制する手段として形成される。
【０１３５】
図１３（Ａ）で示すように、ｎチャネル型トランジスタ１８２１のゲート電極１８０９において、第１導電層１８０３は、第２導電層１８０２の両側に広がって形成されている。この場合において、第１導電層１８０３の膜厚は、第２導電層の膜厚よりも薄く形成されている。第１導電層１８０３の厚さは、１０〜１００ｋＶの電界で加速されたイオン種を通過させることが可能な厚さに形成されている。不純物領域１８０７はゲート電極１８０９の第１導電層１８０３と重なるように形成されている。すなわち、ゲート電極１８０９とオーバーラップするＬＤＤ領域を形成している。この構造は、ゲート電極１８０９において、第２導電層１８０２をマスクとして、第１導電層１８０３を通して一導電型の不純物を添加することにより、自己整合的に不純物領域１８０７を形成している。すなわち、ゲート電極とオーバーラップするＬＤＤを自己整合的に形成している。
【０１３６】
両側にＬＤＤを有するトランジスタは、実施の形態における電源回路の整流用のＴＦＴや、論理回路に用いられるトランスミッションゲート（アナログスイッチとも呼ぶ）を構成するトランジスタに適用される。これらのＴＦＴは、ソース領域、ドレイン領域に正負両方の電圧が印加されるため、ゲート電極の両側にＬＤＤを設けることが好ましい。
【０１３７】
また第１導電層１８０３は、第２導電層１８０２を用いてゲート配線を形成する場合、それらの両端を揃えるように加工してもよい。その結果、微細なゲート配線を形成することができる。またゲート電極とオーバーラップするＬＤＤを自己整合的に形成する必要もないからである。
【０１３８】
図１２において、ｎチャネル型トランジスタ１８２２は、ゲート電極の片側に不純物領域１８０６の不純物濃度よりも低濃度にドープされた不純物領域１８０７が半導体層１８０５に形成されている。図１３（Ｂ）で示すように、ｎチャネル型トランジスタ１８２２のゲート電極１８０９において、第１導電層１８０３は、第２導電層１８０２の片側に広がって形成されている。この場合も同様に、第２導電層１８０２をマスクとして、第１導電層１８０３を通して一導電型の不純物を添加することにより、自己整合的にＬＤＤを形成することができる。
【０１３９】
片側にＬＤＤを有するトランジスタは、ソース領域及びドレイン領域間に正電圧のみ、もしくは負電圧のみが印加されるトランジスタに適用すればよい。具体的には、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲートを構成するトランジスタや、センスアンプ、定電圧発生回路、ＶＣＯといったアナログ回路を構成するトランジスタに適用すればよい。
【０１４０】
図１２において、容量素子１８２４は、第１導電層１８０３と半導体層１８０５とでゲート絶縁層１８０８を挟んで形成されている。容量素子１８２４を形成する半導体層１８０５には、不純物領域１８１０と不純物領域１８１１を備えている。不純物領域１８１１は、半導体層１８０５において第１導電層１８０３と重なる位置に形成される。また、不純物領域１８１０は配線１８０４とコンタクトを形成する。不純物領域１８１１は、第１導電層１８０３を通して一導電型の不純物を添加することができるので、不純物領域１８１０と不純物領域１８１１に含まれる不純物濃度は同じにすることもできるし、異ならせることも可能である。いずれにしても、容量素子１８２４において、半導体層１８０５は電極として機能させるので、一導電型の不純物を添加して低抵抗化しておくことが好ましい。また、第１導電層１８０３は、図１３（Ｃ）に示すように、第２導電層１８０２を補助的な電極として利用することにより、電極として十分に機能させることができる。このように、第１導電層１８０３と第２導電層１８０２を組み合わせた複合的な電極構造とすることにより、容量素子１８２４を自己整合的に形成することができる。
【０１４１】
容量素子は、実施の形態における電源回路が有する保持容量、あるいは共振回路が有する共振容量として用いられる。特に、共振容量は、容量素子の２端子間に正負両方の電圧が印加されるため、２端子間の電圧の正負によらず容量として機能することが必要である。
【０１４２】
図１３（Ｄ）において、抵抗素子１８２５は、第１導電層１８０３によって形成されている。第１導電層１８０３は３０〜１５０ｎｍ程度の厚さに形成されるので、その幅や長さを適宜設定して抵抗素子を構成することができる。
【０１４３】
抵抗素子は、実施の形態における変調復調回路が有する抵抗負荷として用いられる。また、ＶＣＯなどで電流を制御する場合の負荷としても用いられる場合がある。抵抗素子は、高濃度に不純物元素を含む半導体層や、膜厚の薄い金属層によって構成すればよい。抵抗値が膜厚、膜質、不純物濃度、活性化率などに依存する半導体層に対して、金属層は、膜厚、膜質で抵抗値が決定するため、ばらつきが小さく好ましい。
【０１４４】
図１３（Ｅ）において、ｐチャネル型トランジスタ１８２３は、半導体層１８０５に不純物領域１８１２を備えている。この不純物領域１８１２は、配線１８０４とコンタクトを形成するソース領域及びドレイン領域を形成する。ゲート電極１８０９の構成は第１導電層１８０３と第２導電層１８０２が重畳した構成となっている。ｐチャネル型トランジスタ１８２３はＬＤＤを設けないシングルドレイン構造のトランジスタである。ｐチャネル型トランジスタ１８２３を形成する場合、不純物領域１８１２にはｐ型を付与する不純物として硼素などが添加される。一方、不純物領域１８１２にリンを添加すればシングルドレイン構造のｎチャネル型トランジスタとすることもできる。
【０１４５】
半導体層１８０５及びゲート絶縁層１８０８の一方若しくは双方に対してマイクロ波でプラズマが励起され、電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下、電子密度が１０１１〜１０１３／ｃｍ３程度である高密度プラズマ処理によって酸化又は窒化処理しても良い。このとき、基板温度を３００〜４５０℃とし、酸化雰囲気（Ｏ２、Ｎ２Ｏなど）又は窒化雰囲気（Ｎ２、ＮＨ３など）で処理することにより、半導体層１８０５とゲート絶縁層１８０８の界面の欠陥準位を低減することができる。ゲート絶縁層１８０８対してこの処理を行うことにより、この絶縁層の緻密化を図ることができる。すなわち、荷電欠陥の生成を抑えトランジスタのしきい値電圧の変動を抑えることができる。また、トランジスタを３Ｖ以下の電圧で駆動させる場合には、このプラズマ処理により酸化若しくは窒化された絶縁層をゲート絶縁層１８０８として適用することができる。また、トランジスタの駆動電圧が３Ｖ以上の場合には、このプラズマ処理で半導体層１８０５の表面に形成した絶縁層とＣＶＤ法（プラズマＣＶＤ法若しくは熱ＣＶＤ法）で堆積した絶縁層とを組み合わせてゲート絶縁層１８０８を形成することができる。また、同様にこの絶縁層は、容量素子１８２４の誘電体層としても利用することができる。この場合、このプラズマ処理で形成された絶縁層は、１〜１０ｎｍの厚さで形成され、緻密な膜であるので、大きな電荷容量を持つ容量素子を形成することができる。
【０１４６】
図１２及び図１３を参照して説明したように、膜厚の異なる導電層を組み合わせることにより、さまざまな構成の素子を形成することができる。第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域は、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて形成することができる。すなわち、フォトリソグラフィー工程において、フォトレジストを露光する際に、フォトマスクの透過光量を調節して、現像されるレジストマスクの厚さを異ならせる。この場合、フォトマスクまたはレチクルに解像度限界以下のスリットを設けて上記複雑な形状を有するレジストを形成してもよい。また、現像後に約２００℃のベークを行ってフォトレジスト材料で形成されるマスクパターンを変形させてもよい。
【０１４７】
また、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いることにより、第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域を連続して形成することができる。図１３（Ａ）に示すように、第１導電層のみが形成される領域を半導体層上に選択的に形成することができる。このような領域は、半導体層上において有効であるが、それ以外の領域（ゲート電極と連続する配線領域）では必要がない。このフォトマスク若しくはレチクルを用いることにより、配線部分は、第１導電層のみの領域を作らないで済むので、配線密度を実質的に高めることができる。
【０１４８】
図１２及び図１３の場合には、第１導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物を３０〜５０ｎｍの厚さで形成する。また、第２導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物で３００〜６００ｎｍの厚さに形成する。例えば、第１導電層と第２導電層をそれぞれ異なる導電材料を用い、後に行うエッチング工程でエッチングレートの差が生じるようにする。一例として、第１導電層にＴａＮを用い、第２導電層としてタングステン膜を用いることができる。
【０１４９】
本実施例では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて、電極構造の異なるトランジスタ、容量素子、抵抗素子を、同じ加工工程によって作り分けることができることを示している。これにより、回路の特性に応じて、形態の異なる素子を、工程を増やすことなく作り込み、集積化することができる。
【０１５０】
以上のようなトランジスタにより、半導体装置を構成することで、高性能且つ低消費電力の無線チップを、より軽量で安価に提供することができる。
【０１５１】
本実施例は、実施の形態１、実施の形態２、実施例１〜実施例５と自由に組み合わせて実施することが可能である。
【実施例７】
【０１５２】
本実施例では、本発明における半導体装置を用いたシステム例について、図１４及び図１５を用いて説明する。本実施例では、本発明における半導体装置として無線チップを用いた、セキュリティー性に優れたパーソナルコンピュータの利用者認証システムについて説明する。
【０１５３】
図１４は、本実施例における利用者認証システムの概要図で、パーソナルコンピュータ２００１、無線チップ２００２である。パーソナルコンピュータ２００１には、入力装置２００３及びリーダ／ライタ２００４が接続されている。
【０１５４】
パーソナルコンピュータ２００１及び無線チップ２００２は、暗号用の共通鍵２００５を有する。具体的には、パーソナルコンピュータ２００１及び無線チップ２００２のメモリに共通鍵２００５のデータを各々格納する。共通鍵２００５は、例えば６４ビット〜１２８ビットのデータで、平文（暗号化する前のデータ）の暗号化及び暗号文の復号に用いられる。共通鍵は、正規に登録された利用者毎に異なる共通鍵が作成され、パーソナルコンピュータ１５０１は、全てを有している。すなわち、正規に登録された利用者数分の共通鍵をパーソナルコンピュータ１５０１は有している。一方、無線チップ２００２は、正規に登録された利用者が所有し、当該の利用者に固有な共通鍵のみを有している。共通鍵は、他者に知られぬよう、保存しなければならない。
【０１５５】
なお、本実施例では、暗号方式として共通鍵暗号方式（ＩＳＯ／ＩＥＣ ９７９８−２ Ｉｎｆｏｒｍａｔｉｏｎ ｔｅｃｈｎｏｌｏｇｙ−Ｓｅｃｕｒｉｔｙ ｔｅｃｈｎｉｑｕｅｓ−Ｅｎｔｉｔｙ ａｕｔｈｅｎｔｉｃａｔｉｏｎ− Ｐａｒｔ ２ ： Ｍｅｃｈａｎｉｓｍｓ ｕｓｉｎｇ ｓｙｍｍｅｔｒｉｃ ｅｎｃｉｐｈｅｒｍｅｎｔ ａｌｇｏｒｉｔｈｍｓ参照）を用いる場合の例について示すが、公開鍵暗号方式（ＩＳＯ／ＩＥＣ ９７９８−３ Ｉｎｆｏｒｍａｔｉｏｎ ｔｅｃｈｎｏｌｏｇｙ−Ｓｅｃｕｒｉｔｙ ｔｅｃｈｎｉｑｕｅｓ−Ｅｎｔｉｔｙ ａｕｔｈｅｎｔｉｃａｔｉｏｎ− Ｐａｒｔ ３ ： Ｍｅｃｈａｎｉｓｍｓ ｕｓｉｎｇ ｄｉｇｉｔａｌ ｓｉｇｎａｔｕｒｅ ｔｅｃｈｎｉｑｕｅｓ参照）など、他の暗号方式でも適用することができる。
【０１５６】
パーソナルコンピュータ２００１は、共通鍵２００５を用いて、平文を暗号化する手段を有する。具体的には、暗号化アルゴリズムを実行するソフトウェアを搭載しているものとする。また、無線チップ２００２は、共通鍵２００５を用いて、暗号文を復号する手段を有する。具体的には、前記実施の形態で示した演算回路において、復号アルゴリズムを実行する。
【０１５７】
以下、図１５のフローチャートを用いて、本実施例における利用者認証システムの利用方法を説明する。
【０１５８】
まず、利用希望者が入力装置２００３を用いて、パーソナルコンピュータ２００１における利用者名及びパスワードを入力する（利用者名入力２１０１）。パスワードは、正規の利用者が事前に登録しておく。パーソナルコンピュータ２００１は、入力された利用者名から、該当する共通鍵を用いて、ある平文を暗号化する（暗号データ作成２１０２）。ここで、平文は、特定の意味を持ったデータでも、無意味なデータでも良い。次に、暗号データをリーダ／ライタ２００４から送信する（暗号データ送信２１０３）。無線チップ２００２は、暗号データを受信し、共通鍵２００５を用いて暗号データを復号し（復号化処理２１０４）、復号データをリーダ／ライタに送信する（復号データ送信２１０５）。パーソナルコンピュータ２００１は、復号データを、最初の平文と比較し（認証２１０６）、一致した場合のみ、利用希望者が正規に登録されている利用者であると認め、利用可能とする（平常利用２１０７）。
【０１５９】
以上のような、本実施例における利用者認証システムでは、パスワードを知り、且つ無線チップを所有していないとコンピュータを利用できない。従って、パスワードのみの認証よりセキュリティー性が非常に高い。また、利用者は、無線チップを携帯していれば、従来のパスワードのみによる認証と、何ら変わりなくパーソナルコンピュータを利用でき、新たな負担は少ない。
【０１６０】
なお、本実施例では、パーソナルコンピュータの利用者認証について説明したが、正規に登録された利用者のみが利用できる他のシステムに対しても容易に適用できる。例えば、ＡＴＭ（Ａｕｔｏｍａｔｅｄ Ｔｅｌｌｅｒ Ｍａｃｈｉｎｅ 現金自動支払機）、ＣＤ（Ｃａｓｈ Ｄｉｓｐｅｎｓｅｒ 現金自動払出機）などに、容易に適用できる。
【０１６１】
以上のような構成とすることで、本発明における半導体装置を用いた、非常にセキュリティー性が高い利用者認証システムを安価に構築することができる。
【０１６２】
なお、本実施例は、実施の形態１、実施の形態２、実施例１〜実施例６と自由に組み合わせて実施することが可能である。
【実施例８】
【０１６３】
本実施例では、本発明における半導体装置に搭載するアンテナについて、図１８を用いて説明する。アンテナは、電波法に定められた範囲内で目的見合った大きさ、形状であればよい。送受信される信号は、１２５ｋＨｚ、１３．５６ＭＨｚ、９１５ＭＨｚ、２．４５ＧＨｚなどがあり、それぞれＩＳＯ規格などが設定される。具体的なアンテナとしては、ダイポールアンテナ、パッチアンテナ、ループアンテナ、八木アンテナなどが用いればよい。以下、無線チップに接続されるアンテナ形状について説明する。
【０１６４】
図１８（Ａ）には、外付けアンテナ１６０２が接続された無線チップ１６０１を示す。図１８（Ａ）において、無線チップ１６０１が中心部に設けられ、アンテナ１６０２は無線チップ１６０１の接続端子に接続されている。アンテナの長さを確保するため、アンテナ１６０２は折れ曲がって矩形状になっている。
【０１６５】
図１８（Ｂ）には、外付けアンテナ１６０３が無線チップ１６０１の一端側の接続端子に設けられた形態を示す。アンテナの長さを確保するため、アンテナ１６０３は折れ曲がって矩形状になっている。
【０１６６】
図１８（Ｃ）には、折れ曲がって矩形状になった外付けアンテナ１６０４が無線チップ１６０１の両端に設けられた形態を示す。
【０１６７】
図１８（Ｄ）には、無線チップ１６０１の両端に直線状の外付けアンテナ１６０５が設けられている形態を示す。
【０１６８】
このようにアンテナの形状は無線チップの構造若しくは偏波、又は用途に見合ったものを選択すればよい。そのため、ダイポールアンテナであれば折り返しダイポールアンテナであってもよい。ループアンテナであれば、円形ループアンテナ、方形ループアンテナであってもよい。パッチアンテナであれば円形パッチアンテナ、方形アンテナであってもよい。
【０１６９】
なお、パッチアンテナの場合、セラミック等の誘電材料を用いたアンテナを用いればよい。パッチアンテナの基板として用いる誘電材料の誘電率を高くすることによってアンテナを小型化することができる。また、パッチアンテナの場合、機械強度が高いため、繰り返し使用することが可能である。
【０１７０】
なお、パッチアンテナの誘電材料は、セラミック、有機樹脂、又はセラミックと有機樹脂の混合物等で形成することができる。セラミックの代表例としては、アルミナ、ガラス、フォルステライト等が挙げられる。さらには、複数のセラミックを混合して用いてもよい。また、高い誘電率を得るためには、誘電体層を、強誘電体材料で形成することが好ましい。強誘電体材料の代表例としては、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、ジルコン酸鉛（ＰｂＺｒＯ３）、二オブ酸リチウム（ＬｉＮｂＯ３）、チタン酸ジルコン鉛（ＰＺＴ）等が挙げられる。さらには、複数の強誘電体材料を混合して用いてもよい。
【０１７１】
なお無線チップ１６０１には、上記実施の形態及び実施例で示した構造を適用することができる。
【０１７２】
以上のような構成とすることで、高性能な半導体装置を提供することができる。
【０１７３】
なお、本実施例は、実施の形態１、実施の形態２、実施例１〜実施例７と自由に組み合わせて実施することが可能である。
【実施例９】
【０１７４】
本実施例では、本発明における半導体装置に搭載するアンテナについて、実施例８で説明した例とは異なる構成を、図４を用いて説明する。図４は、本実施例における無線チップと、第１のアンテナと、第２のアンテナと、第３のアンテナと、電気容量と、から構成される半導体装置の回路図及びレイアウトである。
【０１７５】
図４（Ａ）は、本実施例における半導体装置の回路図である。図４（Ａ）に示す半導体装置は、無線チップ４０１、無線チップ４０１に搭載された第１のアンテナ（内側アンテナ）４０２、第２のアンテナ４０３、第３のアンテナ４０４、電気容量４０５を有する。第２のアンテナ４０３と、第３のアンテナ４０４と、電気容量４０５と、から外側アンテナ４０６が構成される。
【０１７６】
リーダ／ライタからの通信信号を、第３のアンテナ４０４で受信すると、第３のアンテナ４０４では電磁誘導による誘導起電力が生じる。この誘導起電力により、第２のアンテナ４０３から、誘導電磁界が発生する。この誘導電磁界を、第１のアンテナ４０２で受信することで、第１のアンテナ４０２では、電磁誘導による誘導起電力が生じることになる。
【０１７７】
ここで、第３のアンテナ４０４のインダクタンスを大きくすることで、第１のアンテナ４０２が受信する誘導電磁界を大きくすることができる。すなわち、第１のアンテナ４０２のインダクタンスが小さくても、無線チップ４０１を動作させるのに十分な誘導電磁界を供給することができる。第１のアンテナ４０２をオンチップアンテナとした場合、無線チップ４０１は面積が小さいため、インダクタンスはあまり大きくできない。したがって、第１のアンテナ４０２のみ用いた場合は、無線チップ４０１の通信距離を伸長することは困難である。ところが、本実施例に示した構成により、オンチップアンテナの無線チップでも、通信距離を伸長することが可能である。
【０１７８】
図４（Ｂ）は、本実施例における半導体装置のアンテナレイアウトの第１の例である。図４（Ｂ）は、第３のアンテナ４０４の外部に第２のアンテナ４０３を形成した例である。第１のスルーホール４０７と、第２のスルーホール４０８と、は電気的に接続されており、第２のアンテナ４０３と、第３のアンテナ４０４と、電気容量４０５と、から外側アンテナを形成する。電気容量４０５には、チップコンデンサ、フィルムコンデンサなどを用いることができる。図４（Ｂ）のようなレイアウトは、幅の狭いアンテナを形成することができるので、幅の狭い形状の半導体装置を提供するときに有効である。
【０１７９】
図４（Ｃ）は、本実施例における半導体装置のアンテナレイアウトの第２の例である。図４（Ｃ）は、第３のアンテナ４０４の内部に第２のアンテナ４０３を形成した例である。第１のスルーホール４０９と、第２のスルーホール４１０と、は電気的に接続されており、第２のアンテナ４０３と、第３のアンテナ４０４と、電気容量４０５と、から外側アンテナを形成する。電気容量４０５には、チップコンデンサ、フィルムコンデンサなどを用いることができる。図４（Ｃ）のようなレイアウトは、幅の狭いアンテナを形成することができるので、幅の狭い形状の半導体装置を提供するときに有効である。
【０１８０】
以上のような構成とすることで、通信距離を伸長した高性能な半導体装置を提供することができる。
【０１８１】
なお、本実施例は、実施の形態１、実施の形態２、実施例１〜実施例８と自由に組み合わせて実施することが可能である。
【実施例１０】
【０１８２】
本実施例は、本発明における半導体装置を３次元的な多層積層構造とする例を、図１９を用いて説明する。
【０１８３】
図１９は、異なる基板に作製された集積回路５２０ａ、集積回路５２０ｂ、集積回路５２０ｃがそれぞれの基板より剥離され、絶縁層５１０ａ及び絶縁層５１０ｂによって貼り合わされている。積層される集積回路に前記実施の形態及び実施例で示す本発明の不揮発性記憶装置を用いており、本実施例では、集積回路５２０ａとして不揮発性記憶装置を用いている。図１９における多層構造の半導体装置は、絶縁層５０１、５０２、５０３、５０４、５０５、５０６、５０７、５０８、配線層５３１ａ、５３１ｂ、５３２ａ、５３２ｂ、メモリ素子５３０を有している。基板５００上のトランジスタを有する集積回路５２０ａは、絶縁層５１０ａによって、絶縁層５０４上のトランジスタを有する集積回路５２０ｂと貼り合わされ、同様に集積回路５２０ｂは、絶縁層５１０ｂによって、絶縁層５０６上のトランジスタを有する集積回路５２０ｃと貼り合わされ多層積層構造の半導体装置を形成している。
【０１８４】
貼り合わせ工程について説明する。集積回路５２０ａ上に液状の（流動性を有する）絶縁性材料をスピンコート法や液滴吐出法によって付着させ、流動性の失われないうちに剥離工程によって基板から剥離された集積回路５２０ｂを貼り合わせる。その後絶縁性材料を乾燥させることで固化し、絶縁層５１０ａを形成する。よって、絶縁層５１０ａを接着層として、集積回路５２０ａ及び集積回路５２０ｂは固着される。同様に、集積回路５２０ｂ上に流動性の有する絶縁性材料を付着させ、流動性の失われないうちに剥離工程によって基板から剥離された集積回路５２０ｃを貼り合わせる。乾燥後、集積回路５２０ａ、絶縁層５１０ａ、集積回路５２０ｂ、絶縁層５１０ｂ、及び集積回路５２０ｃの積層が形成される。絶縁層５１０ａ、絶縁層５１０ｂにはポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサンなどを用いることができる。なお、本実施例では、シロキサン樹脂を用いる。絶縁層５１０ａ、絶縁層５１０ｂは流動性を有する絶縁性材料とした場合、粘性が比較的高く、集積回路同士と密着性が高い方が好ましい。本実施例の様に、絶縁層を集積回路同士の接着層に用いることによって、別途貼り合わせるための接着層を形成する必要がなくなり、工程を簡略化することができる。
【０１８５】
次に積層構造を構成する絶縁層に開口を形成し、集積回路５２０ａ、集積回路５２０ｂ、及び集積回路５２０ｃを電気的に接続する。絶縁層５０５上に設けられている配線層５３２ａ及び絶縁層５０２上に設けられている配線層５３１ａに接して配線層５５０ａを形成し、絶縁層５０５上に設けられ ている配線層５３２ｂ及び絶縁層５０２上に設けられている配線層５３１ｂに接して配線層５５０ｂを形成する。配線層５５０ａは、絶縁層５０３、５０４、５０５、５０６及び５０７に形成され配線層５３１ａ及び配線層５３２ａを露出する開口に形成される。同様に配線層５５０ｂは、絶縁層５０３、５０４、５０５、５０６及び５０７に形成され配線層５３１ｂ及び配線層５３２ｂを露出する開口に形成される。配線層５５０ａは、配線層５３１ａ及び配線層５３２ａと電気的に接続し、配線層５５０ｂは、配線層５３１ｂ及び配線層５３２ｂと電気的に接続する。
【０１８６】
以上の工程により、絶縁層を介して貼り合わせた集積回路による積層構造を有し、かつ各層の集積回路が電気的に接続する多層構造の半導体装置を作製することができる。
【０１８７】
本実施例は、実施の形態１、実施の形態２、実施例１〜実施例９と自由に組み合わせて実施することが可能である。
【実施例１１】
【０１８８】
本実施例では、本発明の不揮発性記憶装置の例としてマスクＲＯＭを形成する例について述べる。
【０１８９】
マスクＲＯＭは複数のトランジスタ、及び電子素子で形成され、マスクＲＯＭを構成するトランジスタ及び電子素子は、フォトリソグラフィ法によって形成される。その際、例えば電子素子の一方の端子（例えば図２における電気素子１０９）と接続する配線用のコンタクトホールを開口するか開口しないかによってデータを書き込むことが可能であり、例えば開口する場合は１（オン）、開口しない場合は０（オフ）のデータ（情報）を、メモリセルに書き込むことが可能である。
【０１９０】
フォトレジストを露光する工程において、ステッパなどの露光装置を用いてレチクル（フォトマスク）を通して露光する工程の前又は後に、上記コンタクトホールが開口される領域上のフォトレジストに電子ビーム又はレーザーを照射する。その後、通常どおり現像、エッチング、フォトレジストの剥離などの工程をおこなう。こうすることで、レチクル（フォトマスク）を交換せずに、電子ビーム又はレーザーの照射領域を選択するのみで、上記コンタクトホールを開口するパターンと開口しないパターンをつくり分けることができる。すなわち、電子ビーム又はレーザーの照射領域を選択することで、半導体装置の製造時において、半導体装置毎に異なるデータが書き込まれたマスクＲＯＭを作製することが可能となる。
【０１９１】
このようなマスクＲＯＭを用いて、半導体装置の製造時に半導体装置ごとの固有識別子（ＵＩＤ：Ｕｎｉｑｕｅ Ｉｄｅｎｔｉｆｉｅｒ）等を形成することが可能となる。さらに、本実施例の半導体装置は、追記が可能なメモリも有するため、半導体装置の製造後にも、データの書き込みが可能である。
【０１９２】
本実施例は、実施の形態１、実施の形態２、実施例１〜実施例１０と自由に組み合わせて実施することが可能である。
【図面の簡単な説明】
【０１９３】
【図１】本発明における半導体装置の記憶素子の回路図。
【図２】本発明における半導体装置の記憶素子の回路図。
【図３】本発明における半導体装置の記憶素子の一例を示す図。
【図４】本発明における半導体装置に搭載するアンテナの回路図とレイアウトを示す図。
【図５】本発明における半導体装置の断面図。
【図６】本発明における半導体装置のレイアウトを示す図。（半導体層）
【図７】本発明における半導体装置のレイアウトを示す図。（ゲート配線）
【図８】本発明における半導体装置のレイアウトを示す図。（配線）
【図９】本発明における半導体装置のレイアウトを示す図。（半導体層）
【図１０】本発明における半導体装置のレイアウトを示す図。（ゲート配線）
【図１１】本発明における半導体装置のレイアウトを示す図。（配線）
【図１２】本発明における半導体装置の断面図を示す図。
【図１３】本発明における半導体装置を構成する電気素子を示す図。
【図１４】本発明における半導体装置を用いた利用者認証システムの概要図。
【図１５】本発明における半導体装置を用いた利用者認証システムのフローチャート。
【図１６】本発明における半導体装置の構成例を示す図。
【図１７】本発明における半導体装置のレイアウト例を示す図。
【図１８】本発明における半導体装置に搭載するアンテナのレイアウトを示す図。
【図１９】本発明における半導体装置の構成例を示す図。
【符号の説明】
【０１９４】
１０１ 電源端子
１０２ 接地端子
１０３ リセット端子
１０４ 出力端子
１０５ Ｐ型トランジスタ
１０６ Ｎ型トランジスタ
１０７ インバータ
１０８ インバータ
１０９ 電気素子
１１０ リセット素子
１１１ ラッチ素子
２１０ リセット素子
３０１ 電気抵抗
３０２ 端子
３０３ 端子
３１１ ダイオード
３１２ ダイオード
３１３ 端子
３１４ 端子
３２１ 浮遊ゲート型メモリトランジスタ
３２２ 端子
３２３ 端子
３２４ 端子
４００ 低温プロセス（基板温度
４０１ 無線チップ
４０２ 第１のアンテナ
４０３ 第２のアンテナ
４０４ 第３のアンテナ
４０５ 電気容量
４０６ 外側アンテナ
４０７ 第１のスルーホール
４０８ 第２のスルーホール
４０９ 第１のスルーホール
４１０ 第２のスルーホール
５００ 基板
５０１ 絶縁層
５０２ 絶縁層
５０３ 絶縁層
５０４ 絶縁層
５０５ 絶縁層
５０６ 絶縁層
５０７ 絶縁層
５０８ 絶縁層
５３０ メモリ素子
９０７ 不純物領域
１１０１ ＴＦＴ部
１１０２ メモリ部
１１１０ 絶縁基板
１１１１ 下地膜
１１１２ 半導体膜
１１１３ 絶縁物
１１１４ ゲート電極
１１１５ 電極
１１１６ 絶縁膜
１１１７ 絶縁膜
１１１８ 絶縁膜
１１２０ 薄膜トランジスタ
１１２２ 薄膜トランジスタ
１１２３ メモリ素子
１１２５ 絶縁膜
１１２７ 下部電極
１１２８ 絶縁膜
１１２９ メモリ材料層
１１３０ 上部電極
１１３１ 絶縁膜
１１５１ コンタクトホール
１２０１ 半導体パターン
１３０１ ゲート配線
１５０１ パーソナルコンピュータ
１５０２ 無線チップ
１５１０ 半導体層
１５２０ マスクパターン
１６０１ 無線チップ
１６０２ アンテナ
１６０３ アンテナ
１６０４ アンテナ
１６０５ アンテナ
１６１２ ゲート配線
１６１３ ゲート配線
１６１４ ゲート配線
１６２１ マスクパターン
１７１５ 配線
１７２１ ｎチャネル型トランジスタ
１７２２ マスクパターン
１７２３ ｎチャネル型トランジスタ
１７２４ ｎチャネル型トランジスタ
１７２５ Ｐチャネル型トランジスタ
１７２６ Ｐチャネル型トランジスタ
１７２７ インバータ
１８０２ 導電層
１８０３ 導電層
１８０４ 配線
１８０５ 半導体層
１８０６ 不純物領域
１８０７ 不純物領域
１８０８ ゲート絶縁層
１８０９ ゲート電極
１８１０ 不純物領域
１８１１ 不純物領域
１８１２ 不純物領域
１８２１ ｎチャネル型トランジスタ
１８２２ ｎチャネル型トランジスタ
１８２３ ｐチャネル型トランジスタ
１８２４ 容量素子
１８２５ 抵抗素子
２００１ パーソナルコンピュータ
２００２ 無線チップ
２００３ 入力装置
２００４ リーダ／ライタ
２００５ 共通鍵
２１０１ （利用者名入力
２１０２ （暗号データ作成
２１０３ （暗号データ送信
２１０４ （復号化処理
２１０５ （復号データ送信
２１０６ （認証
２１０７ （平常利用
２６０１ 無線チップ
２６０２ ＣＰＵ
２６０３ ＲＯＭ
２６０４ ＲＡＭ
２６０５ コントローラ
２６０６ 演算回路
２６０７ アンテナ
２６０８ 共振回路
２６０９ 電源回路
２６１０ リセット回路
２６１１ クロック生成回路
２６１２ 復調回路
２６１３ 変調回路
２６１４ 電源管理回路
２６１５ アナログ部
２６１６ ＣＰＵＩＦ
２６１７ 制御レジスタ
２６１８ コード抽出回路
２６１９ 符号化回路
２６２０ 受信信号
２６２１ 送信信号
２６２２ 受信データ
２６２３ 送信データ
２６２４ 秘密鍵
２７０７ ＦＰＣパッド
２７０８ アンテナバンプ
５０１ｂ 絶縁層
５１０ａ 絶縁層
５１０ｂ 絶縁層
５２０ａ 集積回路
５２０ｂ 集積回路
５２０ｃ 集積回路
５３１ａ 配線層
５３１ｂ 配線層
５３２ａ 配線層
５３２ｂ 配線層
５４５Ｔ クマリン
５５０ａ 配線層
５５０ｂ 配線層
【技術分野】
【０００１】
本発明は、無線通信用の半導体装置に関する。特に、半導体薄膜トランジスタを用いて形成した回路に、無線通信信号から生成した電源電圧を供給する半導体装置に関する。
【背景技術】
【０００２】
近年、超小型ＩＣチップと、無線通信用のアンテナを組み合わせた小型半導体装置（以下、無線チップ）が脚光を浴びている。無線チップは、無線通信装置（以下、リーダ／ライタ）を使った通信信号の授受により、データの書き込み、データの読み出しを行うことができる。
【０００３】
無線チップの応用分野として、例えば、流通業界における商品管理が挙げられる。現在では、バーコードなどを利用した商品管理が主流であるが、バーコードは光学的に読み取るため、遮蔽物があるとデータを読み取れない。一方、無線チップでは、無線でデータを読み取るため、電波が通過できるならば遮蔽物があっても読み取れる。従って、商品管理の効率化、低コスト化などが期待されている。その他、乗車券、航空旅客券、料金の自動精算など、広範な応用が期待されている（例えば、特許文献１参照）。
【０００４】
【特許文献１】特開２００５−２０９１６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
以上のような無線チップの応用分野では、無線チップに固有情報を格納する不揮発性記憶装置が必要である。固有情報とは、例えば、固有番号や暗号通信のための秘密鍵などである。このような不揮発性記憶装置は、固有情報を格納する方法により、製造途中で書き込む方法を用いた不揮発性記憶装置と、製造後に書き込む方法を用いた不揮発性記憶装置とに大別できる。
【０００６】
製造途中で書き込む方法を用いた不揮発性記憶装置としては、マスクＲＯＭと呼ばれる不揮発性記憶装置がある。これは、不揮発性記憶装置に、無線チップ毎に異なるフォトマスクを用いる。一方、製造後に書き込む方法を用いた不揮発性記憶装置としては、ＥＰＲＯＭと呼ばれる電気的書き込み可能な不揮発性記憶装置がある。これは、ＥＰＲＯＭに、書き込み装置を用いて、固有情報を書き込む。この場合、フォトマスクを変更することなく、無線チップ毎に異なる固有情報を不揮発性記憶装置に格納することが容易である。
【０００７】
これらの不揮発性記憶装置では、格納された情報を取り出すには、アドレス信号、読み出し信号などを入力し、該当する記憶素子から電気信号を取り出し、センスアンプなどを用いて高電位信号または低電位信号（以下、高電位信号を”Ｈ”レベル、または単に”Ｈ”と記す。また低電位信号を”Ｌ”レベル、または単に”Ｌ”と記す）の出力情報を読み出す。このような不揮発性記憶装置では、必要な情報を読み出すまでに、読み出しを要求してから特定の時間を要する。したがって、このような不揮発性記憶装置を半導体装置に搭載するには、その遅れを考慮した設計が必要である。また、センスアンプは消費電流が膨大であり、半導体装置全体の消費電流上昇をもたらす。さらに、このような不揮発性記憶装置では、読み出しビット数が決められているので、１ビットのみ読み出す場合にも、他の不要な情報も読み出す必要がある。これは、半導体装置における消費電流をさらに上昇させる。
【０００８】
このような問題に鑑み、本発明は、固有情報を格納する不揮発性記憶装置を搭載する半導体装置の消費電力を低減することを目的とする。また、本発明は、当該半導体装置において、不揮発性記憶装置から情報を読み出すまでの遅延時間の影響を低減することを目的とする。
【課題を解決するための手段】
【０００９】
本発明における無線チップでは、電気的に導通または絶縁する手段を有する電気素子と、リセット素子と、ラッチ素子と、から構成される記憶素子により、の不揮発性記憶回路を構成する。記憶素子では、無線チップのリセット時に、リセット素子と、電気素子と、により、ラッチ素子に情報を格納する。この情報は、電気素子を電気的に絶縁するか否かにより、”Ｈ”、または”Ｌ”となる。電気素子は、レーザー描画により機械的に切断することで電気的絶縁が可能な電気抵抗、過電流の印加により熱的に破壊することで電気的絶縁が可能な電気抵抗、ダイオード、相変化メモリ、浮遊ゲートを有するメモリトランジスタ、ＭＯＮＯＳ構造を有するメモリトランジスタなどがあり得る。
【００１０】
以上のような構成とすることで、不揮発性記憶装置を搭載した低消費電力の無線チップを安価に提供することができる。また、センスアンプなどの読み出しに特別な回路を必要とせずに、不揮発性記憶装置から格納された情報を読み出すことができ、不揮発性記憶装置の回路規模の増大を抑えることができるので、さらに小面積且つ低消費電力の不揮発性記憶装置を搭載した無線チップを提供することができる。
【００１１】
本明細書で開示する本発明の構成は、電気素子と、リセット素子と、ラッチ素子と、から構成される記憶素子を有する不揮発性記憶装置を搭載する半導体装置であって、電気素子が電気的に導通しているか、絶縁しているか、に応じて、リセット素子により、ラッチ素子に異なる情報を格納する手段を有することを特徴とする。
【００１２】
上記構成において、電気素子は、レーザー描画により機械的に切断することで電気的に絶縁されることを特徴としてもよい。
【００１３】
また、上記構成において、電気素子は、過電流を印加し、熱的に破壊することで電気的に絶縁されることを特徴としてもよい。
【００１４】
また、上記構成において、電気素子は、第１のダイオードと、第２のダイオードと、から構成され、ダイオードの少なくとも一方に過電流を印加し、熱的に破壊することで電気的に導通されることを特徴としてもよい。
【００１５】
また、上記構成において、電気素子は、相変化により電気抵抗値が変化する相変化メモリにより構成されていてもよい。
【００１６】
また、上記構成において、電気素子は、浮遊ゲートを有する不揮発性メモリトランジスタであってもよい。
【００１７】
また、上記構成において、電気素子は、ＭＯＮＯＳ構造を有するメモリトランジスタであってもよい。
【００１８】
また、上記構成において、半導体装置を、絶縁表面を有する基板上に形成された半導体薄膜を活性層とする薄膜トランジスタを用いて構成してもよい。
【００１９】
また、上記構成において、絶縁表面を有する基板とは、ガラス基板、石英基板、プラスチック基板、ＳＯＩ基板のいずれかであってもよい。
【発明の効果】
【００２０】
本発明により、不揮発性記憶装置を搭載した低消費電力で高性能な無線チップを安価に提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
（実施の形態１）
本発明における無線チップの第１の実施の形態として、図１を用いて説明する。図１は、本発明における無線チップに搭載される不揮発性記憶装置の記憶素子の回路図である。
【００２３】
図１において、１０１は電源端子、１０２は接地端子、１０３はリセット端子、１０４は出力端子、１０５はＰ型トランジスタ、１０７は第１のインバータ、１０８は第２のインバータ、１０９は電気素子である。Ｐ型トランジスタ１０５は、リセット素子１１０を構成する。Ｐ型トランジスタ１０５のソース端子は電源端子１０１に、ドレイン端子は出力端子１０４に、ゲート端子はリセット端子１０３に各々接続されている。また、第１のインバータ１０７と、第２のインバータ１０８と、で、ラッチ素子１１１を構成する。
【００２４】
電気素子は、レーザー描画により機械的に切断することで電気的絶縁が可能な電気抵抗、過電流の印加により熱的に破壊することで電気的絶縁が可能な電気抵抗またはダイオード、相変化メモリ、浮遊ゲートを有するメモリトランジスタ、ＭＯＮＯＳ構造を有するメモリトランジスタなどがあり得る。
【００２５】
次に、記憶素子の動作について説明する。最初に、電気素子１０９が電気的に導通している場合を考える。なお、ここで、電気素子１０９の電気抵抗は、Ｐ型トランジスタ１０５のソースードレイン間抵抗よりは高いものとする。まず、無線チップのリセット時に、リセット端子１０３に”Ｌ”を印加する。Ｐ型トランジスタ１０５は電気的に導通するので、出力端子１０４には、”Ｈ”が出力される。また、同時にラッチ素子１１１には”Ｈ”が保持される。その後、リセット端子１０３に”Ｈ”を印加すると、Ｐ型トランジスタ１０５は電気的に絶縁し、電気素子１０９の電気抵抗により、出力端子１０４には、”Ｌ”が出力される。また、同時にラッチ素子１１１に保持される情報は”Ｈ”から、”Ｌ”に変化する。無線チップ動作時は、このままリセット端子１０３に”Ｈ”を保ち続ければ、出力端子１０４からは、常に”Ｌ”が出力されることになる。
【００２６】
一方、電気素子１０９を電気的に絶縁している場合を考える。ここで、無線チップのリセット時に、リセット端子１０３に”Ｌ”を印加する。Ｐ型トランジスタ１０５は電気的に導通するので、出力端子１０４には、”Ｈ”が出力される。また、同時にラッチ素子１１１には”Ｈ”が保持される。その後、リセット端子１０３に”Ｈ”を印加すると、Ｐ型トランジスタ１０５は電気的に絶縁する。ここで、電気素子１０９は電気的に絶縁しているので、ラッチ素子１１１に保持される情報は”Ｈ”のままである。したがって、出力端子１０４には、”Ｈ”が出力されたままとなる。無線チップ動作時は、このままリセット端子１０３に”Ｈ”を保ち続ければ、出力端子１０４からは、常に”Ｈ”が出力されることになる。
【００２７】
以上のように、記憶素子における電気素子が電気的に絶縁しているか、導通しているか、により、記憶素子の出力を”Ｈ”、または”Ｌ”とすることができる。また回路動作を始める最初にリセット端子１０３に”Ｌ”を印加するだけで、以降の読み出し時にアクセス時間を必要としない。そしてセンスアンプなど特別な回路を必要としない。
【００２８】
なお、本実施の形態では、電気素子１０９を接地端子１０２と出力端子１０４との間に接続し、Ｐ型トランジスタ１０５のソース端子を電源端子１０１、ドレイン端子を出力端子１０４、ゲート端子をリセット端子１０３に各々接続する構成を示したが、電気素子を電源端子１０１と出力端子１０４との間に接続し、Ｎ型トランジスタのソース端子を接地端子１０２、ドレイン端子を出力端子１０４、ゲート端子をリセット端子１０３に各々接続する構成としてもよい。この場合、リセット時にリセット端子１０３に”Ｈ”を印加すれば、電気素子が電気的に絶縁しているか、導通しているか、により、記憶素子の出力を”Ｌ”、または”Ｈ”とすることができる。
【００２９】
以上のような構成とすることで、不揮発性記憶装置を搭載した低消費電力の無線チップを安価に提供することができる。また、センスアンプなどの読み出しに特別な回路を必要とせずに、不揮発性記憶装置から格納された情報を読み出すことができ、不揮発性記憶装置の回路規模の増大を抑えることができるので、さらに小面積且つ低消費電力の不揮発性記憶装置を搭載した無線チップを提供することができる。
【００３０】
（実施の形態２）
本発明における無線チップの第２の実施の形態として、第１の実施の形態とは異なる構成の無線チップについて、図２を用いて説明する。図２は、本発明における無線チップに搭載される不揮発性記憶装置の記憶素子の回路図である。
【００３１】
図２において、電源端子１０１、接地端子１０２、リセット端子１０３、出力端子１０４、Ｐ型トランジスタ１０５、Ｎ型トランジスタ１０６、第１のインバータ１０７、第２のインバータ１０８、電気素子１０９である。Ｐ型トランジスタ１０５と、Ｎ型トランジスタ１０６と、で、リセット素子２１０を構成する。Ｐ型トランジスタ１０５のソース端子は電源端子１０１に、ドレイン端子は出力端子１０４に、ゲート端子はリセット端子１０３に各々接続されている。Ｎ型トランジスタ１０６のソース端子は接地端子１０２に、ゲート端子はリセット端子１０３に各々接続されている。電気素子１０９が有する２つの端子は、一方がＰ型トランジスタのドレイン端子及び出力端子１０４に、他方がＮ型トランジスタ１０６のドレイン端子に、それぞれ接続されている。また、第１のインバータ１０７と、第２のインバータ１０８と、で、ラッチ素子１１１を構成する。
【００３２】
電気素子１０９は、レーザー描画により機械的に切断することで電気的絶縁が可能な電気抵抗、過電流の印加により熱的に破壊することで電気的絶縁が可能な電気抵抗またはダイオード、相変化メモリ、浮遊ゲートを有するメモリトランジスタ、ＭＯＮＯＳ構造を有するメモリトランジスタなどがあり得る。
【００３３】
次に、記憶素子の動作について説明する。最初に、電気素子１０９が電気的に導通している場合を考える。図２において、無線チップのリセット時に、リセット端子１０３に”Ｌ”を印加する。Ｐ型トランジスタ１０５は電気的に導通し、Ｎ型トランジスタ１０６は電気的に絶縁するので、出力端子１０４には、”Ｈ”が出力される。また、同時にラッチ素子１１１には”Ｈ”が保持される。その後、リセット端子１０３に”Ｈ”を印加すると、Ｐ型トランジスタ１０５は電気的に絶縁し、Ｎ型トランジスタ１０６は電気的に導通するので、出力端子１０４には、”Ｌ”が出力される。また、同時にラッチ素子１１１に保持される情報は”Ｈ”から、”Ｌ”に変化する。無線チップ動作時は、このままリセット端子１０３に”Ｈ”を保ち続ければ、出力端子１０４からは、常に”Ｌ”が出力されることになる。
【００３４】
一方、電気素子１０９を電気的に絶縁している場合を考える。ここで、無線チップのリセット時に、リセット端子１０３に”Ｌ”を印加する。Ｐ型トランジスタ１０５は電気的に導通し、Ｎ型トランジスタ１０６は電気的に絶縁するので、出力端子１０４には、”Ｈ”が出力される。また、同時にラッチ素子１１１には”Ｈ”が保持される。その後、リセット端子１０３に”Ｈ”を印加すると、Ｐ型トランジスタ１０５は電気的に絶縁し、Ｎ型トランジスタ１０６は電気的に導通する。ここで、電気素子１０９が電気的に絶縁しているので、ラッチ素子１１１に保持される情報は”Ｈ”のままである。したがって、出力端子１０４には、”Ｈ”が出力されたままとなる。無線チップ動作時は、このままリセット端子１０３に”Ｈ”を保ち続ければ、出力端子１０４からは、常に”Ｈ”が出力されることになる。
【００３５】
以上のように、記憶素子における電気素子が電気的に絶縁しているか、導通しているか、により、記憶素子の出力を”Ｈ”、または”Ｌ”とすることができる。また、回路動作を始める最初にリセット端子１０３に”Ｌ”を印加するだけで、以降の読み出し時に、情報読み出しにアクセス時間は必要なく、センスアンプなど特別な回路を必要としない。
【００３６】
なお、本実施の形態では、電気素子１０９をＮ型トランジスタ１０６と出力端子１０４との間に接続する構成を示したが、電気素子をＰ型トランジスタ１０５と出力端子１０４との間に接続する構成としてもよい。この場合、電気素子が電気的に絶縁しているか、導通しているか、により、記憶素子の出力を”Ｌ”、または”Ｈ”とすることができる。
【００３７】
本実施の形態における無線チップに搭載する不揮発性記憶装置を構成する記憶素子では、第１の実施の形態に比べ、リセット時における貫通電流を大幅に削減することができるので、更なる低消費電力化が可能である。
【００３８】
以上のような構成とすることで、不揮発性記憶装置を搭載した低消費電力の無線チップを安価に提供することができる。また、センスアンプなどの読み出しに特別な回路を必要とせずに、不揮発性記憶装置から格納された情報を読み出すことができ、不揮発性記憶装置の回路規模の増大を抑えることができるので、さらに小面積且つ低消費電力の不揮発性記憶装置を搭載した無線チップを提供することができる。
【００３９】
以下に、本発明の実施例を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施例の記載内容に限定して解釈されるものではない。なお、実施例を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【実施例１】
【００４０】
本実施例では、実施の形態１及び実施の形態２で示した本発明における無線チップに搭載されている不揮発性記憶装置を構成する電気素子の例について、図３を用いて説明する。
【００４１】
図３（Ａ）は、電気抵抗３０１を用いて電気素子を構成した例である。第１の端子３０２、第２の端子３０３は、実施の形態１で説明した図１において、出力端子１０４、接地端子１０２に、各々電気的に接続する。また、実施の形態２で説明した図２において、出力端子１０４、Ｎ型トランジスタ１０６に、各々電気的に接続する。
【００４２】
電気抵抗３０１は、レーザー描画により機械的に切断する領域を設け、これをレーザー描画により切断することで電気的絶縁を可能にする。また、第１の端子３０２と、第２の端子３０３と、の間に過電流を印加して熱的に破壊することで電気的絶縁を可能にする。電気抵抗３０１として、金属薄膜、導電性を有する半導体薄膜、導電性を有する有機薄膜、などを用いることができる。また、電気抵抗３０１に、相変化により電気抵抗値の変化する相変化メモリを用いてもよい。相変化メモリを用いることで、本発明における無線チップに搭載する不揮発性記憶装置に格納される情報を何回も書き換えることができ、無線チップの高機能化が図れる。
【００４３】
なお本実施例では、電気抵抗３０１を切断することで電気的絶縁を行う例について説明したが、本発明で行う電気的絶縁はこの構成に限定されない。接地端子１０２と、出力端子１０４及びリセット素子１１０とを電気的に絶縁することができれば良い。よって、例えば電気素子１０９と接地端子１０２の間を電気的に絶縁しても良いし、電気素子１０９とリセット端子１０３及び出力端子１０４との間を電気的に絶縁しても良い。
【００４４】
電気素子を電気抵抗で構成することで、レイアウト面積を増大させる事無く、不揮発性記憶装置を搭載した無線チップを提供することが可能である。
【００４５】
図３（Ｂ）は、第１のダイオード３１１と、第２のダイオード３１２と、を用いて電気素子を構成した例である。第１の端子３１３、第２の端子３１４は、実施の形態１で説明した図１において、出力端子１０４、接地端子１０２に、各々電気的に接続する。また、実施の形態２で説明した図２において、出力端子１０４、Ｎ型トランジスタ１０６に、各々電気的に接続する。
【００４６】
第１の端子３１３と、第２の端子３１４と、の間は、初期状態では電気的に絶縁している。ここで、第１の端子３１３に高電圧を印加すると、第１のダイオード３１１は熱的に破壊して電気的に導通する。この時、第１の端子３１３を第２の端子３１４より高電位にすると、第１の端子３１３と、第２の端子３１４と、は電気的に導通する。
【００４７】
電気素子をダイオードで構成することで、動作時の貫通電流を大幅に低減できるので、不揮発性記憶装置を搭載したより低消費電流の無線チップを提供することが可能である。
【００４８】
図３（Ｃ）は、浮遊ゲート型メモリトランジスタ３２１を用いて電気素子を構成した例である。ここでは、浮遊ゲート型メモリトランジスタ３２１として、Ｎ型メモリトランジスタの例を考えるが、Ｐ型メモリトランジスタとすることも同様に可能である。また、浮遊ゲート型メモリトランジスタ以外にも、ＭＯＮＯＳ型メモリトランジスタとすることも同様に可能である。
【００４９】
第１の端子３２２、第２の端子３２３、第３の端子３２４は、実施の形態１で説明した図１において、出力端子１０４、接地端子１０２、リセット端子１０３に、各々電気的に接続する。また、実施の形態２で説明した図２において、出力端子１０４、Ｎ型トランジスタ１０６、リセット端子１０３に、各々電気的に接続する。
【００５０】
浮遊ゲート型メモリトランジスタ３２１は、浮遊ゲートに蓄積された電荷量に応じて、しきい値電圧を変更することができる。すなわち、しきい値電圧が高いときは電気的に絶縁、しきい値電圧が低いときは電気的に導通とすることが出来る。
【００５１】
浮遊ゲート型メモリトランジスタ３２１は、例えば、第１の端子３２２と第２の端子３２３とを接地し、第３の端子３２４に高電圧を印加することで、しきい値電圧を増大、すなわち、電気的に絶縁とすることができる。また、第１の端子３２２と第２の端子３２３とを接地し、第３の端子３２４に負の高電圧を印加することで、しきい値電圧を低下、すなわち、電気的に導通とすることができる。
【００５２】
電気素子を浮遊ゲート型メモリトランジスタで構成することで、何回も書き換えが可能で、動作時の貫通電流を大幅に低減できるので、不揮発性記憶装置を搭載したより高性能な低消費電流の無線チップを提供することが可能である。
【００５３】
以上のような構成とすることで、不揮発性記憶装置を搭載した低消費電力の無線チップを安価に提供することができる。また、センスアンプなどの読み出しに特別な回路を必要とせずに、不揮発性記憶装置から格納された情報を読み出すことができ、不揮発性記憶装置の回路規模の増大を抑えることができるので、さらに小面積且つ低消費電力の不揮発性記憶装置を搭載した無線チップを提供することができる。
【実施例２】
【００５４】
本実施例では、本発明における半導体装置の例として、暗号処理機能を有する無線チップについて図１６、図１７を用いて説明する。図１６は、無線チップのブロック図、図１７は無線チップのレイアウト図である。
【００５５】
まず、図１６を用いて無線チップのブロック構成を説明する。図１６において、無線チップ２６０１は、ＣＰＵ２６０２と、ＲＯＭ２６０３と、ＲＡＭ２６０４と、コントローラ２６０５と、を有する演算回路２６０６と、アンテナ２６０７と、共振回路２６０８と、電源回路２６０９と、リセット回路２６１０と、クロック生成回路２６１１と、復調回路２６１２と、変調回路２６１３と、電源管理回路２６１４と、を有するアナログ部２６１５と、を含む。
コントローラ２６０５は、ＣＰＵインターフェース（ＩＦ）２６１６と、制御レジスタ２６１７と、コード抽出回路２６１８と、符号化回路２６１９と、を有する。なお、図１６では、説明の簡単化のため、通信信号を受信信号２６２０と、送信信号２６２１とに分けて示したが、実際には、両者は重ね合わされており、無線チップ２６０１及びリーダ／ライタの間で同時に送受信される。受信信号２６２０は、アンテナ２６０７と共振回路２６０８とで受信された後、復調回路２６１２により復調される。また、送信信号２６２１は、変調回路２６１３により変調された後、アンテナ２６０７より送信される。
【００５６】
図１６において、通信信号により形成される磁界中に無線チップ２６０１を置くと、アンテナ２６０７と共振回路２６０８により、誘導起電力を生じる。誘導起電力は、電源回路２６０９における電気容量により保持され、また電気容量によって電位が安定化され、無線チップ２６０１の各回路に電源電圧として供給される。リセット回路２６１０は、無線チップ２６０１全体の初期リセット信号を生成する。
【００５７】
例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。クロック生成回路２６１１は、電源管理回路２６１４より生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路２６１２は、ＡＳＫ方式（振幅変調方式）の受信信号２６２０の振幅の変動を”０”／”１”の受信データ２６２２として検出する。復調回路２６１２は、例えばローパスフィルターとする。
【００５８】
さらに、変調回路２６１３は、送信データをＡＳＫ方式の送信信号２６２１の振幅を変動させて送信する。例えば、送信データ２６２３が”０”の場合、共振回路２６０８の共振点を変化させ、通信信号の振幅を変化させる。電源管理回路２６１４は、電源回路２６０９より演算回路２６０６に供給される電源電圧または演算回路２６０６における消費電流を監視し、クロック生成回路２６１１において、クロック信号の周波数とデューティー比を変更するための制御信号を生成する。
【００５９】
本実施例における無線チップの動作を説明する。まず、無線チップ２６０１は、リーダ／ライタより送信された暗号文データを含む受信信号２６２０を受信する。受信信号２６２０は、復調回路２６１２で復調された後、コード抽出回路２６１８で制御コマンドや暗号文のデータなどに分解され、制御レジスタ２６１７に格納される。ここで、制御コマンドは、無線チップ２６０１の応答を指定するデータである。例えば、固有ＩＤ番号の送信、動作停止、暗号解読などを指定する。ここでは、暗号解読の制御コマンドを受信したとする。
【００６０】
続いて、演算回路２６０６において、ＣＰＵ２６０２が、ＲＯＭ２６０３に格納された暗号解読プログラムにしたがって、ＲＯＭ２６０３にあらかじめ格納された秘密鍵２６２４を用いて暗号文を解読（復号）する。
【００６１】
復号された暗号文（復号文）は、制御レジスタ２６１７に格納される。この際、ＲＡＭ２６０４をデータ格納領域として用いる。なお、ＣＰＵ２６０２は、ＣＰＵＩＦ２６１６を介してＲＯＭ２６０３、ＲＡＭ２６０４、制御レジスタ２６１７にアクセスする。ＣＰＵＩＦ２６１６は、ＣＰＵ２６０２が要求するアドレスより、ＲＯＭ２６０３、ＲＡＭ２６０４、制御レジスタ２６１７のいずれかに対するアクセス信号を生成する機能を有している。
【００６２】
最後に、符号化回路２６１９において、復号文から送信データ２６２３を生成し、送信データ２６２３を変調回路２６１３で変調し、アンテナ２６０７より送信信号２６２１をリーダ／ライタに送信する。
【００６３】
なお、本実施例では、演算方式として、ソフトウェア的に処理する方式、すなわち、ＣＰＵと大規模メモリとで演算回路を構成し、プログラムをＣＰＵで実行する方式について説明したが、目的に応じて最適な演算方式を選び、当該方式に基づいて演算回路を構成することも可能である。例えば、演算方式として、他にも、演算をハードウェア的に処理する方式と、ハードウェア及びソフトウェアを併用する方式と、が考えられる。ハードウェア的に処理する方式では、専用回路で演算回路を構成すれば良い。ハードウェア及びソフトウェアを併用する方式では、専用回路と、ＣＰＵと、メモリと、で演算回路を構成し、専用回路で演算処理の一部分を行い、残りの演算処理のプログラムをＣＰＵで実行すれば良い。
【００６４】
次に、図１７を用いて、無線チップのレイアウト構成について説明する。なお、図１７において、図１６に相当する部分には、同一の番号を付し、説明を省略する。
【００６５】
図１７において、ＦＰＣパッド２７０７は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔ Ｃｉｒｃｕｉｔ）を無線チップ２６０１に貼る時に用いる電極パッド群であり、アンテナバンプ２７０８は、アンテナ（図示せず）を貼り付ける電極パッドである。なお、アンテナを貼り付ける際には、アンテナバンプ２７０８に過度の圧力が印加される可能性がある。したがって、アンテナバンプ２７０８の下には、トランジスタなど、回路を構成する部品を配置しないことが望ましい。
【００６６】
なお、本実施例では、アンテナを外付けとする構成について説明するが、無線チップ２６０１上に直接アンテナ形成する、所謂オンチップアンテナとしてもよい。この場合、無線チップの小型化に有効である。
【００６７】
ＦＰＣパッド２７０７は、主に不良解析時に用いると有効である。無線チップでは、電源電圧を通信信号から得るため、例えば、アンテナや電源回路で不良が発生している場合、演算回路が全く動作しない。このため、不良解析が著しく困難となる。しかし、ＦＰＣより、ＦＰＣパッド２７０７を介して無線チップ２６０１に電源電圧を供給し、また、アンテナより供給される電気信号の代わりに、任意の電気信号を入力することで、演算回路を動作させることが可能になる。したがって、不良解析が効率的に行える。
【００６８】
さらに、ＦＰＣパッド２７０７を、プローバーを使った測定が可能な配置にすると更に有効である。すなわち、ＦＰＣパッド２７０７において、電極パッドを、プローバーの針のピッチに合わせて配置することで、プローバーによる測定が可能となる。プローバーを用いることで、不良解析時に、ＦＰＣを貼り付ける工数を減らすことができる。また、基板上に複数の無線チップを形成した状態でも測定できるので、個々の無線チップに分断する工数も減らすことができる。また、量産時に、アンテナを貼り付ける工程の直前に、無線チップの良品検査を行うことが可能である。したがって、工程の早い段階で不良品を選別できるので、生産コストを削減することができる。
【００６９】
なお、実施の形態１、実施の形態２、実施例１で説明した電気素子から構成される不揮発性記憶装置を、本実施例におけるＲＯＭ２６０３に組み込むことができる。
【実施例３】
【００７０】
本実施例では、本発明における半導体装置を、薄膜トランジスタ（ＴＦＴ）により構成する場合について、図５を用いて説明する。
【００７１】
図５（Ａ）は、絶縁基板１１１０上に形成されたＴＦＴ部１１０１とメモリ部１１０２の断面図を示す。ＴＦＴ部１１０１は、例えば、演算回路のトランジスタに用いると良い。メモリ部１１０２は、例えば、不揮発性メモリのメモリ素子に用いると良い。絶縁基板１１１０には、ガラス基板、石英基板、珪素からなる基板、金属基板、プラスチック基板等を用いることができる。
【００７２】
またガラス基板を用いる場合、ＴＦＴ等が形成される側と反対面を研磨し、薄くしたものを用いることができる。このように薄くしたガラス基板は、装置の軽量化、薄型化を達成することができる。
【００７３】
絶縁基板１１１０上には下地膜１１１１が設けられている。ＴＦＴ部１１０１では下地膜１１１１を介して薄膜トランジスタ１１２０、１１２１が設けられ、メモリ部１１０２には下地膜１１１１を介して薄膜トランジスタ１１２２が設けられている。各薄膜トランジスタは、島状に加工された半導体膜１１１２、ゲート絶縁膜を介して設けられたゲート電極１１１４、ゲート電極側面に設けられた絶縁物（所謂サイドウォール）１１１３を有している。半導体膜１１１２は、膜厚が０．２μｍ以下、代表的には４０ｎｍから１７０ｎｍ、好ましくは５０ｎｍから１５０ｎｍとなるように形成する。さらに、絶縁物（サイドウォール）１１１３、及び半導体膜１１１２を覆う絶縁膜１１１６、半導体膜１１１２に形成された不純物領域に接続する電極１１１５を有する。なお、ゲート絶縁膜及び絶縁膜１１１６にコンタクトホールを形成し、当該コンタクトホールに導電膜を形成し、当該導電膜を所望の形状に加工することにより、不純物領域に接続された電極１１１５を形成することができる。
【００７４】
本発明における無線チップを構成する薄膜トランジスタにおいて、ゲート絶縁膜等を代表とする絶縁膜は、高密度プラズマ処理を用いて作製することができる。高密度プラズマ処理とは、プラズマ密度が１×１０１１ｃｍ−３以上、好ましくは１×１０１１ｃｍ−３から９×１０１５ｃｍ−３以下であり、マイクロ波（例えば周波数２．４５ＧＨｚ）といった高周波を用いたプラズマ処理である。このような条件でプラズマを発生させると、低電子温度が０．２ｅＶから２ｅＶとなる。このように低電子温度が特徴である高密度プラズマは、活性種の運動エネルギーが低いため、プラズマダメージが少なく欠陥が少ない膜を形成することができる。このようなプラズマ処理を可能とする成膜室に、被形成体、ゲート絶縁膜を形成する場合であれば所望の形状に加工された半導体膜が形成された基板を配置する。そして、プラズマ発生用の電極、所謂アンテナと被形成体との距離を２０ｍｍから８０ｍｍ、好ましくは２０ｍｍから６０ｍｍとして成膜処理を行う。このような高密度プラズマ処理は、低温プロセス（基板温度４００℃以下）の実現が可能となる。そのため、耐熱性の低いプラスチックを基板上に成膜することができる。
【００７５】
このような絶縁膜の成膜雰囲気は窒素雰囲気、又は酸素雰囲気とすることができる。窒素雰囲気とは、代表的には、窒素と希ガスとの混合雰囲気、又は窒素と水素と希ガスとの混合雰囲気である。希ガスは、ヘリウム、ネオン、アルゴン、クリプトン、キセノンの少なくとも１つを用いることができる。また酸素雰囲気とは、代表的には、酸素と希ガスとの混合雰囲気、酸素と水素と希ガスとの混合雰囲気、又は一酸化二窒素と希ガスとの混合雰囲気である。希ガスは、ヘリウム、ネオン、アルゴン、クリプトン、キセノンの少なくとも１つを用いることができる。
【００７６】
このように形成された絶縁膜は、他の被膜に与えるダメージが少なく、緻密なものとなる。また高密度プラズマ処理により形成された絶縁膜は、当該絶縁膜と接触する界面状態を改善することができる。例えば高密度プラズマ処理を用いてゲート絶縁膜を形成すると、半導体膜との界面状態を改善することができる。その結果、薄膜トランジスタの電気特性を向上させることができる。
【００７７】
絶縁膜の作製に高密度プラズマ処理を用いる場合を説明したが、半導体膜に高密度プラズマ処理を施してもよい。高密度プラズマ処理によって、半導体膜表面の改質を行うことができる。その結果、界面状態を改善でき、強いては薄膜トランジスタの電気特性を向上させることができる。
【００７８】
また平坦性を高めるため、絶縁膜１１１７、１１１８が設けられているとよい。このとき絶縁膜１１１７は有機材料から形成し、絶縁膜１１１８は無機材料から形成するとよい。絶縁膜１１１７、１１１８が設けられている場合、電極１１１５は、これら絶縁膜１１１７、１１１８にコンタクトホールを介して不純物領域と接続するように形成することができる。
【００７９】
さらに絶縁膜１１２５が設けられ、電極１１１５と接続するように下部電極１１２７を形成する。下部電極１１２７の端部を覆い、下部電極１１２７が露出するように開口部が設けられた絶縁膜１１２８を形成する。開口部内に、メモリ材料層１１２９を形成し、上部電極１１３０を形成する。このようにして、下部電極１１２７、メモリ材料層１１２９、上部電極１１３０を有するメモリ素子１１２３が形成される。
【００８０】
メモリ材料層１１２９は、電気的作用または光学的作用により導電性が変化する有機化合物、無機絶縁物、又は有機化合物と無機化合物とが混合してなる層で形成する。メモリ材料層１１２９は、単層で設けてもよいし、複数の層を積層させて設けてもよい。また、有機化合物と無機化合物との混合層及び他の電気的作用または光学的作用により導電性が変化する有機化合物からなる層とを積層させて設けてもよい。
【００８１】
メモリ材料層１１２９を構成することが可能な無機絶縁物としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素等を用いることができる。
【００８２】
メモリ材料層１１２９を構成することが可能な有機絶縁物としては、ポリイミド、アクリル、ポリアミド、ベンゾシクロブテン、エポキシ等に代表される有機樹脂を用いることができる。
【００８３】
また、メモリ材料層１１２９を構成することが可能な、電気的作用または光学的作用により導電性が変化する有機化合物としては、正孔輸送性が高い有機化合物材料又は電子輸送性が高い有機化合物材料を用いることができる。
【００８４】
正孔輸送性の高い有機化合物材料としては、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：α−ＮＰＤ）や４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：ＴＰＤ）や４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−トリフェニルアミン（略称：ＭＴＤＡＴＡ）や４，４’−ビス（Ｎ−（４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル）−Ｎ−フェニルアミノ）ビフェニル（略称：ＤＮＴＰＤ）などの芳香族アミン系（即ち、ベンゼン環−窒素の結合を有する）の化合物やフタロシアニン（略称：Ｈ２Ｐｃ）、銅フタロシアニン（略称：ＣｕＰｃ）、バナジルフタロシアニン（略称：ＶＯＰｃ）等のフタロシアニン化合物を用いることができる。ここに述べた物質は、主に１０−６ｃｍ２／Ｖｓ以上の正孔移動度を有する物質である。但し、電子よりも正孔の輸送性が高い物質であれば、上記の物質以外のものを用いてもよい。
【００８５】
電子を受け取りやすい無機化合物材料として、周期表第４族乃至第１２族のいずれかの遷移金属の金属酸化物、金属窒化物または金属酸化窒化物を用いることができる。具体的には、チタン酸化物（ＴｉＯｘ）、ジルコニウム酸化物（ＺｒＯｘ）、バナジウム酸化物（ＶＯｘ）、モリブデン酸化物（ＭｏＯｘ）、タングステン酸化物（ＷＯｘ）、タンタル酸化物（ＴａＯｘ）、ハフニウム酸化物（ＨｆＯｘ）、ニオブ酸化物（ＮｂＯｘ）、コバルト酸化物（ＣｏＯｘ）、レニウム酸化物（ＲｅＯｘ）、ルテニウム酸化物（ＲｕＯｘ）、亜鉛酸化物（ＺｎＯ）、ニッケル酸化物（ＮｉＯｘ）、銅酸化物（ＣｕＯｘ）等を用いることができる。また、ここでは具体例として金属酸化物を例に挙げたが、もちろんこれら金属の窒化物や酸化窒化物を用いてもよい。
【００８６】
電子輸送性の高い有機化合物材料としては、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ２）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等キノリン骨格またはベンゾキノリン骨格を有する金属錯体等からなる材料を用いることができる。また、この他、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）２）、ビス［２−（２−ヒドロキシフェニル）ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）２）などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料も用いることができる。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）等を用いることができる。ここに述べた物質は、主に１０−６ｃｍ２／Ｖｓ以上の電子移動度を有する物質である。但し、正孔よりも電子の輸送性の高い物質であれば、上記の物質以外のものを用いてもよい。
【００８７】
電子を与えやすい無機化合物材料として、アルカリ金属酸化物、アルカリ土類金属酸化物、希土類金属酸化物、アルカリ金属窒化物、アルカリ土類金属窒化物、希土類金属窒化物を用いることができる。具体的には、リチウム酸化物（ＬｉＯｘ）、ストロンチウム酸化物（ＳｒＯｘ）、バリウム酸化物（ＢａＯｘ）、エルビウム酸化物（ＥｒＯｘ）、ナトリウム酸化物（ＮａＯｘ）、リチウム窒化物（ＬｉＮｘ）、マグネシウム窒化物（ＭｇＮｘ）、窒化カルシウム（ＣａＮｘ）、イットリウム窒化物（ＹＮｘ）、ランタン窒化物（ＬａＮｘ）等を用いることができる。
【００８８】
さらには、無機化合物材料として、アルミニウム酸化物（ＡｌＯｘ）、ガリウム酸化物（ＧａＯｘ）、ケイ素酸化物（ＳｉＯｘ）、ゲルマニウム酸化物（ＧｅＯｘ）、インジウム錫酸化物（以下ＩＴＯとする）等のほか、種々の金属酸化物、金属窒素化物または金属酸化窒化物を用いることができる。
【００８９】
また、メモリ材料層１１２９が金属酸化物または金属窒化物の中から選ばれた化合物と正孔輸送性の高い化合物とから形成される場合、さらに立体障害の大きな（平面構造とは異なり三次元的な広がりを有する構造をもつ）化合物を加えた構成としてもよい。立体障害の大きな化合物としては、５，６，１１，１２−テトラフェニルテトラセン（略称：ルブレン）が好ましい。但し、これ以外に、ヘキサフェニルベンゼン、ｔ−ブチルペリレン、９，１０−ジ（フェニル）アントラセン、クマリン５４５Ｔ等も用いることができる。この他、デンドリマー等も有効である。
【００９０】
さらには、電子輸送性の高い有機化合物材料で形成される層と、正孔輸送性の高い有機化合物材料層との間に、４−ジシアノメチレン−２−メチル−６−［２−（１，１，７，７−テトラメチルジュロリジル−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＪＴ）、４−ジシアノメチレン−２−ｔ−ブチル−６−（１，１，７，７−テトラメチルジュロリジル−９−エニル）−４Ｈ−ピラン、ペリフランテン、２，５−ジシアノ−１，４−ビス［２−（１０−メトキシ−１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］ベンゼン、Ｎ，Ｎ’−ジメチルキナクリドン（略称：ＤＭＱｄ）、クマリン６、クマリン５４５Ｔ、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、９，９’−ビアントリル、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）や９，１０−ビス（２−ナフチル）アントラセン（略称：ＤＮＡ）、２，５，８，１１−テトラ−ｔ−ブチルペリレン（略称：ＴＢＰ）等の発光物質を設けてもよい。
【００９１】
また、メモリ材料層１１２９には、光学的作用により、電気抵抗が変化する材料を用いることができる。例えば、光を吸収することによって酸を発生する化合物（光酸発生剤）をドープした共役高分子を用いることができる。共役高分子として、ポリアセチレン類、ポリフェニレンビニレン類、ポリチオフェン類、ポリアニリン類、ポリフェニレンエチニレン類等を用いることができる。また、光酸発生剤としては、アリールスルホニウム塩、アリールヨードニウム塩、ｏ−ニトロベンジルトシレート、アリールスルホン酸ｐ−ニトロベンジルエステル、スルホニルアセトフェノン類、Ｆｅ−アレン錯体ＰＦ６塩等を用いることができる。
【００９２】
なお、メモリ材料層１１２９としては、結晶状態と非晶質状態の間で可逆的に変化する材料や第１の結晶状態と第２の結晶状態の間で可逆的に変化する材料等の相変化材料を用いることもできる。また、非晶質状態から結晶状態にのみ変化する材料を用いることも可能である。
【００９３】
結晶状態と非晶質状態の間で可逆的に変化する材料とは、ゲルマニウム（Ｇｅ）、テルル（Ｔｅ）、アンチモン（Ｓｂ）、硫黄（Ｓ）、酸化テルル（ＴｅＯｘ）、スズ（Ｓｎ）、金（Ａｕ）、ガリウム（Ｇａ）、セレン（Ｓｅ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）、Ｃｏ（コバルト）及び銀（Ａｇ）から選択された複数を有する材料であり、例えば、Ｇｅ−Ｔｅ−Ｓｂ−Ｓ、Ｔｅ−ＴｅＯ２−Ｇｅ−Ｓｎ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｇｅ−Ｔｅ−Ｓｎ、Ｓｎ−Ｓｅ−Ｔｅ、Ｓｂ−Ｓｅ−Ｔｅ、Ｓｂ−Ｓｅ、Ｇａ−Ｓｅ−Ｔｅ、Ｇａ−Ｓｅ−Ｔｅ−Ｇｅ、Ｉｎ−Ｓｅ、Ｉｎ−Ｓｅ−Ｔｌ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｅ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ系材料が挙げられる。また、第１の結晶状態と第２の結晶状態の間で可逆的に変化する材料とは、銀（Ａｇ）、亜鉛（Ｚｎ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、インジウム（Ｉｎ）、アンチモン（Ｓｂ）、セレン（Ｓｅ）及びテルル（Ｔｅ）から選択された複数を有する材料であり、例えば、Ａｇ−Ｚｎ、Ｃｕ−Ａｌ−Ｎｉ、Ｉｎ−Ｓｂ、Ｉｎ−Ｓｂ−Ｓｅ、Ｉｎ−Ｓｂ−Ｔｅが挙げられる。この材料の場合、相変化は２つの異なる結晶状態の間で行われる。また、非晶質状態から結晶状態にのみ変化する材料とは、テルル（Ｔｅ）、酸化テルル（ＴｅＯｘ）、パラジウム（Ｐｄ）、アンチモン（Ｓｂ）、セレン（Ｓｅ）及びビスマス（Ｂｉ）から選択された複数を有する材料であり、例えば、Ｔｅ−ＴｅＯ２、Ｔｅ−ＴｅＯ２−Ｐｄ、Ｓｂ２Ｓｅ３／Ｂｉ２Ｔｅ３が挙げられる。
【００９４】
メモリ材料層１１２９は、蒸着法、電子ビーム蒸着法、スパッタリング法、ＣＶＤ法等を用いて形成することができる。また、有機化合物と無機化合物とを含む混合層は、各々の材料を同時に成膜することにより形成することができ、抵抗加熱蒸着同士による共蒸着法、電子ビーム蒸着同士による共蒸着法、抵抗加熱蒸着と電子ビーム蒸着による共蒸着法、抵抗加熱蒸着とスパッタリングによる成膜、電子ビーム蒸着とスパッタリングによる成膜など、同種、異種の方法を組み合わせて形成することができる。
【００９５】
なお、メモリ材料層１１２９は、電気的作用又は光学的作用により記憶素子の導電性が変化する膜厚で形成する。
【００９６】
下部電極１１２７又は上部電極１１３０は、導電性材料から形成することができる。例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を用いた合金膜等から形成することができる。またインジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物、酸化インジウムに２〜２０ｗｔ％の酸化亜鉛（ＺｎＯ）を混合したターゲットを用いて形成された酸化物導電性材料等の透光性材料を用いることができる。
【００９７】
さらに平坦性を高め、不純物元素の侵入を防止するため、絶縁膜１１３１を形成するとよい。
【００９８】
本実施例で説明した絶縁膜は、無機材料又は有機材料を用いることができる。無機材料は、酸化珪素、窒化珪素を用いることができる。有機材料はポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサン、ポリシラザンを用いることができる。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。ポリシラザンは、珪素（Ｓｉ）と窒素（Ｎ）の結合を有するポリマー材料を出発原料として形成される。
【００９９】
図５（Ｂ）は、図５（Ａ）と異なり、電極１１１５のコンタクトホール１１５１内にメモリ材料層を形成したメモリの断面図を示す。図５（Ａ）と同様に、下部電極として電極１１１５を用い、電極１１１５上にメモリ材料層１１２９、上部電極１１３０を形成し、メモリ素子１１２３を形成することができる。その後、絶縁膜１１３１を形成する。図５（Ｂ）のその他の構成は図５（Ａ）と同様であるため、説明を省略する。
【０１００】
このようにコンタクトホール１１５１にメモリ素子を形成すると、メモリ素子の小型化を図ることができる。またメモリ用の電極が不要となるため製造工程を削減し、低コストでメモリを搭載した無線チップを提供することができる。
【０１０１】
以上のように、半導体装置を、ガラス基板、石英基板、プラスチック基板などの絶縁表面を有する基板上に形成された半導体薄膜を活性層として用いた薄膜トランジスタから構成することで、高性能且つ低消費電力の半導体装置を、より軽量で安価に提供することができる。
【０１０２】
本実施例は、実施の形態１、実施の形態２、実施例１、実施例２と自由に組み合わせて実施することが可能である。
【実施例４】
【０１０３】
本実施例では、本発明における半導体装置において、回路の一部を構成する薄膜トランジスタのレイアウトについて、図６〜図８を用いて説明する。
【０１０４】
実施例３で示した半導体膜１１１２に相当する半導体層は、絶縁表面を有する基板の全面若しくは一部（トランジスタの半導体領域として確定されるよりも広い面積を有する領域）に、下地膜等を介して形成される。
そして、フォトリソグラフィー技術によって、半導体層上にマスクパターンを形成する。
そのマスクパターンを利用して半導体層をエッチング処理することにより、図６に示す薄膜トランジスタのソース領域、ドレイン領域及びチャネル形成領域を含む特定形状を有する島状の半導体パターン１２０１を形成することができる。
【０１０５】
そのパターン形成された半導体層の形状は、薄膜トランジスタの特性に基づき、要求される回路特性やレイアウトの適切さを考慮して決められる。
【０１０６】
本発明における無線チップの回路を構成する薄膜トランジスタにおいて、半導体層を形成するためのフォトマスクは、パターンを備えている。
このフォトマスクのパターンは角部を有し、角部に存在する一辺が１０μｍ以下の直角三角形を削除し、丸みを帯びている。
このマスクパターンの形状は、図６に示すように半導体層のパターン形状として転写することができる。
また半導体層への転写のとき、半導体パターン１２０１の角部は、フォトマスクパターンの角部よりさらに丸みを帯びるように転写されることがある。すなわち、半導体膜のパターンの角部には、フォトマスクのパターンよりもさらにパターン形状をなめらかにした丸みが設けられてもよい。なお図６において、後に形成されるゲート電極１１１４やゲート配線１３０１、電極１１１５を点線で示す。
【０１０７】
次に、角部に丸みが設けられるように加工された半導体層上には、ゲート絶縁膜が形成される。
そして、実施例３で示したように、半導体層と一部が重なるようにゲート電極１１１４、及び同時にゲート配線１３０１が形成される。ゲート電極又はゲート配線は、金属層や半導体層を成膜し、フォトリソグラフィー技術によって形成することができる。
【０１０８】
このゲート電極又はゲート配線を形成するためのフォトマスクは、パターンを備えている。このフォトマスクのパターンは、角部を有し、この角部に形成される直角三角形の一辺が１０μｍ以下、または配線の線幅の１／２以下で、線幅の１／５以上の大きさに角部を削除している。このマスクパターンの形状は、図７に示すように、ゲート電極又はゲート配線のパターン形状として転写することができる。またゲート電極又はゲート配線への転写のときに、ゲート電極又はゲート配線の角部がさらに丸みを帯びるように転写されることがある。すなわちゲート電極又はゲート配線の角部には、フォトマスクのパターンよりもさらにパターン形状をなめらかにした丸めが設けられていてもよい。
【０１０９】
このようなフォトマスクを用いて形成されたゲート電極又はゲート配線の角部に存在する、一辺が線幅の１／２以下で、１／５以上の直角三角形を削除し、角部に丸みをおびさせることができる。なお図７において、後に形成される電極１１１５を点線で示す。
【０１１０】
このようなゲート電極又はゲート配線は、レイアウトの制約上、矩形に折れ曲がる。そのため、ゲート電極又はゲート配線の丸みを帯びた角部には凸部（外側の辺）と凹部（内側の辺）が設けられる。この丸みを帯びた凸部ではプラズマによるドライエッチの際、異常放電による微粉の発生を抑えることができる。また丸みを帯びた凹部では、洗浄のときに、たとえできた微粉があっても、それが角に集まりやすいのを洗い流すことができる。その結果、歩留まりを向上させることができるという効果を有する。
【０１１１】
次に、ゲート電極又はゲート配線上には、上記実施例３で示したように絶縁膜１１１６、１１１７、１１１８に相当する絶縁層等を形成する。勿論、本発明において絶縁膜は単層であっても構わない。
【０１１２】
そして絶縁層上に、絶縁膜には所定の位置に開口を形成し、当該開口に電極１１１５に相当する配線を形成する。この開口は、下層に位置する半導体層又はゲート配線層と、配線層との間の電気的な接続をとるために設けられる。配線は、フォトリソグラフィー技術によってマスクパターンが形成され、エッチング加工により所定のパターンに形成される。
【０１１３】
配線によって、ある特定の素子間を連結することができる。この配線は、特定の素子と素子の間を直線で結ぶのではなく、レイアウトの制約上、矩形に折れ曲がる（以下、屈曲部と記す）。また配線は、開口部やその他の領域において配線幅が変化することがある。例えば開口部では、開口が配線幅と同等若しくは大きい場合には、その部分で配線幅が広がるように変化する。また、配線は回路のレイアウト上、容量部の一方の電極を兼ねるため、配線幅を大きくとることがある。
【０１１４】
この場合において、フォトマスクのパターンの屈曲部において、屈曲部に形成される一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の直角三角形を削除する。そして、図８に示すように、配線のパターンにも同様な丸みを帯びさせる。配線の角部に存在する一辺が線幅の１／２以下で、１／５以上の直角三角形を削除し、屈曲部に丸みをおびさせることができる。このような丸みを帯びた配線は、その屈曲部における凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まりを向上させることができるという効果を有する。配線の角部が丸みを帯びることにより、電気的にも伝導させることができる。
【０１１５】
図８に示したレイアウトを有する回路において、屈曲部や配線幅が変化する部位の角部をなめらかにして、丸みを付けることにより、プラズマによるドライエッチの際、異常放電による微粉の発生を抑え、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まりを向上させることができるという効果を有する。すなわち、製造工程における塵や微粉の問題を解消することができる。また、配線の角部が丸みを帯びた構成をとることにより、電気的にも伝導させることができる。
特に多数の平行配線が設けられる駆動回路部等の配線において、ゴミを洗い流すことを可能とすることは、きわめて好都合である。
【０１１６】
なお、本実施例では、半導体層、ゲート配線、配線の３つのレイアウトにおいて、角部又は屈曲部に丸みを帯びる形態を説明したが、これに限定されるものではない。すなわち、いずれか一の層において、角部又は屈曲部に丸みを帯びさせ、製造工程における塵や微粉等の問題を解消することができればよい。
【０１１７】
以上のようなレイアウトを用いて、半導体装置を構成することで、高性能且つ低消費電力の半導体装置を、より軽量で安価に提供することができる。
【０１１８】
なお、本実施例は、実施の形態１、実施の形態２、実施例１〜３と自由に組み合わせて実施することが可能である。
【実施例５】
【０１１９】
本実施例では、本発明における半導体装置を構成する要素の一つとして、スタティックＲＡＭ（ＳＲＡＭ）を構成する一例について、図９〜図１１を参照して説明する。
【０１２０】
図９（Ａ）で示す半導体層１５１０、１５１１はシリコン若しくはシリコンを成分とする結晶性の半導体で形成することが好ましい。例えば、シリコン膜をレーザアニールなどによって結晶化された多結晶シリコン、単結晶シリコンなどが適用される。その他にも半導体特性を示す、金属酸化物半導体、アモルファスシリコン、有機半導体を適用することも可能である。
【０１２１】
いずれにしても、最初に形成する半導体層は絶縁表面を有する基板の全面若しくは一部（トランジスタの半導体領域として確定されるよりも広い面積を有する領域）に形成する。そして、フォトリソグラフィー技術によって、半導体層上にマスクパターンを形成する。そのマスクパターンを利用して半導体層をエッチング処理することにより、ＴＦＴのソース領域及びドレイン領域及びチャネル形成領域を含む特定形状の島状の半導体層１５１０、１５１１を形成する。その半導体層１５１０、１５１１はレイアウトの適切さを考慮して決められる。
【０１２２】
図９（Ａ）で示す半導体層１５１０、１５１１を形成するためのフォトマスクは、図９（Ｂ）に示すマスクパターン１５２０を備えている。このマスクパターン１５２０は、フォトリソグラフィー工程で用いるレジストがポジ型かネガ型かで異なる。ポジ型レジストを用いる場合には、図９（Ｂ）で示すマスクパターン１５２０は、遮光部として作製される。マスクパターン１５２０は、多角形の頂部Ａを削除した形状となっている。また、屈曲部Ｂにおいては、その角部が直角とならないように複数段に渡って屈曲する形状となっている。このフォトマスクのパターンは、例えば、パターンの角部であって（直角三角形）の一辺が１０μｍ以下の大きさに角部を削除している。
【０１２３】
図９（Ｂ）で示すマスクパターン１５２０は、その形状が、図９（Ａ）で示す半導体層１５１０、１５１１に反映される。その場合、マスクパターン１５２０と相似の形状が転写されても良いが、マスクパターン１５２０の角部がさらに丸みを帯びるように転写されていても良い。すなわち、マスクパターン１５２０よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。
【０１２４】
半導体層１５１０、１５１１の上には、酸化シリコン若しくは窒化シリコンを少なくとも一部に含む絶縁層が形成される。この絶縁層を形成する目的の一つはゲート絶縁層である。そして、図１０（Ａ）で示すように、半導体層と一部が重なるようにゲート配線１６１２、１６１３、１６１４を形成する。ゲート配線１６１２は半導体層１５１０に対応して形成される。ゲート配線１６１３は半導体層１５１０、１５１１に対応して形成される。また、ゲート配線１６１４は半導体層１５１０、１５１１に対応して形成される。ゲート配線は、金属層又は導電性の高い半導体層を成膜し、フォトリソグラフィー技術によってその形状を絶縁層上に作り込む。
【０１２５】
このゲート配線を形成するためのフォトマスクは、図１０（Ｂ）に示すマスクパターン１６２１を備えている。このマスクパターン１６２１は、角部であって、（直角三角形）の一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の大きさに角部を削除している。図１０（Ｂ）で示すマスクパターン１６２１は、その形状が、図１０（Ａ）で示すゲート配線１６１２、１６１３、１６１４に反映される。その場合、マスクパターン１６２１と相似の形状が転写されても良いが、マスクパターン１６２１の角部がさらに丸みを帯びるように転写されていても良い。すなわち、マスクパターン１６２１よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。すなわち、ゲート配線１６１２、１６１３、１６１４の角部に存在する、一辺が線幅の１／２以下であって１／５以上の直角三角形を削除し、コーナー部に丸みをおびさせる。凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まりを向上させることができるという効果を有する。
【０１２６】
層間絶縁層はゲート配線１６１２、１６１３、１６１４の次に形成される層である。層間絶縁層は酸化シリコンなどの無機絶縁材料若しくポリイミドやアクリル樹脂などを使った有機絶材料を使って形成する。この層間絶縁層とゲート配線１６１２、１６１３、１６１４の間には窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を介在させても良い。また、層間絶縁層上にも窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を設けても良い。この絶縁層は、外因性の金属イオンや水分などＴＦＴにとっては良くない不純物により半導体層やゲート絶縁層を汚染するのを防ぐことができる。
【０１２７】
層間絶縁層には所定の位置に開口が形成されている。例えば、下層にあるゲート配線や半導体層に対応して設けられる。金属若しくは金属化合物の一層若しくは複数層で形成される配線層は、フォトリソグラフィー技術によってマスクパターンが形成され、エッチング加工により所定のパターンに形成される。そして、図１１（Ａ）で示すように、半導体層と一部が重なるように配線１７１５〜１７２０を形成する。配線はある特定の素子間を連結する。配線は特定の素子と素子の間を直線で結ぶのではなく、レイアウトの制約上屈曲部が含まれる。また、コンタクト部やその他の領域において配線幅が変化する。コンタクト部では、コンタクトホールが配線幅と同等若しくは大きい場合には、その部分で配線幅が広がるように変化する。
【０１２８】
この配線１７１５〜１７２０を形成するためのフォトマスクは、図１１（Ｂ）に示すマスクパターン１７２２を備えている。この場合においても、配線は、そのコーナー部であって（直角三角形）の一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の大きさに角部を削除し、コーナー部が丸みをおびるパターンを有せしめる。このような配線は、凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まりを向上させることができるという効果を有する。配線の角部がラウンドをとることにより、電気的にも伝導させることができる。また、多数の平行配線では、ゴミを洗い流すのにはきわめて好都合である。
【０１２９】
図１１（Ａ）には、ｎチャネル型トランジスタ１７２１〜１７２４、Ｐチャネル型トランジスタ１７２５、１７２６が形成されている。ｎチャネル型トランジスタ１７２３とＰチャネル型トランジスタ１７２５及びｎチャネル型トランジスタ１７２４とＰチャネル型トランジスタ１７２６はインバータ１７２７、１７２８を構成している。この６つのトランジスタを含む回路はＳＲＡＭを形成している。これらのトランジスタの上層には、窒化シリコンや酸化シリコンなどの絶縁層が形成されていても良い。
【０１３０】
以上のような構成とすることで、高性能且つ低消費電力の半導体装置を、より軽量で安価に提供することができる。
【０１３１】
なお、本実施例は、実施の形態１、実施の形態２、実施例１〜実施例４と自由に組み合わせて実施することが可能である。
【実施例６】
【０１３２】
本実施例では、本発明における半導体装置を構成するトランジスタについて、図１２及び図１３を参照して説明する。
【０１３３】
本発明における半導体装置を構成するトランジスタは、単結晶基板に形成されるＭＯＳトランジスタの他、薄膜トランジスタ（ＴＦＴ）で構成することもできる。図１２はこれらの回路を構成するトランジスタの断面構造を示す図である。図１２には、ｎチャネル型トランジスタ１８２１、ｎチャネル型トランジスタ１８２２、容量素子１８２４、抵抗素子１８２５、ｐチャネル型トランジスタ１８２３が示されている。各トランジスタは半導体層１８０５、ゲート絶縁層１８０８、ゲート電極１８０９を備えている。ゲート電極１８０９は、第１導電層１８０３と第２導電層１８０２の積層構造で形成されている。また、図１３（Ａ）〜（Ｅ）は、図１２で示すｎチャネル型トランジスタ１８２１、ｎチャネル型トランジスタ１８２２、容量素子１８２４、抵抗素子１８２５、ｐチャネル型トランジスタ１８２３に対応する上面図であり、併せて参照することができる。
【０１３４】
図１２において、ｎチャネル型トランジスタ１８２１は、チャネル長方向（キャリアの流れる方向）において、ゲート電極の両側に低濃度ドレイン（ＬＤＤ）とも呼ばれ、配線１８０４とコンタクトを形成するソース領域及びドレイン領域を形成する不純物領域１８０６の不純物濃度よりも低濃度にドープされた不純物領域１８０７が半導体層１８０５に形成されている。不純物領域１８０６と不純物領域１８０７には、ｎチャネル型トランジスタ１８２１を構成する場合、ｎ型を付与する不純物としてリンなどが添加されている。ＬＤＤはホットエレクトロン劣化や短チャネル効果を抑制する手段として形成される。
【０１３５】
図１３（Ａ）で示すように、ｎチャネル型トランジスタ１８２１のゲート電極１８０９において、第１導電層１８０３は、第２導電層１８０２の両側に広がって形成されている。この場合において、第１導電層１８０３の膜厚は、第２導電層の膜厚よりも薄く形成されている。第１導電層１８０３の厚さは、１０〜１００ｋＶの電界で加速されたイオン種を通過させることが可能な厚さに形成されている。不純物領域１８０７はゲート電極１８０９の第１導電層１８０３と重なるように形成されている。すなわち、ゲート電極１８０９とオーバーラップするＬＤＤ領域を形成している。この構造は、ゲート電極１８０９において、第２導電層１８０２をマスクとして、第１導電層１８０３を通して一導電型の不純物を添加することにより、自己整合的に不純物領域１８０７を形成している。すなわち、ゲート電極とオーバーラップするＬＤＤを自己整合的に形成している。
【０１３６】
両側にＬＤＤを有するトランジスタは、実施の形態における電源回路の整流用のＴＦＴや、論理回路に用いられるトランスミッションゲート（アナログスイッチとも呼ぶ）を構成するトランジスタに適用される。これらのＴＦＴは、ソース領域、ドレイン領域に正負両方の電圧が印加されるため、ゲート電極の両側にＬＤＤを設けることが好ましい。
【０１３７】
また第１導電層１８０３は、第２導電層１８０２を用いてゲート配線を形成する場合、それらの両端を揃えるように加工してもよい。その結果、微細なゲート配線を形成することができる。またゲート電極とオーバーラップするＬＤＤを自己整合的に形成する必要もないからである。
【０１３８】
図１２において、ｎチャネル型トランジスタ１８２２は、ゲート電極の片側に不純物領域１８０６の不純物濃度よりも低濃度にドープされた不純物領域１８０７が半導体層１８０５に形成されている。図１３（Ｂ）で示すように、ｎチャネル型トランジスタ１８２２のゲート電極１８０９において、第１導電層１８０３は、第２導電層１８０２の片側に広がって形成されている。この場合も同様に、第２導電層１８０２をマスクとして、第１導電層１８０３を通して一導電型の不純物を添加することにより、自己整合的にＬＤＤを形成することができる。
【０１３９】
片側にＬＤＤを有するトランジスタは、ソース領域及びドレイン領域間に正電圧のみ、もしくは負電圧のみが印加されるトランジスタに適用すればよい。具体的には、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲートを構成するトランジスタや、センスアンプ、定電圧発生回路、ＶＣＯといったアナログ回路を構成するトランジスタに適用すればよい。
【０１４０】
図１２において、容量素子１８２４は、第１導電層１８０３と半導体層１８０５とでゲート絶縁層１８０８を挟んで形成されている。容量素子１８２４を形成する半導体層１８０５には、不純物領域１８１０と不純物領域１８１１を備えている。不純物領域１８１１は、半導体層１８０５において第１導電層１８０３と重なる位置に形成される。また、不純物領域１８１０は配線１８０４とコンタクトを形成する。不純物領域１８１１は、第１導電層１８０３を通して一導電型の不純物を添加することができるので、不純物領域１８１０と不純物領域１８１１に含まれる不純物濃度は同じにすることもできるし、異ならせることも可能である。いずれにしても、容量素子１８２４において、半導体層１８０５は電極として機能させるので、一導電型の不純物を添加して低抵抗化しておくことが好ましい。また、第１導電層１８０３は、図１３（Ｃ）に示すように、第２導電層１８０２を補助的な電極として利用することにより、電極として十分に機能させることができる。このように、第１導電層１８０３と第２導電層１８０２を組み合わせた複合的な電極構造とすることにより、容量素子１８２４を自己整合的に形成することができる。
【０１４１】
容量素子は、実施の形態における電源回路が有する保持容量、あるいは共振回路が有する共振容量として用いられる。特に、共振容量は、容量素子の２端子間に正負両方の電圧が印加されるため、２端子間の電圧の正負によらず容量として機能することが必要である。
【０１４２】
図１３（Ｄ）において、抵抗素子１８２５は、第１導電層１８０３によって形成されている。第１導電層１８０３は３０〜１５０ｎｍ程度の厚さに形成されるので、その幅や長さを適宜設定して抵抗素子を構成することができる。
【０１４３】
抵抗素子は、実施の形態における変調復調回路が有する抵抗負荷として用いられる。また、ＶＣＯなどで電流を制御する場合の負荷としても用いられる場合がある。抵抗素子は、高濃度に不純物元素を含む半導体層や、膜厚の薄い金属層によって構成すればよい。抵抗値が膜厚、膜質、不純物濃度、活性化率などに依存する半導体層に対して、金属層は、膜厚、膜質で抵抗値が決定するため、ばらつきが小さく好ましい。
【０１４４】
図１３（Ｅ）において、ｐチャネル型トランジスタ１８２３は、半導体層１８０５に不純物領域１８１２を備えている。この不純物領域１８１２は、配線１８０４とコンタクトを形成するソース領域及びドレイン領域を形成する。ゲート電極１８０９の構成は第１導電層１８０３と第２導電層１８０２が重畳した構成となっている。ｐチャネル型トランジスタ１８２３はＬＤＤを設けないシングルドレイン構造のトランジスタである。ｐチャネル型トランジスタ１８２３を形成する場合、不純物領域１８１２にはｐ型を付与する不純物として硼素などが添加される。一方、不純物領域１８１２にリンを添加すればシングルドレイン構造のｎチャネル型トランジスタとすることもできる。
【０１４５】
半導体層１８０５及びゲート絶縁層１８０８の一方若しくは双方に対してマイクロ波でプラズマが励起され、電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下、電子密度が１０１１〜１０１３／ｃｍ３程度である高密度プラズマ処理によって酸化又は窒化処理しても良い。このとき、基板温度を３００〜４５０℃とし、酸化雰囲気（Ｏ２、Ｎ２Ｏなど）又は窒化雰囲気（Ｎ２、ＮＨ３など）で処理することにより、半導体層１８０５とゲート絶縁層１８０８の界面の欠陥準位を低減することができる。ゲート絶縁層１８０８対してこの処理を行うことにより、この絶縁層の緻密化を図ることができる。すなわち、荷電欠陥の生成を抑えトランジスタのしきい値電圧の変動を抑えることができる。また、トランジスタを３Ｖ以下の電圧で駆動させる場合には、このプラズマ処理により酸化若しくは窒化された絶縁層をゲート絶縁層１８０８として適用することができる。また、トランジスタの駆動電圧が３Ｖ以上の場合には、このプラズマ処理で半導体層１８０５の表面に形成した絶縁層とＣＶＤ法（プラズマＣＶＤ法若しくは熱ＣＶＤ法）で堆積した絶縁層とを組み合わせてゲート絶縁層１８０８を形成することができる。また、同様にこの絶縁層は、容量素子１８２４の誘電体層としても利用することができる。この場合、このプラズマ処理で形成された絶縁層は、１〜１０ｎｍの厚さで形成され、緻密な膜であるので、大きな電荷容量を持つ容量素子を形成することができる。
【０１４６】
図１２及び図１３を参照して説明したように、膜厚の異なる導電層を組み合わせることにより、さまざまな構成の素子を形成することができる。第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域は、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて形成することができる。すなわち、フォトリソグラフィー工程において、フォトレジストを露光する際に、フォトマスクの透過光量を調節して、現像されるレジストマスクの厚さを異ならせる。この場合、フォトマスクまたはレチクルに解像度限界以下のスリットを設けて上記複雑な形状を有するレジストを形成してもよい。また、現像後に約２００℃のベークを行ってフォトレジスト材料で形成されるマスクパターンを変形させてもよい。
【０１４７】
また、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いることにより、第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域を連続して形成することができる。図１３（Ａ）に示すように、第１導電層のみが形成される領域を半導体層上に選択的に形成することができる。このような領域は、半導体層上において有効であるが、それ以外の領域（ゲート電極と連続する配線領域）では必要がない。このフォトマスク若しくはレチクルを用いることにより、配線部分は、第１導電層のみの領域を作らないで済むので、配線密度を実質的に高めることができる。
【０１４８】
図１２及び図１３の場合には、第１導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物を３０〜５０ｎｍの厚さで形成する。また、第２導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物で３００〜６００ｎｍの厚さに形成する。例えば、第１導電層と第２導電層をそれぞれ異なる導電材料を用い、後に行うエッチング工程でエッチングレートの差が生じるようにする。一例として、第１導電層にＴａＮを用い、第２導電層としてタングステン膜を用いることができる。
【０１４９】
本実施例では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて、電極構造の異なるトランジスタ、容量素子、抵抗素子を、同じ加工工程によって作り分けることができることを示している。これにより、回路の特性に応じて、形態の異なる素子を、工程を増やすことなく作り込み、集積化することができる。
【０１５０】
以上のようなトランジスタにより、半導体装置を構成することで、高性能且つ低消費電力の無線チップを、より軽量で安価に提供することができる。
【０１５１】
本実施例は、実施の形態１、実施の形態２、実施例１〜実施例５と自由に組み合わせて実施することが可能である。
【実施例７】
【０１５２】
本実施例では、本発明における半導体装置を用いたシステム例について、図１４及び図１５を用いて説明する。本実施例では、本発明における半導体装置として無線チップを用いた、セキュリティー性に優れたパーソナルコンピュータの利用者認証システムについて説明する。
【０１５３】
図１４は、本実施例における利用者認証システムの概要図で、パーソナルコンピュータ２００１、無線チップ２００２である。パーソナルコンピュータ２００１には、入力装置２００３及びリーダ／ライタ２００４が接続されている。
【０１５４】
パーソナルコンピュータ２００１及び無線チップ２００２は、暗号用の共通鍵２００５を有する。具体的には、パーソナルコンピュータ２００１及び無線チップ２００２のメモリに共通鍵２００５のデータを各々格納する。共通鍵２００５は、例えば６４ビット〜１２８ビットのデータで、平文（暗号化する前のデータ）の暗号化及び暗号文の復号に用いられる。共通鍵は、正規に登録された利用者毎に異なる共通鍵が作成され、パーソナルコンピュータ１５０１は、全てを有している。すなわち、正規に登録された利用者数分の共通鍵をパーソナルコンピュータ１５０１は有している。一方、無線チップ２００２は、正規に登録された利用者が所有し、当該の利用者に固有な共通鍵のみを有している。共通鍵は、他者に知られぬよう、保存しなければならない。
【０１５５】
なお、本実施例では、暗号方式として共通鍵暗号方式（ＩＳＯ／ＩＥＣ ９７９８−２ Ｉｎｆｏｒｍａｔｉｏｎ ｔｅｃｈｎｏｌｏｇｙ−Ｓｅｃｕｒｉｔｙ ｔｅｃｈｎｉｑｕｅｓ−Ｅｎｔｉｔｙ ａｕｔｈｅｎｔｉｃａｔｉｏｎ− Ｐａｒｔ ２ ： Ｍｅｃｈａｎｉｓｍｓ ｕｓｉｎｇ ｓｙｍｍｅｔｒｉｃ ｅｎｃｉｐｈｅｒｍｅｎｔ ａｌｇｏｒｉｔｈｍｓ参照）を用いる場合の例について示すが、公開鍵暗号方式（ＩＳＯ／ＩＥＣ ９７９８−３ Ｉｎｆｏｒｍａｔｉｏｎ ｔｅｃｈｎｏｌｏｇｙ−Ｓｅｃｕｒｉｔｙ ｔｅｃｈｎｉｑｕｅｓ−Ｅｎｔｉｔｙ ａｕｔｈｅｎｔｉｃａｔｉｏｎ− Ｐａｒｔ ３ ： Ｍｅｃｈａｎｉｓｍｓ ｕｓｉｎｇ ｄｉｇｉｔａｌ ｓｉｇｎａｔｕｒｅ ｔｅｃｈｎｉｑｕｅｓ参照）など、他の暗号方式でも適用することができる。
【０１５６】
パーソナルコンピュータ２００１は、共通鍵２００５を用いて、平文を暗号化する手段を有する。具体的には、暗号化アルゴリズムを実行するソフトウェアを搭載しているものとする。また、無線チップ２００２は、共通鍵２００５を用いて、暗号文を復号する手段を有する。具体的には、前記実施の形態で示した演算回路において、復号アルゴリズムを実行する。
【０１５７】
以下、図１５のフローチャートを用いて、本実施例における利用者認証システムの利用方法を説明する。
【０１５８】
まず、利用希望者が入力装置２００３を用いて、パーソナルコンピュータ２００１における利用者名及びパスワードを入力する（利用者名入力２１０１）。パスワードは、正規の利用者が事前に登録しておく。パーソナルコンピュータ２００１は、入力された利用者名から、該当する共通鍵を用いて、ある平文を暗号化する（暗号データ作成２１０２）。ここで、平文は、特定の意味を持ったデータでも、無意味なデータでも良い。次に、暗号データをリーダ／ライタ２００４から送信する（暗号データ送信２１０３）。無線チップ２００２は、暗号データを受信し、共通鍵２００５を用いて暗号データを復号し（復号化処理２１０４）、復号データをリーダ／ライタに送信する（復号データ送信２１０５）。パーソナルコンピュータ２００１は、復号データを、最初の平文と比較し（認証２１０６）、一致した場合のみ、利用希望者が正規に登録されている利用者であると認め、利用可能とする（平常利用２１０７）。
【０１５９】
以上のような、本実施例における利用者認証システムでは、パスワードを知り、且つ無線チップを所有していないとコンピュータを利用できない。従って、パスワードのみの認証よりセキュリティー性が非常に高い。また、利用者は、無線チップを携帯していれば、従来のパスワードのみによる認証と、何ら変わりなくパーソナルコンピュータを利用でき、新たな負担は少ない。
【０１６０】
なお、本実施例では、パーソナルコンピュータの利用者認証について説明したが、正規に登録された利用者のみが利用できる他のシステムに対しても容易に適用できる。例えば、ＡＴＭ（Ａｕｔｏｍａｔｅｄ Ｔｅｌｌｅｒ Ｍａｃｈｉｎｅ 現金自動支払機）、ＣＤ（Ｃａｓｈ Ｄｉｓｐｅｎｓｅｒ 現金自動払出機）などに、容易に適用できる。
【０１６１】
以上のような構成とすることで、本発明における半導体装置を用いた、非常にセキュリティー性が高い利用者認証システムを安価に構築することができる。
【０１６２】
なお、本実施例は、実施の形態１、実施の形態２、実施例１〜実施例６と自由に組み合わせて実施することが可能である。
【実施例８】
【０１６３】
本実施例では、本発明における半導体装置に搭載するアンテナについて、図１８を用いて説明する。アンテナは、電波法に定められた範囲内で目的見合った大きさ、形状であればよい。送受信される信号は、１２５ｋＨｚ、１３．５６ＭＨｚ、９１５ＭＨｚ、２．４５ＧＨｚなどがあり、それぞれＩＳＯ規格などが設定される。具体的なアンテナとしては、ダイポールアンテナ、パッチアンテナ、ループアンテナ、八木アンテナなどが用いればよい。以下、無線チップに接続されるアンテナ形状について説明する。
【０１６４】
図１８（Ａ）には、外付けアンテナ１６０２が接続された無線チップ１６０１を示す。図１８（Ａ）において、無線チップ１６０１が中心部に設けられ、アンテナ１６０２は無線チップ１６０１の接続端子に接続されている。アンテナの長さを確保するため、アンテナ１６０２は折れ曲がって矩形状になっている。
【０１６５】
図１８（Ｂ）には、外付けアンテナ１６０３が無線チップ１６０１の一端側の接続端子に設けられた形態を示す。アンテナの長さを確保するため、アンテナ１６０３は折れ曲がって矩形状になっている。
【０１６６】
図１８（Ｃ）には、折れ曲がって矩形状になった外付けアンテナ１６０４が無線チップ１６０１の両端に設けられた形態を示す。
【０１６７】
図１８（Ｄ）には、無線チップ１６０１の両端に直線状の外付けアンテナ１６０５が設けられている形態を示す。
【０１６８】
このようにアンテナの形状は無線チップの構造若しくは偏波、又は用途に見合ったものを選択すればよい。そのため、ダイポールアンテナであれば折り返しダイポールアンテナであってもよい。ループアンテナであれば、円形ループアンテナ、方形ループアンテナであってもよい。パッチアンテナであれば円形パッチアンテナ、方形アンテナであってもよい。
【０１６９】
なお、パッチアンテナの場合、セラミック等の誘電材料を用いたアンテナを用いればよい。パッチアンテナの基板として用いる誘電材料の誘電率を高くすることによってアンテナを小型化することができる。また、パッチアンテナの場合、機械強度が高いため、繰り返し使用することが可能である。
【０１７０】
なお、パッチアンテナの誘電材料は、セラミック、有機樹脂、又はセラミックと有機樹脂の混合物等で形成することができる。セラミックの代表例としては、アルミナ、ガラス、フォルステライト等が挙げられる。さらには、複数のセラミックを混合して用いてもよい。また、高い誘電率を得るためには、誘電体層を、強誘電体材料で形成することが好ましい。強誘電体材料の代表例としては、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、ジルコン酸鉛（ＰｂＺｒＯ３）、二オブ酸リチウム（ＬｉＮｂＯ３）、チタン酸ジルコン鉛（ＰＺＴ）等が挙げられる。さらには、複数の強誘電体材料を混合して用いてもよい。
【０１７１】
なお無線チップ１６０１には、上記実施の形態及び実施例で示した構造を適用することができる。
【０１７２】
以上のような構成とすることで、高性能な半導体装置を提供することができる。
【０１７３】
なお、本実施例は、実施の形態１、実施の形態２、実施例１〜実施例７と自由に組み合わせて実施することが可能である。
【実施例９】
【０１７４】
本実施例では、本発明における半導体装置に搭載するアンテナについて、実施例８で説明した例とは異なる構成を、図４を用いて説明する。図４は、本実施例における無線チップと、第１のアンテナと、第２のアンテナと、第３のアンテナと、電気容量と、から構成される半導体装置の回路図及びレイアウトである。
【０１７５】
図４（Ａ）は、本実施例における半導体装置の回路図である。図４（Ａ）に示す半導体装置は、無線チップ４０１、無線チップ４０１に搭載された第１のアンテナ（内側アンテナ）４０２、第２のアンテナ４０３、第３のアンテナ４０４、電気容量４０５を有する。第２のアンテナ４０３と、第３のアンテナ４０４と、電気容量４０５と、から外側アンテナ４０６が構成される。
【０１７６】
リーダ／ライタからの通信信号を、第３のアンテナ４０４で受信すると、第３のアンテナ４０４では電磁誘導による誘導起電力が生じる。この誘導起電力により、第２のアンテナ４０３から、誘導電磁界が発生する。この誘導電磁界を、第１のアンテナ４０２で受信することで、第１のアンテナ４０２では、電磁誘導による誘導起電力が生じることになる。
【０１７７】
ここで、第３のアンテナ４０４のインダクタンスを大きくすることで、第１のアンテナ４０２が受信する誘導電磁界を大きくすることができる。すなわち、第１のアンテナ４０２のインダクタンスが小さくても、無線チップ４０１を動作させるのに十分な誘導電磁界を供給することができる。第１のアンテナ４０２をオンチップアンテナとした場合、無線チップ４０１は面積が小さいため、インダクタンスはあまり大きくできない。したがって、第１のアンテナ４０２のみ用いた場合は、無線チップ４０１の通信距離を伸長することは困難である。ところが、本実施例に示した構成により、オンチップアンテナの無線チップでも、通信距離を伸長することが可能である。
【０１７８】
図４（Ｂ）は、本実施例における半導体装置のアンテナレイアウトの第１の例である。図４（Ｂ）は、第３のアンテナ４０４の外部に第２のアンテナ４０３を形成した例である。第１のスルーホール４０７と、第２のスルーホール４０８と、は電気的に接続されており、第２のアンテナ４０３と、第３のアンテナ４０４と、電気容量４０５と、から外側アンテナを形成する。電気容量４０５には、チップコンデンサ、フィルムコンデンサなどを用いることができる。図４（Ｂ）のようなレイアウトは、幅の狭いアンテナを形成することができるので、幅の狭い形状の半導体装置を提供するときに有効である。
【０１７９】
図４（Ｃ）は、本実施例における半導体装置のアンテナレイアウトの第２の例である。図４（Ｃ）は、第３のアンテナ４０４の内部に第２のアンテナ４０３を形成した例である。第１のスルーホール４０９と、第２のスルーホール４１０と、は電気的に接続されており、第２のアンテナ４０３と、第３のアンテナ４０４と、電気容量４０５と、から外側アンテナを形成する。電気容量４０５には、チップコンデンサ、フィルムコンデンサなどを用いることができる。図４（Ｃ）のようなレイアウトは、幅の狭いアンテナを形成することができるので、幅の狭い形状の半導体装置を提供するときに有効である。
【０１８０】
以上のような構成とすることで、通信距離を伸長した高性能な半導体装置を提供することができる。
【０１８１】
なお、本実施例は、実施の形態１、実施の形態２、実施例１〜実施例８と自由に組み合わせて実施することが可能である。
【実施例１０】
【０１８２】
本実施例は、本発明における半導体装置を３次元的な多層積層構造とする例を、図１９を用いて説明する。
【０１８３】
図１９は、異なる基板に作製された集積回路５２０ａ、集積回路５２０ｂ、集積回路５２０ｃがそれぞれの基板より剥離され、絶縁層５１０ａ及び絶縁層５１０ｂによって貼り合わされている。積層される集積回路に前記実施の形態及び実施例で示す本発明の不揮発性記憶装置を用いており、本実施例では、集積回路５２０ａとして不揮発性記憶装置を用いている。図１９における多層構造の半導体装置は、絶縁層５０１、５０２、５０３、５０４、５０５、５０６、５０７、５０８、配線層５３１ａ、５３１ｂ、５３２ａ、５３２ｂ、メモリ素子５３０を有している。基板５００上のトランジスタを有する集積回路５２０ａは、絶縁層５１０ａによって、絶縁層５０４上のトランジスタを有する集積回路５２０ｂと貼り合わされ、同様に集積回路５２０ｂは、絶縁層５１０ｂによって、絶縁層５０６上のトランジスタを有する集積回路５２０ｃと貼り合わされ多層積層構造の半導体装置を形成している。
【０１８４】
貼り合わせ工程について説明する。集積回路５２０ａ上に液状の（流動性を有する）絶縁性材料をスピンコート法や液滴吐出法によって付着させ、流動性の失われないうちに剥離工程によって基板から剥離された集積回路５２０ｂを貼り合わせる。その後絶縁性材料を乾燥させることで固化し、絶縁層５１０ａを形成する。よって、絶縁層５１０ａを接着層として、集積回路５２０ａ及び集積回路５２０ｂは固着される。同様に、集積回路５２０ｂ上に流動性の有する絶縁性材料を付着させ、流動性の失われないうちに剥離工程によって基板から剥離された集積回路５２０ｃを貼り合わせる。乾燥後、集積回路５２０ａ、絶縁層５１０ａ、集積回路５２０ｂ、絶縁層５１０ｂ、及び集積回路５２０ｃの積層が形成される。絶縁層５１０ａ、絶縁層５１０ｂにはポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサンなどを用いることができる。なお、本実施例では、シロキサン樹脂を用いる。絶縁層５１０ａ、絶縁層５１０ｂは流動性を有する絶縁性材料とした場合、粘性が比較的高く、集積回路同士と密着性が高い方が好ましい。本実施例の様に、絶縁層を集積回路同士の接着層に用いることによって、別途貼り合わせるための接着層を形成する必要がなくなり、工程を簡略化することができる。
【０１８５】
次に積層構造を構成する絶縁層に開口を形成し、集積回路５２０ａ、集積回路５２０ｂ、及び集積回路５２０ｃを電気的に接続する。絶縁層５０５上に設けられている配線層５３２ａ及び絶縁層５０２上に設けられている配線層５３１ａに接して配線層５５０ａを形成し、絶縁層５０５上に設けられ ている配線層５３２ｂ及び絶縁層５０２上に設けられている配線層５３１ｂに接して配線層５５０ｂを形成する。配線層５５０ａは、絶縁層５０３、５０４、５０５、５０６及び５０７に形成され配線層５３１ａ及び配線層５３２ａを露出する開口に形成される。同様に配線層５５０ｂは、絶縁層５０３、５０４、５０５、５０６及び５０７に形成され配線層５３１ｂ及び配線層５３２ｂを露出する開口に形成される。配線層５５０ａは、配線層５３１ａ及び配線層５３２ａと電気的に接続し、配線層５５０ｂは、配線層５３１ｂ及び配線層５３２ｂと電気的に接続する。
【０１８６】
以上の工程により、絶縁層を介して貼り合わせた集積回路による積層構造を有し、かつ各層の集積回路が電気的に接続する多層構造の半導体装置を作製することができる。
【０１８７】
本実施例は、実施の形態１、実施の形態２、実施例１〜実施例９と自由に組み合わせて実施することが可能である。
【実施例１１】
【０１８８】
本実施例では、本発明の不揮発性記憶装置の例としてマスクＲＯＭを形成する例について述べる。
【０１８９】
マスクＲＯＭは複数のトランジスタ、及び電子素子で形成され、マスクＲＯＭを構成するトランジスタ及び電子素子は、フォトリソグラフィ法によって形成される。その際、例えば電子素子の一方の端子（例えば図２における電気素子１０９）と接続する配線用のコンタクトホールを開口するか開口しないかによってデータを書き込むことが可能であり、例えば開口する場合は１（オン）、開口しない場合は０（オフ）のデータ（情報）を、メモリセルに書き込むことが可能である。
【０１９０】
フォトレジストを露光する工程において、ステッパなどの露光装置を用いてレチクル（フォトマスク）を通して露光する工程の前又は後に、上記コンタクトホールが開口される領域上のフォトレジストに電子ビーム又はレーザーを照射する。その後、通常どおり現像、エッチング、フォトレジストの剥離などの工程をおこなう。こうすることで、レチクル（フォトマスク）を交換せずに、電子ビーム又はレーザーの照射領域を選択するのみで、上記コンタクトホールを開口するパターンと開口しないパターンをつくり分けることができる。すなわち、電子ビーム又はレーザーの照射領域を選択することで、半導体装置の製造時において、半導体装置毎に異なるデータが書き込まれたマスクＲＯＭを作製することが可能となる。
【０１９１】
このようなマスクＲＯＭを用いて、半導体装置の製造時に半導体装置ごとの固有識別子（ＵＩＤ：Ｕｎｉｑｕｅ Ｉｄｅｎｔｉｆｉｅｒ）等を形成することが可能となる。さらに、本実施例の半導体装置は、追記が可能なメモリも有するため、半導体装置の製造後にも、データの書き込みが可能である。
【０１９２】
本実施例は、実施の形態１、実施の形態２、実施例１〜実施例１０と自由に組み合わせて実施することが可能である。
【図面の簡単な説明】
【０１９３】
【図１】本発明における半導体装置の記憶素子の回路図。
【図２】本発明における半導体装置の記憶素子の回路図。
【図３】本発明における半導体装置の記憶素子の一例を示す図。
【図４】本発明における半導体装置に搭載するアンテナの回路図とレイアウトを示す図。
【図５】本発明における半導体装置の断面図。
【図６】本発明における半導体装置のレイアウトを示す図。（半導体層）
【図７】本発明における半導体装置のレイアウトを示す図。（ゲート配線）
【図８】本発明における半導体装置のレイアウトを示す図。（配線）
【図９】本発明における半導体装置のレイアウトを示す図。（半導体層）
【図１０】本発明における半導体装置のレイアウトを示す図。（ゲート配線）
【図１１】本発明における半導体装置のレイアウトを示す図。（配線）
【図１２】本発明における半導体装置の断面図を示す図。
【図１３】本発明における半導体装置を構成する電気素子を示す図。
【図１４】本発明における半導体装置を用いた利用者認証システムの概要図。
【図１５】本発明における半導体装置を用いた利用者認証システムのフローチャート。
【図１６】本発明における半導体装置の構成例を示す図。
【図１７】本発明における半導体装置のレイアウト例を示す図。
【図１８】本発明における半導体装置に搭載するアンテナのレイアウトを示す図。
【図１９】本発明における半導体装置の構成例を示す図。
【符号の説明】
【０１９４】
１０１ 電源端子
１０２ 接地端子
１０３ リセット端子
１０４ 出力端子
１０５ Ｐ型トランジスタ
１０６ Ｎ型トランジスタ
１０７ インバータ
１０８ インバータ
１０９ 電気素子
１１０ リセット素子
１１１ ラッチ素子
２１０ リセット素子
３０１ 電気抵抗
３０２ 端子
３０３ 端子
３１１ ダイオード
３１２ ダイオード
３１３ 端子
３１４ 端子
３２１ 浮遊ゲート型メモリトランジスタ
３２２ 端子
３２３ 端子
３２４ 端子
４００ 低温プロセス（基板温度
４０１ 無線チップ
４０２ 第１のアンテナ
４０３ 第２のアンテナ
４０４ 第３のアンテナ
４０５ 電気容量
４０６ 外側アンテナ
４０７ 第１のスルーホール
４０８ 第２のスルーホール
４０９ 第１のスルーホール
４１０ 第２のスルーホール
５００ 基板
５０１ 絶縁層
５０２ 絶縁層
５０３ 絶縁層
５０４ 絶縁層
５０５ 絶縁層
５０６ 絶縁層
５０７ 絶縁層
５０８ 絶縁層
５３０ メモリ素子
９０７ 不純物領域
１１０１ ＴＦＴ部
１１０２ メモリ部
１１１０ 絶縁基板
１１１１ 下地膜
１１１２ 半導体膜
１１１３ 絶縁物
１１１４ ゲート電極
１１１５ 電極
１１１６ 絶縁膜
１１１７ 絶縁膜
１１１８ 絶縁膜
１１２０ 薄膜トランジスタ
１１２２ 薄膜トランジスタ
１１２３ メモリ素子
１１２５ 絶縁膜
１１２７ 下部電極
１１２８ 絶縁膜
１１２９ メモリ材料層
１１３０ 上部電極
１１３１ 絶縁膜
１１５１ コンタクトホール
１２０１ 半導体パターン
１３０１ ゲート配線
１５０１ パーソナルコンピュータ
１５０２ 無線チップ
１５１０ 半導体層
１５２０ マスクパターン
１６０１ 無線チップ
１６０２ アンテナ
１６０３ アンテナ
１６０４ アンテナ
１６０５ アンテナ
１６１２ ゲート配線
１６１３ ゲート配線
１６１４ ゲート配線
１６２１ マスクパターン
１７１５ 配線
１７２１ ｎチャネル型トランジスタ
１７２２ マスクパターン
１７２３ ｎチャネル型トランジスタ
１７２４ ｎチャネル型トランジスタ
１７２５ Ｐチャネル型トランジスタ
１７２６ Ｐチャネル型トランジスタ
１７２７ インバータ
１８０２ 導電層
１８０３ 導電層
１８０４ 配線
１８０５ 半導体層
１８０６ 不純物領域
１８０７ 不純物領域
１８０８ ゲート絶縁層
１８０９ ゲート電極
１８１０ 不純物領域
１８１１ 不純物領域
１８１２ 不純物領域
１８２１ ｎチャネル型トランジスタ
１８２２ ｎチャネル型トランジスタ
１８２３ ｐチャネル型トランジスタ
１８２４ 容量素子
１８２５ 抵抗素子
２００１ パーソナルコンピュータ
２００２ 無線チップ
２００３ 入力装置
２００４ リーダ／ライタ
２００５ 共通鍵
２１０１ （利用者名入力
２１０２ （暗号データ作成
２１０３ （暗号データ送信
２１０４ （復号化処理
２１０５ （復号データ送信
２１０６ （認証
２１０７ （平常利用
２６０１ 無線チップ
２６０２ ＣＰＵ
２６０３ ＲＯＭ
２６０４ ＲＡＭ
２６０５ コントローラ
２６０６ 演算回路
２６０７ アンテナ
２６０８ 共振回路
２６０９ 電源回路
２６１０ リセット回路
２６１１ クロック生成回路
２６１２ 復調回路
２６１３ 変調回路
２６１４ 電源管理回路
２６１５ アナログ部
２６１６ ＣＰＵＩＦ
２６１７ 制御レジスタ
２６１８ コード抽出回路
２６１９ 符号化回路
２６２０ 受信信号
２６２１ 送信信号
２６２２ 受信データ
２６２３ 送信データ
２６２４ 秘密鍵
２７０７ ＦＰＣパッド
２７０８ アンテナバンプ
５０１ｂ 絶縁層
５１０ａ 絶縁層
５１０ｂ 絶縁層
５２０ａ 集積回路
５２０ｂ 集積回路
５２０ｃ 集積回路
５３１ａ 配線層
５３１ｂ 配線層
５３２ａ 配線層
５３２ｂ 配線層
５４５Ｔ クマリン
５５０ａ 配線層
５５０ｂ 配線層
【特許請求の範囲】
【請求項１】
電気素子と、リセット素子と、ラッチ素子とを含む記憶素子を有する不揮発性記憶装置を搭載し、
前記リセット素子により前記ラッチ素子へ前記情報が格納され、
前記電気素子が電気的に導通しているか、絶縁しているか、に応じて、前記ラッチ素子に格納される情報が決まることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記電気素子は、レーザー描画により切断することで電気的に絶縁されることを特徴とする半導体装置。
【請求項３】
請求項１において、
前記電気素子は、過電流を印加し破壊することで電気的に絶縁されることを特徴とする半導体装置。
【請求項４】
請求項１において、
前記電気素子は、第１のダイオードと、第２のダイオードとを含み、前記第１のダイオード及び前記第２のダイオードの少なくとも一方に過電流を印加し破壊することで電気的に導通されることを特徴とする半導体装置。
【請求項５】
請求項１において、
前記電気素子は、相変化により電気抵抗値が変化する相変化メモリであることを特徴とする半導体装置。
【請求項６】
請求項１において、
前記電気素子は、浮遊ゲートを有する不揮発性メモリトランジスタであることを特徴とする半導体装置。
【請求項７】
請求項１において、
前記電気素子は、ＭＯＮＯＳ構造を有するメモリトランジスタであることを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一において、
前記リセット素子または前記ラッチ素子が、絶縁表面を有する基板上に形成された半導体薄膜を活性層とする薄膜トランジスタを用いていることを特徴とする半導体装置。
【請求項９】
請求項８において、
前記絶縁表面を有する基板とは、ガラス基板、石英基板、プラスチック基板、ＳＯＩ基板のいずれかであることを特徴とする半導体装置。
【請求項１】
電気素子と、リセット素子と、ラッチ素子とを含む記憶素子を有する不揮発性記憶装置を搭載し、
前記リセット素子により前記ラッチ素子へ前記情報が格納され、
前記電気素子が電気的に導通しているか、絶縁しているか、に応じて、前記ラッチ素子に格納される情報が決まることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記電気素子は、レーザー描画により切断することで電気的に絶縁されることを特徴とする半導体装置。
【請求項３】
請求項１において、
前記電気素子は、過電流を印加し破壊することで電気的に絶縁されることを特徴とする半導体装置。
【請求項４】
請求項１において、
前記電気素子は、第１のダイオードと、第２のダイオードとを含み、前記第１のダイオード及び前記第２のダイオードの少なくとも一方に過電流を印加し破壊することで電気的に導通されることを特徴とする半導体装置。
【請求項５】
請求項１において、
前記電気素子は、相変化により電気抵抗値が変化する相変化メモリであることを特徴とする半導体装置。
【請求項６】
請求項１において、
前記電気素子は、浮遊ゲートを有する不揮発性メモリトランジスタであることを特徴とする半導体装置。
【請求項７】
請求項１において、
前記電気素子は、ＭＯＮＯＳ構造を有するメモリトランジスタであることを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一において、
前記リセット素子または前記ラッチ素子が、絶縁表面を有する基板上に形成された半導体薄膜を活性層とする薄膜トランジスタを用いていることを特徴とする半導体装置。
【請求項９】
請求項８において、
前記絶縁表面を有する基板とは、ガラス基板、石英基板、プラスチック基板、ＳＯＩ基板のいずれかであることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２００７−２０１４３７（Ｐ２００７−２０１４３７Ａ）
【公開日】平成１９年８月９日（２００７．８．９）
【国際特許分類】
【出願番号】特願２００６−３４２６８９（Ｐ２００６−３４２６８９）
【出願日】平成１８年１２月２０日（２００６．１２．２０）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成１９年８月９日（２００７．８．９）
【国際特許分類】
【出願日】平成１８年１２月２０日（２００６．１２．２０）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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