【課題】ＤＤＲメモリにおいて、デューティの歪みを生じさせることなくデータ信号のライジングとフォーリングエッジの双方を効果的に同期させるＤＬＬ回路を提供する。
【解決手段】ＤＤＲメモリの出力データ信号の５０％のデューティを保証するための３ＤＬＬ回路であって、第１クロック信号から第２クロック信号を生成する第１ＤＬＬと、前記ＤＤＲの出力データ信号の１つの遷移を調整する第２ＤＬＬと、前記ＤＤＲの出力データ信号の第２の遷移を調整する第３ＤＬＬを備え、前記第２、第３ＤＬＬに設けられた第２、第３遅延ラインの出力のライジングエッジにより生成されるライジングとフォーリングエッジを有し、前記ＤＤＲの出力データ信号をイネーブルにする第３クロック信号と、前記第３クロック信号を固定時間遅延させ、前記第２、第３ＤＬＬの第２、第３位相検出手段へフィードバックすることにより生成される第４クロック信号とを有する構成とする。 （もっと読む）

【課題】集積回路向けの高速かつ低電力入力バッファを提供する。
【解決手段】本発明の集積回路向けの高速かつ低電力入力バッファでは、入力電圧ＶＩＮがプルアップトランジスタとプルダウントランジスタの両方に結合されている。特定の実施の形態によれば、入力バッファは、動作のキャリブレーションフェーズであって、アクティブな動作モードではない間に基準電圧入力ＶＲＥＦを利用する。スルー電流の最大レベルは、ＶＩＮ＝ＶＲＥＦであるときに供給され、より低いレベルのスルー電流は全ての他のＶＩＮ電圧で供給される。開示されるような入力バッファを組み込んだ集積回路装置では、デバイスの入力ピン当たり２つの（又は２つを超える）の入力バッファが利用される場合がある。 （もっと読む）

【課題】 集積回路向けの高速かつ低電力入力バッファを提供する。
【解決手段】 本発明の集積回路向けの高速かつ低電力入力バッファでは、入力電圧Ｖ_INがプルアップトランジスタとプルダウントランジスタの両方に結合されている。特定の実施の形態によれば、入力バッファは、動作のキャリブレーションフェーズであって、アクティブな動作モードでない間に基準電圧入力Ｖ_REFを利用する。スルー電流の最大レベルは、Ｖ_IN＝Ｖ_REFであるときに供給され、より低いレベルのスルー電流は全ての他のＶ_IN電圧で供給される。開示されるような入力バッファを組み込んだ集積回路装置では、デバイスの入力ピン当たり２つ（又は２を超える）の入力バッファが利用される場合がある。 （もっと読む）