ＤＤＲメモリデバイスのデータ出力のデューティサイクル制御及び正確な調整のための複数の電圧制御された遅延ラインの利用
【課題】ＤＤＲメモリにおいて、デューティの歪みを生じさせることなくデータ信号のライジングとフォーリングエッジの双方を効果的に同期させるＤＬＬ回路を提供する。
【解決手段】ＤＤＲメモリの出力データ信号の５０％のデューティを保証するための３ＤＬＬ回路であって、第１クロック信号から第２クロック信号を生成する第１ＤＬＬと、前記ＤＤＲの出力データ信号の１つの遷移を調整する第２ＤＬＬと、前記ＤＤＲの出力データ信号の第２の遷移を調整する第３ＤＬＬを備え、前記第２、第３ＤＬＬに設けられた第２、第３遅延ラインの出力のライジングエッジにより生成されるライジングとフォーリングエッジを有し、前記ＤＤＲの出力データ信号をイネーブルにする第３クロック信号と、前記第３クロック信号を固定時間遅延させ、前記第２、第３ＤＬＬの第２、第３位相検出手段へフィードバックすることにより生成される第４クロック信号とを有する構成とする。
【解決手段】ＤＤＲメモリの出力データ信号の５０％のデューティを保証するための３ＤＬＬ回路であって、第１クロック信号から第２クロック信号を生成する第１ＤＬＬと、前記ＤＤＲの出力データ信号の１つの遷移を調整する第２ＤＬＬと、前記ＤＤＲの出力データ信号の第２の遷移を調整する第３ＤＬＬを備え、前記第２、第３ＤＬＬに設けられた第２、第３遅延ラインの出力のライジングエッジにより生成されるライジングとフォーリングエッジを有し、前記ＤＤＲの出力データ信号をイネーブルにする第３クロック信号と、前記第３クロック信号を固定時間遅延させ、前記第２、第３ＤＬＬの第２、第３位相検出手段へフィードバックすることにより生成される第４クロック信号とを有する構成とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路メモリに関し、より詳細には、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）集積回路メモリにおけるデータ信号のライジング及びフォーリングエッジの両方を調整する回路に関する。
【背景技術】
【０００２】
ＤＤＲメモリの周波数が向上し続けるに従って、データがクロックの両方のエッジによりキャプチャされる必要があるため、システムクロックのライジングエッジとフォーリングエッジに対する出力データのライジングエッジとフォーリングエッジの両方の正確な調整は、大変重要なものとなってきている。ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）は、システムクロックと同期するように、出力データのタイミングを調整するのに使用されてきた。最近まで、データのライジングエッジしか、ＤＬＬによりシステムクロックのライジングエッジと同期されてこなかった。データのフォーリングエッジが５０％のデューティサイクルシステムクロックのフォーリングエッジと合うように、出力データのデューティサイクルを５０％に維持するための回路技術が使用されてきた。図１は、最近のＤＤＲメモリデバイスに使用される典型的な電圧制御ＤＬＬを示す。
【０００３】
図１の電圧制御ＤＬＬ１００は、入力クロックバッファ１０２と、位相検出手段１０４と、可変遅延ライン１０６と、制御電圧生成手段１０８と、レプリカ固定遅延ライン１１０と、出力データパスブロック１１２とを有する。
【０００４】
図１を参照するに、ＤＬＬがロックされるとき、位相検出手段１０４の入力におけるＤＬＬＣＬＫ及びＳＹＮＣ信号は同位相であり、それは、
ｔｖａｒ＝ｎｔｃｋ−ｔｆｉｘ
となることを意味する。ただし、ｔｃｋはクロック期間を表す。外部クロックＥｘＣＬＫとデータ出力との間の遅延は、
ｔｂｕｆ＋ｔｖａｒ＋ｔｏｕｔ＝ｔｂｕｆ＋（ｎｔｃｋ−ｔｆｉｘ）＋ｔｏｕｔ
となる。ｔｆｉｘ＝ｔｂｕｆ＋ｔｏｕｔとなる場合、ＥｘＣＬＫとデータ出力との間の遅延はｎｔｃｋとなり、出力データは外部クロックに正確に同期される。クロックバッファの正確なレプリカとデータ出力パスが固定遅延を実現するのに利用されない場合、すべての状況においてｔｆｉｘをｔｂｕｆ＋ｔｏｕｔに正確に一致させることは極めて困難である。さらに、ＳＹＮＣのライジングエッジしかＤＬＬＣＬＫに同期されないため、クロックバッファ、可変遅延及び出力パスにより生じるデューティサイクルの歪みは、望ましくないことであるが、フォーリングエッジデータをシステムクロックのフォーリングエッジに同期させないであろう。
【０００５】
ＤＤＲ出力について、データはシステムクロックのライジングエッジとフォーリングエッジ上に出力される。以下の説明では、“ライジングエッジ”データという用語は、システムクロックのライジングエッジ上に出力されるデータを表す。“フォーリングエッジ”データという用語は、システムクロックのフォーリングエッジ上に出力されるデータを表す。
【０００６】
図２は、図１のＤＬＬの制約の大部分を解消する従来技術によるＤＬＬ（米国特許第７，０２８，２０８号）である。ＤＬＬ２００は、入力バッファ２０２，２０４と、粗遅延ライン／位相検出ブロック２０６と、変換手段２０８と、精細遅延ライン／位相検出ブロック２１０，２１２と、変換手段２１４，２１６と、クロックドライバ２１８と、Ｉ／Ｏモデル２２０と、クロックドライバ２１８と、データラッチ２２２と、データドライバ２２４とを有する。
【０００７】
図２の回路２００は、クロック信号が正確には５０％のデューティサイクルでない場合であっても、出力データのライジングエッジとフォーリングエッジをシステムクロック信号に正確に同期させるという目的を有している。クロックが正確に５０％のデューティサイクルとなる場合、その目的はまた出力を５０％にすることである。
【０００８】
しかしながら、図２の回路２００は２つの大きな制約を有する。
【０００９】
第１には、２つのＲＸバッファ２０２と２０４は、入力クロックに対するデューティサイクルの歪みを生じさせることなくリファレンスクロックＣＬＫＩＮ−及びＣＬＫＩＮ＋を生成しなければならない。なぜなら、これらは出力が精細ＤＬ／ＰＤ回路と効果的に同期するためのリファレンスとなるためである。独立した２つのバッファ２０２と２０４は、これらのリファレンスを生成することが求められ、また相補的な入力クロック信号に応答しているため、必然的にこれらのリファレンス信号には互いに関してデューティサイクルの歪みが生じてくる。この歪みは、出力信号に出現することとなる。単一端（ｓｉｎｇｌｅ ｅｎｄｅｄ）入力クロック信号が使用され、それのライジングエッジとフォーリングエッジがリファレンス信号のソースとなる場合、入力は依然としてバッファされる必要があり、再び歪みが生じることとなる。
【００１０】
第２に、フィードバック信号となる“Ｉ／Ｏ Ｍｏｄｅｌ”２２０の出力が、ライジングエッジ信号（ＣＬＫＦＢ＋）とフォーリングエッジ信号（ＣＬＫＦＢ−）に変換される。ＣＬＫＩＮ＋とＣＬＫＩＮ−が入力クロックのデューティサイクルを完全に表しているが、ＣＬＫＦＢ＋とＣＬＫＦＢ−のライジングエッジの間の時間がＩ／Ｏ Ｍｏｄｅｌ２２０の出力のＨｉｇｈ時間を正確に追跡しない場合、出力パスにないフィードバック信号のデューティサイクルの歪みが生じることとなる、ＤＬＬ２００は、フィードバック信号の歪みを解消するが、これは、データ出力信号に歪みを実質的に生じさせることとなる。回路ブロック“変換手段”２１６は、必然的にデューティサイクルの歪みを生じさせることとなる。
【特許文献１】米国特許第７，０２８，２０８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の課題は、上記問題点に鑑み、ＤＤＲメモリにおいて、所望されないデューティサイクルの歪みを生じさせることなくデータ信号のライジングエッジとフォーリングエッジの双方を効果的に同期させることが可能なＤＬＬ回路を提供することである。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明によると、ＤＬＬ回路は、ライジングエッジＤＬＬを使用して出力データのライジングエッジをシステムクロックに同期させ、フォーリングエッジＤＬＬを使用して出力データのフォーリングエッジをシステムクロックのフォーリングエッジに同期させる。しかしながら、本発明のＤＬＬ回路は、入力クロックのフォーリングエッジを使用してフォーリングエッジＤＬＬのリファレンスを提供しない。本発明の回路は、第１リファレンスクロック（入力クロックのバッファされたもの）のライジングエッジを使用して、出力データのライジングエッジを調整する。さらなるＤＬＬは、出力データのフォーリングエッジを調整するため、第１リファレンスクロックの１／２の期間と正確に遅延した第２リファレンスクロックを生成するのに使用される。このため、入力クロック又は入力バッファのデューティサイクルの変動は、出力データのデューティサイクルに影響を与えない。
【発明の効果】
【００１３】
本発明によると、ＤＤＲメモリにおいて、所望されないデューティサイクルの歪みを生じさせることなくデータ信号のライジングエッジとフォーリングエッジの双方を効果的に同期させることが可能なＤＬＬ回路を提供することが可能となる。
【発明を実施するための最良の形態】
【００１４】
図３は、デューティサイクル訂正回路３００のブロック図であり、図４は、本発明の実施例による正確なリファレンス生成回路４００のブロック図である。
【００１５】
回路３００は、クロックバッファ３０２と、ライジングエッジ位相検出手段３０４と、フォーリングエッジ位相検出手段３０６と、フォーリングエッジ制御マルチプレクサ３０８と、ライジング可変遅延ライン３１０と、制御電圧生成手段３１２，３１４と、フォーリング可変遅延ライン３１６と、エッジトリガーラッチ３１８と、出力データパス３２０と、クロックバッファ３２２と、出力データパス３２４とを有する。上記の回路構成要素、それらの機能及びやりとりが、以下において詳細に説明される。
【００１６】
図３に示されるデューティサイクル訂正回路３００に関して、２つの遅延ロックループ（ＤＬＬ）を介して遅延を独立に制御する２つの電圧制御可変遅延ラインパスがデューティサイクル訂正回路に存在する。一方の遅延ラインが、それの入力（ライジングエッジ遅延ライン）としてリファレンスクロック（クロック１）を受け付け、他方の遅延ライン（フォーリングエッジ遅延ライン）が、それの入力（クロック１Ｂ）としてリファレンスクロックの反転されたものを受け付ける。エッジトリガーラッチ３１８は、データ出力クロック（クロック３）を生成する。データ出力クロックのライジングエッジは、クロック１の遅延されたもの（セット（ＳＥＴ））のライジングエッジによって決定され、データ出力クロックのフォーリングエッジは、反転されたクロック１Ｂの遅延されたもの（リセット（ＲＥＳＥＴ））のライジングエッジにより決定される。このため、データ出力クロックのライジングエッジとフォーリングエッジは、２つの可変遅延ラインを介し遅延を調整することによって独立に調整することが可能となる。フォーリングエッジパス、可変遅延ライン又はラッチにおいて反転手段により生じるデューティサイクルの歪みは、２つの遅延ラインの出力のライジングエッジしか利用しないため、生じない。
【００１７】
ライジングエッジ位相検出手段３０４は、それの２つの入力のライジングエッジの位相を比較し、フォーリングエッジ位相検出手段３０６は、それの２つの入力のフォーリングエッジの位相を比較する。後述されるように、クロック１のライジングエッジとクロック２のフォーリングエッジは、入力クロックのちょうど１／２のクロック期間により分離される。クロック４のデューティサイクルは、それのライジングエッジとフォーリングエッジがちょうど１／２のクロック期間により分離された信号に同期されるため、正確に５０％となるであろう。データ出力デューティサイクルは、正確に５０％となり、フィードバックレプリカが正確に入力バッファと出力データパスとを表す程度まで、システムクロックに同期される。
【００１８】
２つの遅延ラインは共に、可能な最小遅延により初期化され、位相検出手段による遅延が増大すべきであるという第１の表示まで位相検出手段が遅延が減少すべきであることを示したとしても、当該遅延は強制的に増大される。このポイントから、遅延は位相検出手段の表示に基づき調整される。このアプローチの効果は、参照することによりここに含まれる米国特許第７，０７１，７４５号に記載されている。初期的には可能でないため、何れの位相検出手段３０４，３０６も各遅延ラインの遅延を減少させるための早期の表示を提供しないことを確実にすることが可能である。米国特許第７，０７１，７４５号は、ライジングエッジのケースにおいてこれがどのように実現されるか説明している。フォーリングエッジのケースでは、“フォーリングエッジ制御マルチプレクサ”３０８が、ロックされたライジングエッジ状態が検出され、“Ｒｉｓｉｎｇ＿Ｌｏｃｋｅｄ”信号がライジングエッジ位相検出手段３０４から出力されるまで、フォーリングエッジパス遅延をライジングエッジ位相検出手段により制御させる。このとき、“フォーリングエッジ制御マルチプレクサ”３０８は切替を行い、フォーリングエッジ位相検出手段がフォーリングエッジパスを制御する。“Ｒｉｓｉｎｇ＿Ｌｏｃｋｅｄ”信号は、遅延を増加させるための１以上の表示の後に遅延を減少させるための表示が続くか、又はこれらの表示の何れも内部タイマーにより設定された固定された期間に現れなかった後に、発生する。
【００１９】
追加的な電圧制御遅延ＤＬＬ４００が、図４に示される本発明による正確に５０％のデューティサイクルリファレンスを生成するのに利用される。回路４００は、制御電圧生成手段４０２と、位相検出手段４０４と、段階遅延段階４０６Ａ，４０６Ｂ，４０６Ｃ，４０６Ｄとを有する。上記回路の構成要素、それらの機能及びやりとりが、以下で詳細に説明される。
【００２０】
“クロック１”信号は、図３に示されるものと同じ信号であり、正確なデューティサイクルを有する必要はない。例示のため、４段階の電圧制御遅延ライン４０６Ａ〜４０６Ｄが示される。任意の偶数個の遅延段階が、中点で取得される“Ｍｉｄ”信号と共に利用可能である。遅延ラインの遅延は、それの可能な最小の遅延により初期化され、クロック１とフィードバック信号との間の遅延は、それのデューティサイクルを調整されるための信号の１未満のクロック期間となる必要がある。遅延ラインを介した遅延は、最初は増加のみする必要がある。第１の要求は、“遅延段階”の設計と遅延ラインの段階数を適切に選択することによって単に実現される。米国特許第７，０７１，７４５号は、遅延を最初は増加のみさせる方法を記載している。
【００２１】
本発明によると、図４のリファレンス生成手段は、クロック１とフィードバック信号の各ライジングエッジの間のクロック１の１つの期間（Ｔｃｋ）に等しい遅延をＤＬＬロック状態に提供する。このため、ＤＬＬがロックされると、クロック１のライジングエッジからフィードバック信号のライジングエッジへの遅延は、正確にＴｃｋとなる。
【００２２】
ＤＬＬがロックされているときの図４のリファレンス生成手段４００の段階毎の遅延がＤＥＬＴＡであり、反転手段の遅延がＩＮＶである場合、クロック１のライジングエッジからクロック２のフォーリングエッジまでの遅延は、遅延（クロック２）＝２＊ＤＥＬＴＡ＋ＩＮＶとなる。クロック１とフィードバック信号との間の遅延はクロック１の１クロック期間（Ｔｃｋ）であるため、ＤＥＬＴＡ＝（Ｔｃｋ−２＊ＩＮＶ）／４となり、クロック２のフォーリングエッジの遅延は、遅延（クロック２）＝２＊（Ｔｃｋ−２＊ＩＮＶ）／４＋ＩＮＶ、又は遅延（クロック２）＝Ｔｃｋ／２となる。
【００２３】
上述されるように、何れか偶数個の遅延段階４０６Ａ〜４０６Ｄが、初期的な遅延がＴｃｋ未満である限り、遅延ラインにおいて利用可能である。
【００２４】
図３を再び参照するに、クロック１をライジングエッジリファレンスとして利用し、図４のリファレンス生成手段からのクロック２をフォーリングエッジリファレンスとして利用すると、クロック４の信号は、ライジングエッジＤＬＬとフォーリングエッジＤＬＬがロックされるとき、正確に５０％のデューティサイクルを有することとなる。レプリカクロックバッファと出力パスが真のクロックバッファと出力パスを反映する程度まで、出力は５０％のデューティサイクルを有し、システムクロックと同期することとなる。
【００２５】
図５は、ＤＬＬクロックの前後における図３に示された各種信号の位相関係を示す。図５ａは、３つのＤＬＬの何れかが各遅延ラインの何れかを介し遅延に対して調整を行う前のパワーアップでの位相関係を示す。図示された位相関係とデューティサイクルは、任意的なものであり、単なる例示のために選択されたものにすぎない。図５ｂは、３つすべてのＤＬＬがロックされた後の位相関係を示す。図５ｂに示される状態に到達するためのプロセスが、以下で説明される。
【００２６】
図４に示されるＤＬＬがロックされた後、クロック２のフォーリングエッジが、図５ｂに示されるようなクロック１のライジングエッジからちょうど１／２Ｔｃｋだけ遅延される。
【００２７】
図３の遅延ライン３１０を介した遅延は調整されたものであり、“セット（ＳＥＴ）”信号はクロック３のライジングエッジのタイミングを確定している。“レプリカ遅延”を通過した後、クロック４のライジングエッジが、図５ｂに示されるようなクロック１のライジングエッジと正確に同期するように、クロック３のライジングエッジのタイミングが調整されている。
【００２８】
図３の遅延ライン３１６を介した遅延は調整されたものであり、“リセット（ＲＥＳＥＴ）”信号はクロック３のフォーリングエッジのタイミングを確定している。“レプリカ遅延”を通過した後、クロック４のフォーリングエッジは、図５ｂに示されるように、クロック２のフォーリングエッジと正確に同期されるように、クロック３のフォーリングエッジのタイミングは調整されている。
【００２９】
本発明の原理が具体的な回路構成及び動作方法に関して説明されたが、上記説明は単なる一例であり、本発明の範囲を限定するものとして解釈されるべきでない。特に、上記開示の教示は当業者に他の変更を示唆するものであることは認識されるであろう。このような変更は、すでに知られたものであって、ここに記載された特徴の代わりに又は加えて利用可能な他の特徴に関するものであるかもしれない。各特徴の組み合わせに対する請求項が本出願において記載されているが、ここでの開示の範囲は、何れかの請求項に記載されたものと同一の発明に関するか、本発明が直面する同一の技術的問題の何れか又はすべてを軽減するかに関係なく、当業者に明らかな明示的又は非明示的に開示された新規な特徴若しくは特徴の組み合わせ又はその一般化若しくは変更を含むことが理解されるべきである。本願出願人は、本出願又はそれから派生したさらなる出願の出願経過中に、このような特徴及び／又は特徴の組み合わせに対して新たな請求項を記載する権利を留保している。
【図面の簡単な説明】
【００３０】
【図１】図１は、従来技術によるＤＬＬ回路の概略図である。
【図２】図２は、データ信号のライジングエッジとフォーリングエッジとを調整する回路を有する従来技術によるＤＬＬ回路の概略図である。
【図３Ａ】図３Ａは、本発明によるデータ信号のライジングエッジとフォーリングエッジとを調整する回路を有するＤＬＬ回路の概略図である。
【図３Ｂ】図３Ｂは、本発明によるデータ信号のライジングエッジとフォーリングエッジとを調整する回路を有するＤＬＬ回路の概略図である。
【図４】図４は、本発明による正確に５０％のデューティサイクルリファレンスを生成するのに利用される追加的なＤＬＬ回路の概略図である。
【図５】図５ａは、本発明によるＤＬＬロック前の各種タイミング信号を示すタイミング図である。図５ｂは、本発明によるＤＬＬロック後の図５ａの各種タイミング信号を示すタイミング図である。
【符号の説明】
【００３１】
１００、２００ ＤＬＬ回路
３００ デューティサイクル訂正回路
３０４ ライジングエッジ位相検出手段
３０６ フォーリングエッジ位相検出手段
３０８ フォーリングエッジ制御マルチプレクサ
３１０ ライジング可変遅延ライン
３１２，３１４ 制御電圧生成手段
３１６ フォーリング可変遅延ライン
３１８ エッジトリガーラッチ
３２０，３２４ 出力データパス
３２２ クロックバッファ
４００ リファレンス生成回路
４０２ 制御電圧生成手段
４０４ 位相検出手段
４０６ 段階遅延
【技術分野】
【０００１】
本発明は、集積回路メモリに関し、より詳細には、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）集積回路メモリにおけるデータ信号のライジング及びフォーリングエッジの両方を調整する回路に関する。
【背景技術】
【０００２】
ＤＤＲメモリの周波数が向上し続けるに従って、データがクロックの両方のエッジによりキャプチャされる必要があるため、システムクロックのライジングエッジとフォーリングエッジに対する出力データのライジングエッジとフォーリングエッジの両方の正確な調整は、大変重要なものとなってきている。ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）は、システムクロックと同期するように、出力データのタイミングを調整するのに使用されてきた。最近まで、データのライジングエッジしか、ＤＬＬによりシステムクロックのライジングエッジと同期されてこなかった。データのフォーリングエッジが５０％のデューティサイクルシステムクロックのフォーリングエッジと合うように、出力データのデューティサイクルを５０％に維持するための回路技術が使用されてきた。図１は、最近のＤＤＲメモリデバイスに使用される典型的な電圧制御ＤＬＬを示す。
【０００３】
図１の電圧制御ＤＬＬ１００は、入力クロックバッファ１０２と、位相検出手段１０４と、可変遅延ライン１０６と、制御電圧生成手段１０８と、レプリカ固定遅延ライン１１０と、出力データパスブロック１１２とを有する。
【０００４】
図１を参照するに、ＤＬＬがロックされるとき、位相検出手段１０４の入力におけるＤＬＬＣＬＫ及びＳＹＮＣ信号は同位相であり、それは、
ｔｖａｒ＝ｎｔｃｋ−ｔｆｉｘ
となることを意味する。ただし、ｔｃｋはクロック期間を表す。外部クロックＥｘＣＬＫとデータ出力との間の遅延は、
ｔｂｕｆ＋ｔｖａｒ＋ｔｏｕｔ＝ｔｂｕｆ＋（ｎｔｃｋ−ｔｆｉｘ）＋ｔｏｕｔ
となる。ｔｆｉｘ＝ｔｂｕｆ＋ｔｏｕｔとなる場合、ＥｘＣＬＫとデータ出力との間の遅延はｎｔｃｋとなり、出力データは外部クロックに正確に同期される。クロックバッファの正確なレプリカとデータ出力パスが固定遅延を実現するのに利用されない場合、すべての状況においてｔｆｉｘをｔｂｕｆ＋ｔｏｕｔに正確に一致させることは極めて困難である。さらに、ＳＹＮＣのライジングエッジしかＤＬＬＣＬＫに同期されないため、クロックバッファ、可変遅延及び出力パスにより生じるデューティサイクルの歪みは、望ましくないことであるが、フォーリングエッジデータをシステムクロックのフォーリングエッジに同期させないであろう。
【０００５】
ＤＤＲ出力について、データはシステムクロックのライジングエッジとフォーリングエッジ上に出力される。以下の説明では、“ライジングエッジ”データという用語は、システムクロックのライジングエッジ上に出力されるデータを表す。“フォーリングエッジ”データという用語は、システムクロックのフォーリングエッジ上に出力されるデータを表す。
【０００６】
図２は、図１のＤＬＬの制約の大部分を解消する従来技術によるＤＬＬ（米国特許第７，０２８，２０８号）である。ＤＬＬ２００は、入力バッファ２０２，２０４と、粗遅延ライン／位相検出ブロック２０６と、変換手段２０８と、精細遅延ライン／位相検出ブロック２１０，２１２と、変換手段２１４，２１６と、クロックドライバ２１８と、Ｉ／Ｏモデル２２０と、クロックドライバ２１８と、データラッチ２２２と、データドライバ２２４とを有する。
【０００７】
図２の回路２００は、クロック信号が正確には５０％のデューティサイクルでない場合であっても、出力データのライジングエッジとフォーリングエッジをシステムクロック信号に正確に同期させるという目的を有している。クロックが正確に５０％のデューティサイクルとなる場合、その目的はまた出力を５０％にすることである。
【０００８】
しかしながら、図２の回路２００は２つの大きな制約を有する。
【０００９】
第１には、２つのＲＸバッファ２０２と２０４は、入力クロックに対するデューティサイクルの歪みを生じさせることなくリファレンスクロックＣＬＫＩＮ−及びＣＬＫＩＮ＋を生成しなければならない。なぜなら、これらは出力が精細ＤＬ／ＰＤ回路と効果的に同期するためのリファレンスとなるためである。独立した２つのバッファ２０２と２０４は、これらのリファレンスを生成することが求められ、また相補的な入力クロック信号に応答しているため、必然的にこれらのリファレンス信号には互いに関してデューティサイクルの歪みが生じてくる。この歪みは、出力信号に出現することとなる。単一端（ｓｉｎｇｌｅ ｅｎｄｅｄ）入力クロック信号が使用され、それのライジングエッジとフォーリングエッジがリファレンス信号のソースとなる場合、入力は依然としてバッファされる必要があり、再び歪みが生じることとなる。
【００１０】
第２に、フィードバック信号となる“Ｉ／Ｏ Ｍｏｄｅｌ”２２０の出力が、ライジングエッジ信号（ＣＬＫＦＢ＋）とフォーリングエッジ信号（ＣＬＫＦＢ−）に変換される。ＣＬＫＩＮ＋とＣＬＫＩＮ−が入力クロックのデューティサイクルを完全に表しているが、ＣＬＫＦＢ＋とＣＬＫＦＢ−のライジングエッジの間の時間がＩ／Ｏ Ｍｏｄｅｌ２２０の出力のＨｉｇｈ時間を正確に追跡しない場合、出力パスにないフィードバック信号のデューティサイクルの歪みが生じることとなる、ＤＬＬ２００は、フィードバック信号の歪みを解消するが、これは、データ出力信号に歪みを実質的に生じさせることとなる。回路ブロック“変換手段”２１６は、必然的にデューティサイクルの歪みを生じさせることとなる。
【特許文献１】米国特許第７，０２８，２０８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の課題は、上記問題点に鑑み、ＤＤＲメモリにおいて、所望されないデューティサイクルの歪みを生じさせることなくデータ信号のライジングエッジとフォーリングエッジの双方を効果的に同期させることが可能なＤＬＬ回路を提供することである。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明によると、ＤＬＬ回路は、ライジングエッジＤＬＬを使用して出力データのライジングエッジをシステムクロックに同期させ、フォーリングエッジＤＬＬを使用して出力データのフォーリングエッジをシステムクロックのフォーリングエッジに同期させる。しかしながら、本発明のＤＬＬ回路は、入力クロックのフォーリングエッジを使用してフォーリングエッジＤＬＬのリファレンスを提供しない。本発明の回路は、第１リファレンスクロック（入力クロックのバッファされたもの）のライジングエッジを使用して、出力データのライジングエッジを調整する。さらなるＤＬＬは、出力データのフォーリングエッジを調整するため、第１リファレンスクロックの１／２の期間と正確に遅延した第２リファレンスクロックを生成するのに使用される。このため、入力クロック又は入力バッファのデューティサイクルの変動は、出力データのデューティサイクルに影響を与えない。
【発明の効果】
【００１３】
本発明によると、ＤＤＲメモリにおいて、所望されないデューティサイクルの歪みを生じさせることなくデータ信号のライジングエッジとフォーリングエッジの双方を効果的に同期させることが可能なＤＬＬ回路を提供することが可能となる。
【発明を実施するための最良の形態】
【００１４】
図３は、デューティサイクル訂正回路３００のブロック図であり、図４は、本発明の実施例による正確なリファレンス生成回路４００のブロック図である。
【００１５】
回路３００は、クロックバッファ３０２と、ライジングエッジ位相検出手段３０４と、フォーリングエッジ位相検出手段３０６と、フォーリングエッジ制御マルチプレクサ３０８と、ライジング可変遅延ライン３１０と、制御電圧生成手段３１２，３１４と、フォーリング可変遅延ライン３１６と、エッジトリガーラッチ３１８と、出力データパス３２０と、クロックバッファ３２２と、出力データパス３２４とを有する。上記の回路構成要素、それらの機能及びやりとりが、以下において詳細に説明される。
【００１６】
図３に示されるデューティサイクル訂正回路３００に関して、２つの遅延ロックループ（ＤＬＬ）を介して遅延を独立に制御する２つの電圧制御可変遅延ラインパスがデューティサイクル訂正回路に存在する。一方の遅延ラインが、それの入力（ライジングエッジ遅延ライン）としてリファレンスクロック（クロック１）を受け付け、他方の遅延ライン（フォーリングエッジ遅延ライン）が、それの入力（クロック１Ｂ）としてリファレンスクロックの反転されたものを受け付ける。エッジトリガーラッチ３１８は、データ出力クロック（クロック３）を生成する。データ出力クロックのライジングエッジは、クロック１の遅延されたもの（セット（ＳＥＴ））のライジングエッジによって決定され、データ出力クロックのフォーリングエッジは、反転されたクロック１Ｂの遅延されたもの（リセット（ＲＥＳＥＴ））のライジングエッジにより決定される。このため、データ出力クロックのライジングエッジとフォーリングエッジは、２つの可変遅延ラインを介し遅延を調整することによって独立に調整することが可能となる。フォーリングエッジパス、可変遅延ライン又はラッチにおいて反転手段により生じるデューティサイクルの歪みは、２つの遅延ラインの出力のライジングエッジしか利用しないため、生じない。
【００１７】
ライジングエッジ位相検出手段３０４は、それの２つの入力のライジングエッジの位相を比較し、フォーリングエッジ位相検出手段３０６は、それの２つの入力のフォーリングエッジの位相を比較する。後述されるように、クロック１のライジングエッジとクロック２のフォーリングエッジは、入力クロックのちょうど１／２のクロック期間により分離される。クロック４のデューティサイクルは、それのライジングエッジとフォーリングエッジがちょうど１／２のクロック期間により分離された信号に同期されるため、正確に５０％となるであろう。データ出力デューティサイクルは、正確に５０％となり、フィードバックレプリカが正確に入力バッファと出力データパスとを表す程度まで、システムクロックに同期される。
【００１８】
２つの遅延ラインは共に、可能な最小遅延により初期化され、位相検出手段による遅延が増大すべきであるという第１の表示まで位相検出手段が遅延が減少すべきであることを示したとしても、当該遅延は強制的に増大される。このポイントから、遅延は位相検出手段の表示に基づき調整される。このアプローチの効果は、参照することによりここに含まれる米国特許第７，０７１，７４５号に記載されている。初期的には可能でないため、何れの位相検出手段３０４，３０６も各遅延ラインの遅延を減少させるための早期の表示を提供しないことを確実にすることが可能である。米国特許第７，０７１，７４５号は、ライジングエッジのケースにおいてこれがどのように実現されるか説明している。フォーリングエッジのケースでは、“フォーリングエッジ制御マルチプレクサ”３０８が、ロックされたライジングエッジ状態が検出され、“Ｒｉｓｉｎｇ＿Ｌｏｃｋｅｄ”信号がライジングエッジ位相検出手段３０４から出力されるまで、フォーリングエッジパス遅延をライジングエッジ位相検出手段により制御させる。このとき、“フォーリングエッジ制御マルチプレクサ”３０８は切替を行い、フォーリングエッジ位相検出手段がフォーリングエッジパスを制御する。“Ｒｉｓｉｎｇ＿Ｌｏｃｋｅｄ”信号は、遅延を増加させるための１以上の表示の後に遅延を減少させるための表示が続くか、又はこれらの表示の何れも内部タイマーにより設定された固定された期間に現れなかった後に、発生する。
【００１９】
追加的な電圧制御遅延ＤＬＬ４００が、図４に示される本発明による正確に５０％のデューティサイクルリファレンスを生成するのに利用される。回路４００は、制御電圧生成手段４０２と、位相検出手段４０４と、段階遅延段階４０６Ａ，４０６Ｂ，４０６Ｃ，４０６Ｄとを有する。上記回路の構成要素、それらの機能及びやりとりが、以下で詳細に説明される。
【００２０】
“クロック１”信号は、図３に示されるものと同じ信号であり、正確なデューティサイクルを有する必要はない。例示のため、４段階の電圧制御遅延ライン４０６Ａ〜４０６Ｄが示される。任意の偶数個の遅延段階が、中点で取得される“Ｍｉｄ”信号と共に利用可能である。遅延ラインの遅延は、それの可能な最小の遅延により初期化され、クロック１とフィードバック信号との間の遅延は、それのデューティサイクルを調整されるための信号の１未満のクロック期間となる必要がある。遅延ラインを介した遅延は、最初は増加のみする必要がある。第１の要求は、“遅延段階”の設計と遅延ラインの段階数を適切に選択することによって単に実現される。米国特許第７，０７１，７４５号は、遅延を最初は増加のみさせる方法を記載している。
【００２１】
本発明によると、図４のリファレンス生成手段は、クロック１とフィードバック信号の各ライジングエッジの間のクロック１の１つの期間（Ｔｃｋ）に等しい遅延をＤＬＬロック状態に提供する。このため、ＤＬＬがロックされると、クロック１のライジングエッジからフィードバック信号のライジングエッジへの遅延は、正確にＴｃｋとなる。
【００２２】
ＤＬＬがロックされているときの図４のリファレンス生成手段４００の段階毎の遅延がＤＥＬＴＡであり、反転手段の遅延がＩＮＶである場合、クロック１のライジングエッジからクロック２のフォーリングエッジまでの遅延は、遅延（クロック２）＝２＊ＤＥＬＴＡ＋ＩＮＶとなる。クロック１とフィードバック信号との間の遅延はクロック１の１クロック期間（Ｔｃｋ）であるため、ＤＥＬＴＡ＝（Ｔｃｋ−２＊ＩＮＶ）／４となり、クロック２のフォーリングエッジの遅延は、遅延（クロック２）＝２＊（Ｔｃｋ−２＊ＩＮＶ）／４＋ＩＮＶ、又は遅延（クロック２）＝Ｔｃｋ／２となる。
【００２３】
上述されるように、何れか偶数個の遅延段階４０６Ａ〜４０６Ｄが、初期的な遅延がＴｃｋ未満である限り、遅延ラインにおいて利用可能である。
【００２４】
図３を再び参照するに、クロック１をライジングエッジリファレンスとして利用し、図４のリファレンス生成手段からのクロック２をフォーリングエッジリファレンスとして利用すると、クロック４の信号は、ライジングエッジＤＬＬとフォーリングエッジＤＬＬがロックされるとき、正確に５０％のデューティサイクルを有することとなる。レプリカクロックバッファと出力パスが真のクロックバッファと出力パスを反映する程度まで、出力は５０％のデューティサイクルを有し、システムクロックと同期することとなる。
【００２５】
図５は、ＤＬＬクロックの前後における図３に示された各種信号の位相関係を示す。図５ａは、３つのＤＬＬの何れかが各遅延ラインの何れかを介し遅延に対して調整を行う前のパワーアップでの位相関係を示す。図示された位相関係とデューティサイクルは、任意的なものであり、単なる例示のために選択されたものにすぎない。図５ｂは、３つすべてのＤＬＬがロックされた後の位相関係を示す。図５ｂに示される状態に到達するためのプロセスが、以下で説明される。
【００２６】
図４に示されるＤＬＬがロックされた後、クロック２のフォーリングエッジが、図５ｂに示されるようなクロック１のライジングエッジからちょうど１／２Ｔｃｋだけ遅延される。
【００２７】
図３の遅延ライン３１０を介した遅延は調整されたものであり、“セット（ＳＥＴ）”信号はクロック３のライジングエッジのタイミングを確定している。“レプリカ遅延”を通過した後、クロック４のライジングエッジが、図５ｂに示されるようなクロック１のライジングエッジと正確に同期するように、クロック３のライジングエッジのタイミングが調整されている。
【００２８】
図３の遅延ライン３１６を介した遅延は調整されたものであり、“リセット（ＲＥＳＥＴ）”信号はクロック３のフォーリングエッジのタイミングを確定している。“レプリカ遅延”を通過した後、クロック４のフォーリングエッジは、図５ｂに示されるように、クロック２のフォーリングエッジと正確に同期されるように、クロック３のフォーリングエッジのタイミングは調整されている。
【００２９】
本発明の原理が具体的な回路構成及び動作方法に関して説明されたが、上記説明は単なる一例であり、本発明の範囲を限定するものとして解釈されるべきでない。特に、上記開示の教示は当業者に他の変更を示唆するものであることは認識されるであろう。このような変更は、すでに知られたものであって、ここに記載された特徴の代わりに又は加えて利用可能な他の特徴に関するものであるかもしれない。各特徴の組み合わせに対する請求項が本出願において記載されているが、ここでの開示の範囲は、何れかの請求項に記載されたものと同一の発明に関するか、本発明が直面する同一の技術的問題の何れか又はすべてを軽減するかに関係なく、当業者に明らかな明示的又は非明示的に開示された新規な特徴若しくは特徴の組み合わせ又はその一般化若しくは変更を含むことが理解されるべきである。本願出願人は、本出願又はそれから派生したさらなる出願の出願経過中に、このような特徴及び／又は特徴の組み合わせに対して新たな請求項を記載する権利を留保している。
【図面の簡単な説明】
【００３０】
【図１】図１は、従来技術によるＤＬＬ回路の概略図である。
【図２】図２は、データ信号のライジングエッジとフォーリングエッジとを調整する回路を有する従来技術によるＤＬＬ回路の概略図である。
【図３Ａ】図３Ａは、本発明によるデータ信号のライジングエッジとフォーリングエッジとを調整する回路を有するＤＬＬ回路の概略図である。
【図３Ｂ】図３Ｂは、本発明によるデータ信号のライジングエッジとフォーリングエッジとを調整する回路を有するＤＬＬ回路の概略図である。
【図４】図４は、本発明による正確に５０％のデューティサイクルリファレンスを生成するのに利用される追加的なＤＬＬ回路の概略図である。
【図５】図５ａは、本発明によるＤＬＬロック前の各種タイミング信号を示すタイミング図である。図５ｂは、本発明によるＤＬＬロック後の図５ａの各種タイミング信号を示すタイミング図である。
【符号の説明】
【００３１】
１００、２００ ＤＬＬ回路
３００ デューティサイクル訂正回路
３０４ ライジングエッジ位相検出手段
３０６ フォーリングエッジ位相検出手段
３０８ フォーリングエッジ制御マルチプレクサ
３１０ ライジング可変遅延ライン
３１２，３１４ 制御電圧生成手段
３１６ フォーリング可変遅延ライン
３１８ エッジトリガーラッチ
３２０，３２４ 出力データパス
３２２ クロックバッファ
４００ リファレンス生成回路
４０２ 制御電圧生成手段
４０４ 位相検出手段
４０６ 段階遅延
【特許請求の範囲】
【請求項１】
ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）メモリの出力データ信号の５０％のデューティサイクルを保証するための３ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路であって、
第１クロック信号と、
第１電圧制御遅延ラインと、第１位相検出手段と、第１フィードバック信号とを有し、前記第１クロック信号から第２クロック信号を生成する第１ＤＬＬと、
第２電圧制御遅延と、第２位相検出手段とを有し、前記ＤＤＲの出力データ信号の１つの遷移を調整する第２ＤＬＬと、
第３電圧制御遅延ラインと、第３位相検出手段とを有し、前記ＤＤＲの出力データ信号の第２の遷移を調整する第３ＤＬＬと、
前記第２及び第３遅延ラインの出力のライジングエッジによりそれぞれ生成されるライジングエッジとフォーリングエッジを有し、前記ＤＤＲの出力データ信号をイネーブルにする第３クロック信号と、
前記第３クロック信号を固定された遅延だけ遅延させ、前記第２及び第３ＤＬＬの第２及び第３位相検出手段への入力としてフィードバックすることにより生成される第４クロック信号と、
を有する３ＤＬＬ回路。
【請求項２】
前記第２クロック信号のフォーリングエッジは、前記第１リファレンスクロックのライジングエッジより以降の１／２のクロック期間である、請求項１記載の回路。
【請求項３】
前記第３クロック信号と前記第４クロック信号との間のパスにおける固定された遅延は、クロック入力バッファのレプリカと前記ＤＤＲメモリの出力データパスである、請求項１記載の回路。
【請求項４】
前記各位相検出手段の出力が前記遅延を増大させる必要があることを示すまで、前記第１、第２及び第３遅延ラインを介した遅延が、前記第１、第２及び第３位相検出手段への各入力の位相とは独立して増大させられる、請求項１記載の回路。
【請求項５】
前記第２及び第３位相検出手段の出力は、前記第３電圧制御遅延ラインの遅延を制御する制御信号を提供するよう多重化される、請求項１記載の回路。
【請求項６】
前記第３遅延ラインの遅延を制御するための信号が、前記第１リファレンスクロックと前記第４クロック信号とのライジングエッジがロックされているか否か示す前記第２位相検出手段の出力により選択される、請求項５記載の回路。
【請求項７】
前記第１リファレンス信号と前記第４クロック信号とのライジングエッジがロックされているという表示は、まず遅延を増大させる必要があることを示し、その後に遅延を減少させる必要があることを示す前記第２位相検出手段からの出力シーケンスにより示されるか、又は予め設定された期間内に何れの表示も出現しないことにより示される、請求項６記載の回路。
【請求項８】
前記第３クロック信号は、エッジトリガーラッチにより生成される、請求項１記載の回路。
【請求項９】
前記第１遅延ラインは、偶数個の遅延段階を有する、請求項１記載の回路。
【請求項１０】
前記第１クロック信号から前記第１フィードバック信号への初期的な遅延は、前記第１クロック信号の１期間未満である、請求項１記載の回路。
【請求項１１】
前記第１クロック信号から前記第１フィードバック信号への遅延は、前記第１ＤＬＬがロックされる際の前記第１クロック信号の期間に等しい、請求項１記載の回路。
【請求項１２】
ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）メモリの出力データ信号の５０％のデューティサイクルを保証する３ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路であって、
第１クロック信号と、
前記第１クロック信号から第２クロック信号を生成する第１ＤＬＬと、
前記ＤＤＲの出力データ信号の１つの遷移を調整する第２ＤＬＬと、
前記ＤＤＲの出力データ信号の第２の遷移を調整する第３ＤＬＬと、
前記第２及び第３遅延ライン出力のライジングエッジによりそれぞれ生成されるライジングエッジとフォーリングエッジとを有し、前記ＤＤＲ出力データ信号をイネーブルにする第３クロック信号と、
前記第３クロック信号を固定された遅延だけ遅延させ、前記第２及び第３ＤＬＬの第２及び第３位相検出手段への入力としてフィードバックすることにより生成される第４クロック信号と、
を有する３ＤＬＬ回路。
【請求項１３】
前記第１ＤＬＬは、第１電圧制御遅延ラインと、第１位相検出手段と、第１フィードバック信号とを有する、請求項１２記載の回路。
【請求項１４】
前記第２ＤＬＬは、第２電圧制御遅延ラインと、第２位相検出手段とを有する、請求項１２記載の回路。
【請求項１５】
前記第３ＤＬＬは、第３電圧制御遅延ラインと、第３位相検出手段とを有する、請求項１２記載の回路。
【請求項１６】
ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路であって、
第１クロック信号と、
前記第１クロック信号から第２クロック信号を生成する第１ＤＬＬと、
出力データ信号の１つの遷移を調整する第２ＤＬＬと、
前記出力データ信号の第２の遷移を調整する第３ＤＬＬと、
前記第２及び第３遅延ライン出力のライジングエッジによりそれぞれ生成されるライジングエッジとフォーリングエッジとを有し、前記出力データ信号をイネーブルにする第３クロック信号と、
前記第３クロック信号を固定された遅延だけ遅延させ、前記第２及び第３ＤＬＬの第２及び第３位相検出手段への入力としてフィードバックすることにより生成される第４クロック信号と、
を有するＤＬＬ回路。
【請求項１７】
前記第１ＤＬＬは、第１電圧制御遅延ラインと、第１位相検出手段とを有する、請求項１６記載の回路。
【請求項１８】
前記第２ＤＬＬは、第２電圧制御遅延ラインと、第２位相検出手段とを有する、請求項１６記載の回路。
【請求項１９】
前記第３ＤＬＬは、第３電圧制御遅延ラインと、第３位相検出手段とを有する、請求項１６記載の回路。
【請求項２０】
前記第３クロック信号は、エッジトリガーラッチにより生成される、請求項１６記載の回路。
【請求項１】
ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）メモリの出力データ信号の５０％のデューティサイクルを保証するための３ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路であって、
第１クロック信号と、
第１電圧制御遅延ラインと、第１位相検出手段と、第１フィードバック信号とを有し、前記第１クロック信号から第２クロック信号を生成する第１ＤＬＬと、
第２電圧制御遅延と、第２位相検出手段とを有し、前記ＤＤＲの出力データ信号の１つの遷移を調整する第２ＤＬＬと、
第３電圧制御遅延ラインと、第３位相検出手段とを有し、前記ＤＤＲの出力データ信号の第２の遷移を調整する第３ＤＬＬと、
前記第２及び第３遅延ラインの出力のライジングエッジによりそれぞれ生成されるライジングエッジとフォーリングエッジを有し、前記ＤＤＲの出力データ信号をイネーブルにする第３クロック信号と、
前記第３クロック信号を固定された遅延だけ遅延させ、前記第２及び第３ＤＬＬの第２及び第３位相検出手段への入力としてフィードバックすることにより生成される第４クロック信号と、
を有する３ＤＬＬ回路。
【請求項２】
前記第２クロック信号のフォーリングエッジは、前記第１リファレンスクロックのライジングエッジより以降の１／２のクロック期間である、請求項１記載の回路。
【請求項３】
前記第３クロック信号と前記第４クロック信号との間のパスにおける固定された遅延は、クロック入力バッファのレプリカと前記ＤＤＲメモリの出力データパスである、請求項１記載の回路。
【請求項４】
前記各位相検出手段の出力が前記遅延を増大させる必要があることを示すまで、前記第１、第２及び第３遅延ラインを介した遅延が、前記第１、第２及び第３位相検出手段への各入力の位相とは独立して増大させられる、請求項１記載の回路。
【請求項５】
前記第２及び第３位相検出手段の出力は、前記第３電圧制御遅延ラインの遅延を制御する制御信号を提供するよう多重化される、請求項１記載の回路。
【請求項６】
前記第３遅延ラインの遅延を制御するための信号が、前記第１リファレンスクロックと前記第４クロック信号とのライジングエッジがロックされているか否か示す前記第２位相検出手段の出力により選択される、請求項５記載の回路。
【請求項７】
前記第１リファレンス信号と前記第４クロック信号とのライジングエッジがロックされているという表示は、まず遅延を増大させる必要があることを示し、その後に遅延を減少させる必要があることを示す前記第２位相検出手段からの出力シーケンスにより示されるか、又は予め設定された期間内に何れの表示も出現しないことにより示される、請求項６記載の回路。
【請求項８】
前記第３クロック信号は、エッジトリガーラッチにより生成される、請求項１記載の回路。
【請求項９】
前記第１遅延ラインは、偶数個の遅延段階を有する、請求項１記載の回路。
【請求項１０】
前記第１クロック信号から前記第１フィードバック信号への初期的な遅延は、前記第１クロック信号の１期間未満である、請求項１記載の回路。
【請求項１１】
前記第１クロック信号から前記第１フィードバック信号への遅延は、前記第１ＤＬＬがロックされる際の前記第１クロック信号の期間に等しい、請求項１記載の回路。
【請求項１２】
ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）メモリの出力データ信号の５０％のデューティサイクルを保証する３ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路であって、
第１クロック信号と、
前記第１クロック信号から第２クロック信号を生成する第１ＤＬＬと、
前記ＤＤＲの出力データ信号の１つの遷移を調整する第２ＤＬＬと、
前記ＤＤＲの出力データ信号の第２の遷移を調整する第３ＤＬＬと、
前記第２及び第３遅延ライン出力のライジングエッジによりそれぞれ生成されるライジングエッジとフォーリングエッジとを有し、前記ＤＤＲ出力データ信号をイネーブルにする第３クロック信号と、
前記第３クロック信号を固定された遅延だけ遅延させ、前記第２及び第３ＤＬＬの第２及び第３位相検出手段への入力としてフィードバックすることにより生成される第４クロック信号と、
を有する３ＤＬＬ回路。
【請求項１３】
前記第１ＤＬＬは、第１電圧制御遅延ラインと、第１位相検出手段と、第１フィードバック信号とを有する、請求項１２記載の回路。
【請求項１４】
前記第２ＤＬＬは、第２電圧制御遅延ラインと、第２位相検出手段とを有する、請求項１２記載の回路。
【請求項１５】
前記第３ＤＬＬは、第３電圧制御遅延ラインと、第３位相検出手段とを有する、請求項１２記載の回路。
【請求項１６】
ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路であって、
第１クロック信号と、
前記第１クロック信号から第２クロック信号を生成する第１ＤＬＬと、
出力データ信号の１つの遷移を調整する第２ＤＬＬと、
前記出力データ信号の第２の遷移を調整する第３ＤＬＬと、
前記第２及び第３遅延ライン出力のライジングエッジによりそれぞれ生成されるライジングエッジとフォーリングエッジとを有し、前記出力データ信号をイネーブルにする第３クロック信号と、
前記第３クロック信号を固定された遅延だけ遅延させ、前記第２及び第３ＤＬＬの第２及び第３位相検出手段への入力としてフィードバックすることにより生成される第４クロック信号と、
を有するＤＬＬ回路。
【請求項１７】
前記第１ＤＬＬは、第１電圧制御遅延ラインと、第１位相検出手段とを有する、請求項１６記載の回路。
【請求項１８】
前記第２ＤＬＬは、第２電圧制御遅延ラインと、第２位相検出手段とを有する、請求項１６記載の回路。
【請求項１９】
前記第３ＤＬＬは、第３電圧制御遅延ラインと、第３位相検出手段とを有する、請求項１６記載の回路。
【請求項２０】
前記第３クロック信号は、エッジトリガーラッチにより生成される、請求項１６記載の回路。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【公開番号】特開２００８−２８２５１８（Ｐ２００８−２８２５１８Ａ）
【公開日】平成２０年１１月２０日（２００８．１１．２０）
【国際特許分類】
【出願番号】特願２００８−１０２５７１（Ｐ２００８−１０２５７１）
【出願日】平成２０年４月１０日（２００８．４．１０）
【出願人】（５０５２３６３６６）プロモス テクノロジーズ ピーティーイー リミテッド (3)
【Ｆターム（参考）】
【公開日】平成２０年１１月２０日（２００８．１１．２０）
【国際特許分類】
【出願日】平成２０年４月１０日（２００８．４．１０）
【出願人】（５０５２３６３６６）プロモス テクノロジーズ ピーティーイー リミテッド (3)
【Ｆターム（参考）】
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