【課題】遅延経路を切り替えるマルチプレクサの遅延時間をキャンセルした遅延クロック信号生成回路を実現する。
【解決手段】Ｎ段直列接続の単位遅延段１３からなり初段の単位遅延段１３にクロック信号ＣＬＫ１が入力する遅延回路１０と、単位遅延段１３のマルチプレクサ１２と同一の遅延時間を有するＮ段直列接続のマルチプレクサ２１からなり初段のマルチプレクサ２１にクロック信号ＣＬＫ１が入力する補正回路２０と、遅延回路１０の出力クロック信号ＣＬＫＡと補正回路２０の出力クロック信号ＣＬＫＢとの位相差がクロック信号ＣＬＫ１の１周期に等しくなるように遅延回路１０の各単位遅延段１３の遅延を制御するＤＬＬ制御回路３０と、Ｎ段直列接続のマルチプレクサ１２と同一の遅延時間を有するＮ段直列接続のマルチプレクサ６１からなる調整回路６０Ａ、６０Ｂとを備える。 （もっと読む）

【課題】入力信号を遅延させて出力信号を作成する際に、入力信号の変動が原因で出力信号の遅延が規定値内に納まらない場合であっても、この出力信号によるエラーの発生の抑制が可能な出力信号制御装置、方法およびプログラムを得ること。
【解決手段】位相差許容範囲判別手段１２は、位相差測定手段１１が測定した出力信号の位相差がこの出力信号を入力する回路で許容範囲内であるかを判別する。出力制御手段１３は、許容範囲内でないと判別する状態で出力信号の出力を遮断し、許容範囲内となった段階で出力を開始する。 （もっと読む）

【課題】トランジスタのプロセス依存と配線幅のばらつきとに応じて適切なパルス幅に制御することが可能なパルス幅制御回路及び半導体メモリを提供すること。
【解決手段】配線による遅延とインバータによる遅延とを比較する比較回路と、インバータ段数によりパルス幅を調整するパルス幅調整回路と、を備える。パルス幅調整回路は、比較回路の比較結果に基づいて、インバータによる遅延が配線による遅延よりも小さくなった場合に、インバータ段数を多くし、パルス幅を増加させる。 （もっと読む）

【課題】レベルシフトによって生じるスキューを無くす。
【解決手段】電圧の振幅値がＶＰＥＲＩである内部クロック信号ＬＣＬＫ３を電圧の振幅値がＶＤＤである内部クロック信号ＬＣＬＫ４に変換するレベルシフト回路２００ａと、電圧の振幅値がＶＰＥＲＩである内部データ信号ＢＤ，ＢＥを電圧の振幅値がＶＤＤである内部データ信号ＣＤ，ＣＥに変換するレベルシフト回路２００ｂと、内部クロック信号ＬＣＬＫ４に基づいて相補の内部クロック信号ＬＣＬＫ５，ＬＣＬＫ５Ｂを生成するクロック分割回路３００と、内部データ信号ＣＤ，ＣＥに基づいて、内部クロック信号ＬＣＬＫ５，ＬＣＬＫ５Ｂにそれぞれ同期してデータ出力端子１４から連続的に出力する出力回路４００と、を備える。本発明によれば、出力回路４００に入力される前にレベルシフトを行っていることから、出力データ間にスキューが生じない。 （もっと読む）

【課題】延回路を用いて低ジッタの周波数可変クロック生成システムを実現する。
【解決手段】クロック生成装置１００は、ＣＫinを遅延してＣＫoutを提供する遅延回路２００，３００と、稼動主遅延段選択部と、稼動補正遅延段選択部と、遅延制御部を具備する。遅延回路は、選択的に動作する複数の主遅延段Ｄ１〜Ｄｎが縦続接続された主遅延部３００および、この主遅延部に接続され選択的に動作する複数の補正遅延段Ｃ１〜Ｃｍが縦続接続された補正遅延部（補正用ディレイ２００）を含む。稼動主遅延段選択部は、主遅延段のうち遅延動作に用いられる稼動主遅延段を選択する。稼動補正遅延段選択部は、補正遅延段のうち遅延動作に用いられる稼動補正遅延段を選択する。遅延制御部（ＭＰＵ１２０）は、稼動主遅延段を選択することでＣＫinに対するＣＫoutの遅延量を定め、稼動主遅延段の遅延値が均一化するように稼動補正遅延段を決定する。 （もっと読む）

【課題】デューティ補正回路のロッキングタイムを減らし、正確なデューティの補正が可能となり、多様な周波数のクロックについてデューティ補正を可能にするデューティ補正回路を提供すること。
【解決手段】本発明に係るデューティ補正回路は、デューティ調節コードＣ＜１：５＞に応答して入力クロックＣＬＫ、ＣＬＫＢのデューティを調節した出力クロックＣＬＫ＿ＯＵＴ、ＣＬＫＢ＿ＯＵＴを生成するデューティ調節部１１０と、前記出力クロックのハイパルス幅とローパルス幅の差異を測定してその差異値Ｓ＜１：４＞を出力するデューティ感知部１２０と、前記差異値を累積して前記デューティ調節コードを生成する累積部１３０とを備える。 （もっと読む）

【課題】ＤＤＲメモリにおいて、デューティの歪みを生じさせることなくデータ信号のライジングとフォーリングエッジの双方を効果的に同期させるＤＬＬ回路を提供する。
【解決手段】ＤＤＲメモリの出力データ信号の５０％のデューティを保証するための３ＤＬＬ回路であって、第１クロック信号から第２クロック信号を生成する第１ＤＬＬと、前記ＤＤＲの出力データ信号の１つの遷移を調整する第２ＤＬＬと、前記ＤＤＲの出力データ信号の第２の遷移を調整する第３ＤＬＬを備え、前記第２、第３ＤＬＬに設けられた第２、第３遅延ラインの出力のライジングエッジにより生成されるライジングとフォーリングエッジを有し、前記ＤＤＲの出力データ信号をイネーブルにする第３クロック信号と、前記第３クロック信号を固定時間遅延させ、前記第２、第３ＤＬＬの第２、第３位相検出手段へフィードバックすることにより生成される第４クロック信号とを有する構成とする。 （もっと読む）

【課題】ＳＲラッチによってパルス幅変調信号を生成する際に、ＳＲラッチの入力信号幅の最小スペック値に影響されずに、パルス幅変調信号を微細化できるようにする。
【解決手段】１つのパルス幅変調信号を作成するためのセット信号とリセット信号の組を複数組入力して、複数のパルス幅変調信号からなるパルス列を生成するパルス生成方法において、前記組を時間軸上の奇数番目と偶数番目に分離し、奇数番目の前記組により第１のＳＲラッチでパルス幅変調信号を作成し、偶数番目の前記組により第２のＳＲラッチでパルス幅変調信号を作成し、第１のＳＲラッチで作成したパルス幅変調信号と第２のＳＲラッチで作成したパルス幅変調信号を時間軸上で合成して前記複数のパルス幅変調信号のパルス列信号を生成する。 （もっと読む）