遅延クロック信号生成回路およびパルス生成回路
【課題】遅延経路を切り替えるマルチプレクサの遅延時間をキャンセルした遅延クロック信号生成回路を実現する。
【解決手段】Ｎ段直列接続の単位遅延段１３からなり初段の単位遅延段１３にクロック信号ＣＬＫ１が入力する遅延回路１０と、単位遅延段１３のマルチプレクサ１２と同一の遅延時間を有するＮ段直列接続のマルチプレクサ２１からなり初段のマルチプレクサ２１にクロック信号ＣＬＫ１が入力する補正回路２０と、遅延回路１０の出力クロック信号ＣＬＫＡと補正回路２０の出力クロック信号ＣＬＫＢとの位相差がクロック信号ＣＬＫ１の１周期に等しくなるように遅延回路１０の各単位遅延段１３の遅延を制御するＤＬＬ制御回路３０と、Ｎ段直列接続のマルチプレクサ１２と同一の遅延時間を有するＮ段直列接続のマルチプレクサ６１からなる調整回路６０Ａ、６０Ｂとを備える。
【解決手段】Ｎ段直列接続の単位遅延段１３からなり初段の単位遅延段１３にクロック信号ＣＬＫ１が入力する遅延回路１０と、単位遅延段１３のマルチプレクサ１２と同一の遅延時間を有するＮ段直列接続のマルチプレクサ２１からなり初段のマルチプレクサ２１にクロック信号ＣＬＫ１が入力する補正回路２０と、遅延回路１０の出力クロック信号ＣＬＫＡと補正回路２０の出力クロック信号ＣＬＫＢとの位相差がクロック信号ＣＬＫ１の１周期に等しくなるように遅延回路１０の各単位遅延段１３の遅延を制御するＤＬＬ制御回路３０と、Ｎ段直列接続のマルチプレクサ１２と同一の遅延時間を有するＮ段直列接続のマルチプレクサ６１からなる調整回路６０Ａ、６０Ｂとを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＬＬ回路を利用した遅延クロック信号生成回路およびそれによって発生した遅延選択信号を使用してＰＷＭパルスを生成するパルス生成回路に関する。
【背景技術】
【０００２】
ＰＷＭ生成回路として、遅延素子が直列に接続された可変遅延回路によってセット信号Ｓとリセット信号ＲＳのタイミングを調整してから、そのセット信号Ｓとリセット信号ＲＳをＳ−Ｒフリップフロップに供給し、立ち上がりおよび立ち下がりのタイミングが制御された所定のパルス幅のＰＷＭパルスを生成する回路が知られている（特許文献１の図５）。
【０００３】
また、別のＰＷＭ生成回路として、遅延回路に入力されるクロック信号とその遅延回路の最終段からの出力する帰還ロックとの位相が一致するようにＤＬＬ回路により遅延回路の遅延時間を制御することにより、遅延回路の遅延時間を一定に保つようにして、その遅延回路の所望ノードから安定した高時間分解能の遅延信号を取り出し、その遅延信号を用いてＰＷＭパルスを生成する技術が知られている（特許文献２の図１）。
【０００４】
ところで、ＤＬＬ回路のＤＬＬループ内の遅延回路の遅延時間を一定に保つことを可能とするために、遅延素子として、制御信号によって動作状態（例えば時定数）を変化させて遅延時間を変化させるものを利用する技術が知られている（特許文献２の図２）。しかし、遅延素子の遅延時間が、連続的な値を持つ制御信号によって連続的に変化するアナログ技術を利用する場合、アナログ回路部分（制御信号を各遅延素子に供給する回路）が、同一チップに搭載したデジタル回路部分からのノイズの影響を受けることを防ぐために、両者への電源供給を個別に行う、等の対策が必要になる。
【０００５】
一方、それぞれの遅延素子の遅延時間を調整するのではなく、遅延素子の直列接続段数を調整することによって、遅延回路の遅延時間を一定に保つ技術も知られている（特許文献３の図１）。この場合、遅延素子１段当たりの遅延時間を一定に保つことができず、遅延時間設定の分解能を一定に保つことができない。一定のビット幅のＰＷＭ信号に応じた遅延時間を得ることが必要なＰＷＭ生成回路には不向きである。
【０００６】
そこで、以上のそれぞれの技術の課題を避けるため、互いに異なる数の遅延素子を直列接続した複数の遅延経路のうちから、１つの遅延経路を遅延選択信号に応じてマルチプレクサが選択する構成としたＤＬＬ回路からなる遅延選択信号生成回路がある。これを図１０に示す。
【０００７】
図１０の遅延選択信号生成回路は、入力クロック信号ＣＬＫ１を遅延させる遅延回路１０Ａと、入力クロック信号ＣＬＫ１と遅延回路１０Ａから出力する帰還クロック信号ＣＬＫＡとの位相が一致するように遅延回路１０Ａの遅延時間を制御するＤＬＬ制御回路３０と、遅延回路１０Ａの各単位遅延段１３から出力する複数の遅延信号のうちの１つ選択して出力クロック信号ＣＬＫ２とする選択回路４０とを備えている。ＤＬＬ制御回路３０は、クロック信号ＣＬＫＡとＣＬＫＢの位相を比較する位相比較器と、その位相比較結果によって出力電圧が制御されるチャージポンプと、そのチャージポンプの出力電圧をフィルタリングするローパスフィルタとから構成される。
【０００８】
遅延回路１０Ａは、入力するクロック信号を遅延させる遅延素子１１と、入力するクロック信号と遅延素子１１で遅延されたクロック信号の一方を選択するマルチプレクサ１２と、を単位とする単位遅延段１３が、２n個（ｎ＝０，１，２，・・・）だけ直列接続されている。そして、各マルチプレクサ１２がＤＬＬ制御回路３０から出力する遅延選択信号ＤＣＳによって制御されるようになっている。
【０００９】
図１０の遅延選択信号生成回路は、入力クロック信号ＣＬＫ１と帰還クロック信号ＣＬＫＡの位相差が入力クロック信号ＣＬＫＢの１周期Ｔ１になるように、ＤＬＬ制御回路３０によって遅延回路１０Ａの各単位遅延段１３の遅延時間が制御される。全体がロックした状態では、各単位遅延段１３において、Ｔ１／２nの遅延時間が得られる。すなわち、入力クロック信号ＣＬＫ１の２n倍の遅延分解能をもつクロック信号ＣＬＫ２を選択回路４０から取り出すことができる。図１１に図１０の遅延調整回路の動作波形図を示した。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平６−０３７６０８号公報
【特許文献２】特開平６−３２６５７４号公報
【特許文献３】特開２０００−２３１４２０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ところで、図１０の遅延選択信号生成回路では、ロックすることが可能な入力クロック信号ＣＬＫ１の周期Ｔ１の範囲は、次の式（１）で求められ、単位遅延段１３の１個当たりの最小時間Ｔａに依存することがわかる。
Ｔ１ ≧ Ｔａ×２n ・・（１）
しかし、この単位遅延段１３の最小遅延時間Ｔａは、図１０の例では、マルチプレクサ１２が遅延素子１１を選択しない場合であり、結局、マルチプレクサ１２の遅延時間Ｔｍに依存することがわかる。すなわち、上記の式（１）は次の式（２）に置き換えられる。
Ｔ１ ≧ Ｔｍ×２n ・・（２）
このマルチプレクサ１２は、回路構成の関係から遅延素子よりも遅延時間が大きい（約２．５倍）ので、高周波数動作に対応することができないという問題がある。また、遅延素子の遅延時間に、より大きなマルチプレクサの遅延時間が加わって全体の遅延時間が決まるため、マルチプレクサの遅延時間の変動等により、遅延時間調整の分解能を高めることも困難である。
【００１２】
本発明の目的は、遅延回路のマルチプレクサの遅延をキャンセルできるようにして、高周波数動作や高遅延分解能を実現した遅延クロック信号生成回路および高ビット精度のＰＷＭ信号を生成できるパルス生成回路を提供することである。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、請求項１にかかる発明の遅延クロック信号生成回路は、それぞれが互いに異なる遅延時間を有する複数の遅延経路と該複数の遅延経路から１つの遅延経路を遅延選択信号に応じて選択するマルチプレクサとで単位遅延段が構成され、該単位遅延段が０段目からＮ−１段目（Ｎは２以上の整数）まで直列に接続され、０段目の単位遅延段に入力クロック信号が入力される遅延回路と、前記単位遅延段の前記マルチプレクサと同一の遅延時間を有する補正用マルチプレクサが０段目からＮ−１段目まで直列に接続され、０段目の補正用マルチプレクサに前記入力クロック信号が入力される補正回路と、前記遅延回路のＮ−１段目の単位遅延段から出力される第１の遅延クロック信号と前記補正回路のＮ−１段目の補正用マルチプレクサから出力される第２の遅延クロック信号との位相差が、前記入力クロック信号の１周期に等しくなるように、前記遅延回路の各単位遅延段に供給する前記遅延選択信号を生成するＤＬＬ制御回路と、それぞれが前記遅延回路のマルチプレクサと同一の遅延時間を有する調整用マルチプレクサが０段目からＮ−１段目まで直列接続され、０段目の調整用マルチプレクサは前記入力クロック信号を選択して出力し、ｋ（ｋ＝１〜Ｎ−１）段目の調整用マルチプレクサはｋ−１段目の調整用マルチプレクサの出力と前記遅延回路のｋ−１段目の単位遅延段の出力との一方を選択して出力するように接続され、０段目からＮ−１段目までの調整用マルチプレクサのうちから遅延調整信号に応じて選択された１つの段の調整用マルチプレクサが前記遅延回路のｋ−１段目の単位遅延段の出力を選択し、該１つの段より後段の調整用マルチプレクサは前段の調整用マルチプレクサの出力を選択する調整回路とを有し、前記遅延回路と前記補正回路と前記ＤＬＬ制御回路で遅延選択信号生成回路を構成し、前記調整回路のＮ−１段目の調整用マルチプレクサから前記入力クロック信号を遅延した遅延調整済みクロック信号を出力することを特徴とする遅延クロック信号生成回路。
請求項２にかかる発明は、請求項１記載の遅延クロック信号生成回路において、前記遅延回路として、前記第１の遅延クロック信号を出力する第１の遅延回路と前記調整回路の前記調整用マルチプレクサが選択する出力を生成する第２の遅延回路とを別個に設け、該第１および第２の遅延回路の対応する単位遅延段が同一の遅延時間を有するように、前記遅延選択信号を前記第１および第２の遅延回路に共通に供給することを特徴とする。
請求項３にかかる発明のパルス生成回路は、請求項１に記載の遅延クロック信号生成回路を前記遅延選択信号生成回路を共通として２個備えるとともに、第１の遅延クロック信号生成回路が出力する第１の遅延調整済みクロック信号によって立ち上がりタイミングが調整され、第２の遅延クロック信号生成回路が出力するする第２の遅延調整済みクロック信号によって立ち下がりタイミングが調整されたパルス信号を出力するパルス回路を備え、前記遅延調整信号として、前記第１の遅延クロック信号生成回路に開始タイミング調整信号を、前記第２の遅延クロック信号生成回路に終了タイミング調整信号を供給することを特徴とする。
請求項４にかかる発明は、請求項３記載のパルス生成回路において、前記第１および第２の遅延クロック信号生成回路のそれぞれの遅延回路として、前記第１の遅延クロック信号を出力する第１の遅延回路と前記調整回路の調整用マルチプレクサが選択する出力を生成する第２の遅延回路を別個に設け、前記第１および第２の遅延クロック信号生成回路のそれぞれの第１および第２の遅延回路の対応する単位遅延段が同一の遅延時間を有するように、前記ＤＬＬ制御回路が生成する遅延選択信号を前記第１および第２の遅延回路に共通に供給することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、遅延回路の単位遅延段を構成するマルチプレクサの遅延がキャンセルされるので、最高動作周波数および高遅延分解能を実現できる。このとき、回路の最高動作周波数の周期Ｔ１は、１個の遅延素子の遅延時間をＴｓとすれば、
Ｔ１ ≧ Ｔｓ×２n ・・（３）
で与えられる。単位遅延段の最小遅延時間がマルチプレクサ１個の遅延時間Ｔｍから遅延素子１個の遅延時間Ｔｓに短縮されることで、入力クロック信号としては約２．５倍の周波数のクロック信号まで利用可能となる。また、本発明では遅延素子をデジタル回路で構成するので、プロセスが変更されてもセルの置き換えて対応可能であり、また、プロセスを微細化すれば遅延素子の遅延時間のより最小化が見込め、より高周波数動作、高遅延分解能を向上できる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施例のＰＷＭ生成回路の回路図である。
【図２】図１のＰＷＭ生成回路の動作波形図である。
【図３】図１のＰＷＭ生成回路の遅延選択信号生成回路の回路図である。
【図４】図３の遅延選択信号生成回路の単位遅延段の詳細な回路図である。
【図５】図３の遅延選択信号生成回路の動作波形図である
【図６】第１の遅延調整回路の回路図である。
【図７】図６の第１の遅延調整回路の動作波形図である。
【図８】第１の遅延調整回路の遅延回路と第２の遅延調整回路の遅延回路を共通化したパルス生成回路の回路図である。
【図９】遅延選択信号生成回路と第１の遅延調整回路と第２の遅延調整回路の遅延回路を共通化したパルス生成回路の回路図である。
【図１０】従来のパルス生成回路の回路図である。
【図１１】図１０のパルス生成回路の動作波形図である。
【発明を実施するための形態】
【００１６】
＜パルス生成回路＞
図１にパルス生成回路を示す。このパルス生成回路は、入力クロック信号ＣＬＫ１を入力しＤＬＬロック作用を利用して遅延選択信号ＤＣＳを出力する遅延選択信号生成回路１００と、その遅延選択信号ＤＣＳと生成すべきＰＷＭ信号の立ち上がりタイミングを示す開始タイミング調整信号ＳＴＡＲＴとを入力して入力クロック信号ＣＬＫ１に対して第１の位相タイミングで立ち上がる遅延調整済み開始クロック信号ＣＬＫ３を出力する第１の遅延調整回路２００Ａと、遅延選択信号ＤＣＳと生成すべきＰＷＭ信号の立ち下がりタイミングを示す終了タイミング調整信号ＥＮＤとを入力して入力クロック信号ＣＬＫ１に対して第２の位相タイミングで立ち上がる遅延調整済み終了クロック信号ＣＬＫ４を出力する第２の遅延調整回路２００Ｂと、第１の遅延調整回路２００Ａから出力する遅延調整済み開始クロック信号ＣＬＫ３の立ち上がりで立ち上がり、第２の遅延調整回路２００Ｂから出力する遅延調整済み終了クロック信号ＣＬＫ４の立ち上がりで立ち下がるパルス幅を有するＰＷＭ信号を生成するパルス回路３００とから構成されている。
【００１７】
図２にこのパルス生成回路の動作波形図を示す。例えば、開始タイミング調整信号ＳＴＡＲＴが“６”で終了タイミング調整信号ＥＮＤが“２０”のときは、遅延調整済み開始クロック信号ＣＬＫ３は入力クロック信号ＣＬＫ１に対して後記する補正時間Ｔ２から信号ＳＴＡＲＴの“６”に対応する時間Ｔ６だけ遅延したタイミングｔ１で立ち上がるクロック信号として第１の遅延調整回路２００Ａから出力する。また、遅延調整済み終了クロック信号ＣＬＫ４は入力クロック信号ＣＬＫ１に対して後記する補正時間Ｔ２から信号ＥＮＤの“２０”に対応する時間Ｔ２０だけ遅延したタイミングｔ２で立ち上がるクロック信号として第２の遅延調整回路２００Ｂから出力する。従って、パルス回路３００から出力するＰＷＭ信号は、タイミングｔ１で立ち上がり、タイミングｔ２で立ち下がるパルス幅を有する信号として出力する。
【００１８】
＜遅延選択信号生成回路＞
図３に、図１で説明した遅延選択信号生成回路１００の具体的構成を示す。この遅延選択信号生成回路１００は、入力クロック信号ＣＬＫ１を遅延させる遅延回路１０と、入力クロック信号ＣＬＫ１を遅延補正させる補正回路２０と、その補正回路２０で補正された補正クロック信号ＣＬＫＢと遅延回路１０から出力する帰還クロック信号ＣＬＫＡとの位相差に応じて遅延選択信号ＤＣＳを出力して遅延回路１０の遅延時間を制御するＤＬＬ制御回路３０とを備えている。
【００１９】
遅延回路１０は、１又は２以上の遅延素子１１とマルチプレクサ１２とによって単位遅延段１３が構成され、この単位遅延段１３が２n（ｎ＝０，１，２，・・・）個直列接続されている。図３で示した単位遅延段１３は、マルチプレクサ１２によって、１個の遅延素子１１の遅延経路と２個直列接続した遅延素子１１の遅延経路の一方を選択する構成であるが、これは説明を簡単にするためであり、図４に示すように、遅延素子１１をより多く使用することで、マルチプレクサ１２によって、互いに異なる数の遅延素子が直列接続された複数の遅延経路から１つを選択することができる
【００２０】
補正回路２０は、遅延回路１０の各々の単位遅延段１３のマルチプレクサ１２と同じ遅延時間の補正用補正用マルチプレクサ２１を、遅延回路１０のマルチプレクサ１２と同じ２n個だけ、前段の出力端子Ｙが後段の入力端子Ａ０に接続されるように直列接続し、さらに制御端子Ｓを“０”（＝ＧＮＤ）にすることにより、入力端子Ａ０が選択されるようにしたものである。なお、第０段目（初段目）の補正用マルチプレクサ２１の入力端子Ａ０には入力クロック信号ＣＬＫ１が入力し、第２n−１段目（終段目）の補正用マルチプレクサ２１の出力端子ＹはＤＬＬ制御回路３０に接続される。
【００２１】
ＤＬＬ制御回路３０は、クロック信号ＣＬＫＡとＣＬＫＢの位相を比較する位相比較器と、その位相比較結果によって出力電圧が制御されるチャージポンプと、そのチャージポンプの出力電圧をフィルタリングするローパスフィルタとから構成される。
【００２２】
この遅延選択信号生成回路１００では、入力クロック信号ＣＬＫ１を補正回路２０で補正遅延したクロック信号ＣＬＫＢと遅延回路１０から出力する帰還クロック信号ＣＬＫＡとの位相差に応じて、ＤＬＬ制御回路３０から出力する遅延選択信号ＤＣＳの内容が決定され、これによって遅延回路１０の各単位遅延段１３のマルチプレクサ１２の切替が制御され、クロック信号ＣＬＫＡがクロック信号ＣＬＫＢに対して２π（＝Ｔ１）だけ遅延して全体がロックすることにより、それぞれの単位遅延段１３の遅延素子１１の直列接続個数が設定される。
【００２３】
このとき、ＤＬＬ制御回路３０の一方に入力する入力クロック信号ＣＬＫＢは、補正回路２０の補正用マルチプレクサ２１の遅延時間をＴｍとすると、入力クロック信号ＣＬＫ１よりも２n・Ｔｍ＝Ｔ２だけ遅延したクロック信号となる。ＤＬＬ制御回路３０の他方に入力するクロック信号ＣＬＫＡは、マルチプレクサ１２の遅延時間がＴｍであり、各遅延部１３での遅延素子１１の遅延時間の合計はＴ１（ロック時）であるので、図５に示すように、入力クロック信号ＣＬＫ１よりも「Ｔ１＋Ｔ２」だけ遅延したクロック信号となる。すなわち、ＤＬＬ制御回路３０の位相比較器で比較されるときは、両マルチプレクサ１２，２１の遅延時間Ｔｍはキャンセルされる。従って、本実施例の遅延選択信号生成回路１００でロック可能な入力クロック信号ＣＬＫ１の周期Ｔ１の範囲は、１個の遅延素子１１の遅延時間Ｔｓとする（つまり、単位遅延段１３は１個の遅延素子１１のみが接続される）と、
Ｔ１ ≧ Ｔｓ×２n ・・（３）
で与えられる。このように、各単位遅延段１３の最小遅延時間が、実効的に、１個のマルチプレクサ１２の遅延時間Ｔｍから１個の遅延素子１１の遅延時間Ｔｓに短縮される。前記したように、マルチプレクサ１２は、回路構成の関係から遅延素子１１よりも遅延時間が大きい（約２．５倍）ので、入力クロック信号ＣＬＫ１としては、マルチプレクサ１２の遅延時間が含まれる場合と比較して、約２．５倍の周波数のクロック信号まで入力してロックさせることが可能となる。
【００２４】
＜第１の遅延調整回路＞
図６にＰＷＭ信号の立ち上がりタイミングの設定を行う遅延調整済み開始クロック信号ＣＬＫ３を生成する第１の遅延調整回路２００Ａを示す。この第１の遅延調整回路２００Ａは、遅延選択信号生成回路１００で得られた遅延選択信号ＤＣＳを用いて設定した遅延時間を用いて、遅延調整済み開始クロック信号ＣＬＫ３の立ち上がりタイミングを生成するものであり、遅延回路５０と調整回路６０とで構成される。
【００２５】
遅延回路５０は、遅延選択信号生成回路１００の遅延回路１０と同一の構成であり、１又は２以上の遅延素子５１とマルチプレクサ５２とによって単位遅延段５３が構成され、この単位遅延段５３が２n（ｎ＝０，１，２，・・・）個直列接続され、図１で説明した遅延選択信号生成回路１００で得られた遅延選択信号ＤＣＳにより、各マルチプレクサ５２が制御され、各単位遅延段５３での遅延時間が設定される。マルチプレクサ５２は遅延選択信号生成回路１００の遅延回路１０や補正回路２０のマルチプレクサ１２，２１と同じ遅延時間Ｔｍを持っている。遅延素子５１も、遅延選択信号生成回路１００の遅延回路１０の遅延素子１１と同じ遅延時間Ｔｓを持っている。
【００２６】
調整回路６０は遅延回路５０のマルチプレクサ５２と同じ遅延時間Ｔｍの２n個の調整用マルチプレクサ６１が、前段の調整用マルチプレクサ６１の出力端子Ｙを後段の調整用マルチプレクサ６１の入力端子Ａ０に入力するように縦続接続されている。ただし、０段目（初段目）の調整用マルチプレクサ６１の入力端子Ａ０はＧＮＤに接続され、２n−１段目（終段目）の調整用マルチプレクサ６１の出力端子Ｙから遅延調整済み開始クロック信号ＣＬＫ３が出力する。また、各段の調整用マルチプレクサ６１の入力端子Ａ１は、遅延回路５０の対応する各単位遅延段５３の入力側に接続されている。
【００２７】
図７にこの第１の遅延調整回路２００Ａの動作波形を示す。開始タイミング調整信号ＳＴＡＲＴが“０”のときは、０段目の調整用マルチプレクサ６１の制御端子Ｓが“１”に設定され、その入力端子Ａ１が選択されるが、残りの調整用マルチプレクサ６１の制御端子Ｓは“０”に設定され、その入力端子Ａ０が選択される。これにより、入力クロック信号ＣＬＫ１は、遅延回路５０は経由することなく、調整回路６０の０段目〜２n−１段目の全部の調整用マルチプレクサ６１を経由して遅延調整済み開始クロック信号ＣＬＫ３として出力する。このとき、調整回路６０の０段目〜２n−１段目までの調整用マルチプレクサ６１の合計遅延時間は、図３で説明した補正回路２０の０段目〜２n−１段目まで補正用マルチプレクサ２１の合計遅延と同じ遅延時間Ｔ２である。
【００２８】
開始タイミング調整信号ＳＴＡＲＴが“１”のときは、１段目の調整用マルチプレクサ６１の制御端子Ｓが“１”に設定され、その入力端子Ａ１が選択されるが、残りの調整用マルチプレクサ６１の制御端子Ｓは“０”に設定され、その入力端子Ａ０が選択される。これにより、入力クロック信号ＣＬＫ１は、遅延回路５０の０段目の単位遅延段５３と調整回路６０の１段目〜２n−１段目の調整用マルチプレクサ６１を経由して、遅延調整済み開始クロック信号ＣＬＫ３として出力する。このときは、マルチプレクサ５２，６１の遅延時間Ｔｍが同一であるので、それによる２n段分のマルチプレクサの遅延時間Ｔ２は開始タイミング調整信号ＳＴＡＲＴが“０”のときと同じである。これらのマルチプレクサ５２，６１による共通の遅延時間Ｔ２に対して、遅延回路５０の０段目の単位遅延段５３による遅延時間Ｔ３が加算されるので、遅延調整済み開始クロック信号ＣＬＫ３は、入力クロック信号ＣＬＫ１よりも「Ｔ２＋Ｔ３」だけ遅延したクロック信号として出力する。
【００２９】
開始タイミング調整信号ＳＴＡＲＴが“２”のときは、２段目の調整用マルチプレクサ６１の制御端子Ｓが“１”に設定され、その入力端子Ａ１が選択されるが、残りの調整用マルチプレクサ６１の制御端子Ｓは“０”に設定され、その入力端子Ａ０が選択される。これにより、入力クロック信号ＣＬＫ１は、遅延回路５０の０段目と１段目の単位遅延段５３と第１の遅延調整回路２００Ａの２段目〜２n−１段目の調整用マルチプレクサ６１を経由して、遅延調整済み開始クロック信号ＣＬＫ３として出力する。このときは、共通の遅延時間Ｔ２に対して、遅延回路５０の０段目と１段目の単位遅延段５３の遅延素子５１による合計遅延時間Ｔ４が加算されるので、遅延調整済み開始クロック信号ＣＬＫ３は入力クロック信号ＣＬＫ１よりも「Ｔ２＋Ｔ４」だけ遅延したクロック信号として出力する。
【００３０】
さらに、開始タイミング調整信号ＳＴＡＲＴが“２n−１”のときは、第１の遅延調整回路２００Ａの２n−１段目の調整用マルチプレクサ６１の制御端子Ｓが“１”に設定され、その入力端子Ａ１が選択されるが、残りの調整用マルチプレクサ６１の制御端子Ｓは“０”に設定され、その入力端子Ａ０が選択される。これにより、入力クロック信号ＣＬＫ１は、遅延回路５０の０段目〜２n−２段目の単位遅延段５３と第１の遅延調整回路２００Ａの２n−１段目の調整用マルチプレクサ６１を経由して、遅延調整済み開始クロック信号ＣＬＫ３として出力する。このときは、共通の遅延時間Ｔ２に対して、遅延回路５０の０段目〜２n−２段目の単位遅延段５３の合計遅延時間Ｔ５が加算されるので、遅延調整済み開始クロック信号ＣＬＫ３は入力クロック信号ＣＬＫ１よりも、「Ｔ２＋Ｔ５」だけ遅延したクロック信号として出力する。
【００３１】
このように、調整回路６０を設けることによって、開始タイミング調整信号ＳＴＡＲＴが“０”〜“２n−１”のいずれの値であっても、入力クロック信号ＣＬＫ１は必ずマルチプレクサを２n段だけ通過して開始クロック信号ＣＬＫ３となる。このため、開始タイミング調整信号ＳＴＡＲＴで決まる立ち上がりタイミングを、マルチプレクサ５２，６１の遅延時間Ｔｍを考慮することなく、入力クロック信号ＣＬＫ１の周期Ｔ１の１／２nのピッチで設定することができる。
【００３２】
以上の実施例では、開始タイミング調整信号ＳＴＡＲＴによって指定される段の調整用マルチプレクサ６１のみの制御端子Ｓを“１”に設定し、それ以外の全ての調整用マルチプレクサ６１の制御端子Ｓは“０”に設定した。しかし、開始タイミング調整信号ＳＴＡＲＴによって指定される段の調整用マルチプレクサ６１の制御端子Ｓを“１”に設定し、それより後段の調整用マルチプレクサ６１の制御端子Ｓを“０”に設定するのみでも、開始タイミング調整信号ＳＴＡＲＴによって遅延調整された遅延調整済み開始クロック信号ＣＬＫ３を生成することが可能である。すなわち、開始タイミング調整信号ＳＴＡＲＴによって指定される段より前段の調整用マルチプレクサ６１の制御端子Ｓは任意でよい。
【００３３】
遅延選択信号生成回路１００の遅延回路１０を構成する全ての単位遅延段１３のマルチプレクサ１２、および、第１の遅延調整回路２００Ａの遅延回路５０を構成する全ての単位遅延段５３のマルチプレクサ５２に、同一の遅延選択信号ＤＣＳを供給することも可能である。これにより、正確に、入力クロック信号ＣＬＫ１の周期Ｔ１の１／２ｎのピッチで開始クロック信号ＣＬＫ３のタイミングを設定することができる。
【００３４】
一方、遅延選択信号生成回路１００の遅延回路１０を構成する単位遅延段１３の少なくとも一部のマルチプレクサ１２に、他の単位遅延段１３のマルチプレクサ１２とは異なる遅延選択信号ＤＣＳを供給することにより、任意の周期の入力クロック信号ＣＬＫ１にロックする能力を高めることも可能である。この場合には、第１の遅延調整回路２００Ａの遅延回路５０を構成する単位遅延段５３のマルチプレクサ５２には、対応する単位遅延段１３のマルチプレクサ１２と共通の遅延選択信号ＤＣＳを供給し、同一の遅延時間を有するようにする。また、ほぼ一定のピッチでのタイミング設定を可能にするため、他と異なる遅延選択信号ＤＣＳを供給する単位遅延段１３，５３の個数は必要最小限とし、他の単位遅延段１３，５３には同一の延選択信号ＤＣＳを供給することが好ましい。さらに、他の単位遅延段とは異なる遅延選択信号ＤＣＳを供給する遅延段１３，５３にも、他の単位遅延段との遅延時間の差が最小となるような遅延選択信号ＤＣＳを供給することが好ましい。
【００３５】
＜第２の遅延調整回路＞
第２の遅延調整回路２００Ｂは、図６に示した第１の遅延調整回路２００Ａと全く同じ構成の回路であり、生成すべきＰＷＭ信号の立ち下がりタイミングを決定する終了タイミング調整信号ＥＮＤを開始タイミング調整信号ＳＴＡＲＴに代えて入力させることにより、遅延調整済み終了クロック信号ＣＬＫ４が生成される。
【００３６】
＜別の実施例＞
図１で説明した第１の実施例のパルス生成回路では、遅延選択信号生成回路１００に遅延回路１０を備え、第１の遅延調整回路２００Ａと第２の遅延調整回路２００Ｂに、それぞれ遅延回路５０を備えた。これに対して、図８に示すように、第１の遅延調整回路２００Ａと第２の遅延調整回路２００Ｂの遅延回路を、遅延選択信号ＤＣＳで遅延が制御される共通の１個の遅延回路５０を利用して構成することもできる。
【００３７】
また、図９に示すように、遅延選択信号生成回路１００の遅延回路１０を、第１の遅延調整回路２００Ａと第２の遅延調整回路２００Ｂにも共用して、結局、遅延回路を１個の遅延回路１０のみとしたパルス生成回路を構成することも可能である。
【００３８】
なお、以上の実施例では、開始タイミング調整信号ＳＴＡＲＴと終了タイミング調整信号ＥＮＤによってパルス幅が設定されたＰＷＭ信号を生成するパルス生成回路について説明した。しかし、用途によっては遅延調整済みクロック信号のみを生成させる必要のある場合もある。この場合は、遅延選択信号生成回路１００と例えば一方の第１の遅延調整回路２００Ａとを用いて遅延クロック信号生成回路を構成すれば、入力クロック信号ＣＬＫ１に対して所定の位相差で立ち上がる遅延調整済みクロック信号を生成することができる。
【００３９】
以上の実施例では、２ｎ個の単位遅延段を直列に接続して遅延回路１０および５０を構成することにより、入力クロック信号の周期の１／２ｎのピッチでのタイミング設定を可能にした。例えば、ＰＷＭ僧号の生成のためにはこれが好ましいが、用途によっては入力クロック信号の周期の１／２ｎのピッチでの設定は不要な場合がある。その場合には、遅延回路を構成する単位遅延段の直列接続段数を２ｎにすることなく、Ｎ個（Ｎは２以上の整数）とすることが可能である。
【符号の説明】
【００４０】
１００：遅延選択信号生成回路、１０：遅延回路、１１：遅延素子、１２：マルチプレクサ、１３：単位遅延段、２０：補正回路、２１：マルチプレクサ、３０：ＤＬＬ制御回路
２００Ａ：第１の遅延調整回路、５０：遅延回路、５１：遅延素子、５２：マルチプレクサ、５３：単位遅延段、６０：調整回路、６１：マルチプレクサ
２００Ｂ：第２の遅延調整回路
【技術分野】
【０００１】
本発明は、ＤＬＬ回路を利用した遅延クロック信号生成回路およびそれによって発生した遅延選択信号を使用してＰＷＭパルスを生成するパルス生成回路に関する。
【背景技術】
【０００２】
ＰＷＭ生成回路として、遅延素子が直列に接続された可変遅延回路によってセット信号Ｓとリセット信号ＲＳのタイミングを調整してから、そのセット信号Ｓとリセット信号ＲＳをＳ−Ｒフリップフロップに供給し、立ち上がりおよび立ち下がりのタイミングが制御された所定のパルス幅のＰＷＭパルスを生成する回路が知られている（特許文献１の図５）。
【０００３】
また、別のＰＷＭ生成回路として、遅延回路に入力されるクロック信号とその遅延回路の最終段からの出力する帰還ロックとの位相が一致するようにＤＬＬ回路により遅延回路の遅延時間を制御することにより、遅延回路の遅延時間を一定に保つようにして、その遅延回路の所望ノードから安定した高時間分解能の遅延信号を取り出し、その遅延信号を用いてＰＷＭパルスを生成する技術が知られている（特許文献２の図１）。
【０００４】
ところで、ＤＬＬ回路のＤＬＬループ内の遅延回路の遅延時間を一定に保つことを可能とするために、遅延素子として、制御信号によって動作状態（例えば時定数）を変化させて遅延時間を変化させるものを利用する技術が知られている（特許文献２の図２）。しかし、遅延素子の遅延時間が、連続的な値を持つ制御信号によって連続的に変化するアナログ技術を利用する場合、アナログ回路部分（制御信号を各遅延素子に供給する回路）が、同一チップに搭載したデジタル回路部分からのノイズの影響を受けることを防ぐために、両者への電源供給を個別に行う、等の対策が必要になる。
【０００５】
一方、それぞれの遅延素子の遅延時間を調整するのではなく、遅延素子の直列接続段数を調整することによって、遅延回路の遅延時間を一定に保つ技術も知られている（特許文献３の図１）。この場合、遅延素子１段当たりの遅延時間を一定に保つことができず、遅延時間設定の分解能を一定に保つことができない。一定のビット幅のＰＷＭ信号に応じた遅延時間を得ることが必要なＰＷＭ生成回路には不向きである。
【０００６】
そこで、以上のそれぞれの技術の課題を避けるため、互いに異なる数の遅延素子を直列接続した複数の遅延経路のうちから、１つの遅延経路を遅延選択信号に応じてマルチプレクサが選択する構成としたＤＬＬ回路からなる遅延選択信号生成回路がある。これを図１０に示す。
【０００７】
図１０の遅延選択信号生成回路は、入力クロック信号ＣＬＫ１を遅延させる遅延回路１０Ａと、入力クロック信号ＣＬＫ１と遅延回路１０Ａから出力する帰還クロック信号ＣＬＫＡとの位相が一致するように遅延回路１０Ａの遅延時間を制御するＤＬＬ制御回路３０と、遅延回路１０Ａの各単位遅延段１３から出力する複数の遅延信号のうちの１つ選択して出力クロック信号ＣＬＫ２とする選択回路４０とを備えている。ＤＬＬ制御回路３０は、クロック信号ＣＬＫＡとＣＬＫＢの位相を比較する位相比較器と、その位相比較結果によって出力電圧が制御されるチャージポンプと、そのチャージポンプの出力電圧をフィルタリングするローパスフィルタとから構成される。
【０００８】
遅延回路１０Ａは、入力するクロック信号を遅延させる遅延素子１１と、入力するクロック信号と遅延素子１１で遅延されたクロック信号の一方を選択するマルチプレクサ１２と、を単位とする単位遅延段１３が、２n個（ｎ＝０，１，２，・・・）だけ直列接続されている。そして、各マルチプレクサ１２がＤＬＬ制御回路３０から出力する遅延選択信号ＤＣＳによって制御されるようになっている。
【０００９】
図１０の遅延選択信号生成回路は、入力クロック信号ＣＬＫ１と帰還クロック信号ＣＬＫＡの位相差が入力クロック信号ＣＬＫＢの１周期Ｔ１になるように、ＤＬＬ制御回路３０によって遅延回路１０Ａの各単位遅延段１３の遅延時間が制御される。全体がロックした状態では、各単位遅延段１３において、Ｔ１／２nの遅延時間が得られる。すなわち、入力クロック信号ＣＬＫ１の２n倍の遅延分解能をもつクロック信号ＣＬＫ２を選択回路４０から取り出すことができる。図１１に図１０の遅延調整回路の動作波形図を示した。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平６−０３７６０８号公報
【特許文献２】特開平６−３２６５７４号公報
【特許文献３】特開２０００−２３１４２０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ところで、図１０の遅延選択信号生成回路では、ロックすることが可能な入力クロック信号ＣＬＫ１の周期Ｔ１の範囲は、次の式（１）で求められ、単位遅延段１３の１個当たりの最小時間Ｔａに依存することがわかる。
Ｔ１ ≧ Ｔａ×２n ・・（１）
しかし、この単位遅延段１３の最小遅延時間Ｔａは、図１０の例では、マルチプレクサ１２が遅延素子１１を選択しない場合であり、結局、マルチプレクサ１２の遅延時間Ｔｍに依存することがわかる。すなわち、上記の式（１）は次の式（２）に置き換えられる。
Ｔ１ ≧ Ｔｍ×２n ・・（２）
このマルチプレクサ１２は、回路構成の関係から遅延素子よりも遅延時間が大きい（約２．５倍）ので、高周波数動作に対応することができないという問題がある。また、遅延素子の遅延時間に、より大きなマルチプレクサの遅延時間が加わって全体の遅延時間が決まるため、マルチプレクサの遅延時間の変動等により、遅延時間調整の分解能を高めることも困難である。
【００１２】
本発明の目的は、遅延回路のマルチプレクサの遅延をキャンセルできるようにして、高周波数動作や高遅延分解能を実現した遅延クロック信号生成回路および高ビット精度のＰＷＭ信号を生成できるパルス生成回路を提供することである。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、請求項１にかかる発明の遅延クロック信号生成回路は、それぞれが互いに異なる遅延時間を有する複数の遅延経路と該複数の遅延経路から１つの遅延経路を遅延選択信号に応じて選択するマルチプレクサとで単位遅延段が構成され、該単位遅延段が０段目からＮ−１段目（Ｎは２以上の整数）まで直列に接続され、０段目の単位遅延段に入力クロック信号が入力される遅延回路と、前記単位遅延段の前記マルチプレクサと同一の遅延時間を有する補正用マルチプレクサが０段目からＮ−１段目まで直列に接続され、０段目の補正用マルチプレクサに前記入力クロック信号が入力される補正回路と、前記遅延回路のＮ−１段目の単位遅延段から出力される第１の遅延クロック信号と前記補正回路のＮ−１段目の補正用マルチプレクサから出力される第２の遅延クロック信号との位相差が、前記入力クロック信号の１周期に等しくなるように、前記遅延回路の各単位遅延段に供給する前記遅延選択信号を生成するＤＬＬ制御回路と、それぞれが前記遅延回路のマルチプレクサと同一の遅延時間を有する調整用マルチプレクサが０段目からＮ−１段目まで直列接続され、０段目の調整用マルチプレクサは前記入力クロック信号を選択して出力し、ｋ（ｋ＝１〜Ｎ−１）段目の調整用マルチプレクサはｋ−１段目の調整用マルチプレクサの出力と前記遅延回路のｋ−１段目の単位遅延段の出力との一方を選択して出力するように接続され、０段目からＮ−１段目までの調整用マルチプレクサのうちから遅延調整信号に応じて選択された１つの段の調整用マルチプレクサが前記遅延回路のｋ−１段目の単位遅延段の出力を選択し、該１つの段より後段の調整用マルチプレクサは前段の調整用マルチプレクサの出力を選択する調整回路とを有し、前記遅延回路と前記補正回路と前記ＤＬＬ制御回路で遅延選択信号生成回路を構成し、前記調整回路のＮ−１段目の調整用マルチプレクサから前記入力クロック信号を遅延した遅延調整済みクロック信号を出力することを特徴とする遅延クロック信号生成回路。
請求項２にかかる発明は、請求項１記載の遅延クロック信号生成回路において、前記遅延回路として、前記第１の遅延クロック信号を出力する第１の遅延回路と前記調整回路の前記調整用マルチプレクサが選択する出力を生成する第２の遅延回路とを別個に設け、該第１および第２の遅延回路の対応する単位遅延段が同一の遅延時間を有するように、前記遅延選択信号を前記第１および第２の遅延回路に共通に供給することを特徴とする。
請求項３にかかる発明のパルス生成回路は、請求項１に記載の遅延クロック信号生成回路を前記遅延選択信号生成回路を共通として２個備えるとともに、第１の遅延クロック信号生成回路が出力する第１の遅延調整済みクロック信号によって立ち上がりタイミングが調整され、第２の遅延クロック信号生成回路が出力するする第２の遅延調整済みクロック信号によって立ち下がりタイミングが調整されたパルス信号を出力するパルス回路を備え、前記遅延調整信号として、前記第１の遅延クロック信号生成回路に開始タイミング調整信号を、前記第２の遅延クロック信号生成回路に終了タイミング調整信号を供給することを特徴とする。
請求項４にかかる発明は、請求項３記載のパルス生成回路において、前記第１および第２の遅延クロック信号生成回路のそれぞれの遅延回路として、前記第１の遅延クロック信号を出力する第１の遅延回路と前記調整回路の調整用マルチプレクサが選択する出力を生成する第２の遅延回路を別個に設け、前記第１および第２の遅延クロック信号生成回路のそれぞれの第１および第２の遅延回路の対応する単位遅延段が同一の遅延時間を有するように、前記ＤＬＬ制御回路が生成する遅延選択信号を前記第１および第２の遅延回路に共通に供給することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、遅延回路の単位遅延段を構成するマルチプレクサの遅延がキャンセルされるので、最高動作周波数および高遅延分解能を実現できる。このとき、回路の最高動作周波数の周期Ｔ１は、１個の遅延素子の遅延時間をＴｓとすれば、
Ｔ１ ≧ Ｔｓ×２n ・・（３）
で与えられる。単位遅延段の最小遅延時間がマルチプレクサ１個の遅延時間Ｔｍから遅延素子１個の遅延時間Ｔｓに短縮されることで、入力クロック信号としては約２．５倍の周波数のクロック信号まで利用可能となる。また、本発明では遅延素子をデジタル回路で構成するので、プロセスが変更されてもセルの置き換えて対応可能であり、また、プロセスを微細化すれば遅延素子の遅延時間のより最小化が見込め、より高周波数動作、高遅延分解能を向上できる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施例のＰＷＭ生成回路の回路図である。
【図２】図１のＰＷＭ生成回路の動作波形図である。
【図３】図１のＰＷＭ生成回路の遅延選択信号生成回路の回路図である。
【図４】図３の遅延選択信号生成回路の単位遅延段の詳細な回路図である。
【図５】図３の遅延選択信号生成回路の動作波形図である
【図６】第１の遅延調整回路の回路図である。
【図７】図６の第１の遅延調整回路の動作波形図である。
【図８】第１の遅延調整回路の遅延回路と第２の遅延調整回路の遅延回路を共通化したパルス生成回路の回路図である。
【図９】遅延選択信号生成回路と第１の遅延調整回路と第２の遅延調整回路の遅延回路を共通化したパルス生成回路の回路図である。
【図１０】従来のパルス生成回路の回路図である。
【図１１】図１０のパルス生成回路の動作波形図である。
【発明を実施するための形態】
【００１６】
＜パルス生成回路＞
図１にパルス生成回路を示す。このパルス生成回路は、入力クロック信号ＣＬＫ１を入力しＤＬＬロック作用を利用して遅延選択信号ＤＣＳを出力する遅延選択信号生成回路１００と、その遅延選択信号ＤＣＳと生成すべきＰＷＭ信号の立ち上がりタイミングを示す開始タイミング調整信号ＳＴＡＲＴとを入力して入力クロック信号ＣＬＫ１に対して第１の位相タイミングで立ち上がる遅延調整済み開始クロック信号ＣＬＫ３を出力する第１の遅延調整回路２００Ａと、遅延選択信号ＤＣＳと生成すべきＰＷＭ信号の立ち下がりタイミングを示す終了タイミング調整信号ＥＮＤとを入力して入力クロック信号ＣＬＫ１に対して第２の位相タイミングで立ち上がる遅延調整済み終了クロック信号ＣＬＫ４を出力する第２の遅延調整回路２００Ｂと、第１の遅延調整回路２００Ａから出力する遅延調整済み開始クロック信号ＣＬＫ３の立ち上がりで立ち上がり、第２の遅延調整回路２００Ｂから出力する遅延調整済み終了クロック信号ＣＬＫ４の立ち上がりで立ち下がるパルス幅を有するＰＷＭ信号を生成するパルス回路３００とから構成されている。
【００１７】
図２にこのパルス生成回路の動作波形図を示す。例えば、開始タイミング調整信号ＳＴＡＲＴが“６”で終了タイミング調整信号ＥＮＤが“２０”のときは、遅延調整済み開始クロック信号ＣＬＫ３は入力クロック信号ＣＬＫ１に対して後記する補正時間Ｔ２から信号ＳＴＡＲＴの“６”に対応する時間Ｔ６だけ遅延したタイミングｔ１で立ち上がるクロック信号として第１の遅延調整回路２００Ａから出力する。また、遅延調整済み終了クロック信号ＣＬＫ４は入力クロック信号ＣＬＫ１に対して後記する補正時間Ｔ２から信号ＥＮＤの“２０”に対応する時間Ｔ２０だけ遅延したタイミングｔ２で立ち上がるクロック信号として第２の遅延調整回路２００Ｂから出力する。従って、パルス回路３００から出力するＰＷＭ信号は、タイミングｔ１で立ち上がり、タイミングｔ２で立ち下がるパルス幅を有する信号として出力する。
【００１８】
＜遅延選択信号生成回路＞
図３に、図１で説明した遅延選択信号生成回路１００の具体的構成を示す。この遅延選択信号生成回路１００は、入力クロック信号ＣＬＫ１を遅延させる遅延回路１０と、入力クロック信号ＣＬＫ１を遅延補正させる補正回路２０と、その補正回路２０で補正された補正クロック信号ＣＬＫＢと遅延回路１０から出力する帰還クロック信号ＣＬＫＡとの位相差に応じて遅延選択信号ＤＣＳを出力して遅延回路１０の遅延時間を制御するＤＬＬ制御回路３０とを備えている。
【００１９】
遅延回路１０は、１又は２以上の遅延素子１１とマルチプレクサ１２とによって単位遅延段１３が構成され、この単位遅延段１３が２n（ｎ＝０，１，２，・・・）個直列接続されている。図３で示した単位遅延段１３は、マルチプレクサ１２によって、１個の遅延素子１１の遅延経路と２個直列接続した遅延素子１１の遅延経路の一方を選択する構成であるが、これは説明を簡単にするためであり、図４に示すように、遅延素子１１をより多く使用することで、マルチプレクサ１２によって、互いに異なる数の遅延素子が直列接続された複数の遅延経路から１つを選択することができる
【００２０】
補正回路２０は、遅延回路１０の各々の単位遅延段１３のマルチプレクサ１２と同じ遅延時間の補正用補正用マルチプレクサ２１を、遅延回路１０のマルチプレクサ１２と同じ２n個だけ、前段の出力端子Ｙが後段の入力端子Ａ０に接続されるように直列接続し、さらに制御端子Ｓを“０”（＝ＧＮＤ）にすることにより、入力端子Ａ０が選択されるようにしたものである。なお、第０段目（初段目）の補正用マルチプレクサ２１の入力端子Ａ０には入力クロック信号ＣＬＫ１が入力し、第２n−１段目（終段目）の補正用マルチプレクサ２１の出力端子ＹはＤＬＬ制御回路３０に接続される。
【００２１】
ＤＬＬ制御回路３０は、クロック信号ＣＬＫＡとＣＬＫＢの位相を比較する位相比較器と、その位相比較結果によって出力電圧が制御されるチャージポンプと、そのチャージポンプの出力電圧をフィルタリングするローパスフィルタとから構成される。
【００２２】
この遅延選択信号生成回路１００では、入力クロック信号ＣＬＫ１を補正回路２０で補正遅延したクロック信号ＣＬＫＢと遅延回路１０から出力する帰還クロック信号ＣＬＫＡとの位相差に応じて、ＤＬＬ制御回路３０から出力する遅延選択信号ＤＣＳの内容が決定され、これによって遅延回路１０の各単位遅延段１３のマルチプレクサ１２の切替が制御され、クロック信号ＣＬＫＡがクロック信号ＣＬＫＢに対して２π（＝Ｔ１）だけ遅延して全体がロックすることにより、それぞれの単位遅延段１３の遅延素子１１の直列接続個数が設定される。
【００２３】
このとき、ＤＬＬ制御回路３０の一方に入力する入力クロック信号ＣＬＫＢは、補正回路２０の補正用マルチプレクサ２１の遅延時間をＴｍとすると、入力クロック信号ＣＬＫ１よりも２n・Ｔｍ＝Ｔ２だけ遅延したクロック信号となる。ＤＬＬ制御回路３０の他方に入力するクロック信号ＣＬＫＡは、マルチプレクサ１２の遅延時間がＴｍであり、各遅延部１３での遅延素子１１の遅延時間の合計はＴ１（ロック時）であるので、図５に示すように、入力クロック信号ＣＬＫ１よりも「Ｔ１＋Ｔ２」だけ遅延したクロック信号となる。すなわち、ＤＬＬ制御回路３０の位相比較器で比較されるときは、両マルチプレクサ１２，２１の遅延時間Ｔｍはキャンセルされる。従って、本実施例の遅延選択信号生成回路１００でロック可能な入力クロック信号ＣＬＫ１の周期Ｔ１の範囲は、１個の遅延素子１１の遅延時間Ｔｓとする（つまり、単位遅延段１３は１個の遅延素子１１のみが接続される）と、
Ｔ１ ≧ Ｔｓ×２n ・・（３）
で与えられる。このように、各単位遅延段１３の最小遅延時間が、実効的に、１個のマルチプレクサ１２の遅延時間Ｔｍから１個の遅延素子１１の遅延時間Ｔｓに短縮される。前記したように、マルチプレクサ１２は、回路構成の関係から遅延素子１１よりも遅延時間が大きい（約２．５倍）ので、入力クロック信号ＣＬＫ１としては、マルチプレクサ１２の遅延時間が含まれる場合と比較して、約２．５倍の周波数のクロック信号まで入力してロックさせることが可能となる。
【００２４】
＜第１の遅延調整回路＞
図６にＰＷＭ信号の立ち上がりタイミングの設定を行う遅延調整済み開始クロック信号ＣＬＫ３を生成する第１の遅延調整回路２００Ａを示す。この第１の遅延調整回路２００Ａは、遅延選択信号生成回路１００で得られた遅延選択信号ＤＣＳを用いて設定した遅延時間を用いて、遅延調整済み開始クロック信号ＣＬＫ３の立ち上がりタイミングを生成するものであり、遅延回路５０と調整回路６０とで構成される。
【００２５】
遅延回路５０は、遅延選択信号生成回路１００の遅延回路１０と同一の構成であり、１又は２以上の遅延素子５１とマルチプレクサ５２とによって単位遅延段５３が構成され、この単位遅延段５３が２n（ｎ＝０，１，２，・・・）個直列接続され、図１で説明した遅延選択信号生成回路１００で得られた遅延選択信号ＤＣＳにより、各マルチプレクサ５２が制御され、各単位遅延段５３での遅延時間が設定される。マルチプレクサ５２は遅延選択信号生成回路１００の遅延回路１０や補正回路２０のマルチプレクサ１２，２１と同じ遅延時間Ｔｍを持っている。遅延素子５１も、遅延選択信号生成回路１００の遅延回路１０の遅延素子１１と同じ遅延時間Ｔｓを持っている。
【００２６】
調整回路６０は遅延回路５０のマルチプレクサ５２と同じ遅延時間Ｔｍの２n個の調整用マルチプレクサ６１が、前段の調整用マルチプレクサ６１の出力端子Ｙを後段の調整用マルチプレクサ６１の入力端子Ａ０に入力するように縦続接続されている。ただし、０段目（初段目）の調整用マルチプレクサ６１の入力端子Ａ０はＧＮＤに接続され、２n−１段目（終段目）の調整用マルチプレクサ６１の出力端子Ｙから遅延調整済み開始クロック信号ＣＬＫ３が出力する。また、各段の調整用マルチプレクサ６１の入力端子Ａ１は、遅延回路５０の対応する各単位遅延段５３の入力側に接続されている。
【００２７】
図７にこの第１の遅延調整回路２００Ａの動作波形を示す。開始タイミング調整信号ＳＴＡＲＴが“０”のときは、０段目の調整用マルチプレクサ６１の制御端子Ｓが“１”に設定され、その入力端子Ａ１が選択されるが、残りの調整用マルチプレクサ６１の制御端子Ｓは“０”に設定され、その入力端子Ａ０が選択される。これにより、入力クロック信号ＣＬＫ１は、遅延回路５０は経由することなく、調整回路６０の０段目〜２n−１段目の全部の調整用マルチプレクサ６１を経由して遅延調整済み開始クロック信号ＣＬＫ３として出力する。このとき、調整回路６０の０段目〜２n−１段目までの調整用マルチプレクサ６１の合計遅延時間は、図３で説明した補正回路２０の０段目〜２n−１段目まで補正用マルチプレクサ２１の合計遅延と同じ遅延時間Ｔ２である。
【００２８】
開始タイミング調整信号ＳＴＡＲＴが“１”のときは、１段目の調整用マルチプレクサ６１の制御端子Ｓが“１”に設定され、その入力端子Ａ１が選択されるが、残りの調整用マルチプレクサ６１の制御端子Ｓは“０”に設定され、その入力端子Ａ０が選択される。これにより、入力クロック信号ＣＬＫ１は、遅延回路５０の０段目の単位遅延段５３と調整回路６０の１段目〜２n−１段目の調整用マルチプレクサ６１を経由して、遅延調整済み開始クロック信号ＣＬＫ３として出力する。このときは、マルチプレクサ５２，６１の遅延時間Ｔｍが同一であるので、それによる２n段分のマルチプレクサの遅延時間Ｔ２は開始タイミング調整信号ＳＴＡＲＴが“０”のときと同じである。これらのマルチプレクサ５２，６１による共通の遅延時間Ｔ２に対して、遅延回路５０の０段目の単位遅延段５３による遅延時間Ｔ３が加算されるので、遅延調整済み開始クロック信号ＣＬＫ３は、入力クロック信号ＣＬＫ１よりも「Ｔ２＋Ｔ３」だけ遅延したクロック信号として出力する。
【００２９】
開始タイミング調整信号ＳＴＡＲＴが“２”のときは、２段目の調整用マルチプレクサ６１の制御端子Ｓが“１”に設定され、その入力端子Ａ１が選択されるが、残りの調整用マルチプレクサ６１の制御端子Ｓは“０”に設定され、その入力端子Ａ０が選択される。これにより、入力クロック信号ＣＬＫ１は、遅延回路５０の０段目と１段目の単位遅延段５３と第１の遅延調整回路２００Ａの２段目〜２n−１段目の調整用マルチプレクサ６１を経由して、遅延調整済み開始クロック信号ＣＬＫ３として出力する。このときは、共通の遅延時間Ｔ２に対して、遅延回路５０の０段目と１段目の単位遅延段５３の遅延素子５１による合計遅延時間Ｔ４が加算されるので、遅延調整済み開始クロック信号ＣＬＫ３は入力クロック信号ＣＬＫ１よりも「Ｔ２＋Ｔ４」だけ遅延したクロック信号として出力する。
【００３０】
さらに、開始タイミング調整信号ＳＴＡＲＴが“２n−１”のときは、第１の遅延調整回路２００Ａの２n−１段目の調整用マルチプレクサ６１の制御端子Ｓが“１”に設定され、その入力端子Ａ１が選択されるが、残りの調整用マルチプレクサ６１の制御端子Ｓは“０”に設定され、その入力端子Ａ０が選択される。これにより、入力クロック信号ＣＬＫ１は、遅延回路５０の０段目〜２n−２段目の単位遅延段５３と第１の遅延調整回路２００Ａの２n−１段目の調整用マルチプレクサ６１を経由して、遅延調整済み開始クロック信号ＣＬＫ３として出力する。このときは、共通の遅延時間Ｔ２に対して、遅延回路５０の０段目〜２n−２段目の単位遅延段５３の合計遅延時間Ｔ５が加算されるので、遅延調整済み開始クロック信号ＣＬＫ３は入力クロック信号ＣＬＫ１よりも、「Ｔ２＋Ｔ５」だけ遅延したクロック信号として出力する。
【００３１】
このように、調整回路６０を設けることによって、開始タイミング調整信号ＳＴＡＲＴが“０”〜“２n−１”のいずれの値であっても、入力クロック信号ＣＬＫ１は必ずマルチプレクサを２n段だけ通過して開始クロック信号ＣＬＫ３となる。このため、開始タイミング調整信号ＳＴＡＲＴで決まる立ち上がりタイミングを、マルチプレクサ５２，６１の遅延時間Ｔｍを考慮することなく、入力クロック信号ＣＬＫ１の周期Ｔ１の１／２nのピッチで設定することができる。
【００３２】
以上の実施例では、開始タイミング調整信号ＳＴＡＲＴによって指定される段の調整用マルチプレクサ６１のみの制御端子Ｓを“１”に設定し、それ以外の全ての調整用マルチプレクサ６１の制御端子Ｓは“０”に設定した。しかし、開始タイミング調整信号ＳＴＡＲＴによって指定される段の調整用マルチプレクサ６１の制御端子Ｓを“１”に設定し、それより後段の調整用マルチプレクサ６１の制御端子Ｓを“０”に設定するのみでも、開始タイミング調整信号ＳＴＡＲＴによって遅延調整された遅延調整済み開始クロック信号ＣＬＫ３を生成することが可能である。すなわち、開始タイミング調整信号ＳＴＡＲＴによって指定される段より前段の調整用マルチプレクサ６１の制御端子Ｓは任意でよい。
【００３３】
遅延選択信号生成回路１００の遅延回路１０を構成する全ての単位遅延段１３のマルチプレクサ１２、および、第１の遅延調整回路２００Ａの遅延回路５０を構成する全ての単位遅延段５３のマルチプレクサ５２に、同一の遅延選択信号ＤＣＳを供給することも可能である。これにより、正確に、入力クロック信号ＣＬＫ１の周期Ｔ１の１／２ｎのピッチで開始クロック信号ＣＬＫ３のタイミングを設定することができる。
【００３４】
一方、遅延選択信号生成回路１００の遅延回路１０を構成する単位遅延段１３の少なくとも一部のマルチプレクサ１２に、他の単位遅延段１３のマルチプレクサ１２とは異なる遅延選択信号ＤＣＳを供給することにより、任意の周期の入力クロック信号ＣＬＫ１にロックする能力を高めることも可能である。この場合には、第１の遅延調整回路２００Ａの遅延回路５０を構成する単位遅延段５３のマルチプレクサ５２には、対応する単位遅延段１３のマルチプレクサ１２と共通の遅延選択信号ＤＣＳを供給し、同一の遅延時間を有するようにする。また、ほぼ一定のピッチでのタイミング設定を可能にするため、他と異なる遅延選択信号ＤＣＳを供給する単位遅延段１３，５３の個数は必要最小限とし、他の単位遅延段１３，５３には同一の延選択信号ＤＣＳを供給することが好ましい。さらに、他の単位遅延段とは異なる遅延選択信号ＤＣＳを供給する遅延段１３，５３にも、他の単位遅延段との遅延時間の差が最小となるような遅延選択信号ＤＣＳを供給することが好ましい。
【００３５】
＜第２の遅延調整回路＞
第２の遅延調整回路２００Ｂは、図６に示した第１の遅延調整回路２００Ａと全く同じ構成の回路であり、生成すべきＰＷＭ信号の立ち下がりタイミングを決定する終了タイミング調整信号ＥＮＤを開始タイミング調整信号ＳＴＡＲＴに代えて入力させることにより、遅延調整済み終了クロック信号ＣＬＫ４が生成される。
【００３６】
＜別の実施例＞
図１で説明した第１の実施例のパルス生成回路では、遅延選択信号生成回路１００に遅延回路１０を備え、第１の遅延調整回路２００Ａと第２の遅延調整回路２００Ｂに、それぞれ遅延回路５０を備えた。これに対して、図８に示すように、第１の遅延調整回路２００Ａと第２の遅延調整回路２００Ｂの遅延回路を、遅延選択信号ＤＣＳで遅延が制御される共通の１個の遅延回路５０を利用して構成することもできる。
【００３７】
また、図９に示すように、遅延選択信号生成回路１００の遅延回路１０を、第１の遅延調整回路２００Ａと第２の遅延調整回路２００Ｂにも共用して、結局、遅延回路を１個の遅延回路１０のみとしたパルス生成回路を構成することも可能である。
【００３８】
なお、以上の実施例では、開始タイミング調整信号ＳＴＡＲＴと終了タイミング調整信号ＥＮＤによってパルス幅が設定されたＰＷＭ信号を生成するパルス生成回路について説明した。しかし、用途によっては遅延調整済みクロック信号のみを生成させる必要のある場合もある。この場合は、遅延選択信号生成回路１００と例えば一方の第１の遅延調整回路２００Ａとを用いて遅延クロック信号生成回路を構成すれば、入力クロック信号ＣＬＫ１に対して所定の位相差で立ち上がる遅延調整済みクロック信号を生成することができる。
【００３９】
以上の実施例では、２ｎ個の単位遅延段を直列に接続して遅延回路１０および５０を構成することにより、入力クロック信号の周期の１／２ｎのピッチでのタイミング設定を可能にした。例えば、ＰＷＭ僧号の生成のためにはこれが好ましいが、用途によっては入力クロック信号の周期の１／２ｎのピッチでの設定は不要な場合がある。その場合には、遅延回路を構成する単位遅延段の直列接続段数を２ｎにすることなく、Ｎ個（Ｎは２以上の整数）とすることが可能である。
【符号の説明】
【００４０】
１００：遅延選択信号生成回路、１０：遅延回路、１１：遅延素子、１２：マルチプレクサ、１３：単位遅延段、２０：補正回路、２１：マルチプレクサ、３０：ＤＬＬ制御回路
２００Ａ：第１の遅延調整回路、５０：遅延回路、５１：遅延素子、５２：マルチプレクサ、５３：単位遅延段、６０：調整回路、６１：マルチプレクサ
２００Ｂ：第２の遅延調整回路
【特許請求の範囲】
【請求項１】
それぞれが互いに異なる遅延時間を有する複数の遅延経路と該複数の遅延経路から１つの遅延経路を遅延選択信号に応じて選択するマルチプレクサとで単位遅延段が構成され、該単位遅延段が０段目からＮ−１段目（Ｎは２以上の整数）まで直列に接続され、０段目の単位遅延段に入力クロック信号が入力される遅延回路と、
前記単位遅延段の前記マルチプレクサと同一の遅延時間を有する補正用マルチプレクサが０段目からＮ−１段目まで直列に接続され、０段目の補正用マルチプレクサに前記入力クロック信号が入力される補正回路と、
前記遅延回路のＮ−１段目の単位遅延段から出力される第１の遅延クロック信号と前記補正回路のＮ−１段目の補正用マルチプレクサから出力される第２の遅延クロック信号との位相差が、前記入力クロック信号の１周期に等しくなるように、前記遅延回路の各単位遅延段に供給する前記遅延選択信号を生成するＤＬＬ制御回路と、
それぞれが前記遅延回路のマルチプレクサと同一の遅延時間を有する調整用マルチプレクサが０段目からＮ−１段目まで直列接続され、０段目の調整用マルチプレクサは前記入力クロック信号を選択して出力し、ｋ（ｋ＝１〜Ｎ−１）段目の調整用マルチプレクサはｋ−１段目の調整用マルチプレクサの出力と前記遅延回路のｋ−１段目の単位遅延段の出力との一方を選択して出力するように接続され、０段目からＮ−１段目までの調整用マルチプレクサのうちから遅延調整信号に応じて選択された１つの段の調整用マルチプレクサが前記遅延回路のｋ−１段目の単位遅延段の出力を選択し、該１つの段より後段の調整用マルチプレクサは前段の調整用マルチプレクサの出力を選択する調整回路とを有し、
前記遅延回路と前記補正回路と前記ＤＬＬ制御回路で遅延選択信号生成回路を構成し、
前記調整回路のＮ−１段目の調整用マルチプレクサから前記入力クロック信号を遅延した遅延調整済みクロック信号を出力することを特徴とする遅延クロック信号生成回路。
【請求項２】
前記遅延回路として、前記第１の遅延クロック信号を出力する第１の遅延回路と前記調整回路の前記調整用マルチプレクサが選択する出力を生成する第２の遅延回路とを別個に設け、
該第１および第２の遅延回路の対応する単位遅延段が同一の遅延時間を有するように、前記遅延選択信号を前記第１および第２の遅延回路に共通に供給することを特徴とする請求項１記載の遅延クロック信号生成回路。
【請求項３】
請求項１に記載の遅延クロック信号生成回路を前記遅延選択信号生成回路を共通として２個備えるとともに、第１の遅延クロック信号生成回路が出力する第１の遅延調整済みクロック信号によって立ち上がりタイミングが調整され、第２の遅延クロック信号生成回路が出力するする第２の遅延調整済みクロック信号によって立ち下がりタイミングが調整されたパルス信号を出力するパルス回路を備え、
前記遅延調整信号として、前記第１の遅延クロック信号生成回路に開始タイミング調整信号を、前記第２の遅延クロック信号生成回路に終了タイミング調整信号を供給することを特徴とするパルス生成回路。
【請求項４】
前記第１および第２の遅延クロック信号生成回路のそれぞれの遅延回路として、前記第１の遅延クロック信号を出力する第１の遅延回路と前記調整回路の調整用マルチプレクサが選択する出力を生成する第２の遅延回路を別個に設け、
前記第１および第２の遅延クロック信号生成回路のそれぞれの第１および第２の遅延回路の対応する単位遅延段が同一の遅延時間を有するように、前記ＤＬＬ制御回路が生成する遅延選択信号を前記第１および第２の遅延回路に共通に供給することを特徴とする請求項３記載のパルス生成回路。
【請求項１】
それぞれが互いに異なる遅延時間を有する複数の遅延経路と該複数の遅延経路から１つの遅延経路を遅延選択信号に応じて選択するマルチプレクサとで単位遅延段が構成され、該単位遅延段が０段目からＮ−１段目（Ｎは２以上の整数）まで直列に接続され、０段目の単位遅延段に入力クロック信号が入力される遅延回路と、
前記単位遅延段の前記マルチプレクサと同一の遅延時間を有する補正用マルチプレクサが０段目からＮ−１段目まで直列に接続され、０段目の補正用マルチプレクサに前記入力クロック信号が入力される補正回路と、
前記遅延回路のＮ−１段目の単位遅延段から出力される第１の遅延クロック信号と前記補正回路のＮ−１段目の補正用マルチプレクサから出力される第２の遅延クロック信号との位相差が、前記入力クロック信号の１周期に等しくなるように、前記遅延回路の各単位遅延段に供給する前記遅延選択信号を生成するＤＬＬ制御回路と、
それぞれが前記遅延回路のマルチプレクサと同一の遅延時間を有する調整用マルチプレクサが０段目からＮ−１段目まで直列接続され、０段目の調整用マルチプレクサは前記入力クロック信号を選択して出力し、ｋ（ｋ＝１〜Ｎ−１）段目の調整用マルチプレクサはｋ−１段目の調整用マルチプレクサの出力と前記遅延回路のｋ−１段目の単位遅延段の出力との一方を選択して出力するように接続され、０段目からＮ−１段目までの調整用マルチプレクサのうちから遅延調整信号に応じて選択された１つの段の調整用マルチプレクサが前記遅延回路のｋ−１段目の単位遅延段の出力を選択し、該１つの段より後段の調整用マルチプレクサは前段の調整用マルチプレクサの出力を選択する調整回路とを有し、
前記遅延回路と前記補正回路と前記ＤＬＬ制御回路で遅延選択信号生成回路を構成し、
前記調整回路のＮ−１段目の調整用マルチプレクサから前記入力クロック信号を遅延した遅延調整済みクロック信号を出力することを特徴とする遅延クロック信号生成回路。
【請求項２】
前記遅延回路として、前記第１の遅延クロック信号を出力する第１の遅延回路と前記調整回路の前記調整用マルチプレクサが選択する出力を生成する第２の遅延回路とを別個に設け、
該第１および第２の遅延回路の対応する単位遅延段が同一の遅延時間を有するように、前記遅延選択信号を前記第１および第２の遅延回路に共通に供給することを特徴とする請求項１記載の遅延クロック信号生成回路。
【請求項３】
請求項１に記載の遅延クロック信号生成回路を前記遅延選択信号生成回路を共通として２個備えるとともに、第１の遅延クロック信号生成回路が出力する第１の遅延調整済みクロック信号によって立ち上がりタイミングが調整され、第２の遅延クロック信号生成回路が出力するする第２の遅延調整済みクロック信号によって立ち下がりタイミングが調整されたパルス信号を出力するパルス回路を備え、
前記遅延調整信号として、前記第１の遅延クロック信号生成回路に開始タイミング調整信号を、前記第２の遅延クロック信号生成回路に終了タイミング調整信号を供給することを特徴とするパルス生成回路。
【請求項４】
前記第１および第２の遅延クロック信号生成回路のそれぞれの遅延回路として、前記第１の遅延クロック信号を出力する第１の遅延回路と前記調整回路の調整用マルチプレクサが選択する出力を生成する第２の遅延回路を別個に設け、
前記第１および第２の遅延クロック信号生成回路のそれぞれの第１および第２の遅延回路の対応する単位遅延段が同一の遅延時間を有するように、前記ＤＬＬ制御回路が生成する遅延選択信号を前記第１および第２の遅延回路に共通に供給することを特徴とする請求項３記載のパルス生成回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−２１５７６（Ｐ２０１３−２１５７６Ａ）
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願番号】特願２０１１−１５４４０６（Ｐ２０１１−１５４４０６）
【出願日】平成２３年７月１３日（２０１１．７．１３）
【出願人】（５０１２８５１３３）川崎マイクロエレクトロニクス株式会社 (449)
【Ｆターム（参考）】
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願日】平成２３年７月１３日（２０１１．７．１３）
【出願人】（５０１２８５１３３）川崎マイクロエレクトロニクス株式会社 (449)
【Ｆターム（参考）】
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