出力信号制御装置、出力信号制御方法および出力信号制御プログラム
【課題】入力信号を遅延させて出力信号を作成する際に、入力信号の変動が原因で出力信号の遅延が規定値内に納まらない場合であっても、この出力信号によるエラーの発生の抑制が可能な出力信号制御装置、方法およびプログラムを得ること。
【解決手段】位相差許容範囲判別手段１２は、位相差測定手段１１が測定した出力信号の位相差がこの出力信号を入力する回路で許容範囲内であるかを判別する。出力制御手段１３は、許容範囲内でないと判別する状態で出力信号の出力を遮断し、許容範囲内となった段階で出力を開始する。
【解決手段】位相差許容範囲判別手段１２は、位相差測定手段１１が測定した出力信号の位相差がこの出力信号を入力する回路で許容範囲内であるかを判別する。出力制御手段１３は、許容範囲内でないと判別する状態で出力信号の出力を遮断し、許容範囲内となった段階で出力を開始する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号に対して所定の処理を行った後の出力信号の出力を制御する出力信号制御装置、出力信号制御方法および出力信号制御プログラムに関する。本発明は特に入力信号を遅延させる遅延回路あるいは遅延素子を備えた装置に好適な出力信号制御装置、出力信号制御方法および出力信号制御プログラムに関する。
【背景技術】
【０００２】
ある回路から入力した信号を処理して他の回路に出力信号として出力するとき、入力信号を所定の時間だけ遅延させて出力信号とする必要がある場合がある。たとえばクロック信号に本来同期しているはずのデータが、何らかの原因で遅延して送られてきたとする。このデータを本来のクロック信号の立ち上がりや立ち下がりのタイミングで読み取ろうとすると、誤った読み取りが行われる可能性がある。
【０００３】
そこで、本発明に関連する関連技術として、必要な遅延時間を入力信号に与えるようにした遅延時間自動制御回路が提案されている（たとえば特許文献１参照）。
【０００４】
図８は、この関連技術による遅延時間自動制御回路の概要を表わしたものである。この遅延時間自動制御回路１００は、第１のパルス信号１０１を入力する遅延回路１０２と、この遅延回路１０２から遅延して出力される第２のパルス信号１０３および第１のパルス信号１０１を入力して遅延回路１０２に対して制御信号１０４を出力する制御信号発生回路１０５から構成されている。
【０００５】
遅延回路１０２は、制御信号１０４によって第１のパルス信号１０１に対する第２のパルス信号１０３の遅延時間を変化させることができる。制御信号発生回路１０５は、第１のパルス信号１０１と第２のパルス信号１０３を比較することで第２のパルス信号１０３の遅延時間を算出することができる。そして、この算出した遅延時間を制御信号１０４として遅延回路１０２にフィードバックすることで、第１のパルス信号１０１と第２のパルス信号１０３の間の遅延時間が予め定めた時間の範囲からずれたとき、その誤差時間が最小になるようにしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭５８−２２５３７４号公報（公報第２ページ左下欄第１０行目〜同ページ右下欄第１５行目、第２図）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図８に示した遅延時間自動制御回路１００では、第１のパルス信号１０１と第２のパルス信号１０３の比較結果を制御信号１０４として遅延回路１０２にフィードバックする構成となっている。このため、第１のパルス信号１０１の立ち上がりや立ち下がりのタイミングが一定せず時間的に変動するような場合には、第２のパルス信号１０３における遅延時間が規定値以内に収束するまでに多少の時間が掛かる。この収束までの時間中に遅延時間あるいは位相差が許容される範囲を超えるような場合があると、第２のパルス信号１０３を入力する図示しない後段の回路部分でエラーが発生してしまう場合があった。
【０００８】
また、この遅延時間自動制御回路１００では、第１のパルス信号１０１と第２のパルス信号１０３の位相差に応じた制御信号１０４を作成している。制御信号１０４は遅延回路１０２に入力されて第２のパルス信号１０３の作成に反映される。このため、制御信号１０４が第２のパルス信号１０３として反映されるまでに多少の時間が掛かることになる。しかしながら、この程度の時間では第２のパルス信号１０３の遅延が規定値に収束しない状態で出力される場合があり、同様に後段の回路に不具合を与える可能性がある。
【０００９】
そこで本発明の目的は、入力信号を遅延させて出力信号を作成する際に、入力信号の変動が原因で出力信号の遅延が規定値内に納まらない場合であっても、この出力信号によるエラーの発生の抑制が可能な出力信号制御装置、方法およびプログラムを提供することにある。
【００１０】
本発明の他の目的は、入力信号を遅延させて出力信号を作成する際に、入力信号に対する出力信号の遅延時間を規定値に収束させることのできる出力信号制御装置、方法およびプログラムを提供することにある。
【課題を解決するための手段】
【００１１】
本発明では、（イ）所定の入力端子から直接入力される入力信号と、前記した入力端子から所定の回路を経由することで前記した入力信号の遅延時間を調整しながらその都度出力される出力信号との間で位相差を逐次求める位相差測定手段と、（ロ）この位相差測定手段により測定した前記した出力信号の位相差がこの出力信号を入力する回路で許容範囲内であるかを判別する位相差許容範囲判別手段と、（ハ）この位相差許容範囲判別手段が前記した位相差が許容範囲内でないと判別する状態で、前記した出力信号の出力を遮断する出力制御手段とを出力信号制御装置が具備する。
【００１２】
また、本発明では、（イ）所定の入力端子から直接入力される入力信号と、前記した入力端子から所定の遅延時間選択ステップで遅延時間を調整しながらその都度出力される出力信号との間で位相差を逐次求める位相差測定ステップと、（ロ）この位相差測定ステップで測定した前記した出力信号の位相差がこの出力信号を入力する回路で許容範囲内であるかを判別する位相差許容範囲判別ステップと、（ハ）この位相差許容範囲判別ステップが前記した位相差が許容範囲内でないと判別する状態で、前記した出力信号の出力を遮断する出力制御ステップと、（ニ）前記した位相差許容範囲判別ステップで前記した位相差が許容範囲内となると、前記した出力信号の出力を開始する出力開始ステップとを出力信号制御方法が具備する。
【００１３】
更に、本発明では、コンピュータに、出力信号制御プログラムとして、（イ）所定の入力端子から直接入力される入力信号と、前記した入力端子から所定の遅延時間選択処理で遅延時間を調整しながらその都度出力される出力信号との間で位相差を逐次求める位相差測定処理と、（ロ）この位相差測定処理で測定した前記した出力信号の位相差がこの出力信号を入力する回路で許容範囲内であるかを判別する位相差許容範囲判別処理と、（ハ）この位相差許容範囲判別処理が前記した位相差が許容範囲内でないと判別する状態で、前記した出力信号の出力を遮断する出力制御処理と、（ニ）前記した位相差許容範囲判別処理で前記した位相差が許容範囲内となると、前記した出力信号の出力を開始する出力開始処理とを実行させる。
【発明の効果】
【００１４】
以上説明したように本発明によれば、入力端子から入力された入力信号と、遅延時間を調整しながらその都度出力される出力信号との間で位相差を求め、この位相差が許容範囲内でないと判別する状態では、出力信号の出力を遮断するようにした。これにより、出力信号を用いる回路がエラーを発生させることを防止することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の出力信号制御装置のクレーム対応図である。
【図２】本発明の出力信号制御方法のクレーム対応図である。
【図３】本発明の出力信号制御プログラムのクレーム対応図である。
【図４】本発明の実施の形態における出力信号制御装置の構成を表わしたブロック図である。
【図５】本実施の形態におけるディレイライン部に内蔵された第１〜第５の遅延素子の遅延時間を表わした説明図である。
【図６】本実施の形態における出力信号制御装置の遅延測定比較部およびタップ選択部を中心とした一次遅延制御の様子を表わした流れ図である。
【図７】本実施の形態における出力信号制御装置の遅延時間許容判定部を中心とした二次遅延制御の様子を表わした流れ図である。
【図８】本発明の関連技術による遅延時間自動制御回路の概要を表わしたブロック図である。
【発明を実施するための形態】
【００１６】
図１は、本発明の出力信号制御装置のクレーム対応図を示したものである。本発明の出力信号制御装置１０は、位相差測定手段１１と、位相差許容範囲判別手段１２と、出力制御手段１３を備えている。ここで、位相差測定手段１１は、所定の入力端子から直接入力される入力信号と、前記した入力端子から所定の回路を経由することで前記した入力信号の遅延時間を調整しながらその都度出力される出力信号との間で位相差を逐次求める。位相差許容範囲判別手段１２は、位相差測定手段１１が測定した前記した出力信号の位相差がこの出力信号を入力する回路で許容範囲内であるかを判別する。出力制御手段１３は、位相差許容範囲判別手段１２が前記した位相差が許容範囲内でないと判別する状態で、前記した出力信号の出力を遮断する。
【００１７】
図２は、本発明の出力信号制御方法のクレーム対応図を示したものである。本発明の出力信号制御方法２０は、位相差測定ステップ２１と、位相差許容範囲判別ステップ２２と、出力制御ステップ２３と、出力開始ステップ２４を備えている。ここで、位相差測定ステップ２１では、所定の入力端子から直接入力される入力信号と、前記した入力端子から所定の遅延時間選択ステップで遅延時間を調整しながらその都度出力される出力信号との間で位相差を逐次求める。位相差許容範囲判別ステップ２２では、位相差測定ステップ２１で測定した前記した出力信号の位相差がこの出力信号を入力する回路で許容範囲内であるかを判別する。出力制御ステップ２３では、位相差許容範囲判別ステップ２２が前記した位相差が許容範囲内でないと判別する状態で、前記した出力信号の出力を遮断する。出力開始ステップ２４では、位相差許容範囲判別ステップ２２で前記した位相差が許容範囲内となると、前記した出力信号の出力を開始する。
【００１８】
図３は、本発明の出力信号制御プログラムのクレーム対応図を示したものである。本発明の出力信号制御プログラム３０は、コンピュータに、位相差測定処理３１と、位相差許容範囲判別処理３２と、出力制御処理３３と、出力開始処理３４を実行させるようにしている。ここで、位相差測定処理３１では、所定の入力端子から直接入力される入力信号と、前記した入力端子から所定の遅延時間選択処理で遅延時間を調整しながらその都度出力される出力信号との間で位相差を逐次求める。位相差許容範囲判別処理３２では、位相差測定処理３１で測定した前記した出力信号の位相差がこの出力信号を入力する回路で許容範囲内であるかを判別する。出力制御処理３３では、位相差許容範囲判別処理３２が前記した位相差が許容範囲内でないと判別する状態で、前記した出力信号の出力を遮断する。出力開始処理３４では、位相差許容範囲判別処理３２で前記した位相差が許容範囲内となると、前記した出力信号の出力を開始する。
【００１９】
＜発明の実施の形態＞
【００２０】
次に本発明の実施の形態を説明する。
【００２１】
図４は、本発明の実施の形態における出力信号制御装置の構成を表わしたものである。本実施の形態における出力信号制御装置２００は、入力端子２０１からパルス状の入力信号２０２を入力するディレイライン（ＤＬ）部２０３を備えている。ディレイライン部２０３は、本実施の形態で遅延時間の異なる第１〜第５の遅延素子（共に図示せず。）を内蔵しており、出力側に配置された第１〜第５の出力ライン２０４1〜２０４5に入力信号２０２をそれぞれ異なる遅延時間で遅延させた遅延信号２０５1〜２０５5を出力するようになっている。遅延信号２０５1〜２０５5はタップ選択部２０６に供給されて、その中の１つが選択され、所定の回路としての任意回路２０７に遅延信号２０８として入力される。
【００２２】
任意回路２０７から出力される出力信号２０９は、接続端子２１０を介して遅延時間許容判定部２１１に入力されて遅延時間が許容できる範囲であるかの判定が行われ、出力信号２１２として出力端子２１３から出力される。また、任意回路２０７から出力される出力信号２０９は入力信号２０２と共に遅延測定比較部２１４に入力されて比較され、その結果として得られる制御信号２１５がタップ選択部２０６に供給されることになる。制御信号２１５は、たとえば入力信号２０２と出力信号２０９の比較から得られる遅延時間に比例する電圧を表わした信号である。
【００２３】
このような出力信号制御装置２００でタップ選択部２０６は、第１〜第５の出力ライン２０４1〜２０４5に入力端子を１つずつ接続した出力制御素子２２１1〜２２１5と、これらの出力制御素子２２１1〜２２１5の制御端子のいずれか１つを接地するタップ選択スイッチ２２２を備えている。タップ選択スイッチ２２２は、遅延測定比較部２１４から出力される制御信号２１５によって、出力制御素子２２１1〜２２１5の制御端子に接続されたタップの１つを選択するようになっている。これにより、出力制御素子２２１1〜２２１5のうちの制御端子が接地された素子がオンとなり、これから出力される遅延信号２０８が、任意回路２０７に入力されることになる。
【００２４】
任意回路２０７の出力信号２０９は、次段の遅延時間許容判定部２１１に入力されて、出力信号２１２として出力端子２１３から出力される。任意回路２０７は出力信号制御装置２００内に任意に配置可能な回路であって、その回路の内容が特に制限されるものではない。任意回路２０７の存在によって遅延信号２０８が更に遅延する可能性はある。入力信号２０２に対する出力信号２０９の遅延時間は、タップ選択部２０６によって選択された遅延時間と任意回路２０７自体で発生する遅延時間の合計値となる。任意回路２０７は出力信号制御装置２００内に存在しなくてもよく、この場合には遅延信号２０８が出力信号２０９と同一となる。
【００２５】
遅延時間許容判定部２１１は、接続端子２１０に現われた出力信号２０９が入力信号２０２からどれだけ遅延したかを測定する遅延測定部２３１と、遅延測定部２３１から出力される判断信号２３２によって出力信号２０９をオン・オフする出力遮断スイッチ２３３によって構成されている。出力遮断スイッチ２３３からは最終的な出力信号２１２が出力端子２１３に出力されることになる。
【００２６】
このような出力信号制御装置２００でタップ選択部２０６は、入力信号２０２に対する出力信号２０９の遅延時間が規定の範囲内に収まるようにディレイライン部２０３の出力する遅延信号２０５1〜２０５5を選択する。遅延時間許容判定部２１１は、この結果を入力して、遅延時間が出力端子２１３に接続された図示しない後段の回路で許容できる範囲内にない状態であれば、タップ選択部２０６を用いた遅延時間の収束が十分でない段階なので、遅延測定部２３１は遅延が規定範囲内にないものとして、出力遮断スイッチ２３３をオフに保つ。これにより、出力端子２１３から図示しない後段の回路に出力信号２１２が出力されることはなく、エラーの発生が防止されることになる。
【００２７】
一方、遅延時間の収束が十分行われる状態になったとき、あるいは制御当初から入力信号２０２に対する出力信号２０９の遅延時間が規定の範囲内に収まっていれば、遅延時間許容判定部２１１の遅延測定部２３１は遅延が規定範囲内にあるものとして、出力遮断スイッチ２３３をオンにする。これにより、出力端子２１３から図示しない後段の回路に出力信号２１２が出力される。この場合、図示しない後段の回路で出力信号２１２によるエラーが発生するおそれはない。
【００２８】
出力信号制御装置２００は、以上のような基本構成となっている。本実施の形態では、出力信号制御装置２００の遅延測定比較部２１４等の主要部をソフトウェアで機能的に実現するようにしている。このために出力信号制御装置２００はＣＰＵ（Central Processing Unit；中央演算処理ユニット）２４１とメモリ２４２を備える主制御部２４３を有している。メモリ２４２には、作業メモリとしての領域の他に、ＣＰＵ２４１が実行する制御プログラムが格納されている。
【００２９】
図５は、ディレイライン部に内蔵された第１〜第５の遅延素子の遅延時間を表わしたものである。図４と共に説明する。
【００３０】
本実施の形態では、第１の遅延素子の遅延時間は「０」であり、実際には遅延素子が配置されていない。第２〜第５の遅延素子の遅延時間は単位時間１τずつ遅延時間が長くなっている。第５の遅延素子の遅延時間４τは、入力端子２０１から入力される入力信号２０２の通常想定される遅延の最大幅あるいはそれ以上の時間に設定されている。
【００３１】
これにより、通常想定される時間幅の範囲内で入力信号２０２の入力するタイミングが一時的にずれたとしても、第１〜第５の遅延素子の遅延時間の選定を理想的に行うことができれば、タップ選択部２０６から出力される遅延信号２０８の相対的なずれを規定の範囲内に納めることができる。
【００３２】
図６は出力信号制御装置の遅延測定比較部およびタップ選択部を中心とした一次遅延制御の様子を表わしたものである。図４および図５と共に説明する。
【００３３】
出力信号制御装置２００の入力端子２０１が入力信号２０２を受信すると（ステップＳ３０１：Ｙ）、遅延測定比較部２１４は任意回路２０７からの出力信号２０９が入力信号２０２に対してどの程度遅延しているかを調べる（ステップＳ３０２）。これは、たとえば入力信号２０２と出力信号２０９の信号波形の立ち上がった部位あるいは立ち下がった部位を時間的に比較することで判別する。
【００３４】
ＣＰＵ２４１は、この結果、得られた出力信号２０９の遅延時間が予め定めた規定範囲よりも小さいかをチェックする（ステップＳ３０３）。小さいと判別した場合には（Ｙ）、遅延時間に比例する電圧で表わされた制御信号２１５をタップ選択スイッチ２２２に供給することで、遅延時間が大きなタップを選択する（ステップＳ３０４）。そして、再び入力信号２０２の受信を待機することになる（リターン）。
【００３５】
一方、出力信号２０９の遅延時間が規定範囲と同一かこれよりも大きいと判別した場合（ステップＳ３０３：Ｎ）、ＣＰＵ２４１は制御信号２１５をタップ選択スイッチ２２２に供給することで、遅延時間が小さなタップを選択する（ステップＳ３０５）。そして、再び入力信号２０２の受信を待機することになる（リターン）。
【００３６】
図７は、出力信号制御装置の遅延時間許容判定部を中心とした二次遅延制御の様子を表わしたものである。図４および図５と共に説明する。
【００３７】
図６で示した処理による一次遅延制御が開始され、タップ選択スイッチ２２２がタップを選択したとする。遅延測定部２３１はこの後に入力信号２０２の受信を検知すると（ステップＳ３１１：Ｙ）、これを基準として任意回路２０７からの出力信号２０９の遅延時間を測定する（ステップＳ３１２）。遅延測定部２３１は、測定した遅延時間（位相差）が出力端子２１３に接続された図示しない後段の回路との関係で、エラーを発生させない値の範囲内としての規定値内であるかを判別する（ステップＳ３１３）。この結果、エラーを発生させない値の範囲外と判別された場合（Ｎ）、判断信号２３２によって出力遮断スイッチ２３３が出力信号２０９の出力を遮断する（ステップＳ３１４）。この場合、出力信号２１２が出力端子２１３から出力されない状態で、処理がステップＳ３１１に戻される（リターン）。これにより、出力端子２１３から図示しない後段の回路に出力信号２１２が出力されることはなく、エラーの発生が防止される。
【００３８】
入力信号２０２の受信が開始されてから時間が経過して一次遅延制御によるタップ選択部２０６を用いた遅延時間の収束が行われて来たとする。このような場合には、ステップＳ３１２による遅延時間（位相差）の測定結果が規定値内となる（ステップＳ３１３：Ｙ）。これにより出力遮断スイッチ２３３がオン状態に変化して（ステップＳ３１５）、処理をステップＳ３１１に戻す（リターン）。これにより、出力遮断スイッチ２３３が出力信号２０９を遮断しなくなるので、出力端子２１３から出力信号２１２の出力が開始されることになる。
【００３９】
以上説明したように本実施の形態の出力信号制御装置２００では、一次遅延制御と二次遅延制御が時間的に並行して行われる。そして、一次遅延制御では、入力端子２０１から入力される入力信号２０２に時間軸上の遅延が生じても、ディレイライン部２０３の選択によって入力信号２０２と出力信号２０９の位相差を次第に収束させるようにしている。また、二次遅延制御では、後段の回路に位相の許容値よりもずれた出力信号が出力されることによりエラーが生じる不具合を、出力遮断スイッチ２３３を使用して解消している。
【００４０】
このような本実施の形態の出力信号制御装置２００によれば、規定範囲内に修正された信号だけを外部に出力し、規定された範囲内の遅延時間でない信号は外部に出力しないようにした。これにより、外部での信号の位相のずれによるエラーをなくすことができる。また、入力信号と出力信号の位相差を比較し、位相差が規定範囲に収まっていない場合には、出力を遮断することにしたので、入出力信号の位相がずれてしまっている状況であっても位相差が規定範囲内に収束するまで出力を遮断し、ディレイライン部２０３の選択によって位相差が規定範囲内に収束した場合のみ出力を行うことができる。これにより、たとえば図示しないクロックによって読み取りが不可能となるような出力信号が後段の回路に出力されることがない。
【００４１】
なお、位相差が規定範囲内に収束するまで出力を遮断する場合には、出力信号を遮断された回路側でこの信号遮断を感知して、信号の伝達経路を切り替える等の次善措置（フェールセーフ）を行うようにしてもよい。
【００４２】
また実施の形態では、ディレイライン部２０３に遅延素子を５種類配置し、そのうちの１つの遅延時間を「０」としたが、遅延素子の種類の数および各遅延素子の遅延時間は任意に設定することができる。更に実施の形態では図４に示した遅延時間許容判定部２１１および遅延測定比較部２１４等の回路をソフトウェアによって機能的に実現するようにしたが、ハードウェアで同様の回路を構成してもよいことは当然である。
【００４３】
更に実施の形態では制御信号２１５を遅延時間に比例する電圧を表わした信号としたが、これに限るものではない。たとえば、遅延時間に比例する電流を表わした信号あるいは遅延時間に対応するパルス数を表わした信号等の各種の形態を採ることができる。
【００４４】
以上説明した実施の形態の一部または全部は、以下の付記のようにも記載されるが、以下の記載に限定されるものではない。
【００４５】
（付記１）
所定の入力端子から直接入力される入力信号と、前記入力端子から所定の回路を経由することで前記入力信号の遅延時間を調整しながらその都度出力される出力信号との間で位相差を逐次求める位相差測定手段と、
この位相差測定手段により測定した前記出力信号の位相差がこの出力信号を入力する回路で許容範囲内であるかを判別する位相差許容範囲判別手段と、
この位相差許容範囲判別手段が前記位相差が許容範囲内でないと判別する状態で、前記出力信号の出力を遮断する出力制御手段
とを具備することを特徴とする出力信号制御装置。
【００４６】
（付記２）
前記出力制御手段は、前記位相差許容範囲判別手段が前記位相差が許容範囲内であると判別すると、前記出力信号の出力を開始する出力開始手段を具備することを特徴とする付記１記載の出力信号制御装置。
【００４７】
（付記３）
前記所定の回路は、複数のタップから１つのタップを選択することにより複数の遅延時間の中から特定の１つの遅延時間を設定可能なディレイラインと、前記入力信号と前記ディレイラインの出力信号とを比較して出力信号の前記入力信号に対する遅延時間を規定範囲内になるように選択する遅延時間選択手段とを具備することを特徴とする付記１記載の出力信号制御装置。
【００４８】
（付記４）
前記所定の回路は、前記ディレイラインと直列に接続された任意の回路によって構成されることを特徴とする付記３記載の出力信号制御装置。
【００４９】
（付記５）
前記所定の回路は、前記ディレイラインのみによって構成されることを特徴とする付記３記載の出力信号制御装置。
【００５０】
（付記６）
前記任意の回路はこれを通過する信号を所定時間遅延させる回路であることを特徴とする付記４記載の出力信号制御装置。
【００５１】
（付記７）
所定の入力端子から直接入力される入力信号と、前記入力端子から所定の遅延時間選択ステップで遅延時間を調整しながらその都度出力される出力信号との間で位相差を逐次求める位相差測定ステップと、
この位相差測定ステップで測定した前記出力信号の位相差がこの出力信号を入力する回路で許容範囲内であるかを判別する位相差許容範囲判別ステップと、
この位相差許容範囲判別ステップが前記位相差が許容範囲内でないと判別する状態で、前記出力信号の出力を遮断する出力制御ステップと、
前記位相差許容範囲判別ステップで前記位相差が許容範囲内となると、前記出力信号の出力を開始する出力開始ステップ
とを具備することを特徴とする出力信号制御方法。
【００５２】
（付記８）
前記所定の遅延時間選択ステップは、複数のタップにそれぞれ対応した遅延時間の中から特定の１つの遅延時間を設定可能なディレイラインに入力された前記入力信号の出力信号と前記入力端子から直接入力される入力信号を比較する比較ステップと、この比較ステップにより得られた前記ディレイラインの出力信号の遅延時間が規定範囲内になるように前記複数のタップから１つのタップを選択するタップ選択ステップとを具備することを特徴とする付記７記載の出力信号制御方法。
【００５３】
（付記９）
コンピュータに、
所定の入力端子から直接入力される入力信号と、前記入力端子から所定の遅延時間選択処理で遅延時間を調整しながらその都度出力される出力信号との間で位相差を逐次求める位相差測定処理と、
この位相差測定処理で測定した前記出力信号の位相差がこの出力信号を入力する回路で許容範囲内であるかを判別する位相差許容範囲判別処理と、
この位相差許容範囲判別処理が前記位相差が許容範囲内でないと判別する状態で、前記出力信号の出力を遮断する出力制御処理と、
前記位相差許容範囲判別処理で前記位相差が許容範囲内となると、前記出力信号の出力を開始する出力開始処理
とを実行させることを特徴とする出力信号制御プログラム。
【００５４】
（付記１０）
前記所定の遅延時間選択処理では、複数のタップにそれぞれ対応した遅延時間の中から特定の１つの遅延時間を設定可能なディレイラインに入力された前記入力信号の出力信号と前記入力端子から直接入力される入力信号を比較する比較処理と、この比較処理により得られた前記ディレイラインの出力信号の遅延時間が規定範囲内になるように前記複数のタップから１つのタップを選択するタップ選択処理とを前記コンピュータに実行させることを特徴とする付記９記載の出力信号制御プログラム。
【符号の説明】
【００５５】
１０、２００ 出力信号制御装置
１１ 位相差測定手段
１２ 位相差許容範囲判別手段
１３ 出力制御手段
２０ 出力信号制御方法
２１ 位相差測定ステップ
２２ 位相差許容範囲判別ステップ
２３ 出力制御ステップ
２４ 出力開始ステップ
３０ 出力信号制御プログラム
３１ 位相差測定処理
３２ 位相差許容範囲判別処理
３３ 出力制御処理
３４ 出力開始処理
２０１ 入力端子
２０２ 入力信号
２０３ ディレイライン部
２０５ 遅延信号
２０６ タップ選択部
２０７ 任意回路
２０９、２１２ 出力信号
２１１ 遅延時間許容判定部
２１３ 出力端子
２１４ 遅延測定比較部
２１５ 制御信号
２２２ タップ選択スイッチ
２３１ 遅延測定部
２３３ 出力遮断スイッチ
２４１ ＣＰＵ
２４２ メモリ
２４３ 主制御部
【技術分野】
【０００１】
本発明は、入力信号に対して所定の処理を行った後の出力信号の出力を制御する出力信号制御装置、出力信号制御方法および出力信号制御プログラムに関する。本発明は特に入力信号を遅延させる遅延回路あるいは遅延素子を備えた装置に好適な出力信号制御装置、出力信号制御方法および出力信号制御プログラムに関する。
【背景技術】
【０００２】
ある回路から入力した信号を処理して他の回路に出力信号として出力するとき、入力信号を所定の時間だけ遅延させて出力信号とする必要がある場合がある。たとえばクロック信号に本来同期しているはずのデータが、何らかの原因で遅延して送られてきたとする。このデータを本来のクロック信号の立ち上がりや立ち下がりのタイミングで読み取ろうとすると、誤った読み取りが行われる可能性がある。
【０００３】
そこで、本発明に関連する関連技術として、必要な遅延時間を入力信号に与えるようにした遅延時間自動制御回路が提案されている（たとえば特許文献１参照）。
【０００４】
図８は、この関連技術による遅延時間自動制御回路の概要を表わしたものである。この遅延時間自動制御回路１００は、第１のパルス信号１０１を入力する遅延回路１０２と、この遅延回路１０２から遅延して出力される第２のパルス信号１０３および第１のパルス信号１０１を入力して遅延回路１０２に対して制御信号１０４を出力する制御信号発生回路１０５から構成されている。
【０００５】
遅延回路１０２は、制御信号１０４によって第１のパルス信号１０１に対する第２のパルス信号１０３の遅延時間を変化させることができる。制御信号発生回路１０５は、第１のパルス信号１０１と第２のパルス信号１０３を比較することで第２のパルス信号１０３の遅延時間を算出することができる。そして、この算出した遅延時間を制御信号１０４として遅延回路１０２にフィードバックすることで、第１のパルス信号１０１と第２のパルス信号１０３の間の遅延時間が予め定めた時間の範囲からずれたとき、その誤差時間が最小になるようにしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭５８−２２５３７４号公報（公報第２ページ左下欄第１０行目〜同ページ右下欄第１５行目、第２図）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図８に示した遅延時間自動制御回路１００では、第１のパルス信号１０１と第２のパルス信号１０３の比較結果を制御信号１０４として遅延回路１０２にフィードバックする構成となっている。このため、第１のパルス信号１０１の立ち上がりや立ち下がりのタイミングが一定せず時間的に変動するような場合には、第２のパルス信号１０３における遅延時間が規定値以内に収束するまでに多少の時間が掛かる。この収束までの時間中に遅延時間あるいは位相差が許容される範囲を超えるような場合があると、第２のパルス信号１０３を入力する図示しない後段の回路部分でエラーが発生してしまう場合があった。
【０００８】
また、この遅延時間自動制御回路１００では、第１のパルス信号１０１と第２のパルス信号１０３の位相差に応じた制御信号１０４を作成している。制御信号１０４は遅延回路１０２に入力されて第２のパルス信号１０３の作成に反映される。このため、制御信号１０４が第２のパルス信号１０３として反映されるまでに多少の時間が掛かることになる。しかしながら、この程度の時間では第２のパルス信号１０３の遅延が規定値に収束しない状態で出力される場合があり、同様に後段の回路に不具合を与える可能性がある。
【０００９】
そこで本発明の目的は、入力信号を遅延させて出力信号を作成する際に、入力信号の変動が原因で出力信号の遅延が規定値内に納まらない場合であっても、この出力信号によるエラーの発生の抑制が可能な出力信号制御装置、方法およびプログラムを提供することにある。
【００１０】
本発明の他の目的は、入力信号を遅延させて出力信号を作成する際に、入力信号に対する出力信号の遅延時間を規定値に収束させることのできる出力信号制御装置、方法およびプログラムを提供することにある。
【課題を解決するための手段】
【００１１】
本発明では、（イ）所定の入力端子から直接入力される入力信号と、前記した入力端子から所定の回路を経由することで前記した入力信号の遅延時間を調整しながらその都度出力される出力信号との間で位相差を逐次求める位相差測定手段と、（ロ）この位相差測定手段により測定した前記した出力信号の位相差がこの出力信号を入力する回路で許容範囲内であるかを判別する位相差許容範囲判別手段と、（ハ）この位相差許容範囲判別手段が前記した位相差が許容範囲内でないと判別する状態で、前記した出力信号の出力を遮断する出力制御手段とを出力信号制御装置が具備する。
【００１２】
また、本発明では、（イ）所定の入力端子から直接入力される入力信号と、前記した入力端子から所定の遅延時間選択ステップで遅延時間を調整しながらその都度出力される出力信号との間で位相差を逐次求める位相差測定ステップと、（ロ）この位相差測定ステップで測定した前記した出力信号の位相差がこの出力信号を入力する回路で許容範囲内であるかを判別する位相差許容範囲判別ステップと、（ハ）この位相差許容範囲判別ステップが前記した位相差が許容範囲内でないと判別する状態で、前記した出力信号の出力を遮断する出力制御ステップと、（ニ）前記した位相差許容範囲判別ステップで前記した位相差が許容範囲内となると、前記した出力信号の出力を開始する出力開始ステップとを出力信号制御方法が具備する。
【００１３】
更に、本発明では、コンピュータに、出力信号制御プログラムとして、（イ）所定の入力端子から直接入力される入力信号と、前記した入力端子から所定の遅延時間選択処理で遅延時間を調整しながらその都度出力される出力信号との間で位相差を逐次求める位相差測定処理と、（ロ）この位相差測定処理で測定した前記した出力信号の位相差がこの出力信号を入力する回路で許容範囲内であるかを判別する位相差許容範囲判別処理と、（ハ）この位相差許容範囲判別処理が前記した位相差が許容範囲内でないと判別する状態で、前記した出力信号の出力を遮断する出力制御処理と、（ニ）前記した位相差許容範囲判別処理で前記した位相差が許容範囲内となると、前記した出力信号の出力を開始する出力開始処理とを実行させる。
【発明の効果】
【００１４】
以上説明したように本発明によれば、入力端子から入力された入力信号と、遅延時間を調整しながらその都度出力される出力信号との間で位相差を求め、この位相差が許容範囲内でないと判別する状態では、出力信号の出力を遮断するようにした。これにより、出力信号を用いる回路がエラーを発生させることを防止することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の出力信号制御装置のクレーム対応図である。
【図２】本発明の出力信号制御方法のクレーム対応図である。
【図３】本発明の出力信号制御プログラムのクレーム対応図である。
【図４】本発明の実施の形態における出力信号制御装置の構成を表わしたブロック図である。
【図５】本実施の形態におけるディレイライン部に内蔵された第１〜第５の遅延素子の遅延時間を表わした説明図である。
【図６】本実施の形態における出力信号制御装置の遅延測定比較部およびタップ選択部を中心とした一次遅延制御の様子を表わした流れ図である。
【図７】本実施の形態における出力信号制御装置の遅延時間許容判定部を中心とした二次遅延制御の様子を表わした流れ図である。
【図８】本発明の関連技術による遅延時間自動制御回路の概要を表わしたブロック図である。
【発明を実施するための形態】
【００１６】
図１は、本発明の出力信号制御装置のクレーム対応図を示したものである。本発明の出力信号制御装置１０は、位相差測定手段１１と、位相差許容範囲判別手段１２と、出力制御手段１３を備えている。ここで、位相差測定手段１１は、所定の入力端子から直接入力される入力信号と、前記した入力端子から所定の回路を経由することで前記した入力信号の遅延時間を調整しながらその都度出力される出力信号との間で位相差を逐次求める。位相差許容範囲判別手段１２は、位相差測定手段１１が測定した前記した出力信号の位相差がこの出力信号を入力する回路で許容範囲内であるかを判別する。出力制御手段１３は、位相差許容範囲判別手段１２が前記した位相差が許容範囲内でないと判別する状態で、前記した出力信号の出力を遮断する。
【００１７】
図２は、本発明の出力信号制御方法のクレーム対応図を示したものである。本発明の出力信号制御方法２０は、位相差測定ステップ２１と、位相差許容範囲判別ステップ２２と、出力制御ステップ２３と、出力開始ステップ２４を備えている。ここで、位相差測定ステップ２１では、所定の入力端子から直接入力される入力信号と、前記した入力端子から所定の遅延時間選択ステップで遅延時間を調整しながらその都度出力される出力信号との間で位相差を逐次求める。位相差許容範囲判別ステップ２２では、位相差測定ステップ２１で測定した前記した出力信号の位相差がこの出力信号を入力する回路で許容範囲内であるかを判別する。出力制御ステップ２３では、位相差許容範囲判別ステップ２２が前記した位相差が許容範囲内でないと判別する状態で、前記した出力信号の出力を遮断する。出力開始ステップ２４では、位相差許容範囲判別ステップ２２で前記した位相差が許容範囲内となると、前記した出力信号の出力を開始する。
【００１８】
図３は、本発明の出力信号制御プログラムのクレーム対応図を示したものである。本発明の出力信号制御プログラム３０は、コンピュータに、位相差測定処理３１と、位相差許容範囲判別処理３２と、出力制御処理３３と、出力開始処理３４を実行させるようにしている。ここで、位相差測定処理３１では、所定の入力端子から直接入力される入力信号と、前記した入力端子から所定の遅延時間選択処理で遅延時間を調整しながらその都度出力される出力信号との間で位相差を逐次求める。位相差許容範囲判別処理３２では、位相差測定処理３１で測定した前記した出力信号の位相差がこの出力信号を入力する回路で許容範囲内であるかを判別する。出力制御処理３３では、位相差許容範囲判別処理３２が前記した位相差が許容範囲内でないと判別する状態で、前記した出力信号の出力を遮断する。出力開始処理３４では、位相差許容範囲判別処理３２で前記した位相差が許容範囲内となると、前記した出力信号の出力を開始する。
【００１９】
＜発明の実施の形態＞
【００２０】
次に本発明の実施の形態を説明する。
【００２１】
図４は、本発明の実施の形態における出力信号制御装置の構成を表わしたものである。本実施の形態における出力信号制御装置２００は、入力端子２０１からパルス状の入力信号２０２を入力するディレイライン（ＤＬ）部２０３を備えている。ディレイライン部２０３は、本実施の形態で遅延時間の異なる第１〜第５の遅延素子（共に図示せず。）を内蔵しており、出力側に配置された第１〜第５の出力ライン２０４1〜２０４5に入力信号２０２をそれぞれ異なる遅延時間で遅延させた遅延信号２０５1〜２０５5を出力するようになっている。遅延信号２０５1〜２０５5はタップ選択部２０６に供給されて、その中の１つが選択され、所定の回路としての任意回路２０７に遅延信号２０８として入力される。
【００２２】
任意回路２０７から出力される出力信号２０９は、接続端子２１０を介して遅延時間許容判定部２１１に入力されて遅延時間が許容できる範囲であるかの判定が行われ、出力信号２１２として出力端子２１３から出力される。また、任意回路２０７から出力される出力信号２０９は入力信号２０２と共に遅延測定比較部２１４に入力されて比較され、その結果として得られる制御信号２１５がタップ選択部２０６に供給されることになる。制御信号２１５は、たとえば入力信号２０２と出力信号２０９の比較から得られる遅延時間に比例する電圧を表わした信号である。
【００２３】
このような出力信号制御装置２００でタップ選択部２０６は、第１〜第５の出力ライン２０４1〜２０４5に入力端子を１つずつ接続した出力制御素子２２１1〜２２１5と、これらの出力制御素子２２１1〜２２１5の制御端子のいずれか１つを接地するタップ選択スイッチ２２２を備えている。タップ選択スイッチ２２２は、遅延測定比較部２１４から出力される制御信号２１５によって、出力制御素子２２１1〜２２１5の制御端子に接続されたタップの１つを選択するようになっている。これにより、出力制御素子２２１1〜２２１5のうちの制御端子が接地された素子がオンとなり、これから出力される遅延信号２０８が、任意回路２０７に入力されることになる。
【００２４】
任意回路２０７の出力信号２０９は、次段の遅延時間許容判定部２１１に入力されて、出力信号２１２として出力端子２１３から出力される。任意回路２０７は出力信号制御装置２００内に任意に配置可能な回路であって、その回路の内容が特に制限されるものではない。任意回路２０７の存在によって遅延信号２０８が更に遅延する可能性はある。入力信号２０２に対する出力信号２０９の遅延時間は、タップ選択部２０６によって選択された遅延時間と任意回路２０７自体で発生する遅延時間の合計値となる。任意回路２０７は出力信号制御装置２００内に存在しなくてもよく、この場合には遅延信号２０８が出力信号２０９と同一となる。
【００２５】
遅延時間許容判定部２１１は、接続端子２１０に現われた出力信号２０９が入力信号２０２からどれだけ遅延したかを測定する遅延測定部２３１と、遅延測定部２３１から出力される判断信号２３２によって出力信号２０９をオン・オフする出力遮断スイッチ２３３によって構成されている。出力遮断スイッチ２３３からは最終的な出力信号２１２が出力端子２１３に出力されることになる。
【００２６】
このような出力信号制御装置２００でタップ選択部２０６は、入力信号２０２に対する出力信号２０９の遅延時間が規定の範囲内に収まるようにディレイライン部２０３の出力する遅延信号２０５1〜２０５5を選択する。遅延時間許容判定部２１１は、この結果を入力して、遅延時間が出力端子２１３に接続された図示しない後段の回路で許容できる範囲内にない状態であれば、タップ選択部２０６を用いた遅延時間の収束が十分でない段階なので、遅延測定部２３１は遅延が規定範囲内にないものとして、出力遮断スイッチ２３３をオフに保つ。これにより、出力端子２１３から図示しない後段の回路に出力信号２１２が出力されることはなく、エラーの発生が防止されることになる。
【００２７】
一方、遅延時間の収束が十分行われる状態になったとき、あるいは制御当初から入力信号２０２に対する出力信号２０９の遅延時間が規定の範囲内に収まっていれば、遅延時間許容判定部２１１の遅延測定部２３１は遅延が規定範囲内にあるものとして、出力遮断スイッチ２３３をオンにする。これにより、出力端子２１３から図示しない後段の回路に出力信号２１２が出力される。この場合、図示しない後段の回路で出力信号２１２によるエラーが発生するおそれはない。
【００２８】
出力信号制御装置２００は、以上のような基本構成となっている。本実施の形態では、出力信号制御装置２００の遅延測定比較部２１４等の主要部をソフトウェアで機能的に実現するようにしている。このために出力信号制御装置２００はＣＰＵ（Central Processing Unit；中央演算処理ユニット）２４１とメモリ２４２を備える主制御部２４３を有している。メモリ２４２には、作業メモリとしての領域の他に、ＣＰＵ２４１が実行する制御プログラムが格納されている。
【００２９】
図５は、ディレイライン部に内蔵された第１〜第５の遅延素子の遅延時間を表わしたものである。図４と共に説明する。
【００３０】
本実施の形態では、第１の遅延素子の遅延時間は「０」であり、実際には遅延素子が配置されていない。第２〜第５の遅延素子の遅延時間は単位時間１τずつ遅延時間が長くなっている。第５の遅延素子の遅延時間４τは、入力端子２０１から入力される入力信号２０２の通常想定される遅延の最大幅あるいはそれ以上の時間に設定されている。
【００３１】
これにより、通常想定される時間幅の範囲内で入力信号２０２の入力するタイミングが一時的にずれたとしても、第１〜第５の遅延素子の遅延時間の選定を理想的に行うことができれば、タップ選択部２０６から出力される遅延信号２０８の相対的なずれを規定の範囲内に納めることができる。
【００３２】
図６は出力信号制御装置の遅延測定比較部およびタップ選択部を中心とした一次遅延制御の様子を表わしたものである。図４および図５と共に説明する。
【００３３】
出力信号制御装置２００の入力端子２０１が入力信号２０２を受信すると（ステップＳ３０１：Ｙ）、遅延測定比較部２１４は任意回路２０７からの出力信号２０９が入力信号２０２に対してどの程度遅延しているかを調べる（ステップＳ３０２）。これは、たとえば入力信号２０２と出力信号２０９の信号波形の立ち上がった部位あるいは立ち下がった部位を時間的に比較することで判別する。
【００３４】
ＣＰＵ２４１は、この結果、得られた出力信号２０９の遅延時間が予め定めた規定範囲よりも小さいかをチェックする（ステップＳ３０３）。小さいと判別した場合には（Ｙ）、遅延時間に比例する電圧で表わされた制御信号２１５をタップ選択スイッチ２２２に供給することで、遅延時間が大きなタップを選択する（ステップＳ３０４）。そして、再び入力信号２０２の受信を待機することになる（リターン）。
【００３５】
一方、出力信号２０９の遅延時間が規定範囲と同一かこれよりも大きいと判別した場合（ステップＳ３０３：Ｎ）、ＣＰＵ２４１は制御信号２１５をタップ選択スイッチ２２２に供給することで、遅延時間が小さなタップを選択する（ステップＳ３０５）。そして、再び入力信号２０２の受信を待機することになる（リターン）。
【００３６】
図７は、出力信号制御装置の遅延時間許容判定部を中心とした二次遅延制御の様子を表わしたものである。図４および図５と共に説明する。
【００３７】
図６で示した処理による一次遅延制御が開始され、タップ選択スイッチ２２２がタップを選択したとする。遅延測定部２３１はこの後に入力信号２０２の受信を検知すると（ステップＳ３１１：Ｙ）、これを基準として任意回路２０７からの出力信号２０９の遅延時間を測定する（ステップＳ３１２）。遅延測定部２３１は、測定した遅延時間（位相差）が出力端子２１３に接続された図示しない後段の回路との関係で、エラーを発生させない値の範囲内としての規定値内であるかを判別する（ステップＳ３１３）。この結果、エラーを発生させない値の範囲外と判別された場合（Ｎ）、判断信号２３２によって出力遮断スイッチ２３３が出力信号２０９の出力を遮断する（ステップＳ３１４）。この場合、出力信号２１２が出力端子２１３から出力されない状態で、処理がステップＳ３１１に戻される（リターン）。これにより、出力端子２１３から図示しない後段の回路に出力信号２１２が出力されることはなく、エラーの発生が防止される。
【００３８】
入力信号２０２の受信が開始されてから時間が経過して一次遅延制御によるタップ選択部２０６を用いた遅延時間の収束が行われて来たとする。このような場合には、ステップＳ３１２による遅延時間（位相差）の測定結果が規定値内となる（ステップＳ３１３：Ｙ）。これにより出力遮断スイッチ２３３がオン状態に変化して（ステップＳ３１５）、処理をステップＳ３１１に戻す（リターン）。これにより、出力遮断スイッチ２３３が出力信号２０９を遮断しなくなるので、出力端子２１３から出力信号２１２の出力が開始されることになる。
【００３９】
以上説明したように本実施の形態の出力信号制御装置２００では、一次遅延制御と二次遅延制御が時間的に並行して行われる。そして、一次遅延制御では、入力端子２０１から入力される入力信号２０２に時間軸上の遅延が生じても、ディレイライン部２０３の選択によって入力信号２０２と出力信号２０９の位相差を次第に収束させるようにしている。また、二次遅延制御では、後段の回路に位相の許容値よりもずれた出力信号が出力されることによりエラーが生じる不具合を、出力遮断スイッチ２３３を使用して解消している。
【００４０】
このような本実施の形態の出力信号制御装置２００によれば、規定範囲内に修正された信号だけを外部に出力し、規定された範囲内の遅延時間でない信号は外部に出力しないようにした。これにより、外部での信号の位相のずれによるエラーをなくすことができる。また、入力信号と出力信号の位相差を比較し、位相差が規定範囲に収まっていない場合には、出力を遮断することにしたので、入出力信号の位相がずれてしまっている状況であっても位相差が規定範囲内に収束するまで出力を遮断し、ディレイライン部２０３の選択によって位相差が規定範囲内に収束した場合のみ出力を行うことができる。これにより、たとえば図示しないクロックによって読み取りが不可能となるような出力信号が後段の回路に出力されることがない。
【００４１】
なお、位相差が規定範囲内に収束するまで出力を遮断する場合には、出力信号を遮断された回路側でこの信号遮断を感知して、信号の伝達経路を切り替える等の次善措置（フェールセーフ）を行うようにしてもよい。
【００４２】
また実施の形態では、ディレイライン部２０３に遅延素子を５種類配置し、そのうちの１つの遅延時間を「０」としたが、遅延素子の種類の数および各遅延素子の遅延時間は任意に設定することができる。更に実施の形態では図４に示した遅延時間許容判定部２１１および遅延測定比較部２１４等の回路をソフトウェアによって機能的に実現するようにしたが、ハードウェアで同様の回路を構成してもよいことは当然である。
【００４３】
更に実施の形態では制御信号２１５を遅延時間に比例する電圧を表わした信号としたが、これに限るものではない。たとえば、遅延時間に比例する電流を表わした信号あるいは遅延時間に対応するパルス数を表わした信号等の各種の形態を採ることができる。
【００４４】
以上説明した実施の形態の一部または全部は、以下の付記のようにも記載されるが、以下の記載に限定されるものではない。
【００４５】
（付記１）
所定の入力端子から直接入力される入力信号と、前記入力端子から所定の回路を経由することで前記入力信号の遅延時間を調整しながらその都度出力される出力信号との間で位相差を逐次求める位相差測定手段と、
この位相差測定手段により測定した前記出力信号の位相差がこの出力信号を入力する回路で許容範囲内であるかを判別する位相差許容範囲判別手段と、
この位相差許容範囲判別手段が前記位相差が許容範囲内でないと判別する状態で、前記出力信号の出力を遮断する出力制御手段
とを具備することを特徴とする出力信号制御装置。
【００４６】
（付記２）
前記出力制御手段は、前記位相差許容範囲判別手段が前記位相差が許容範囲内であると判別すると、前記出力信号の出力を開始する出力開始手段を具備することを特徴とする付記１記載の出力信号制御装置。
【００４７】
（付記３）
前記所定の回路は、複数のタップから１つのタップを選択することにより複数の遅延時間の中から特定の１つの遅延時間を設定可能なディレイラインと、前記入力信号と前記ディレイラインの出力信号とを比較して出力信号の前記入力信号に対する遅延時間を規定範囲内になるように選択する遅延時間選択手段とを具備することを特徴とする付記１記載の出力信号制御装置。
【００４８】
（付記４）
前記所定の回路は、前記ディレイラインと直列に接続された任意の回路によって構成されることを特徴とする付記３記載の出力信号制御装置。
【００４９】
（付記５）
前記所定の回路は、前記ディレイラインのみによって構成されることを特徴とする付記３記載の出力信号制御装置。
【００５０】
（付記６）
前記任意の回路はこれを通過する信号を所定時間遅延させる回路であることを特徴とする付記４記載の出力信号制御装置。
【００５１】
（付記７）
所定の入力端子から直接入力される入力信号と、前記入力端子から所定の遅延時間選択ステップで遅延時間を調整しながらその都度出力される出力信号との間で位相差を逐次求める位相差測定ステップと、
この位相差測定ステップで測定した前記出力信号の位相差がこの出力信号を入力する回路で許容範囲内であるかを判別する位相差許容範囲判別ステップと、
この位相差許容範囲判別ステップが前記位相差が許容範囲内でないと判別する状態で、前記出力信号の出力を遮断する出力制御ステップと、
前記位相差許容範囲判別ステップで前記位相差が許容範囲内となると、前記出力信号の出力を開始する出力開始ステップ
とを具備することを特徴とする出力信号制御方法。
【００５２】
（付記８）
前記所定の遅延時間選択ステップは、複数のタップにそれぞれ対応した遅延時間の中から特定の１つの遅延時間を設定可能なディレイラインに入力された前記入力信号の出力信号と前記入力端子から直接入力される入力信号を比較する比較ステップと、この比較ステップにより得られた前記ディレイラインの出力信号の遅延時間が規定範囲内になるように前記複数のタップから１つのタップを選択するタップ選択ステップとを具備することを特徴とする付記７記載の出力信号制御方法。
【００５３】
（付記９）
コンピュータに、
所定の入力端子から直接入力される入力信号と、前記入力端子から所定の遅延時間選択処理で遅延時間を調整しながらその都度出力される出力信号との間で位相差を逐次求める位相差測定処理と、
この位相差測定処理で測定した前記出力信号の位相差がこの出力信号を入力する回路で許容範囲内であるかを判別する位相差許容範囲判別処理と、
この位相差許容範囲判別処理が前記位相差が許容範囲内でないと判別する状態で、前記出力信号の出力を遮断する出力制御処理と、
前記位相差許容範囲判別処理で前記位相差が許容範囲内となると、前記出力信号の出力を開始する出力開始処理
とを実行させることを特徴とする出力信号制御プログラム。
【００５４】
（付記１０）
前記所定の遅延時間選択処理では、複数のタップにそれぞれ対応した遅延時間の中から特定の１つの遅延時間を設定可能なディレイラインに入力された前記入力信号の出力信号と前記入力端子から直接入力される入力信号を比較する比較処理と、この比較処理により得られた前記ディレイラインの出力信号の遅延時間が規定範囲内になるように前記複数のタップから１つのタップを選択するタップ選択処理とを前記コンピュータに実行させることを特徴とする付記９記載の出力信号制御プログラム。
【符号の説明】
【００５５】
１０、２００ 出力信号制御装置
１１ 位相差測定手段
１２ 位相差許容範囲判別手段
１３ 出力制御手段
２０ 出力信号制御方法
２１ 位相差測定ステップ
２２ 位相差許容範囲判別ステップ
２３ 出力制御ステップ
２４ 出力開始ステップ
３０ 出力信号制御プログラム
３１ 位相差測定処理
３２ 位相差許容範囲判別処理
３３ 出力制御処理
３４ 出力開始処理
２０１ 入力端子
２０２ 入力信号
２０３ ディレイライン部
２０５ 遅延信号
２０６ タップ選択部
２０７ 任意回路
２０９、２１２ 出力信号
２１１ 遅延時間許容判定部
２１３ 出力端子
２１４ 遅延測定比較部
２１５ 制御信号
２２２ タップ選択スイッチ
２３１ 遅延測定部
２３３ 出力遮断スイッチ
２４１ ＣＰＵ
２４２ メモリ
２４３ 主制御部
【特許請求の範囲】
【請求項１】
所定の入力端子から直接入力される入力信号と、前記入力端子から所定の回路を経由することで前記入力信号の遅延時間を調整しながらその都度出力される出力信号との間で位相差を逐次求める位相差測定手段と、
この位相差測定手段により測定した前記出力信号の位相差がこの出力信号を入力する回路で許容範囲内であるかを判別する位相差許容範囲判別手段と、
この位相差許容範囲判別手段が前記位相差が許容範囲内でないと判別する状態で、前記出力信号の出力を遮断する出力制御手段
とを具備することを特徴とする出力信号制御装置。
【請求項２】
前記出力制御手段は、前記位相差許容範囲判別手段が前記位相差が許容範囲内であると判別すると、前記出力信号の出力を開始する出力開始手段を具備することを特徴とする請求項１記載の出力信号制御装置。
【請求項３】
前記所定の回路は、複数のタップから１つのタップを選択することにより複数の遅延時間の中から特定の１つの遅延時間を設定可能なディレイラインと、前記入力信号と前記ディレイラインの出力信号とを比較して出力信号の前記入力信号に対する遅延時間を規定範囲内になるように選択する遅延時間選択手段とを具備することを特徴とする請求項１記載の出力信号制御装置。
【請求項４】
前記所定の回路は、前記ディレイラインと直列に接続された任意の回路によって構成されることを特徴とする請求項３記載の出力信号制御装置。
【請求項５】
前記所定の回路は、前記ディレイラインのみによって構成されることを特徴とする請求項３記載の出力信号制御装置。
【請求項６】
前記任意の回路はこれを通過する信号を所定時間遅延させる回路であることを特徴とする請求項４記載の出力信号制御装置。
【請求項７】
所定の入力端子から直接入力される入力信号と、前記入力端子から所定の遅延時間選択ステップで遅延時間を調整しながらその都度出力される出力信号との間で位相差を逐次求める位相差測定ステップと、
この位相差測定ステップで測定した前記出力信号の位相差がこの出力信号を入力する回路で許容範囲内であるかを判別する位相差許容範囲判別ステップと、
この位相差許容範囲判別ステップが前記位相差が許容範囲内でないと判別する状態で、前記出力信号の出力を遮断する出力制御ステップと、
前記位相差許容範囲判別ステップで前記位相差が許容範囲内となると、前記出力信号の出力を開始する出力開始ステップ
とを具備することを特徴とする出力信号制御方法。
【請求項８】
前記所定の遅延時間選択ステップは、複数のタップにそれぞれ対応した遅延時間の中から特定の１つの遅延時間を設定可能なディレイラインに入力された前記入力信号の出力信号と前記入力端子から直接入力される入力信号を比較する比較ステップと、この比較ステップにより得られた前記ディレイラインの出力信号の遅延時間が規定範囲内になるように前記複数のタップから１つのタップを選択するタップ選択ステップとを具備することを特徴とする請求項７記載の出力信号制御方法。
【請求項９】
コンピュータに、
所定の入力端子から直接入力される入力信号と、前記入力端子から所定の遅延時間選択処理で遅延時間を調整しながらその都度出力される出力信号との間で位相差を逐次求める位相差測定処理と、
この位相差測定処理で測定した前記出力信号の位相差がこの出力信号を入力する回路で許容範囲内であるかを判別する位相差許容範囲判別処理と、
この位相差許容範囲判別処理が前記位相差が許容範囲内でないと判別する状態で、前記出力信号の出力を遮断する出力制御処理と、
前記位相差許容範囲判別処理で前記位相差が許容範囲内となると、前記出力信号の出力を開始する出力開始処理
とを実行させることを特徴とする出力信号制御プログラム。
【請求項１０】
前記所定の遅延時間選択処理では、複数のタップにそれぞれ対応した遅延時間の中から特定の１つの遅延時間を設定可能なディレイラインに入力された前記入力信号の出力信号と前記入力端子から直接入力される入力信号を比較する比較処理と、この比較処理により得られた前記ディレイラインの出力信号の遅延時間が規定範囲内になるように前記複数のタップから１つのタップを選択するタップ選択処理とを前記コンピュータに実行させることを特徴とする請求項９記載の出力信号制御プログラム。
【請求項１】
所定の入力端子から直接入力される入力信号と、前記入力端子から所定の回路を経由することで前記入力信号の遅延時間を調整しながらその都度出力される出力信号との間で位相差を逐次求める位相差測定手段と、
この位相差測定手段により測定した前記出力信号の位相差がこの出力信号を入力する回路で許容範囲内であるかを判別する位相差許容範囲判別手段と、
この位相差許容範囲判別手段が前記位相差が許容範囲内でないと判別する状態で、前記出力信号の出力を遮断する出力制御手段
とを具備することを特徴とする出力信号制御装置。
【請求項２】
前記出力制御手段は、前記位相差許容範囲判別手段が前記位相差が許容範囲内であると判別すると、前記出力信号の出力を開始する出力開始手段を具備することを特徴とする請求項１記載の出力信号制御装置。
【請求項３】
前記所定の回路は、複数のタップから１つのタップを選択することにより複数の遅延時間の中から特定の１つの遅延時間を設定可能なディレイラインと、前記入力信号と前記ディレイラインの出力信号とを比較して出力信号の前記入力信号に対する遅延時間を規定範囲内になるように選択する遅延時間選択手段とを具備することを特徴とする請求項１記載の出力信号制御装置。
【請求項４】
前記所定の回路は、前記ディレイラインと直列に接続された任意の回路によって構成されることを特徴とする請求項３記載の出力信号制御装置。
【請求項５】
前記所定の回路は、前記ディレイラインのみによって構成されることを特徴とする請求項３記載の出力信号制御装置。
【請求項６】
前記任意の回路はこれを通過する信号を所定時間遅延させる回路であることを特徴とする請求項４記載の出力信号制御装置。
【請求項７】
所定の入力端子から直接入力される入力信号と、前記入力端子から所定の遅延時間選択ステップで遅延時間を調整しながらその都度出力される出力信号との間で位相差を逐次求める位相差測定ステップと、
この位相差測定ステップで測定した前記出力信号の位相差がこの出力信号を入力する回路で許容範囲内であるかを判別する位相差許容範囲判別ステップと、
この位相差許容範囲判別ステップが前記位相差が許容範囲内でないと判別する状態で、前記出力信号の出力を遮断する出力制御ステップと、
前記位相差許容範囲判別ステップで前記位相差が許容範囲内となると、前記出力信号の出力を開始する出力開始ステップ
とを具備することを特徴とする出力信号制御方法。
【請求項８】
前記所定の遅延時間選択ステップは、複数のタップにそれぞれ対応した遅延時間の中から特定の１つの遅延時間を設定可能なディレイラインに入力された前記入力信号の出力信号と前記入力端子から直接入力される入力信号を比較する比較ステップと、この比較ステップにより得られた前記ディレイラインの出力信号の遅延時間が規定範囲内になるように前記複数のタップから１つのタップを選択するタップ選択ステップとを具備することを特徴とする請求項７記載の出力信号制御方法。
【請求項９】
コンピュータに、
所定の入力端子から直接入力される入力信号と、前記入力端子から所定の遅延時間選択処理で遅延時間を調整しながらその都度出力される出力信号との間で位相差を逐次求める位相差測定処理と、
この位相差測定処理で測定した前記出力信号の位相差がこの出力信号を入力する回路で許容範囲内であるかを判別する位相差許容範囲判別処理と、
この位相差許容範囲判別処理が前記位相差が許容範囲内でないと判別する状態で、前記出力信号の出力を遮断する出力制御処理と、
前記位相差許容範囲判別処理で前記位相差が許容範囲内となると、前記出力信号の出力を開始する出力開始処理
とを実行させることを特徴とする出力信号制御プログラム。
【請求項１０】
前記所定の遅延時間選択処理では、複数のタップにそれぞれ対応した遅延時間の中から特定の１つの遅延時間を設定可能なディレイラインに入力された前記入力信号の出力信号と前記入力端子から直接入力される入力信号を比較する比較処理と、この比較処理により得られた前記ディレイラインの出力信号の遅延時間が規定範囲内になるように前記複数のタップから１つのタップを選択するタップ選択処理とを前記コンピュータに実行させることを特徴とする請求項９記載の出力信号制御プログラム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−８５１９０（Ｐ２０１２−８５１９０Ａ）
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願番号】特願２０１０−２３１１３７（Ｐ２０１０−２３１１３７）
【出願日】平成２２年１０月１４日（２０１０．１０．１４）
【出願人】（０００２３２２５４）日本電気通信システム株式会社 (586)
【Ｆターム（参考）】
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願日】平成２２年１０月１４日（２０１０．１０．１４）
【出願人】（０００２３２２５４）日本電気通信システム株式会社 (586)
【Ｆターム（参考）】
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