パルス生成方法、パルス生成回路およびそのハードマクロ
【課題】ＳＲラッチによってパルス幅変調信号を生成する際に、ＳＲラッチの入力信号幅の最小スペック値に影響されずに、パルス幅変調信号を微細化できるようにする。
【解決手段】１つのパルス幅変調信号を作成するためのセット信号とリセット信号の組を複数組入力して、複数のパルス幅変調信号からなるパルス列を生成するパルス生成方法において、前記組を時間軸上の奇数番目と偶数番目に分離し、奇数番目の前記組により第１のＳＲラッチでパルス幅変調信号を作成し、偶数番目の前記組により第２のＳＲラッチでパルス幅変調信号を作成し、第１のＳＲラッチで作成したパルス幅変調信号と第２のＳＲラッチで作成したパルス幅変調信号を時間軸上で合成して前記複数のパルス幅変調信号のパルス列信号を生成する。
【解決手段】１つのパルス幅変調信号を作成するためのセット信号とリセット信号の組を複数組入力して、複数のパルス幅変調信号からなるパルス列を生成するパルス生成方法において、前記組を時間軸上の奇数番目と偶数番目に分離し、奇数番目の前記組により第１のＳＲラッチでパルス幅変調信号を作成し、偶数番目の前記組により第２のＳＲラッチでパルス幅変調信号を作成し、第１のＳＲラッチで作成したパルス幅変調信号と第２のＳＲラッチで作成したパルス幅変調信号を時間軸上で合成して前記複数のパルス幅変調信号のパルス列信号を生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所望のパルス幅をもつパルス列を生成するパルス生成方法、パルス生成回路およびそのハードマクロに関するものである。
【背景技術】
【０００２】
例えば、ラスタスキャンによるディスプレイやレーザビームプリンタにおいて、走査線上の画素を形成するパルス幅変調信号を生成する際、ＳＲラッチにセット信号およびリセット信号を入力して、そのパルス幅を制御することができる。例えば、リセット優先のＳＲラッチを使用する場合は、セット信号を入力してからリセット信号を入力するまでの時間をパルス幅とするパルス幅変調信号を生成することができる。このような技術は例えば特許文献１に記載されている。
【特許文献１】特開平６−３７６０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところが、ＳＲラッチを用いる場合は、そのセット信号とリセット信号のパルス幅の最小スペック値を満足させる必要がある。つまり、セット信号およびリセット信号にはある程度のパルス幅を持たせなければならないため、生成するパルス幅を微細化する際に制約が生じていた。
【０００４】
例えば、図３に示すようなＳＲラッチＳＲ３にセット信号ＳＰとリセット信号ＲＳを入力してパルス幅変調信号ＰＷＭＯを生成させるとき、画素クロックＶＣＬＫに応じて、図４に示すようなタイミングで、そのセット信号ＳＰとリセット信号ＲＳを入力させると、そのＳＲラッチＳＲ３がリセット優先で動作するタイプの場合は、区間Ｉ，II，III，VIIにおいては適正なパルス幅のパルスＡ，Ｂ，Ｃ，Ｅを得ることができる。
【０００５】
しかし、区間IVにおいては、区間III用のリセット信号ＲＳが次のセット信号ＳＰに対して一部が時間的に重なっているため、当該区間IVにおいて、セット信号ＳＰが前回のリセット信号ＲＳによって一部がマスクされ、区間IV−VのパルスＤのパルス幅が意図した値よりも狭くなる。
【０００６】
本発明の目的は、ＳＲラッチによってパルス幅変調信号を生成する際に、ＳＲラッチの入力信号幅の最小スペック値に影響されずに、パルス幅変調信号を微細化できるようにしたパルス生成方法、パルス生成回路およびそのハードマクロを提供することである。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、請求項１にかかる発明のパルス生成方法は、１つのパルス幅変調信号を作成するためのセット信号とリセット信号の組を複数組入力して、複数のパルス幅変調信号からなるパルス列を生成するパルス生成方法において、前記組を時間軸上の奇数番目と偶数番目に分離し、奇数番目の前記組により第１のＳＲラッチでパルス幅変調信号を作成し、偶数番目の前記組により第２のＳＲラッチでパルス幅変調信号を作成し、第１のＳＲラッチで作成したパルス幅変調信号と第２のＳＲラッチで作成したパルス幅変調信号を時間軸上で合成して前記複数のパルス幅変調信号のパルス列信号を生成することを特徴とする。
請求項２にかかる発明のパルス生成回路は、複数のパルス幅変調信号からなるパルス列を生成するパルス生成回路において、前記複数のパルス幅変調信号のそれぞれの立ち上がりタイミングを設定するセット信号が、対応するパルス幅変調信号の前記パルス列の中での順に入力されるセット信号入力端子と、前記複数のパルス幅変調信号のそれぞれの立ち下がりタイミングを設定するリセット信号が、対応するパルス幅変調信号の前記パルス列の中での順に入力されるリセット信号入力端子と、前記セット信号を、入力された順に交互に、奇数セット信号と偶数セット信号とに分離するとともに、前記リセット信号を、入力された順に交互に、奇数セット信号と偶数リセット信号とに分離する分離回路と、前記奇数セット信号と奇数リセット信号とが入力されて奇数番目の前記パルス幅変調信号を生成する第１のＳＲラッチと、前記偶数セット信号と偶数リセット信号とが入力されて偶数番目の前記パルス幅変調信号を生成する第２のＳＲラッチと、前記奇数番目のパルス幅変調信号と前記偶数番目のパルス幅変調信号とを合成し、前記パルス列として出力する出力回路とを有することを特徴とする。
請求項３にかかる発明のパルス生成回路は、走査線上のそれぞれの画素の階調を表現するようにパルス幅が調整された、複数のパルス幅変調信号からなるパルス列を生成するパルス生成回路において、前記複数のパルス幅変調信号のそれぞれの立ち上がりタイミングを設定するセット信号が、対応するパルス幅変調信号の前記パルス列の中での順に入力されるセット信号入力端子と、前記複数のパルス幅変調信号のそれぞれの立ち下がりタイミングを設定するリセット信号が、対応するパルス幅変調信号の前記パルス列の中での順に入力されるリセット信号入力端子と、前記セット信号を、前記走査線の開始を示す開始信号の受信後、入力された順に交互に、奇数セット信号と偶数セット信号とに分離するとともに、前記リセット信号を、前記開始信号の受信後、入力された順に交互に、奇数リセット信号と偶数リセット信号とに分離する分離回路と、前記奇数セット信号と奇数リセット信号とが入力されて奇数番目の前記パルス幅変調信号を生成する第１のＳＲラッチと、
前記偶数セット信号と偶数リセット信号とが入力されて偶数番目の前記パルス幅変調信号を生成する第２のＳＲラッチと、前記奇数番目のパルス幅変調信号と前記偶数番目のパルス幅変調信号とを合成し、前記パルス列として出力する出力回路とを有することを特徴とする。
請求項４にかかる発明は、請求項２又は３に記載のパルス生成回路において、前記分離回路が、前記セット信号がクロック端子に入力され、該セット信号の入力毎に第１レベルと第２レベルとの間にトグルするセットマスク信号を生成する第１のフリップフロップと、前記リセット信号がクロック端子に入力され、該リセット信号の入力毎に第１レベルと第２レベルとの間にトグルするリセットマスク信号を生成する第２のフリップフロップと、前記セット信号およびリセット信号を、前記第１のフリップフロップに前記セット信号が入力されてから前記セットマスク信号がトグルするまでの遅れ時間と、前記第２のフリップフロップに前記リセット信号が入力されてから前記リセットマスク信号がトグルするまでの遅れ時間との内の、長い方の時間以上の、互いに等しい時間だけ遅延させて遅延セット信号および遅延リセット信号を生成する第１および第２の遅延素子と、前記遅延セット信号と前記セットマスク信号とが入力され、該セットマスク信号が前記第１レベルである期間に前記遅延セット信号を通過させて前記奇数セット信号を生成する第１のゲート回路と、前記遅延リセット信号と前記リセットマスク信号とが入力され、該リセットマスク信号が前記第１レベルである期間に前記遅延リセット信号を通過させて前記奇数リセット信号を生成する第２のゲート回路と、前記遅延セット信号と前記セットマスク信号とが入力され、該セットマスク信号が前記第２レベルである期間に前記遅延セット信号を通過させて前記偶数セット信号を生成する第３のゲート回路と、前記遅延リセット信号と前記リセットマスク信号とが入力され、該リセットマスク信号が前記第２レベルである期間に前記遅延リセット信号を通過させて前記偶数リセット信号を生成する第４のゲート回路とからなることを特徴とする。
請求項５にかかる発明のハードマクロは、前記複数のパルス幅変調信号のそれぞれの立ち上がりタイミングを設定するセット信号が、対応するパルス幅変調信号の前記パルス列の中での順に入力されるセット信号入力端子と、前記複数のパルス幅変調信号のそれぞれの立ち下がりタイミングを設定するリセット信号が、対応するパルス幅変調信号の前記パルス列の中での順に入力されるリセット信号入力端子と、前記セット信号を、入力された順に交互に、奇数セット信号と偶数セット信号とに分離するとともに、前記リセット信号を、入力された順に交互に、奇数リセット信号と偶数リセット信号とに分離する分離回路と、前記奇数セット信号と奇数リセット信号とが入力されて奇数番目の前記パルス幅変調信号を生成する第１のＳＲラッチと、前記偶数セット信号と偶数リセット信号とが入力されて偶数番目の前記パルス幅変調信号を生成する第２のＳＲラッチと、前記奇数番目のパルス幅変調信号および偶数番目のパルス幅変調信号を合成し、前記パルス列として出力する出力回路とからなるパルス生成回路のレイアウトデータを含むことを特徴とする。
請求項６にかかる発明は、請求項５に記載のハードマクロにおいて、前記分離回路が、前記セット信号がクロック端子に入力され、該セット信号の入力毎に第１レベルと第２レベルとの間にトグルするセットマスク信号を生成する第１のフリップフロップと、前記リセット信号がクロック端子に入力され、該リセット信号の入力毎に第１レベルと第２レベルとの間にトグルするリセットマスク信号を生成する第２のフリップフロップと、前記セット信号およびリセット信号を、前記第１のフリップフロップに前記セット信号が入力されてから前記セットマスク信号がトグルするまでの遅れ時間と、前記第２のフリップフロップに前記リセット信号が入力されてから前記リセットマスク信号がトグルするまでの遅れ時間との内の、長い方の時間以上の、互いに等しい時間だけ遅延させて遅延セット信号および遅延リセット信号を生成する第１および第２の遅延素子と、前記遅延セット信号と前記セットマスク信号とが入力され、該セットマスク信号が前記第１レベルである期間に前記遅延セット信号を通過させて前記奇数セット信号を生成する第１のゲート回路と、前記遅延リセット信号と前記リセットマスク信号とが入力され、該リセットマスク信号が前記第１レベルである期間に前記遅延リセット信号を通過させて前記奇数リセット信号を生成する第２のゲート回路と、前記遅延セット信号と前記セットマスク信号とが入力され、前記セットマスク信号が前記第２レベルである期間に前記遅延セット信号を通過させて前記偶数セット信号を生成する第３のゲート回路と、前記遅延リセット信号と前記リセットマスク信号とが入力され、該リセットマスク信号が前記第２レベルである期間に前記遅延リセット信号を通過させて前記偶数リセット信号を生成する第４のゲート回路とからなることを特徴とする。
請求項７に記載の発明は、請求項６に記載のハードマクロにおいて、前記セット信号入力端子と前記第１の遅延素子との間の配線長と、前記リセット信号入力端子と前記第２の遅延素子との間の配線長とが互いに等しく、前記第１の遅延素子と前記第１のゲート回路との間の配線長と、前記第１の遅延素子と前記第３のゲート回路との間の配線長と、前記第２の遅延素子と前記第２のゲート回路との間の配線長と、前記第２の遅延素子と前記第４のゲート回路との間の配線長とが互いに等しく、前記第１のゲート回路と前記第１のＳＲラッチとの間の配線長と、前記第２のゲート回路と前記第１のＳＲラッチとの間の配線長と、前記第３のゲート回路と前記第２のＳＲラッチのセット入力側との間の配線長と、前記第２のゲート回路と前記第２のＳＲラッチのリセット入力側との間の配線長とが互いに等しく、前記第１のＳＲラッチと前記出力回路との間の配線長と、前記第２のＳＲラッチと前記出力回路との間の配線長とが互いに等しいことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、セット信号とリセット信号の組が奇数番目と偶数番目で分離されるので、奇数番目の組のリセット信号と偶数番目の組のセット信号、もしくは、偶数番目の組のリセット信号と奇数番目の組のセット信号が時間的に一部が重なっていても、相互間の干渉はなくなる。したがって、ＳＲラッチによってパルス幅変調信号を生成する際に、ＳＲラッチのセット信号とリセット信号のパルス幅の最小スペック値に影響されずに、パルス幅変調信号を微細化できる。
【発明を実施するための最良の形態】
【０００９】
本発明をレーザプリンタ用に適用した場合は、走査線上の１個の画素は、１個のパルス幅変調信号により形成され、１個の走査線は複数のパルス幅変調信号により構成される。本実施例では、この１走査線の画素を構成する複数のパルス幅変調信号のパルス列の奇数番目のパルスと偶数番目のパルスを分離して作成し、後にこれを合成して１本の走査線とする。
【００１０】
図１に本発明の１つの実施例のパルス生成回路の回路図を示す。１はライン開始リセット回路であり、Ｄ型フリップフロップＦＦ１，ＦＦ２、アンド回路ＡＮＤ１、およびオア回路ＯＲ１（機能的にはアンド回路）からなり、システムリセット信号ＲＳＴＬが“Ｌ”になったとき、又は走査線同期信号ＢＤが“Ｈ”になったときに、走査線リセット信号Ｌ＿ＲＳＴＬを“Ｌ”にする。ＶＣＬＫは画素クロックである。
【００１１】
２はセット信号ＳＰとリセット信号ＲＳの組を時間軸上で奇数番目と偶数番目に分離する分離回路であり、トグル型フリップフロップＦＦ３，ＦＦ４、同一遅延時間をもつ遅延素子ＤＬ１，ＤＬ２、およびアンド回路ＡＮＤ２〜ＡＮＤ５からなる。請求項との関係では、フリップフロップＦＦ３，ＦＦ４が第１および第２のフリップフロップに対応し、遅延素子ＤＬ１，ＤＬ２が第１および第２の遅延素子に対応し、アンド回路ＡＮＤ２〜ＡＮＤ５が第１ゲート回路〜第４ゲート回路に対応する。
【００１２】
フリップフロップＦＦ３はセット信号ＳＰからセットマスク信号ＳＰ＿ＭＡＳＫを生成してアンド回路ＡＮＤ２，ＡＮＤ４にゲート信号として入力させ、フリップフロップＦＦ４はリセット信号ＲＳからリセットマスク信号ＲＳ＿ＭＡＳＫを生成してアンド回路ＡＮＤ３，ＡＮＤ５にゲート信号として入力させる。
【００１３】
遅延素子ＤＬ１，ＤＬ２は、フリップフロップＦＦ３にセット信号ＳＰが入力されてからセットマスク信号ＳＰ＿ＭＡＳＫがトグルするまでの遅れ時間と、フリップフロップＦＦ４にリセット信号ＲＳが入力されてからリセットマスク信号ＲＳ＿ＭＡＳＫがトグルするまでの遅れ時間との内の、長い方の時間以上の、互いに等しい時間だけ、セット信号ＳＰおよびリセット信号ＲＳを遅延させる。
【００１４】
遅延素子ＤＬ１で遅延されたセット信号ＳＰは、セットマスク信号ＳＰ＿ＭＡＳＫが“Ｈ”のときにアンド回路ＡＮＤ２を通過し、セットマスク信号ＳＰ＿ＭＡＳＫが“Ｌ”のときにアンド回路ＡＮＤ４を通過する。また、遅延素子ＤＬ２で遅延されたリセット信号ＲＳは、リセットマスク信号ＲＳ＿ＭＡＳＫが“Ｈ”のときにアンド回路ＡＮＤ３を通過し、リセットマスク信号ＳＰ＿ＭＡＳＫが“Ｌ”のときにアンド回路ＡＮＤ５を通過する。
【００１５】
ＳＲ１は奇数番目のセット信号とリセット信号の組からパルス幅変調信号を生成するＳＲラッチ、ＳＲ２は偶数番目のセット信号とリセット信号の組からパルス幅変調信号を生成するＳＲラッチ、ＯＲ２は両ＳＲラッチＳＲ１，ＳＲ２から出力するパルス幅変調信号を時間軸上で合成して出力するオア回路である。請求項との関係では、ＳＲラッチＳＲ１，ＳＲ２が第１および第２のＳＲラッチに対応し、オア回路ＯＲ２が出力回路に対応する。
【００１６】
前記分離回路２のアンド回路ＡＮＤ２の出力ｏｄｄ＿ｓｐはＳＲラッチＳＲ１のセット信号となり、アンド回路ＡＮＤ３の出力ｏｄｄ＿ｒｓはＳＲラッチＳＲ１のリセット信号となって、このＳＲラッチＳＲ１のＱ出力には走査線上の奇数番目の画素のパルス幅変調信号ｏｄｄ＿ｐｉｘが出力する。
【００１７】
また、アンド回路ＡＮＤ４の出力ｅｖｅｎ＿ｓｐはＳＲラッチＳＲ２のセット信号となり、アンド回路ＡＮＤ５の出力ｅｖｅｎ＿ｒｓはＳＲラッチＳＲ２のリセット信号となって、このＳＲラッチＳＲ２のＱ出力には走査線上の偶数番目の画素のパルス幅変調信号ｏｄｄ＿ｐｉｘが出力する。、
【００１８】
オア回路ＯＲ２は、ＳＲラッチＳＲ１から出力する奇数番目のパルス幅変調信号ｏｄｄ＿ｐｉｘとＳＲラッチＳＲ２から出力する偶数番目のパルス幅変調信号ｅｖｅｎ＿ｐｉｘを交互に合成して、走査線上の画素信号としてのパルス幅変調信号ＰＷＭＯを出力する。
【００１９】
なお、セット信号ＳＰの入力端子と遅延素子ＤＬ１の入力側との間の配線長と、リセット信号ＲＳの入力端子と遅延素子ＤＬ２の入力側との間の配線長とは互いに等しい。また、遅延素ＤＬ１の出力側とアンド回路ＡＮＤ２の入力側との間の配線長と、遅延素子ＤＬ１の出力側とアンド回路ＡＮＤ４の入力側との間の配線長と、遅延素子ＤＬ２の出力側とアンド回路ＡＮＤ３の入力側との間の配線長と、遅延素子ＤＬ２の出力側とアンド回路ＡＮＤ５の入力側との間の配線長とは互いに等しい。さらに、アンド回路ＡＮＤ２の出力側とＳＲラッチＳＲ１のセット入力側との間の配線長と、アンド回路ＡＮＤ３の出力側とＳＲラッチＳＲ１のリセット入力側との間の配線長と、アンド回路ＡＮＤ４の出力側とＳＲラッチＳＲ２のセット入力側との間の配線長と、アンド回路ＡＮＤ５の出力側とＳＲラッチＳＲ２のリセット入力側との間の配線長とは互いに等しい。さらに、ＳＲラッチＳＲ１の出力側とオア回路ＯＲ２の入力側との間の配線長と、ＳＲラッチＳＲ２の出力側とオア回路ＯＲ２の入力側との間の配線長も等しい。アンド回路ＡＮＤ２〜ＡＮＤ５が互いに等しい特性で、ＳＲラッチＳＲ１，ＳＲ２も互いに等しい特性であれば、パルス幅変調信号が高速信号の場合でも、上記した等長配線によって、セット信号ＳＰとリセット信号ＲＳの組を奇数番目と偶数番目に分離しているにもかかわらず、それを合成するとき、そのタイミングのズレを防止できる。現実には、それぞれの配線長を完全に同一にすることは困難であることが多いし、また、必ずしも必須ではない。奇数番目と偶数番目のパルス幅変調信号のタイミングのズレに対する仕様値を満たすことができる範囲での等長配線が実現できればよい。
【００２０】
図２は図１のパルス生成回路の動作のタイミングチャートである。ここでは、ＳＲラッチＳＲ１，ＳＲ２がリセット優先で動作する場合を示した。本実施例では、区間I，II，III，VIIのセット信号ＳＰとリセット信号ＲＳにより生成されるパルス幅変調信号ＰＷＭＯ−Ａ、Ｂ，Ｃ，Ｅは、遅延素子ＤＬ１，ＤＬ２による遅延を受けているものの、当該区間内又はそこから若干遅れて生成されている。
【００２１】
区間III用のリセット信号ＲＳが次の区間IV用のセット信号ＳＰに一部が重なる場合は、従来では図４に示したように、生成されるパルス幅変調信号ＰＷＭＯ−Dのパルス幅が狭くなっていたが、本実施例では、分離回路２によって区間III用のリセット信号ＲＳと区間IV用のセット信号ＳＰが分離され、相互干渉が防止されているので、当該区間IV−Vに対応するパルス幅変調信号Dは正規のパルス幅となる。このように、本実施例では、ＳＲラッチＳＲ１，ＳＲ２のセット信号ＳＰとリセット信号ＲＳのパルス幅の最小スペック値に影響されずに、パルス幅変調信号を微細化できる。
【００２２】
以上説明したパルス生成回路は、分離回路２、ＲＳラッチＳＲ１，ＳＲ２、およびオア回路ＯＲ２を、１つの機能ブロックとしてマクロの形態にしておけば、設計資産として活用できる。特に、各回路およびＳＲラッチと、その間を前述のような等長配線で接続したレイアウトをハードマクロの形態にしておくことが好ましい。これにより、奇数番目と偶数番目のパルス幅変調信号のタイミングのズレに対する仕様値を満たすことが保証された設計資産として、再利用することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の１つの実施例のパルス生成回路の回路図である。
【図２】図１のパスル生成回路のタイミングチャートである。
【図３】従来のパルス生成回路の回路図である。
【図４】図３のパルス生成回路のタイミングチャートである。
【符号の説明】
【００２４】
１：ライン開始リセット回路
２：分離回路
ＦＦ１，ＦＦ２：Ｄフリップフロップ
ＦＦ３，ＦＦ４：トグルフリップフロップ
ＳＲ１，ＳＲ２，ＳＲ３：ＳＲラッチ
ＡＮＤ１〜ＡＮＤ５：アンド回路
ＯＲ１，ＯＲ２：オア回路
【技術分野】
【０００１】
本発明は、所望のパルス幅をもつパルス列を生成するパルス生成方法、パルス生成回路およびそのハードマクロに関するものである。
【背景技術】
【０００２】
例えば、ラスタスキャンによるディスプレイやレーザビームプリンタにおいて、走査線上の画素を形成するパルス幅変調信号を生成する際、ＳＲラッチにセット信号およびリセット信号を入力して、そのパルス幅を制御することができる。例えば、リセット優先のＳＲラッチを使用する場合は、セット信号を入力してからリセット信号を入力するまでの時間をパルス幅とするパルス幅変調信号を生成することができる。このような技術は例えば特許文献１に記載されている。
【特許文献１】特開平６−３７６０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところが、ＳＲラッチを用いる場合は、そのセット信号とリセット信号のパルス幅の最小スペック値を満足させる必要がある。つまり、セット信号およびリセット信号にはある程度のパルス幅を持たせなければならないため、生成するパルス幅を微細化する際に制約が生じていた。
【０００４】
例えば、図３に示すようなＳＲラッチＳＲ３にセット信号ＳＰとリセット信号ＲＳを入力してパルス幅変調信号ＰＷＭＯを生成させるとき、画素クロックＶＣＬＫに応じて、図４に示すようなタイミングで、そのセット信号ＳＰとリセット信号ＲＳを入力させると、そのＳＲラッチＳＲ３がリセット優先で動作するタイプの場合は、区間Ｉ，II，III，VIIにおいては適正なパルス幅のパルスＡ，Ｂ，Ｃ，Ｅを得ることができる。
【０００５】
しかし、区間IVにおいては、区間III用のリセット信号ＲＳが次のセット信号ＳＰに対して一部が時間的に重なっているため、当該区間IVにおいて、セット信号ＳＰが前回のリセット信号ＲＳによって一部がマスクされ、区間IV−VのパルスＤのパルス幅が意図した値よりも狭くなる。
【０００６】
本発明の目的は、ＳＲラッチによってパルス幅変調信号を生成する際に、ＳＲラッチの入力信号幅の最小スペック値に影響されずに、パルス幅変調信号を微細化できるようにしたパルス生成方法、パルス生成回路およびそのハードマクロを提供することである。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、請求項１にかかる発明のパルス生成方法は、１つのパルス幅変調信号を作成するためのセット信号とリセット信号の組を複数組入力して、複数のパルス幅変調信号からなるパルス列を生成するパルス生成方法において、前記組を時間軸上の奇数番目と偶数番目に分離し、奇数番目の前記組により第１のＳＲラッチでパルス幅変調信号を作成し、偶数番目の前記組により第２のＳＲラッチでパルス幅変調信号を作成し、第１のＳＲラッチで作成したパルス幅変調信号と第２のＳＲラッチで作成したパルス幅変調信号を時間軸上で合成して前記複数のパルス幅変調信号のパルス列信号を生成することを特徴とする。
請求項２にかかる発明のパルス生成回路は、複数のパルス幅変調信号からなるパルス列を生成するパルス生成回路において、前記複数のパルス幅変調信号のそれぞれの立ち上がりタイミングを設定するセット信号が、対応するパルス幅変調信号の前記パルス列の中での順に入力されるセット信号入力端子と、前記複数のパルス幅変調信号のそれぞれの立ち下がりタイミングを設定するリセット信号が、対応するパルス幅変調信号の前記パルス列の中での順に入力されるリセット信号入力端子と、前記セット信号を、入力された順に交互に、奇数セット信号と偶数セット信号とに分離するとともに、前記リセット信号を、入力された順に交互に、奇数セット信号と偶数リセット信号とに分離する分離回路と、前記奇数セット信号と奇数リセット信号とが入力されて奇数番目の前記パルス幅変調信号を生成する第１のＳＲラッチと、前記偶数セット信号と偶数リセット信号とが入力されて偶数番目の前記パルス幅変調信号を生成する第２のＳＲラッチと、前記奇数番目のパルス幅変調信号と前記偶数番目のパルス幅変調信号とを合成し、前記パルス列として出力する出力回路とを有することを特徴とする。
請求項３にかかる発明のパルス生成回路は、走査線上のそれぞれの画素の階調を表現するようにパルス幅が調整された、複数のパルス幅変調信号からなるパルス列を生成するパルス生成回路において、前記複数のパルス幅変調信号のそれぞれの立ち上がりタイミングを設定するセット信号が、対応するパルス幅変調信号の前記パルス列の中での順に入力されるセット信号入力端子と、前記複数のパルス幅変調信号のそれぞれの立ち下がりタイミングを設定するリセット信号が、対応するパルス幅変調信号の前記パルス列の中での順に入力されるリセット信号入力端子と、前記セット信号を、前記走査線の開始を示す開始信号の受信後、入力された順に交互に、奇数セット信号と偶数セット信号とに分離するとともに、前記リセット信号を、前記開始信号の受信後、入力された順に交互に、奇数リセット信号と偶数リセット信号とに分離する分離回路と、前記奇数セット信号と奇数リセット信号とが入力されて奇数番目の前記パルス幅変調信号を生成する第１のＳＲラッチと、
前記偶数セット信号と偶数リセット信号とが入力されて偶数番目の前記パルス幅変調信号を生成する第２のＳＲラッチと、前記奇数番目のパルス幅変調信号と前記偶数番目のパルス幅変調信号とを合成し、前記パルス列として出力する出力回路とを有することを特徴とする。
請求項４にかかる発明は、請求項２又は３に記載のパルス生成回路において、前記分離回路が、前記セット信号がクロック端子に入力され、該セット信号の入力毎に第１レベルと第２レベルとの間にトグルするセットマスク信号を生成する第１のフリップフロップと、前記リセット信号がクロック端子に入力され、該リセット信号の入力毎に第１レベルと第２レベルとの間にトグルするリセットマスク信号を生成する第２のフリップフロップと、前記セット信号およびリセット信号を、前記第１のフリップフロップに前記セット信号が入力されてから前記セットマスク信号がトグルするまでの遅れ時間と、前記第２のフリップフロップに前記リセット信号が入力されてから前記リセットマスク信号がトグルするまでの遅れ時間との内の、長い方の時間以上の、互いに等しい時間だけ遅延させて遅延セット信号および遅延リセット信号を生成する第１および第２の遅延素子と、前記遅延セット信号と前記セットマスク信号とが入力され、該セットマスク信号が前記第１レベルである期間に前記遅延セット信号を通過させて前記奇数セット信号を生成する第１のゲート回路と、前記遅延リセット信号と前記リセットマスク信号とが入力され、該リセットマスク信号が前記第１レベルである期間に前記遅延リセット信号を通過させて前記奇数リセット信号を生成する第２のゲート回路と、前記遅延セット信号と前記セットマスク信号とが入力され、該セットマスク信号が前記第２レベルである期間に前記遅延セット信号を通過させて前記偶数セット信号を生成する第３のゲート回路と、前記遅延リセット信号と前記リセットマスク信号とが入力され、該リセットマスク信号が前記第２レベルである期間に前記遅延リセット信号を通過させて前記偶数リセット信号を生成する第４のゲート回路とからなることを特徴とする。
請求項５にかかる発明のハードマクロは、前記複数のパルス幅変調信号のそれぞれの立ち上がりタイミングを設定するセット信号が、対応するパルス幅変調信号の前記パルス列の中での順に入力されるセット信号入力端子と、前記複数のパルス幅変調信号のそれぞれの立ち下がりタイミングを設定するリセット信号が、対応するパルス幅変調信号の前記パルス列の中での順に入力されるリセット信号入力端子と、前記セット信号を、入力された順に交互に、奇数セット信号と偶数セット信号とに分離するとともに、前記リセット信号を、入力された順に交互に、奇数リセット信号と偶数リセット信号とに分離する分離回路と、前記奇数セット信号と奇数リセット信号とが入力されて奇数番目の前記パルス幅変調信号を生成する第１のＳＲラッチと、前記偶数セット信号と偶数リセット信号とが入力されて偶数番目の前記パルス幅変調信号を生成する第２のＳＲラッチと、前記奇数番目のパルス幅変調信号および偶数番目のパルス幅変調信号を合成し、前記パルス列として出力する出力回路とからなるパルス生成回路のレイアウトデータを含むことを特徴とする。
請求項６にかかる発明は、請求項５に記載のハードマクロにおいて、前記分離回路が、前記セット信号がクロック端子に入力され、該セット信号の入力毎に第１レベルと第２レベルとの間にトグルするセットマスク信号を生成する第１のフリップフロップと、前記リセット信号がクロック端子に入力され、該リセット信号の入力毎に第１レベルと第２レベルとの間にトグルするリセットマスク信号を生成する第２のフリップフロップと、前記セット信号およびリセット信号を、前記第１のフリップフロップに前記セット信号が入力されてから前記セットマスク信号がトグルするまでの遅れ時間と、前記第２のフリップフロップに前記リセット信号が入力されてから前記リセットマスク信号がトグルするまでの遅れ時間との内の、長い方の時間以上の、互いに等しい時間だけ遅延させて遅延セット信号および遅延リセット信号を生成する第１および第２の遅延素子と、前記遅延セット信号と前記セットマスク信号とが入力され、該セットマスク信号が前記第１レベルである期間に前記遅延セット信号を通過させて前記奇数セット信号を生成する第１のゲート回路と、前記遅延リセット信号と前記リセットマスク信号とが入力され、該リセットマスク信号が前記第１レベルである期間に前記遅延リセット信号を通過させて前記奇数リセット信号を生成する第２のゲート回路と、前記遅延セット信号と前記セットマスク信号とが入力され、前記セットマスク信号が前記第２レベルである期間に前記遅延セット信号を通過させて前記偶数セット信号を生成する第３のゲート回路と、前記遅延リセット信号と前記リセットマスク信号とが入力され、該リセットマスク信号が前記第２レベルである期間に前記遅延リセット信号を通過させて前記偶数リセット信号を生成する第４のゲート回路とからなることを特徴とする。
請求項７に記載の発明は、請求項６に記載のハードマクロにおいて、前記セット信号入力端子と前記第１の遅延素子との間の配線長と、前記リセット信号入力端子と前記第２の遅延素子との間の配線長とが互いに等しく、前記第１の遅延素子と前記第１のゲート回路との間の配線長と、前記第１の遅延素子と前記第３のゲート回路との間の配線長と、前記第２の遅延素子と前記第２のゲート回路との間の配線長と、前記第２の遅延素子と前記第４のゲート回路との間の配線長とが互いに等しく、前記第１のゲート回路と前記第１のＳＲラッチとの間の配線長と、前記第２のゲート回路と前記第１のＳＲラッチとの間の配線長と、前記第３のゲート回路と前記第２のＳＲラッチのセット入力側との間の配線長と、前記第２のゲート回路と前記第２のＳＲラッチのリセット入力側との間の配線長とが互いに等しく、前記第１のＳＲラッチと前記出力回路との間の配線長と、前記第２のＳＲラッチと前記出力回路との間の配線長とが互いに等しいことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、セット信号とリセット信号の組が奇数番目と偶数番目で分離されるので、奇数番目の組のリセット信号と偶数番目の組のセット信号、もしくは、偶数番目の組のリセット信号と奇数番目の組のセット信号が時間的に一部が重なっていても、相互間の干渉はなくなる。したがって、ＳＲラッチによってパルス幅変調信号を生成する際に、ＳＲラッチのセット信号とリセット信号のパルス幅の最小スペック値に影響されずに、パルス幅変調信号を微細化できる。
【発明を実施するための最良の形態】
【０００９】
本発明をレーザプリンタ用に適用した場合は、走査線上の１個の画素は、１個のパルス幅変調信号により形成され、１個の走査線は複数のパルス幅変調信号により構成される。本実施例では、この１走査線の画素を構成する複数のパルス幅変調信号のパルス列の奇数番目のパルスと偶数番目のパルスを分離して作成し、後にこれを合成して１本の走査線とする。
【００１０】
図１に本発明の１つの実施例のパルス生成回路の回路図を示す。１はライン開始リセット回路であり、Ｄ型フリップフロップＦＦ１，ＦＦ２、アンド回路ＡＮＤ１、およびオア回路ＯＲ１（機能的にはアンド回路）からなり、システムリセット信号ＲＳＴＬが“Ｌ”になったとき、又は走査線同期信号ＢＤが“Ｈ”になったときに、走査線リセット信号Ｌ＿ＲＳＴＬを“Ｌ”にする。ＶＣＬＫは画素クロックである。
【００１１】
２はセット信号ＳＰとリセット信号ＲＳの組を時間軸上で奇数番目と偶数番目に分離する分離回路であり、トグル型フリップフロップＦＦ３，ＦＦ４、同一遅延時間をもつ遅延素子ＤＬ１，ＤＬ２、およびアンド回路ＡＮＤ２〜ＡＮＤ５からなる。請求項との関係では、フリップフロップＦＦ３，ＦＦ４が第１および第２のフリップフロップに対応し、遅延素子ＤＬ１，ＤＬ２が第１および第２の遅延素子に対応し、アンド回路ＡＮＤ２〜ＡＮＤ５が第１ゲート回路〜第４ゲート回路に対応する。
【００１２】
フリップフロップＦＦ３はセット信号ＳＰからセットマスク信号ＳＰ＿ＭＡＳＫを生成してアンド回路ＡＮＤ２，ＡＮＤ４にゲート信号として入力させ、フリップフロップＦＦ４はリセット信号ＲＳからリセットマスク信号ＲＳ＿ＭＡＳＫを生成してアンド回路ＡＮＤ３，ＡＮＤ５にゲート信号として入力させる。
【００１３】
遅延素子ＤＬ１，ＤＬ２は、フリップフロップＦＦ３にセット信号ＳＰが入力されてからセットマスク信号ＳＰ＿ＭＡＳＫがトグルするまでの遅れ時間と、フリップフロップＦＦ４にリセット信号ＲＳが入力されてからリセットマスク信号ＲＳ＿ＭＡＳＫがトグルするまでの遅れ時間との内の、長い方の時間以上の、互いに等しい時間だけ、セット信号ＳＰおよびリセット信号ＲＳを遅延させる。
【００１４】
遅延素子ＤＬ１で遅延されたセット信号ＳＰは、セットマスク信号ＳＰ＿ＭＡＳＫが“Ｈ”のときにアンド回路ＡＮＤ２を通過し、セットマスク信号ＳＰ＿ＭＡＳＫが“Ｌ”のときにアンド回路ＡＮＤ４を通過する。また、遅延素子ＤＬ２で遅延されたリセット信号ＲＳは、リセットマスク信号ＲＳ＿ＭＡＳＫが“Ｈ”のときにアンド回路ＡＮＤ３を通過し、リセットマスク信号ＳＰ＿ＭＡＳＫが“Ｌ”のときにアンド回路ＡＮＤ５を通過する。
【００１５】
ＳＲ１は奇数番目のセット信号とリセット信号の組からパルス幅変調信号を生成するＳＲラッチ、ＳＲ２は偶数番目のセット信号とリセット信号の組からパルス幅変調信号を生成するＳＲラッチ、ＯＲ２は両ＳＲラッチＳＲ１，ＳＲ２から出力するパルス幅変調信号を時間軸上で合成して出力するオア回路である。請求項との関係では、ＳＲラッチＳＲ１，ＳＲ２が第１および第２のＳＲラッチに対応し、オア回路ＯＲ２が出力回路に対応する。
【００１６】
前記分離回路２のアンド回路ＡＮＤ２の出力ｏｄｄ＿ｓｐはＳＲラッチＳＲ１のセット信号となり、アンド回路ＡＮＤ３の出力ｏｄｄ＿ｒｓはＳＲラッチＳＲ１のリセット信号となって、このＳＲラッチＳＲ１のＱ出力には走査線上の奇数番目の画素のパルス幅変調信号ｏｄｄ＿ｐｉｘが出力する。
【００１７】
また、アンド回路ＡＮＤ４の出力ｅｖｅｎ＿ｓｐはＳＲラッチＳＲ２のセット信号となり、アンド回路ＡＮＤ５の出力ｅｖｅｎ＿ｒｓはＳＲラッチＳＲ２のリセット信号となって、このＳＲラッチＳＲ２のＱ出力には走査線上の偶数番目の画素のパルス幅変調信号ｏｄｄ＿ｐｉｘが出力する。、
【００１８】
オア回路ＯＲ２は、ＳＲラッチＳＲ１から出力する奇数番目のパルス幅変調信号ｏｄｄ＿ｐｉｘとＳＲラッチＳＲ２から出力する偶数番目のパルス幅変調信号ｅｖｅｎ＿ｐｉｘを交互に合成して、走査線上の画素信号としてのパルス幅変調信号ＰＷＭＯを出力する。
【００１９】
なお、セット信号ＳＰの入力端子と遅延素子ＤＬ１の入力側との間の配線長と、リセット信号ＲＳの入力端子と遅延素子ＤＬ２の入力側との間の配線長とは互いに等しい。また、遅延素ＤＬ１の出力側とアンド回路ＡＮＤ２の入力側との間の配線長と、遅延素子ＤＬ１の出力側とアンド回路ＡＮＤ４の入力側との間の配線長と、遅延素子ＤＬ２の出力側とアンド回路ＡＮＤ３の入力側との間の配線長と、遅延素子ＤＬ２の出力側とアンド回路ＡＮＤ５の入力側との間の配線長とは互いに等しい。さらに、アンド回路ＡＮＤ２の出力側とＳＲラッチＳＲ１のセット入力側との間の配線長と、アンド回路ＡＮＤ３の出力側とＳＲラッチＳＲ１のリセット入力側との間の配線長と、アンド回路ＡＮＤ４の出力側とＳＲラッチＳＲ２のセット入力側との間の配線長と、アンド回路ＡＮＤ５の出力側とＳＲラッチＳＲ２のリセット入力側との間の配線長とは互いに等しい。さらに、ＳＲラッチＳＲ１の出力側とオア回路ＯＲ２の入力側との間の配線長と、ＳＲラッチＳＲ２の出力側とオア回路ＯＲ２の入力側との間の配線長も等しい。アンド回路ＡＮＤ２〜ＡＮＤ５が互いに等しい特性で、ＳＲラッチＳＲ１，ＳＲ２も互いに等しい特性であれば、パルス幅変調信号が高速信号の場合でも、上記した等長配線によって、セット信号ＳＰとリセット信号ＲＳの組を奇数番目と偶数番目に分離しているにもかかわらず、それを合成するとき、そのタイミングのズレを防止できる。現実には、それぞれの配線長を完全に同一にすることは困難であることが多いし、また、必ずしも必須ではない。奇数番目と偶数番目のパルス幅変調信号のタイミングのズレに対する仕様値を満たすことができる範囲での等長配線が実現できればよい。
【００２０】
図２は図１のパルス生成回路の動作のタイミングチャートである。ここでは、ＳＲラッチＳＲ１，ＳＲ２がリセット優先で動作する場合を示した。本実施例では、区間I，II，III，VIIのセット信号ＳＰとリセット信号ＲＳにより生成されるパルス幅変調信号ＰＷＭＯ−Ａ、Ｂ，Ｃ，Ｅは、遅延素子ＤＬ１，ＤＬ２による遅延を受けているものの、当該区間内又はそこから若干遅れて生成されている。
【００２１】
区間III用のリセット信号ＲＳが次の区間IV用のセット信号ＳＰに一部が重なる場合は、従来では図４に示したように、生成されるパルス幅変調信号ＰＷＭＯ−Dのパルス幅が狭くなっていたが、本実施例では、分離回路２によって区間III用のリセット信号ＲＳと区間IV用のセット信号ＳＰが分離され、相互干渉が防止されているので、当該区間IV−Vに対応するパルス幅変調信号Dは正規のパルス幅となる。このように、本実施例では、ＳＲラッチＳＲ１，ＳＲ２のセット信号ＳＰとリセット信号ＲＳのパルス幅の最小スペック値に影響されずに、パルス幅変調信号を微細化できる。
【００２２】
以上説明したパルス生成回路は、分離回路２、ＲＳラッチＳＲ１，ＳＲ２、およびオア回路ＯＲ２を、１つの機能ブロックとしてマクロの形態にしておけば、設計資産として活用できる。特に、各回路およびＳＲラッチと、その間を前述のような等長配線で接続したレイアウトをハードマクロの形態にしておくことが好ましい。これにより、奇数番目と偶数番目のパルス幅変調信号のタイミングのズレに対する仕様値を満たすことが保証された設計資産として、再利用することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の１つの実施例のパルス生成回路の回路図である。
【図２】図１のパスル生成回路のタイミングチャートである。
【図３】従来のパルス生成回路の回路図である。
【図４】図３のパルス生成回路のタイミングチャートである。
【符号の説明】
【００２４】
１：ライン開始リセット回路
２：分離回路
ＦＦ１，ＦＦ２：Ｄフリップフロップ
ＦＦ３，ＦＦ４：トグルフリップフロップ
ＳＲ１，ＳＲ２，ＳＲ３：ＳＲラッチ
ＡＮＤ１〜ＡＮＤ５：アンド回路
ＯＲ１，ＯＲ２：オア回路
【特許請求の範囲】
【請求項１】
１つのパルス幅変調信号を作成するためのセット信号とリセット信号の組を複数組入力して、複数のパルス幅変調信号からなるパルス列を生成するパルス生成方法において、
前記組を時間軸上の奇数番目と偶数番目に分離し、奇数番目の前記組により第１のＳＲラッチでパルス幅変調信号を作成し、偶数番目の前記組により第２のＳＲラッチでパルス幅変調信号を作成し、第１のＳＲラッチで作成したパルス幅変調信号と第２のＳＲラッチで作成したパルス幅変調信号を時間軸上で合成して前記複数のパルス幅変調信号のパルス列信号を生成することを特徴とするパルス生成方法。
【請求項２】
複数のパルス幅変調信号からなるパルス列を生成するパルス生成回路において、
前記複数のパルス幅変調信号のそれぞれの立ち上がりタイミングを設定するセット信号が、対応するパルス幅変調信号の前記パルス列の中での順に入力されるセット信号入力端子と、
前記複数のパルス幅変調信号のそれぞれの立ち下がりタイミングを設定するリセット信号が、対応するパルス幅変調信号の前記パルス列の中での順に入力されるリセット信号入力端子と、
前記セット信号を、入力された順に交互に、奇数セット信号と偶数セット信号とに分離するとともに、前記リセット信号を、入力された順に交互に、奇数セット信号と偶数リセット信号とに分離する分離回路と、
前記奇数セット信号と奇数リセット信号とが入力されて奇数番目の前記パルス幅変調信号を生成する第１のＳＲラッチと、
前記偶数セット信号と偶数リセット信号とが入力されて偶数番目の前記パルス幅変調信号を生成する第２のＳＲラッチと、
前記奇数番目のパルス幅変調信号と前記偶数番目のパルス幅変調信号とを合成し、前記パルス列として出力する出力回路とを有することを特徴とするパルス生成回路。
【請求項３】
走査線上のそれぞれの画素の階調を表現するようにパルス幅が調整された、複数のパルス幅変調信号からなるパルス列を生成するパルス生成回路において、
前記複数のパルス幅変調信号のそれぞれの立ち上がりタイミングを設定するセット信号が、対応するパルス幅変調信号の前記パルス列の中での順に入力されるセット信号入力端子と、
前記複数のパルス幅変調信号のそれぞれの立ち下がりタイミングを設定するリセット信号が、対応するパルス幅変調信号の前記パルス列の中での順に入力されるリセット信号入力端子と、
前記セット信号を、前記走査線の開始を示す開始信号の受信後、入力された順に交互に、奇数セット信号と偶数セット信号とに分離するとともに、前記リセット信号を、前記開始信号の受信後、入力された順に交互に、奇数リセット信号と偶数リセット信号とに分離する分離回路と、
前記奇数セット信号と奇数リセット信号とが入力されて奇数番目の前記パルス幅変調信号を生成する第１のＳＲラッチと、
前記偶数セット信号と偶数リセット信号とが入力されて偶数番目の前記パルス幅変調信号を生成する第２のＳＲラッチと、
前記奇数番目のパルス幅変調信号と前記偶数番目のパルス幅変調信号とを合成し、前記パルス列として出力する出力回路とを有することを特徴とするパルス生成回路。
【請求項４】
前記分離回路が、
前記セット信号がクロック端子に入力され、該セット信号の入力毎に第１レベルと第２レベルとの間にトグルするセットマスク信号を生成する第１のフリップフロップと、
前記リセット信号がクロック端子に入力され、該リセット信号の入力毎に第１レベルと第２レベルとの間にトグルするリセットマスク信号を生成する第２のフリップフロップと、
前記セット信号およびリセット信号を、前記第１のフリップフロップに前記セット信号が入力されてから前記セットマスク信号がトグルするまでの遅れ時間と、前記第２のフリップフロップに前記リセット信号が入力されてから前記リセットマスク信号がトグルするまでの遅れ時間との内の、長い方の時間以上の、互いに等しい時間だけ遅延させて遅延セット信号および遅延リセット信号を生成する第１および第２の遅延素子と、
前記遅延セット信号と前記セットマスク信号とが入力され、該セットマスク信号が前記第１レベルである期間に前記遅延セット信号を通過させて前記奇数セット信号を生成する第１のゲート回路と、
前記遅延リセット信号と前記リセットマスク信号とが入力され、該リセットマスク信号が前記第１レベルである期間に前記遅延リセット信号を通過させて前記奇数リセット信号を生成する第２のゲート回路と、
前記遅延セット信号と前記セットマスク信号とが入力され、該セットマスク信号が前記第２レベルである期間に前記遅延セット信号を通過させて前記偶数セット信号を生成する第３のゲート回路と、
前記遅延リセット信号と前記リセットマスク信号とが入力され、該リセットマスク信号が前記第２レベルである期間に前記遅延リセット信号を通過させて前記偶数リセット信号を生成する第４のゲート回路とからなることを特徴とする請求項２または３に記載のパルス生成回路。
【請求項５】
前記複数のパルス幅変調信号のそれぞれの立ち上がりタイミングを設定するセット信号が、対応するパルス幅変調信号の前記パルス列の中での順に入力されるセット信号入力端子と、
前記複数のパルス幅変調信号のそれぞれの立ち下がりタイミングを設定するリセット信号が、対応するパルス幅変調信号の前記パルス列の中での順に入力されるリセット信号入力端子と、
前記セット信号を、入力された順に交互に、奇数セット信号と偶数セット信号とに分離するとともに、前記リセット信号を、入力された順に交互に、奇数リセット信号と偶数リセット信号とに分離する分離回路と、
前記奇数セット信号と奇数リセット信号とが入力されて奇数番目の前記パルス幅変調信号を生成する第１のＳＲラッチと、
前記偶数セット信号と偶数リセット信号とが入力されて偶数番目の前記パルス幅変調信号を生成する第２のＳＲラッチと、
前記奇数番目のパルス幅変調信号および偶数番目のパルス幅変調信号を合成し、前記パルス列として出力する出力回路とからなるパルス生成回路のレイアウトデータを含むことを特徴とするハードマクロ。
【請求項６】
前記分離回路が、
前記セット信号がクロック端子に入力され、該セット信号の入力毎に第１レベルと第２レベルとの間にトグルするセットマスク信号を生成する第１のフリップフロップと、
前記リセット信号がクロック端子に入力され、該リセット信号の入力毎に第１レベルと第２レベルとの間にトグルするリセットマスク信号を生成する第２のフリップフロップと、
前記セット信号およびリセット信号を、前記第１のフリップフロップに前記セット信号が入力されてから前記セットマスク信号がトグルするまでの遅れ時間と、前記第２のフリップフロップに前記リセット信号が入力されてから前記リセットマスク信号がトグルするまでの遅れ時間との内の、長い方の時間以上の、互いに等しい時間だけ遅延させて遅延セット信号および遅延リセット信号を生成する第１および第２の遅延素子と、
前記遅延セット信号と前記セットマスク信号とが入力され、該セットマスク信号が前記第１レベルである期間に前記遅延セット信号を通過させて前記奇数セット信号を生成する第１のゲート回路と、
前記遅延リセット信号と前記リセットマスク信号とが入力され、該リセットマスク信号が前記第１レベルである期間に前記遅延リセット信号を通過させて前記奇数リセット信号を生成する第２のゲート回路と、
前記遅延セット信号と前記セットマスク信号とが入力され、前記セットマスク信号が前記第２レベルである期間に前記遅延セット信号を通過させて前記偶数セット信号を生成する第３のゲート回路と、
前記遅延リセット信号と前記リセットマスク信号とが入力され、該リセットマスク信号が前記第２レベルである期間に前記遅延リセット信号を通過させて前記偶数リセット信号を生成する第４のゲート回路とからなることを特徴とする請求項５記載のハードマクロ。
【請求項７】
前記セット信号入力端子と前記第１の遅延素子との間の配線長と、前記リセット信号入力端子と前記第２の遅延素子との間の配線長とが互いに等しく、
前記第１の遅延素子と前記第１のゲート回路との間の配線長と、前記第１の遅延素子と前記第３のゲート回路との間の配線長と、前記第２の遅延素子と前記第２のゲート回路との間の配線長と、前記第２の遅延素子と前記第４のゲート回路との間の配線長とが互いに等しく、
前記第１のゲート回路と前記第１のＳＲラッチとの間の配線長と、前記第２のゲート回路と前記第１のＳＲラッチとの間の配線長と、前記第３のゲート回路と前記第２のＳＲラッチのセット入力側との間の配線長と、前記第２のゲート回路と前記第２のＳＲラッチのリセット入力側との間の配線長とが互いに等しく、
前記第１のＳＲラッチと前記出力回路との間の配線長と、前記第２のＳＲラッチと前記出力回路との間の配線長とが互いに等しいことを特徴とする、請求項６記載のハードマクロ。
【請求項１】
１つのパルス幅変調信号を作成するためのセット信号とリセット信号の組を複数組入力して、複数のパルス幅変調信号からなるパルス列を生成するパルス生成方法において、
前記組を時間軸上の奇数番目と偶数番目に分離し、奇数番目の前記組により第１のＳＲラッチでパルス幅変調信号を作成し、偶数番目の前記組により第２のＳＲラッチでパルス幅変調信号を作成し、第１のＳＲラッチで作成したパルス幅変調信号と第２のＳＲラッチで作成したパルス幅変調信号を時間軸上で合成して前記複数のパルス幅変調信号のパルス列信号を生成することを特徴とするパルス生成方法。
【請求項２】
複数のパルス幅変調信号からなるパルス列を生成するパルス生成回路において、
前記複数のパルス幅変調信号のそれぞれの立ち上がりタイミングを設定するセット信号が、対応するパルス幅変調信号の前記パルス列の中での順に入力されるセット信号入力端子と、
前記複数のパルス幅変調信号のそれぞれの立ち下がりタイミングを設定するリセット信号が、対応するパルス幅変調信号の前記パルス列の中での順に入力されるリセット信号入力端子と、
前記セット信号を、入力された順に交互に、奇数セット信号と偶数セット信号とに分離するとともに、前記リセット信号を、入力された順に交互に、奇数セット信号と偶数リセット信号とに分離する分離回路と、
前記奇数セット信号と奇数リセット信号とが入力されて奇数番目の前記パルス幅変調信号を生成する第１のＳＲラッチと、
前記偶数セット信号と偶数リセット信号とが入力されて偶数番目の前記パルス幅変調信号を生成する第２のＳＲラッチと、
前記奇数番目のパルス幅変調信号と前記偶数番目のパルス幅変調信号とを合成し、前記パルス列として出力する出力回路とを有することを特徴とするパルス生成回路。
【請求項３】
走査線上のそれぞれの画素の階調を表現するようにパルス幅が調整された、複数のパルス幅変調信号からなるパルス列を生成するパルス生成回路において、
前記複数のパルス幅変調信号のそれぞれの立ち上がりタイミングを設定するセット信号が、対応するパルス幅変調信号の前記パルス列の中での順に入力されるセット信号入力端子と、
前記複数のパルス幅変調信号のそれぞれの立ち下がりタイミングを設定するリセット信号が、対応するパルス幅変調信号の前記パルス列の中での順に入力されるリセット信号入力端子と、
前記セット信号を、前記走査線の開始を示す開始信号の受信後、入力された順に交互に、奇数セット信号と偶数セット信号とに分離するとともに、前記リセット信号を、前記開始信号の受信後、入力された順に交互に、奇数リセット信号と偶数リセット信号とに分離する分離回路と、
前記奇数セット信号と奇数リセット信号とが入力されて奇数番目の前記パルス幅変調信号を生成する第１のＳＲラッチと、
前記偶数セット信号と偶数リセット信号とが入力されて偶数番目の前記パルス幅変調信号を生成する第２のＳＲラッチと、
前記奇数番目のパルス幅変調信号と前記偶数番目のパルス幅変調信号とを合成し、前記パルス列として出力する出力回路とを有することを特徴とするパルス生成回路。
【請求項４】
前記分離回路が、
前記セット信号がクロック端子に入力され、該セット信号の入力毎に第１レベルと第２レベルとの間にトグルするセットマスク信号を生成する第１のフリップフロップと、
前記リセット信号がクロック端子に入力され、該リセット信号の入力毎に第１レベルと第２レベルとの間にトグルするリセットマスク信号を生成する第２のフリップフロップと、
前記セット信号およびリセット信号を、前記第１のフリップフロップに前記セット信号が入力されてから前記セットマスク信号がトグルするまでの遅れ時間と、前記第２のフリップフロップに前記リセット信号が入力されてから前記リセットマスク信号がトグルするまでの遅れ時間との内の、長い方の時間以上の、互いに等しい時間だけ遅延させて遅延セット信号および遅延リセット信号を生成する第１および第２の遅延素子と、
前記遅延セット信号と前記セットマスク信号とが入力され、該セットマスク信号が前記第１レベルである期間に前記遅延セット信号を通過させて前記奇数セット信号を生成する第１のゲート回路と、
前記遅延リセット信号と前記リセットマスク信号とが入力され、該リセットマスク信号が前記第１レベルである期間に前記遅延リセット信号を通過させて前記奇数リセット信号を生成する第２のゲート回路と、
前記遅延セット信号と前記セットマスク信号とが入力され、該セットマスク信号が前記第２レベルである期間に前記遅延セット信号を通過させて前記偶数セット信号を生成する第３のゲート回路と、
前記遅延リセット信号と前記リセットマスク信号とが入力され、該リセットマスク信号が前記第２レベルである期間に前記遅延リセット信号を通過させて前記偶数リセット信号を生成する第４のゲート回路とからなることを特徴とする請求項２または３に記載のパルス生成回路。
【請求項５】
前記複数のパルス幅変調信号のそれぞれの立ち上がりタイミングを設定するセット信号が、対応するパルス幅変調信号の前記パルス列の中での順に入力されるセット信号入力端子と、
前記複数のパルス幅変調信号のそれぞれの立ち下がりタイミングを設定するリセット信号が、対応するパルス幅変調信号の前記パルス列の中での順に入力されるリセット信号入力端子と、
前記セット信号を、入力された順に交互に、奇数セット信号と偶数セット信号とに分離するとともに、前記リセット信号を、入力された順に交互に、奇数リセット信号と偶数リセット信号とに分離する分離回路と、
前記奇数セット信号と奇数リセット信号とが入力されて奇数番目の前記パルス幅変調信号を生成する第１のＳＲラッチと、
前記偶数セット信号と偶数リセット信号とが入力されて偶数番目の前記パルス幅変調信号を生成する第２のＳＲラッチと、
前記奇数番目のパルス幅変調信号および偶数番目のパルス幅変調信号を合成し、前記パルス列として出力する出力回路とからなるパルス生成回路のレイアウトデータを含むことを特徴とするハードマクロ。
【請求項６】
前記分離回路が、
前記セット信号がクロック端子に入力され、該セット信号の入力毎に第１レベルと第２レベルとの間にトグルするセットマスク信号を生成する第１のフリップフロップと、
前記リセット信号がクロック端子に入力され、該リセット信号の入力毎に第１レベルと第２レベルとの間にトグルするリセットマスク信号を生成する第２のフリップフロップと、
前記セット信号およびリセット信号を、前記第１のフリップフロップに前記セット信号が入力されてから前記セットマスク信号がトグルするまでの遅れ時間と、前記第２のフリップフロップに前記リセット信号が入力されてから前記リセットマスク信号がトグルするまでの遅れ時間との内の、長い方の時間以上の、互いに等しい時間だけ遅延させて遅延セット信号および遅延リセット信号を生成する第１および第２の遅延素子と、
前記遅延セット信号と前記セットマスク信号とが入力され、該セットマスク信号が前記第１レベルである期間に前記遅延セット信号を通過させて前記奇数セット信号を生成する第１のゲート回路と、
前記遅延リセット信号と前記リセットマスク信号とが入力され、該リセットマスク信号が前記第１レベルである期間に前記遅延リセット信号を通過させて前記奇数リセット信号を生成する第２のゲート回路と、
前記遅延セット信号と前記セットマスク信号とが入力され、前記セットマスク信号が前記第２レベルである期間に前記遅延セット信号を通過させて前記偶数セット信号を生成する第３のゲート回路と、
前記遅延リセット信号と前記リセットマスク信号とが入力され、該リセットマスク信号が前記第２レベルである期間に前記遅延リセット信号を通過させて前記偶数リセット信号を生成する第４のゲート回路とからなることを特徴とする請求項５記載のハードマクロ。
【請求項７】
前記セット信号入力端子と前記第１の遅延素子との間の配線長と、前記リセット信号入力端子と前記第２の遅延素子との間の配線長とが互いに等しく、
前記第１の遅延素子と前記第１のゲート回路との間の配線長と、前記第１の遅延素子と前記第３のゲート回路との間の配線長と、前記第２の遅延素子と前記第２のゲート回路との間の配線長と、前記第２の遅延素子と前記第４のゲート回路との間の配線長とが互いに等しく、
前記第１のゲート回路と前記第１のＳＲラッチとの間の配線長と、前記第２のゲート回路と前記第１のＳＲラッチとの間の配線長と、前記第３のゲート回路と前記第２のＳＲラッチのセット入力側との間の配線長と、前記第２のゲート回路と前記第２のＳＲラッチのリセット入力側との間の配線長とが互いに等しく、
前記第１のＳＲラッチと前記出力回路との間の配線長と、前記第２のＳＲラッチと前記出力回路との間の配線長とが互いに等しいことを特徴とする、請求項６記載のハードマクロ。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００８−１０９４１９（Ｐ２００８−１０９４１９Ａ）
【公開日】平成２０年５月８日（２００８．５．８）
【国際特許分類】
【出願番号】特願２００６−２９０６１０（Ｐ２００６−２９０６１０）
【出願日】平成１８年１０月２６日（２００６．１０．２６）
【出願人】（５０１２８５１３３）川崎マイクロエレクトロニクス株式会社 (449)
【Ｆターム（参考）】
【公開日】平成２０年５月８日（２００８．５．８）
【国際特許分類】
【出願日】平成１８年１０月２６日（２００６．１０．２６）
【出願人】（５０１２８５１３３）川崎マイクロエレクトロニクス株式会社 (449)
【Ｆターム（参考）】
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