パケットスイッチング集積回路チップは、パケット、例えば、ＲａｐｉｄＩＯ（商標）に準拠したパケットを複数の外部ソースから受信し、受信パケット内のデータを複数の外部受信装置に選択的に転送するように構成される。チップは、第１の受信パケットを変更することなく転送し、かつ、第２の受信パケットを終結し、それのペイロードを前処理し、新しいパケットを生成するように構成される。チップは、ビット拡張、ビット切り捨て、ビット並べ替え、および／または、ビット算術演算のような信号サンプル処理操作を、第２の受信パケットに施すように構成することができる。さらにチップは、受信パケット内の宛先アドレスに基づいて、第１および第２の受信パケットを管理するように構成することができる。
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スケーラビリティを高める効率的なレイアウトアスペクト比および極めて小さいレイアウトフットプリントサイズを有するターナリＣＡＭセルが提供される。また、セルは、ビット線、データ線、マッチ線に対する高い歩留りの相互接続を容易にする高度の対称性も有している。１６ＴターナリＣＡＭセルは、セルの第１の側に隣接して延びる第１および第２の対のアクセストランジスタと、セルの第２の側に隣接して延びる第１および第２の対の交差結合インバータとを有している。また、４Ｔ比較回路の第１及び第２の半分部位も設けられている。４Ｔ比較回路の第１の半分部位は、第１の対のアクセストランジスタと第１の対の交差結合インバータとの間で延びるように位置されている。同様に、４Ｔ比較回路の第２の半分部位は、第２の対のアクセストランジスタと第２の対の交差結合インバータとの間で延びるように位置されている。

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