【課題】集積回路において、消費電力を効率的に利用することを目的とする。
【解決手段】システム及び方法は、電力の島を使用して集積回路の電力を管理する。集積回路は、消費電力が電力の島のそれぞれで独立して制御される複数の電力の島を有する。電力マネージャは、電力の島のうち１つの目的の電力レベルを決定する。電力マネージャは、電力の島のうち１つの消費電力レベルを目的の電力レベルに変更する動作を決定する。電力マネージャは、電力の島のうち１つの消費電力レベルを目的の電力レベルに変更する動作を実行する。 （もっと読む）

【課題】非同期式パイプライン型半導体メモリを提供する。
【解決手段】非同期にパイプラインされるＳＤＲＡＭは、非同期信号によって制御される別個のパイプライン段を有する。各段でデータを同期させるためにクロック信号を使用するのではなく、すべての段でデータをラッチするために非同期信号２８が使用される。非同期制御信号はチップ内に生成され、そして異なった待ち時間段２７に最適化される。データは、チップから読み出される前の読み取りデータパス２４の終わりでクロックに同期させられる。データは各パイプライン段でラッチされているので、データに生じるスキューは、従来のウェーブパイプラインアーキテクチャに見られるよりも小さい。さらに、段はシステムクロックＣＬＫと無関係であるので、読み取りデータパスをサポートするために再同期出力を形成するだけで、読み取りデータパスを任意のＣＡＳ待ち時間で処理することができる。 （もっと読む）

半導体記憶装置は、複数のメモリダイと、コントローラダイとを含む。コントローラダイは内部制御バスに接続される。コントローラダイは、外部リードコマンドに応答して、前記メモリダイのうちの選択された１つに内部リードコマンドを提供するように構成される。選択されたメモリダイは、内部リードコマンドに応答して、コントローラダイに読み出しデータを提供するように構成される。選択されたメモリダイとして選択されたときの、コントローラダイによる外部リードコマンドの受信とコントローラダイによる該選択されたメモリダイからの読み出しデータの受信との間のレイテンシが、前記メモリダイのうちの少なくとも２つに関して相異なる。
（もっと読む）

【課題】周波数逓倍回路を提供する。
【解決手段】周波数逓倍回路（１００）は、遅延ラインとクロック合成回路（ＴＯＧ）を備える。遅延ラインは、その一端でリファレンスクロック（１０２）を受けて、一周期に一致した複数の遅延素子（１０１）からクロックタップ出力を発生させる。クロック合成回路（ＴＯＧ）は、一対のタップ出力に応答して、各タップ出力から出力クロックパルスの立ち上がり及び立ち下がりエッジを発生させる。出力クロックの周期は入力クロックの周期よりも短い。遅延ラインは、遅延素子（１０１）の周期に一致するように遅延ロックループに含まれてもよい。所定数の遅延段タップ出力に接続された入力を有し、相補出力を供給する、複数の合成回路セル（ＴＯＧ）が設けられる。セレクタ（１０６）は、位相検出器（１１２）からの選択制御信号に応答して、合成セルの１つに係る一対の相補出力のうちの一方から出力を選択する。 （もっと読む）

【課題】非同期式パイプライン型半導体メモリを提供する。
【解決手段】非同期にパイプラインされるＳＤＲＡＭは、非同期信号によって制御される別個のパイプライン段を有する。各段でデータを同期させるためにクロック信号を使用するのではなく、すべての段でデータをラッチするために非同期信号が使用される。非同期制御信号はチップ内に生成され、異なった待ち時間段に最適化される。データは、チップから読み出される前の読み取りデータパスの終わりでクロックに同期させられる。データは各パイプライン段でラッチされているので、データに生じるスキューは、従来のウェーブパイプラインアーキテクチャに見られるよりも小さい。さらに、段はシステムクロックと無関係であるので、読み取りデータパスをサポートするために再同期出力を形成するだけで、読み取りデータパスを任意のＣＡＳ待ち時間で処理することができる。 （もっと読む）

【課題】インタフェースクロックまたは外部クロックの倍数である内部クロックを発生できる周波数逓倍回路を提供する。
【解決手段】遅延ラインは、リファレンスクロックの一周期に一致するように設けられた複数の遅延素子を備え、リファレンスクロックを一端で受けて、遅延素子のそれぞれから遅延段タップ出力を発生する。複数のクロック合成回路は、それぞれ対になった複数のタップ出力に応答して、対のそれぞれから出力クロックパルスの立ち上がりエッジおよび立ち下がりエッジを発生させ、このとき、出力クロックの周期は入力クロックの周期より短い。 （もっと読む）

フラッシュメモリデバイスでの電力供給が開示される。フラッシュメモリデバイスの第１部分は、データを記憶する不揮発性メモリを有する。フラッシュメモリデバイスの第２部分は、少なくとも第１ポンプ回路及び第２ポンプ回路を有する。第１ポンプ回路は第１電圧を受け、その出力で、第１電圧レベルより高い第２電圧レベルにある第２電圧を生成する。第２ポンプ回路は第１ポンプ回路の出力に結合された入力を有し、第１電圧より大きい電圧から高めるよう第１ポンプ回路を協働して用いて、第２電圧レベルより高い第３電圧レベルにある第３電圧を生成する。
（もっと読む）

２のべき乗でないメモリ容量を有する不揮発性メモリが開示される。不揮発性記憶装置は少なくとも１つのプレーンを含む。プレーンは、各ブロックが多数のページに分割されている複数のブロックを含む。これらブロックの各々は、第１の次元に沿って、データを格納する第１の数のメモリセルによって定められ、第２の次元に沿って、データを格納する第２の数のメモリセルによって定められている。当該不揮発性メモリは、プレーンのメモリセルの総数と比例関係にある２のべき乗でない容量を有する。当該不揮発性メモリはまた、複数のローデコーダを含む。当該記憶装置内で、ページの数に対するローデコーダの数に関して、少なくとも実質的に１対１の関係が存在する。複数のローデコーダの各々は、当該記憶装置の関連するページ上での読み出し動作を促すように構成される。
（もっと読む）

不揮発性半導体メモリデバイスは、（ｉ）入力クロックを受信するための入力、および消去命令を含むコントローラ発行の命令を受信するための一組のデータラインを有するインターフェースと；（ｉｉ）フィードバックループ構造の回路構成要素を有し、かつ基準クロックによってドライブされるモジュールと；（ｉｉｉ）基準クロックが入力クロックをトラッキングする第１の状態と、基準クロックが入力クロックから切り離される第２の状態との間で制御可能に切り換えするクロック制御回路と；（ｉｖ）命令を認識し、かつ、消去命令を認識することに応答して、クロック制御回路を、基準クロックが入力クロックをトラッキングする第１の状態から、基準クロックが入力クロックから切り離された第２の状態に切り換える、命令処理ユニットと；を有する。基準クロックが入力クロックから切り離されている場合には、基準クロックが入力クロックをトラッキングしている場合より、モジュールは、より少ないパワーを消費する。
（もっと読む）