【課題】高集積化が可能である相変化メモリ素子及びその形成方法を提供する。
【解決手段】高い集積度で集積化が可能である抵抗メモリ素子及びその形成方法が提供される。一実施形態では、ビットラインが銅を使用したダマシン法で形成されて、前記銅ビットラインが形成される際、銅ビットラインの近くに銅スタッドを形成することができる。 （もっと読む）

【課題】外部影響（特に電気的パルス）により電気的抵抗が変化する特性を有する材料を用いた不揮発性メモリの大容量化を可能としたクロスポイントメモリデバイスを提供すること。
【解決手段】下部電極と上部電極とのクロスポイントに対応するビット領域は、互いに交差するように配列された下部電極と上部電極との間に配置されたアクティブ層の一部である。アクティブ層は、電気信号に応答して変化する抵抗性を有し得る材料である。下部電極と上部電極との間を通る電気信号は、ビット領域を通過する。ビット領域では、電気信号に応答して抵抗率を変化させる。 （もっと読む）

【課題】 より偏光度の高い円偏光の光を発する素子を提供する。
【解決手段】 半導体発光素子は、ｐ型半導体層とｎ型半導体層とが活性層を介して接合されており、順方向のバイアスを印加することで発光する半導体発光素子であって、ｐ型半導体層およびｎ型半導体層がそれぞれ強磁性体である構成である。再結合する正孔および電子の両方がスピン偏極しているため、正孔のみがスピン偏極している場合と比較して発生する光の偏光度が高くなる。したがって、より偏光度の高い円偏光の光を発生する発光素子を形成することができる。 （もっと読む）

【課題】４Ｆ^２のセルサイズで２Ｒメモリを有する３次元ＲＲＡＭの製造方法を提供する。
【解決手段】多値３次元メモリアレイの製造方法は、ウェハと前記ウェハ上に周辺回路を準備する工程１８と、Ａｕ、Ａｇ、Ｐｔ、Ｗ、Ｃｕ、Ｔｉ、Ｉｒ、及び、ＴｉＮｘ等から成る第１金属層と、第１巨大磁気抵抗（ＣＭＲ：Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）層、或いは、他の適切なメモリ抵抗体材料層を堆積させ、続いて、Ａｕ、Ａｇ、Ｐｔ、Ｗ、Ｃｕ、Ｔｉ、Ｉｒ、及び、ＴｉＮｘ等から成る第２金属層を堆積させる工程２２と、パターニングし、エッチングする工程２４を備える。各工程はＮ段のメモリセルアレイを製造するために繰り返し行われる。 （もっと読む）

【課題】 金属／半導体／金属の積層構造の双方向ショットキーダイオードの形成方法を提供する。
【解決手段】 下部電極１０４と上部電極１１４との間に挟持されるシリコン半導体層１１０を堆積する工程と、閾値電圧、降伏電圧、及び、オン／オフ電流比を有する双方向ショットキーダイオードを形成する工程と、双方向ショットキーダイオードの閾値電圧、降伏電圧、オン／オフ電流比をシリコン半導体層の膜厚１１２の制御によって調整する工程と、を備える。閾値電圧と降伏電圧は何れもシリコン半導体層の膜厚の増加に従って増加する。オン／オフ電流比に対してシリコン半導体層の最適膜厚が存在する。化学気相成長法またはＤＣスパッタリング法を用いて非晶質シリコンまたは多結晶シリコンの半導体層を形成する。シリコン半導体層はＶ族のドナー材料でドーピングできる。当該ドーピングによって閾値電圧は減少し、降伏電圧は増加する。 （もっと読む）

【課題】 抵抗メモリ装置の電流リミッタとして利用可能な金属／半導体／金属の背中合わせ構造の双方向ショットキーダイオードの形成方法を提供する。
【解決手段】 基板１０２を提供する工程と、基板上に第１仕事関数を有する金属下部電極１０４を形成する工程と、金属下部電極上に第１仕事関数よりも小さい第２仕事関数を有する半導体層１０６を形成する工程と、半導体層上に第２仕事関数よりも大きい第３仕事関数を有する金属上部電極１０８を形成する工程とを備える。好ましくは、金属上部電極及び金属下部電極は、Ｐｔ、Ａｕ、Ａｇ、ＴｉＮ、Ｔａ、Ｒｕ、ＴａＮ等の材料で形成し、更に好ましくは、金属上部電極と金属下部電極は、同じ仕事関数を有する同じ材料で形成する。半導体層は、非晶質シリコン、多結晶シリコン、ＩｎＯｘ、ＺｎＯ等の材料で形成する。 （もっと読む）

【課題】ＭＳＭ電流制限素子、およびＭＳＭ電流制限素子を有する抵抗メモリセルを製造することができる製造方法を提供する。
【解決手段】基板を用意する工程と、基板上にＭＳＭ下部電極を形成する工程と、ＭＳＭ下部電極上に、ｘが約１以上約２以下の範囲内であるＺｎＯｘ半導体層を形成する工程と、ＺｎＯｘ半導体層上にＭＳＭ上部電極を形成する工程とを有している。このＺｎＯｘ半導体層を、スピンコート法、ＤＣスパッタリング法、ＲＦスパッタリング法、有機金属気相成長法（ＭＯＣＶＤ）または原子層堆積法（ＡＬＤ）のような様々な薄膜形成技術を用いて形成する。 （もっと読む）

【課題】クロスポイントメモリアレイにおける、回り込み電流に起因する読み取り障害を防止する。
【解決手段】メモリ素子１００を用いてクロスポイントメモリアレイを作成する。メモリ素子１００は、抵抗メモリ下部電極１０２、抵抗メモリ物質１０４、抵抗メモリ上部電極１０６、ＭＳＭ下部電極１０８、半導体層１１０、ＭＳＭ上部電極１１２がこの順に積層されてなる。ここで、ＭＳＭ下部電極１０８、半導体層１１０、ＭＳＭ上部電極１１２はＭＳＭバイナリスイッチを形成する。ＭＳＭバイナリスイッチは、逆バイアス下において、高い抵抗値を示す。ＭＳＭバイナリスイッチと抵抗メモリ物質１０４が直列に接続された構成を有するメモリ素子１００を用いて、クロスポイントメモリアレイを作成することにより、望ましくない方向に電流が流れるのを防ぐ。 （もっと読む）

【課題】 単結晶エピタキシャル酸化物の歪を制御する方法を提供する。
【解決手段】 単結晶エピタキシャル酸化物の歪を制御する方法は、シリコン基板を準備する工程と、Ｓｉ_１−ｘＧｅ_ｘ及びＳｉ_１−ｙＣ_ｙから成るシリコン合金層のグループから選択されるシリコン合金層をシリコン基板上に形成する工程と、シリコン合金層の歪の型を選択し調節するために合金材料の含有量を選択することによってシリコン合金層の格子定数を調節する工程と、ペロブスカイト型マンガン酸化物、単結晶希土類酸化物、マンガンを含まないペロブスカイト型酸化物、２価の希土類酸化物、及び３価の希土類酸化物から成る酸化膜のグループから選択される単結晶エピタキシャル酸化膜を原子層堆積法でシリコン合金層上に堆積させる工程と、所望のデバイスを完成させる工程とを有する。 （もっと読む）

【課題】各抵抗メモリが完全に絶縁され、かつ自己整合するクロスポイント型抵抗メモリアレイを実現する。
【解決手段】本発明は、第１シリコン基板に第１Ｐ^＋層および第１Ｎ^＋埋込層を形成する工程３４と、第１下部電極、犠牲材料層、第１ハードマスクを堆積する工程４０と、第１ハードマスクを、第１パターンにパターンニングし、第１ハードマスク、犠牲材料層及び第１下部電極をエッチングし、第１Ｎ^＋埋込層をオーバーエッチングする工程４８と、第１絶縁層を堆積する工程５０と、第１ハードマスクを、第２パターンになるようにパターニングし、第１ハードマスク、第１絶縁層、犠牲材料層、第１下部電極、及び第１Ｎ^＋埋込層をエッチングし、第１シリコン基板をオーバーエッチングする工程５６と、第２絶縁層を堆積する工程５８と、残存第１ハードマスク及び犠牲材料層をエッチングする工程と、第１抵抗材料層を堆積する工程と、第１上部電極を堆積しエッチングする工程とを含む。 （もっと読む）