電気的にプログラム可能な抵抗特性を有するクロスポイントメモリ
【課題】外部影響（特に電気的パルス）により電気的抵抗が変化する特性を有する材料を用いた不揮発性メモリの大容量化を可能としたクロスポイントメモリデバイスを提供すること。
【解決手段】下部電極と上部電極とのクロスポイントに対応するビット領域は、互いに交差するように配列された下部電極と上部電極との間に配置されたアクティブ層の一部である。アクティブ層は、電気信号に応答して変化する抵抗性を有し得る材料である。下部電極と上部電極との間を通る電気信号は、ビット領域を通過する。ビット領域では、電気信号に応答して抵抗率を変化させる。
【解決手段】下部電極と上部電極とのクロスポイントに対応するビット領域は、互いに交差するように配列された下部電極と上部電極との間に配置されたアクティブ層の一部である。アクティブ層は、電気信号に応答して変化する抵抗性を有し得る材料である。下部電極と上部電極との間を通る電気信号は、ビット領域を通過する。ビット領域では、電気信号に応答して抵抗率を変化させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリに関し、さらに詳細には、電気的パルスで誘起される磁気抵抗膜の抵抗変化効果を利用するクロスポイント構造に関する。
【背景技術】
【０００２】
ペロブスカイト構造を有する材料であって、それらのうち巨大磁気抵抗（ＣＭＲ）材料および高温超伝導（ＨＴＳＣ）材料は、外部影響により変更され得る電気的な抵抗特性を有する材料である。
【０００３】
例えば、ペロブスカイト構造を有する材料（特にＣＭＲ材料およびＨＴＳＣ材料）の特性は、薄膜またはバルク材料に１つ以上の電気的なショートパルスを印加することにより変更され得る(例えば、特許文献１を参照)。単数または複数のパルスからの電場の強さまたは電流密度は、材料の特性を変更するように材料の物理的状態を切り換えるのに十分である。パルスは、材料を破壊しないか、またはひどいダメージを与えない程度の十分低いエネルギーである。複数のパルスは、材料の特性のインクリメントな変化を生成するようにその材料に印加され得る。変化され得る特性の１つは、材料の抵抗である。その変化は、初期の変化を誘導するように使用されるパルスと反対の極性を有するパルスを用いると、少なくとも部分的に反転可能となり得る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第６２０４１３９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、外部影響（特に電気的パルス）により電気的抵抗が変化する特性を有するペロブスカイト構造材料を用いた不揮発性メモリの大容量化を可能としたクロスポイントメモリデバイスおよびその製造方法ならびに使用方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明のメモリ構造は、ａ）基板と、ｂ）上記基板上に設けられた複数の下部電極と、ｃ）上記下部電極上に設けられた複数の上部電極と、ｄ）上記複数の上部電極と上記複数の下部電極との間に配置された連続的なアクティブ層とを含み、これにより上記目的が達成される。
【０００７】
上記下部電極は、上記下部電極上に設けられた上記ペロブスカイト材料をエピタキシャル形成することを可能にする下部電極材料を含み得る。
【０００８】
上記下部電極材料はＹＢＣＯであり得る。
【０００９】
上記下部電極はプラチナであり得る。
【００１０】
上記アクティブ層がペロブスカイト材料であり得る。
【００１１】
上記アクティブ層が巨大磁気抵抗（ＣＭＲ）材料であり得る。
【００１２】
上記アクティブ層がＰｒ0.7Ｃａ0.3ＭｎＯ3（ＰＣＭＯ）であり得る。
【００１３】
上記アクティブ層がＧｄ0.7Ｃａ0.3ＢａＣｏ2Ｏ5+5であり得る。
【００１４】
本発明の方法は、メモリ構造を製造する方法であって、上記方法は、ａ）半導体基板を提供する工程と、ｂ）複数の下部電極を形成する工程と、ｃ）上記下部電極上にペロブスカイト材料の層を堆積する工程と、ｄ）メモリアレイ領域の外部の領域から上記ペロブスカイト材料の層を除去する工程であって、上記ペロブスカイト材料の層がメモリアレイ構造内に残っている、工程と、ｅ）上記ペロブスカイト材料の層上に複数の上部電極を形成する工程とを包含し、これにより上記目的が達成される。
【００１５】
上記下部電極は、上記下部電極の上記ペロブスカイト材料の層をエピタキシャル形成することを可能にする下部電極材料を含み得る。
【００１６】
上記下部電極材料はＹＢＣＯであり得る。
【００１７】
上記下部電極はプラチナであり得る。
【００１８】
上記ペロブスカイト材料が巨大磁気抵抗（ＣＭＲ）材料であり得る。
【００１９】
上記ペロブスカイト材料がＰｒ0.7Ｃａ0.3ＭｎＯ3（ＰＣＭＯ）であり得る。
【００２０】
上記ペロブスカイト材料がＧｄ0.7Ｃａ0.3ＢａＣｏ2Ｏ5+5であり得る。
【００２１】
上記上部電極を上記下部電極上に設け、これによりクロスポイントメモリ構成を形成し得る。
【００２２】
上記ペロブスカイト材料の層を堆積する前に、メモリ回路を形成する工程をさらに包含し得る。
【００２３】
上記メモリ回路は、インバータの入力に接続されたビットパストランジスタおよび上記インバータの上記入力と接地との間に接続されたロードトランジスタを含み得る。
【００２４】
上記ビットパストランジスタがｎチャネルトランジスタであり、上記ロードトランジスタがｎチャネルトランジスタであり得る。
【００２５】
本発明のメモリ回路は、抵抗性メモリビット用のメモリ回路であって、ａ）上記抵抗性メモリビットに接続されたビット線と、ｂ）ゲート、第１のソース／ドレインおよび第２のソース／ドレインを有し、上記第１のソース／ドレインは上記ビット線に接続される、ビットパストランジスタと、ｃ）上記第２のソース／ドレインに接続される入力を有するインバータと、ｄ）上記インバータと接地との間に接続され、ロードゲートを有するロードトランジスタと、を含み、これにより上記目的が達成される。
【００２６】
上記ロードゲートは、所定の値を超えた電流が上記ロードトランジスタを介して流れることを可能にする閾値を設定するような電圧でバイアスされ得る。
【００２７】
本発明の方法は、メモリアレイ内のビットの抵抗率を変化させる方法であって、ａ）ワード線とビット線との間に配置されたペロブスカイトアクティブ層に、ワード線およびビット線のクロスポイントに形成される上記ビットを提供する工程であって、上記ビット線がビットパスゲートを有するビットパストランジスタを介してロードトランジスタに接続され、上記ロードトランジスタはロードゲートを有し、接地に接続される、工程と、ｂ）上記ワード線にプログラミング電圧を印加する工程と、ｃ）上記ビットパスゲートに第１のオン電圧を印加し、電流が上記ビットパストランジスタを介して流れることが可能になる、工程と、ｄ）上記ロードゲートに第２のオン電圧を印加し、これにより電流が上記ロードトランジスタを介して流れることが可能になり、これにより電流が上記アクティブ層を介して流れ、上記ビットの抵抗率を変化させる工程とを包含し、これにより上記目的が達成される。
【００２８】
上記プログラミング電圧が複数の電圧パルスを含み、上記ビットの抵抗率が上記ビットにダメージを与えずに変化し得る。
【００２９】
上記ビットパストランジスタはｎチャネルトランジスタであり、上記第１のオン電圧は０であり、上記ロードトランジスタはｎチャネルトランジスタであり、上記第２のオン電圧は０であり、上記プログラミング電圧は負であり、これにより上記ビットを第１の抵抗率レベルに変化させ得る。
【００３０】
上記第１の抵抗率レベルが高い抵抗状態であり得る。
【００３１】
上記第１の抵抗率レベルが低い抵抗状態であり得る。
【００３２】
上記ビットパストランジスタはｎチャネルトランジスタであり、上記第１のオン電圧はビットパストランジスタ閾値電圧にあり、上記ロードトランジスタはｎチャネルトランジスタであり、上記第２のオン電圧はロードトランジスタ閾値電圧にあり、上記プログラミング電圧は正であり、これにより上記ビットを第２の抵抗率レベルに変化させ得る。
【００３３】
上記第２の抵抗率レベルが高い抵抗状態であり得る。
【００３４】
上記第２の抵抗率レベルが低い抵抗状態であり得る。
【００３５】
本発明の方法は、複数の抵抗状態を有する、メモリアレイ内のビットを読み出す方法であって、上記方法は、ａ）ワード線とビット線とのクロスポイントに形成されたビットを、上記ワード線と上記ビット線との間に配置されたペロブスカイトアクティブ層に提供し、上記ビット線が、ビットパスゲートを有するビットパストランジスタを介して、インバータと接地との間に接続された、ロードゲートを有するロードトランジスタを備える上記インバータに接続される、工程と、ｂ）読み出し電圧を上記ワード線に印加する工程と、ｃ）上記ビットパスゲートにオン電圧を印加し、これにより電流が上記ビットパストランジスタを介して流れることを可能にする、工程と、ｄ）上記ロードゲートにロード電圧を印加し、これにより上記ロードトランジスタの飽和電流を超える電流が上記ロードトランジスタを介して流れることを可能にし、上記飽和電流未満の電流が上記ロードトランジスタを介して流れない、工程と、ｅ）上記インバータから出力電圧を読み出す工程とを包含し、これにより上記目的が達成される。
【００３６】
上記ビットが低い抵抗状態にあり、これにより上記ロードトランジスタの上記飽和電流より高い電流は、上記ビット、および上記ビットパストランジスタ、ならびに上記ロードトランジスタを介して接地に流れ、この結果、上記インバータの上記出力電圧が約０ボルトであり得る。
【００３７】
上記ビットが高い抵抗状態にあり、これにより上記ロードトランジスタの上記飽和電流より低い電流は、上記ビット、および上記ビットパストランジスタを介して流れるが、上記ロードトランジスタを介して流れず、この結果、上記インバータの上記出力電圧がほぼ上記読み出し電圧であり得る。
【００３８】
従って、基板と、基板上に設けられた複数の下部電極と、下部電極上に設けられた複数の上部電極と、複数の上部電極と複数の下部電極との間に配置された連続的なアクティブ層とを含む、メモリ構造が提供される。複数の上部電極および複数の下部電極は、クロスポイントメモリ構造を形成する。各クロスポイントに位置するアクティブ層の領域は、可変抵抗として振る舞う。各領域は、メモリ構造内のビットとして有用である。
【００３９】
メモリ構造内のビットの抵抗性は、以下の工程を包含する方法により変更され得る。本発明は、ワード線およびビット線のクロスポイントに形成されるビットに、ワード線とビット線との間に配置されるペロブスカイトアクティブ層を提供する。ビット線は、ビットゲートを有するビットパストランジスタを介して、接地に接続された、ロードゲートを有するロードトランジスタに接続される。プログラミング電圧をワード線に印加し、ビットゲートに第１のオン電圧を印加することによって、電流は、ビットパストランジスタを通って流れ得る。ロードゲートに別のオン電圧を印加することによって、電流はロードトランジスタを通って流れ得る。これによって、電流は、ビットの抵抗性を変化するようにアクティブ層を通って流れ得る。プログラミング電圧の極性に依存して、ビットの抵抗性は増加し得るか、または減少し得る。ビットゲートおよびロードゲートに印加されるオン電圧は、プログラミング電圧の種々の極性について異なる。
【００４０】
ビット値は、ワード線およびビット線のクロスポイントで形成されるビットをワード線とビット線との間に配置されるペロブスカイトアクティブ層に提供することによって、決定され得る。ビット線は、ビットゲートを有するビットパストランジスタを通って、インバータと接地との間に接続されたロードゲートを有するロードトランジスタを備えるインバータに接続される。ロードゲートにロード電圧を印加することで閾値を設定し、これによって、ロードトランジスタの飽和電流より高い電流は、ロードトランジスタを通って流れ得、飽和電流より低い電流は、ロードトランジスタを通って流れない。ビットゲートに電圧を印加することによって、読み出されるビットを判定するビットパストランジスタを選択する。ワード線に読み出し電圧を印加することによって、電流は、ワード線およびビット線のクロスポイントに対応するビットを通って流れ、ビットはビットゲートにオン電圧を印加することにより選択されてきた。電流は、ビットパストランジスタを通って流れる。電流がロードトランジスタの飽和電流を超える場合、電流は、ロードトランジスタを通過し、インバータは約０ボルトの出力電圧を生成する。電流が飽和電流未満である場合、電流は、ロードトランジスタを通って流れず、出力電圧はインバータの動作電圧に等しい。
【発明の効果】
【００４１】
本発明により、外部影響（特に電気的パルス）により電気的抵抗が変化する特性を有するペロブスカイト構造材料を用いた不揮発性メモリの大容量化を可能としたクロスポイントメモリデバイスおよびその製造方法ならびに使用方法を提供することができる。
【図面の簡単な説明】
【００４２】
【図１】図１は、クロスポイントメモリアレイ領域の等角投影図である。
【図２】図２は、クロスポイントメモリアレイ領域に接続されたメモリ読み出し回路の模式図である。
【図３】図３は読み出し回路を備えたクロスポイントメモリデバイスの模式図である。
【発明を実施するための形態】
【００４３】
図１は、クロスポイントメモリアレイ領域１０を示す。メモリアレイ領域１０は、基板上１２に形成された複数の下部電極１４を備える基板１２を含む。アクティブ層１６は、堆積され、複数の下部電極１４上に設けられる。複数の上部電極１８がアクティブ層１６上に設けられ、その結果、アクティブ層１６が下部電極１４と上部電極１８との間に配置される。
【００４４】
上部電極１８および下部電極１４それぞれは、好適には、実質的に平行な行である。上部電極１８および下部電極１４は、クロスポイント配置で配列され、その結果、それらは、規則的なパターンで互いに交差する。クロスポイントは、上部電極が下部電極に交差するそれぞれの位置を示す。示されるように、上部電極および下部電極は、互いに実質的に９０°で配列される。上部電極および下部電極はそれぞれ、クロスポイントメモリアレイの一部と同じく、ワード線またはビット線のいずれかとして機能し得る。
【００４５】
図１は、メモリアレイ領域を示す。実際のデバイスにおいて、基板１２、下部電極１４および上部電極１８は、アクティブ層１６により規定されるメモリアレイ領域を十分に越えて拡大し得ることが明らかである。アクティブ層は、実質的に連続であり、その結果、アクティブ層が１つ以上のクロスポイントをまたいで広がる。
【００４６】
基板１２は、ＬａＡｌＯ3，Ｓｉ，ＴｉＮまたは他の材料等のアモルファス、多結晶または単結晶のいずれかである任意の適切な基板材料である。
【００４７】
下部電極１４は、導電酸化物または他の導電材料で作製される。好適な実施形態において、導電材料は、上に設けられるペロブスカイト材料のエピタキシャル成長を可能にするＹＢａ2Ｃｕ3Ｏ7（ＹＢＣＯ）等の材料である。別の好適な実施形態において、導電材料はプラチナである。下部電極は、約５ｎｍ〜約５００ｎｍの範囲の厚さである。好適な実施形態において、下部電極１４は、溝を形成し、導電材料を堆積し、基板のレベルになるまで導電材料を研磨することにより形成される。研磨工程は、化学機械的研磨法（ＣＭＰ）または他の適切な手段を用いて達成され得る。あるいは、下部電極は、溝を最初に形成せず、研磨せずに堆積され、パターニングされ得る。
【００４８】
アクティブ層１６は、電気信号に応答して変化する抵抗性を有し得る材料である。アクティブ材料は、好適には、巨大磁気抵抗（ＣＭＲ）材料または高温超伝導（ＨＴＳＣ）材料（例えば、Ｐｒ0.7Ｃａ0.3ＭｎＯ3（ＰＣＭＯ））等のペロブスカイト材料である。適切な材料の別の実施例は、Ｇｄ0.7Ｃａ0.3ＢａＣｏ2Ｏ5+5である。アクティブ層は、好適には、約５ｎｍ〜約５００ｎｍの厚みである。アクティブ層１６は、パルスレーザー堆積、ｒｆスパッタリング、電子ビーム蒸着、熱蒸着、有機金属堆積、ゾルゲル堆積、および有機金属化学蒸着を含む任意の適切な堆積技術を用いて堆積され得る。アクティブ層は、イオンミリングまたは他の適切なプロセスによって、メモリアレイ領域の外側から除去される。大きな凹型領域を形成し、ペロブスカイト材料を堆積し、次いで、化学機械的研磨法（ＣＭＰ）を用いてアクティブ層１６を形成することもまた可能である。
【００４９】
上部電極１８は、導電材料、好適にはプラチナ、銅、銀または金を含む。
【００５０】
ここで、図２を参照すると、メモリ回路２２に接続されたメモリアレイ領域１０を含むメモリデバイス２０が示される。メモリ回路２２は、少なくとも１つのロードトランジスタ２６および少なくとも１つのインバータ２８に接続された少なくとも１つのビットパストランジスタ２４を含む。これらの構造は、個々の半導体素子の形成が十分に理解されるように模式的に示される。
【００５１】
メモリデバイス２０を作製する方法の好適な実施形態において、１つ以上のトランジスタ構造、相互接続またはメモリデバイス回路２２の他のコンポーネントは、メモリアレイ領域１０の形成前に形成され得る。メモリアレイ領域１０の前にメモリ回路２２のコンポーネントを形成することによって、次の処理によるアクティブ層の劣化の可能性を減少するか、または無くす。
【００５２】
図１を再度、参照すると、アクティブ層は、例示目的のために透明なものとして領域を示すように、（点線の円により示される）領域４０で示される。ビット領域４２が示される。ビット領域４２は、下部電極１４と上部電極１８との間に配置されたアクティブ層１６の一部であり、その結果、下部電極と上部電極との間を通る電気信号が主にビット領域を通過する。各ビット領域は、クロスポイントに対応する。通常の動作下では、ビット領域４２は、電気信号に応答して変化する抵抗性を有することによりアクティブ層に形成される。アクティブ層１６のバルク領域４４は、ビット領域４２で連続する。通常の動作中に電気信号によって変わらないアクティブ層１６の一部がバルク領域４４を形成する。ビット領域４２は、少なくとも２つの抵抗値の間で変化し得る可変抵抗として振る舞う。ビット領域４２の抵抗率の変化は、好適には可逆である。抵抗率の変化の可逆性は、いくつかのヒステリシスを取り入れ得る。１度書き読み出し専用（ＷＯＲＭ）等のいくつかの用途については、抵抗率の変化は全く可逆性である必要はない。
【００５３】
例えば、ビット領域４２は、１μｍ×１μｍの断面積を有し、アクティブ層には、ＹＢＣＯが厚み６０ｎｍに堆積される場合、高い抵抗状態は、約１７０ＭΩであり、低い抵抗状態は、約１０ＭΩである。低電圧メモリデバイスについて、ビット領域４２が１ボルトにバイアスされる場合、ビットを流れる電流は、高い抵抗状態に対して約６ｎＡであり、低い抵抗状態に対しては約１００ｎＡである。本実施例は、例示目的のためにのみ提供された。抵抗値は、アクティブ層の厚みおよび材料ならびにビット自体の断面積に依存して、変化する。ビットをまたいで印加される電圧は、ビットを流れる電流にさらに影響を与える。
【００５４】
図３は、１６ビット、４×４メモリアレイのメモリブロック２０の模式図である。メモリブロック２０は、メモリ回路２２に接続されたメモリアレイ領域１０を含む。この模式図において、アクティブ層は、下部電極１４と上部電極１８との間で接続される抵抗器のアレイとして示される。下部電極１４は、ビット線Ｂ１〜Ｂ４としても示され、上部電極１８は、ワード線Ｗ１〜Ｗ４としても示される。あるいは、下部電極は、ワード線であり得、上部電極はビット線であり得る。ビット線は、メモリ回路２２に接続される。示されるように、下部電極は、ビット線であり、下部電極は、メモリ回路２２に接続される。
【００５５】
メモリアレイ領域１０を見ると、各ビット５０は、並列に位置するバルク抵抗器５４を伴うビット抵抗器５２を主に含むものとして取り扱われ得る。このアレイは、各ビットに対してゲートトランジスタを必要としない。任意のデータ値が各ビット抵抗器５２の変化する抵抗を用いて格納されるので個別のコンデンサは必要とされない。各ビットの全抵抗は、可変抵抗として振る舞うビット抵抗器５２により主に制御されることになる。ビット抵抗器５２は、高い抵抗状態および低い抵抗状態を含む少なくとも２つの値の間で、電気信号に応答して変化し得る抵抗を有する。好適には、バルク抵抗器５４は、特にビット抵抗器が低い抵抗状態にある場合、ビット抵抗器５２より高い抵抗を有する。
【００５６】
ここで、メモリ回路２２を参照すると、各ビット線は、ビットパストランジスタ２４に接続される。ビットパストランジスタ２４は、ビットパスゲート６４を有する。ビットパスゲート６４は、どのビットがプログラミングされているか、または読み出されているかを判定するように機能する。ビットパストランジスタは、ロードゲート６６を有するロードトランジスタ２６、およびインバータ２８に接続される。ロードトランジスタは、どのメモリブロックがプログラミングされているかまたは読み出されているかを判定するために用いられる。インバータはロードトランジスタと組み合わせて用いられ、２つの電圧レベルの間の出力を設定し、これにより、バイナリ状態が読み出され得る。
【００５７】
再度、メモリアレイ領域を参照すると、アクティブ層は、好適には、ビット領域の低い抵抗状態の抵抗率より高い抵抗率を有し、これはビットトランジスタ５２に対応する。必要な場合、アクティブ層の抵抗率は、製造中に、１つ以上の電気パルスをアクティブ層に与えることにより増加され得る。
【００５８】
一旦デバイスが完成され、動作中になると、デバイスは、プログラミングされ得、読み出され得る。ビット抵抗器５２の全て（特に単一のワード線に沿ったビット抵抗器）を、高い抵抗または低い抵抗のいずれかの同じ抵抗レベルに設定することがまた望ましくあり得る。これは、ワード消去またはブロック消去を生成するように用いられ得る。例えば、ｎチャネルトランジスタがパストランジスタおよびロードトランジスタとして用いられる場合、負の電圧または複数の負の電圧パルスをワード線（例えばＷ１）に印加すること、ならびにメモリブロック２０のビットパスゲート６４およびロードトランジスタゲート６６を接地することにより、ワード線のクロスポイントのビット抵抗器５２全てを高い抵抗または低い抵抗のいずれかの同じ抵抗状態に設定する。ビットパスゲートおよびロードゲートが適切にバイアスされ、電流がビットを通って流れ得る場合、ワード線に正の電圧を用いることもまた可能である。
【００５９】
別の実施形態において、ｐチャネルトランジスタは、ビットパストランジスタおよびロードトランジスタとして用いられ得る。この場合、正の電圧がワード線に印加される一方で、ビットパスゲートおよびロードゲートを接地する。十分に、負の電圧がビットパスゲートおよびロードゲートに印加され、電流がビットを通って流れ得る場合、負の電圧パルスが使用され得る。
【００６０】
印加された電圧、または複数の電圧パルスは、好適には、アクティブ層の材料に損傷を与えないレベルである。好適には、ワード線のクロスポイントで全てのビット抵抗器５２は、高い抵抗レベルに設定される。単一のパルスがビット領域の抵抗率を変えるには十分でない場合、アクティブ層が損傷を受けるレベルより低いレベルの複数の電圧パルスが、アクティブ層に損傷を与えることなく、上記変化に影響するように用いられ得る。残りのワード線に上記処理を繰り返すことによって、メモリブロック全体は同じ状態に設定され得る。
【００６１】
ビット５０は、ビットパスゲート６４にオン電圧を印加し、ロードゲート６６に第２のオン電圧を印加し、少なくとも１つのプログラミング電圧パルスをワード線に印加することによりプログラミングされ得る。ワード線に印加された電圧パルスは、ワード消去またはブロック消去に対して用いられる極性と逆の極性であり、ビット抵抗器５２の抵抗率を逆の抵抗状態に変化させる。ｎチャネルトランジスタが、１実施形態について上述されるように用いられる場合、プログラミングパルスは正であり、ビット抵抗器５２の抵抗は、好適には、高い抵抗状態から低い抵抗状態に変化する。
【００６２】
任意の選択されないビットのビットパスゲート６４および任意の選択されないメモリブロック２０のロードトランジスタゲート６６は接地に接続される。ワード線およびビット線のクロスポイントの任意の電圧が非常に微小であり、これにより、抵抗についての大きな変化は、選択されないビットに生じない。
【００６３】
上述されたように、ワード線、ビットパスゲート、およびロードゲートに印加された極性および電圧は、ｎチャネルトランジスタまたはｐチャネルトランジスタが、メモリ回路の望まれる振る舞いを得るように用いられるかどうかに依存して、選択され得る。
【００６４】
ビット５０は、読み出され得る。ロード電圧はロードゲート６６に印加される。ロード電圧は、ロードトランジスタ２６の閾値電圧より小さい。さらに、このロード電圧において、ロードトランジスタ２６の飽和電流は、ビット５０が高い抵抗レベルにある場合、ビット５０を通って流れる電流より大きい。しかし、このロード電圧において、ロードトランジスタ２６の飽和電流は、ビット５０が低い抵抗レベルにある場合、ビット５０を流れる電流より低い。ビットパスゲート６４は、電流がビットパストランジスタ２４を通って流れ得るのに十分な電圧（例えば、ＶCC）に保持される。読み出し電圧は、ワード線に印加される。ワード線に印加される電圧は、好適には、ビット抵抗５２の抵抗率、およびビット５０の対応する抵抗率を変化させるのに必要な電圧が臨界電圧より低いパルスである。
【００６５】
ビットレジスタ５２が高い抵抗状態にある場合、ビット５０を通って流れる電流は、ロードトランジスタ２６の飽和電流より小さい。次いで、ビット線の電圧は、インバータ２８の入力でｎチャネルトランジスタの閾値電圧よりも低い。次いで、インバータの出力電圧は、電源電圧にほぼ等しい。
【００６６】
ビットレジスタ５２が、ビット５０が低い抵抗状態にあるような低い抵抗状態にある場合、大きい電流は、ビット５０を通って流れる傾向にある。この大きな電流は、ロードトランジスタの飽和電流より大きい。ビット線電圧は、インバータ２８の入力におけるｎチャネルトランジスタの閾値電圧より大きい。次いで、インバータの出力電圧は、接地に対応する約０ボルトに等しい。
【００６７】
上述される実施例を用いると、ビットを流れる電流は、６ｎＡ〜１００ｎＡの間であると予測される。ロードトランジスタのロードゲートに印加されるバイアス電圧は、ロードトランジスタの飽和電流が６ｎＡ〜１００ｎＡの間にあるように（例えば、５０ｎＡに）選択されるべきである。ビットの抵抗は、ビットを流れる電流が５０ｎＡ未満であるのに十分に高い場合、電流は、ロードトランジスタを通って流れず、インバータの出力は、動作電圧（例えば、ＶCC）に至る。ビットの抵抗が低く、これにより５０ｎＡより大きい電流はビットを通って流れる場合、電流は、ロードトランジスタを通って流れ、インバータの出力は、約０ボルト、または接地に至る。ビットを０ボルトに対応する高い抵抗にし、ビットを動作電圧に対応する低い抵抗にすることが望まれる場合、さらなるインバータはインバータの出力に加えられ得る。
【００６８】
好適な実施形態、および他の実施形態が上述されてきたが、その適用範囲は、上記の特定の実施形態に限定されない。むしろ、特許請求の範囲が本発明の範囲を決定する。
【００６９】
抵抗性クロスポイントメモリデバイスが、その製造方法および使用方法と共に提供される。メモリデバイスは、上部電極と下部電極との間に配置されるペロブスカイト材料のアクティブ層を含む。上部電極と下部電極とのクロスポイントでアクティブ層内に位置するビット領域は、１つ以上の電圧パルスの付与に応答して、抵抗値の範囲にわたって変化し得る抵抗率を有する。電圧パルスは、ビット領域の抵抗率を増加させるか、ビット領域の抵抗率を減少させるか、または、ビット領域の抵抗率を判定するように用いられ得る。プログラミングを支援し、ビット領域から読み出すメモリ回路が提供される。
【産業上の利用可能性】
【００７０】
本発明は、外部影響（特に電気的パルス）により電気的抵抗が変化する特性を有するペロブスカイト構造材料を用いた不揮発性メモリの大容量化を可能とすることができるという効果を有し、クロスポイントメモリデバイスおよびその製造方法ならびに使用方法等に有用である。
【符号の説明】
【００７１】
１０ クロスポイントメモリアレイ領域
１４ 下部電極
１８ 上部電極
２０ メモリデバイス
２２ メモリ回路
２４ ビットパストランジスタ
２６ ロードトランジスタ
２８ インバータ
【技術分野】
【０００１】
本発明は、不揮発性メモリに関し、さらに詳細には、電気的パルスで誘起される磁気抵抗膜の抵抗変化効果を利用するクロスポイント構造に関する。
【背景技術】
【０００２】
ペロブスカイト構造を有する材料であって、それらのうち巨大磁気抵抗（ＣＭＲ）材料および高温超伝導（ＨＴＳＣ）材料は、外部影響により変更され得る電気的な抵抗特性を有する材料である。
【０００３】
例えば、ペロブスカイト構造を有する材料（特にＣＭＲ材料およびＨＴＳＣ材料）の特性は、薄膜またはバルク材料に１つ以上の電気的なショートパルスを印加することにより変更され得る(例えば、特許文献１を参照)。単数または複数のパルスからの電場の強さまたは電流密度は、材料の特性を変更するように材料の物理的状態を切り換えるのに十分である。パルスは、材料を破壊しないか、またはひどいダメージを与えない程度の十分低いエネルギーである。複数のパルスは、材料の特性のインクリメントな変化を生成するようにその材料に印加され得る。変化され得る特性の１つは、材料の抵抗である。その変化は、初期の変化を誘導するように使用されるパルスと反対の極性を有するパルスを用いると、少なくとも部分的に反転可能となり得る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第６２０４１３９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、外部影響（特に電気的パルス）により電気的抵抗が変化する特性を有するペロブスカイト構造材料を用いた不揮発性メモリの大容量化を可能としたクロスポイントメモリデバイスおよびその製造方法ならびに使用方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明のメモリ構造は、ａ）基板と、ｂ）上記基板上に設けられた複数の下部電極と、ｃ）上記下部電極上に設けられた複数の上部電極と、ｄ）上記複数の上部電極と上記複数の下部電極との間に配置された連続的なアクティブ層とを含み、これにより上記目的が達成される。
【０００７】
上記下部電極は、上記下部電極上に設けられた上記ペロブスカイト材料をエピタキシャル形成することを可能にする下部電極材料を含み得る。
【０００８】
上記下部電極材料はＹＢＣＯであり得る。
【０００９】
上記下部電極はプラチナであり得る。
【００１０】
上記アクティブ層がペロブスカイト材料であり得る。
【００１１】
上記アクティブ層が巨大磁気抵抗（ＣＭＲ）材料であり得る。
【００１２】
上記アクティブ層がＰｒ0.7Ｃａ0.3ＭｎＯ3（ＰＣＭＯ）であり得る。
【００１３】
上記アクティブ層がＧｄ0.7Ｃａ0.3ＢａＣｏ2Ｏ5+5であり得る。
【００１４】
本発明の方法は、メモリ構造を製造する方法であって、上記方法は、ａ）半導体基板を提供する工程と、ｂ）複数の下部電極を形成する工程と、ｃ）上記下部電極上にペロブスカイト材料の層を堆積する工程と、ｄ）メモリアレイ領域の外部の領域から上記ペロブスカイト材料の層を除去する工程であって、上記ペロブスカイト材料の層がメモリアレイ構造内に残っている、工程と、ｅ）上記ペロブスカイト材料の層上に複数の上部電極を形成する工程とを包含し、これにより上記目的が達成される。
【００１５】
上記下部電極は、上記下部電極の上記ペロブスカイト材料の層をエピタキシャル形成することを可能にする下部電極材料を含み得る。
【００１６】
上記下部電極材料はＹＢＣＯであり得る。
【００１７】
上記下部電極はプラチナであり得る。
【００１８】
上記ペロブスカイト材料が巨大磁気抵抗（ＣＭＲ）材料であり得る。
【００１９】
上記ペロブスカイト材料がＰｒ0.7Ｃａ0.3ＭｎＯ3（ＰＣＭＯ）であり得る。
【００２０】
上記ペロブスカイト材料がＧｄ0.7Ｃａ0.3ＢａＣｏ2Ｏ5+5であり得る。
【００２１】
上記上部電極を上記下部電極上に設け、これによりクロスポイントメモリ構成を形成し得る。
【００２２】
上記ペロブスカイト材料の層を堆積する前に、メモリ回路を形成する工程をさらに包含し得る。
【００２３】
上記メモリ回路は、インバータの入力に接続されたビットパストランジスタおよび上記インバータの上記入力と接地との間に接続されたロードトランジスタを含み得る。
【００２４】
上記ビットパストランジスタがｎチャネルトランジスタであり、上記ロードトランジスタがｎチャネルトランジスタであり得る。
【００２５】
本発明のメモリ回路は、抵抗性メモリビット用のメモリ回路であって、ａ）上記抵抗性メモリビットに接続されたビット線と、ｂ）ゲート、第１のソース／ドレインおよび第２のソース／ドレインを有し、上記第１のソース／ドレインは上記ビット線に接続される、ビットパストランジスタと、ｃ）上記第２のソース／ドレインに接続される入力を有するインバータと、ｄ）上記インバータと接地との間に接続され、ロードゲートを有するロードトランジスタと、を含み、これにより上記目的が達成される。
【００２６】
上記ロードゲートは、所定の値を超えた電流が上記ロードトランジスタを介して流れることを可能にする閾値を設定するような電圧でバイアスされ得る。
【００２７】
本発明の方法は、メモリアレイ内のビットの抵抗率を変化させる方法であって、ａ）ワード線とビット線との間に配置されたペロブスカイトアクティブ層に、ワード線およびビット線のクロスポイントに形成される上記ビットを提供する工程であって、上記ビット線がビットパスゲートを有するビットパストランジスタを介してロードトランジスタに接続され、上記ロードトランジスタはロードゲートを有し、接地に接続される、工程と、ｂ）上記ワード線にプログラミング電圧を印加する工程と、ｃ）上記ビットパスゲートに第１のオン電圧を印加し、電流が上記ビットパストランジスタを介して流れることが可能になる、工程と、ｄ）上記ロードゲートに第２のオン電圧を印加し、これにより電流が上記ロードトランジスタを介して流れることが可能になり、これにより電流が上記アクティブ層を介して流れ、上記ビットの抵抗率を変化させる工程とを包含し、これにより上記目的が達成される。
【００２８】
上記プログラミング電圧が複数の電圧パルスを含み、上記ビットの抵抗率が上記ビットにダメージを与えずに変化し得る。
【００２９】
上記ビットパストランジスタはｎチャネルトランジスタであり、上記第１のオン電圧は０であり、上記ロードトランジスタはｎチャネルトランジスタであり、上記第２のオン電圧は０であり、上記プログラミング電圧は負であり、これにより上記ビットを第１の抵抗率レベルに変化させ得る。
【００３０】
上記第１の抵抗率レベルが高い抵抗状態であり得る。
【００３１】
上記第１の抵抗率レベルが低い抵抗状態であり得る。
【００３２】
上記ビットパストランジスタはｎチャネルトランジスタであり、上記第１のオン電圧はビットパストランジスタ閾値電圧にあり、上記ロードトランジスタはｎチャネルトランジスタであり、上記第２のオン電圧はロードトランジスタ閾値電圧にあり、上記プログラミング電圧は正であり、これにより上記ビットを第２の抵抗率レベルに変化させ得る。
【００３３】
上記第２の抵抗率レベルが高い抵抗状態であり得る。
【００３４】
上記第２の抵抗率レベルが低い抵抗状態であり得る。
【００３５】
本発明の方法は、複数の抵抗状態を有する、メモリアレイ内のビットを読み出す方法であって、上記方法は、ａ）ワード線とビット線とのクロスポイントに形成されたビットを、上記ワード線と上記ビット線との間に配置されたペロブスカイトアクティブ層に提供し、上記ビット線が、ビットパスゲートを有するビットパストランジスタを介して、インバータと接地との間に接続された、ロードゲートを有するロードトランジスタを備える上記インバータに接続される、工程と、ｂ）読み出し電圧を上記ワード線に印加する工程と、ｃ）上記ビットパスゲートにオン電圧を印加し、これにより電流が上記ビットパストランジスタを介して流れることを可能にする、工程と、ｄ）上記ロードゲートにロード電圧を印加し、これにより上記ロードトランジスタの飽和電流を超える電流が上記ロードトランジスタを介して流れることを可能にし、上記飽和電流未満の電流が上記ロードトランジスタを介して流れない、工程と、ｅ）上記インバータから出力電圧を読み出す工程とを包含し、これにより上記目的が達成される。
【００３６】
上記ビットが低い抵抗状態にあり、これにより上記ロードトランジスタの上記飽和電流より高い電流は、上記ビット、および上記ビットパストランジスタ、ならびに上記ロードトランジスタを介して接地に流れ、この結果、上記インバータの上記出力電圧が約０ボルトであり得る。
【００３７】
上記ビットが高い抵抗状態にあり、これにより上記ロードトランジスタの上記飽和電流より低い電流は、上記ビット、および上記ビットパストランジスタを介して流れるが、上記ロードトランジスタを介して流れず、この結果、上記インバータの上記出力電圧がほぼ上記読み出し電圧であり得る。
【００３８】
従って、基板と、基板上に設けられた複数の下部電極と、下部電極上に設けられた複数の上部電極と、複数の上部電極と複数の下部電極との間に配置された連続的なアクティブ層とを含む、メモリ構造が提供される。複数の上部電極および複数の下部電極は、クロスポイントメモリ構造を形成する。各クロスポイントに位置するアクティブ層の領域は、可変抵抗として振る舞う。各領域は、メモリ構造内のビットとして有用である。
【００３９】
メモリ構造内のビットの抵抗性は、以下の工程を包含する方法により変更され得る。本発明は、ワード線およびビット線のクロスポイントに形成されるビットに、ワード線とビット線との間に配置されるペロブスカイトアクティブ層を提供する。ビット線は、ビットゲートを有するビットパストランジスタを介して、接地に接続された、ロードゲートを有するロードトランジスタに接続される。プログラミング電圧をワード線に印加し、ビットゲートに第１のオン電圧を印加することによって、電流は、ビットパストランジスタを通って流れ得る。ロードゲートに別のオン電圧を印加することによって、電流はロードトランジスタを通って流れ得る。これによって、電流は、ビットの抵抗性を変化するようにアクティブ層を通って流れ得る。プログラミング電圧の極性に依存して、ビットの抵抗性は増加し得るか、または減少し得る。ビットゲートおよびロードゲートに印加されるオン電圧は、プログラミング電圧の種々の極性について異なる。
【００４０】
ビット値は、ワード線およびビット線のクロスポイントで形成されるビットをワード線とビット線との間に配置されるペロブスカイトアクティブ層に提供することによって、決定され得る。ビット線は、ビットゲートを有するビットパストランジスタを通って、インバータと接地との間に接続されたロードゲートを有するロードトランジスタを備えるインバータに接続される。ロードゲートにロード電圧を印加することで閾値を設定し、これによって、ロードトランジスタの飽和電流より高い電流は、ロードトランジスタを通って流れ得、飽和電流より低い電流は、ロードトランジスタを通って流れない。ビットゲートに電圧を印加することによって、読み出されるビットを判定するビットパストランジスタを選択する。ワード線に読み出し電圧を印加することによって、電流は、ワード線およびビット線のクロスポイントに対応するビットを通って流れ、ビットはビットゲートにオン電圧を印加することにより選択されてきた。電流は、ビットパストランジスタを通って流れる。電流がロードトランジスタの飽和電流を超える場合、電流は、ロードトランジスタを通過し、インバータは約０ボルトの出力電圧を生成する。電流が飽和電流未満である場合、電流は、ロードトランジスタを通って流れず、出力電圧はインバータの動作電圧に等しい。
【発明の効果】
【００４１】
本発明により、外部影響（特に電気的パルス）により電気的抵抗が変化する特性を有するペロブスカイト構造材料を用いた不揮発性メモリの大容量化を可能としたクロスポイントメモリデバイスおよびその製造方法ならびに使用方法を提供することができる。
【図面の簡単な説明】
【００４２】
【図１】図１は、クロスポイントメモリアレイ領域の等角投影図である。
【図２】図２は、クロスポイントメモリアレイ領域に接続されたメモリ読み出し回路の模式図である。
【図３】図３は読み出し回路を備えたクロスポイントメモリデバイスの模式図である。
【発明を実施するための形態】
【００４３】
図１は、クロスポイントメモリアレイ領域１０を示す。メモリアレイ領域１０は、基板上１２に形成された複数の下部電極１４を備える基板１２を含む。アクティブ層１６は、堆積され、複数の下部電極１４上に設けられる。複数の上部電極１８がアクティブ層１６上に設けられ、その結果、アクティブ層１６が下部電極１４と上部電極１８との間に配置される。
【００４４】
上部電極１８および下部電極１４それぞれは、好適には、実質的に平行な行である。上部電極１８および下部電極１４は、クロスポイント配置で配列され、その結果、それらは、規則的なパターンで互いに交差する。クロスポイントは、上部電極が下部電極に交差するそれぞれの位置を示す。示されるように、上部電極および下部電極は、互いに実質的に９０°で配列される。上部電極および下部電極はそれぞれ、クロスポイントメモリアレイの一部と同じく、ワード線またはビット線のいずれかとして機能し得る。
【００４５】
図１は、メモリアレイ領域を示す。実際のデバイスにおいて、基板１２、下部電極１４および上部電極１８は、アクティブ層１６により規定されるメモリアレイ領域を十分に越えて拡大し得ることが明らかである。アクティブ層は、実質的に連続であり、その結果、アクティブ層が１つ以上のクロスポイントをまたいで広がる。
【００４６】
基板１２は、ＬａＡｌＯ3，Ｓｉ，ＴｉＮまたは他の材料等のアモルファス、多結晶または単結晶のいずれかである任意の適切な基板材料である。
【００４７】
下部電極１４は、導電酸化物または他の導電材料で作製される。好適な実施形態において、導電材料は、上に設けられるペロブスカイト材料のエピタキシャル成長を可能にするＹＢａ2Ｃｕ3Ｏ7（ＹＢＣＯ）等の材料である。別の好適な実施形態において、導電材料はプラチナである。下部電極は、約５ｎｍ〜約５００ｎｍの範囲の厚さである。好適な実施形態において、下部電極１４は、溝を形成し、導電材料を堆積し、基板のレベルになるまで導電材料を研磨することにより形成される。研磨工程は、化学機械的研磨法（ＣＭＰ）または他の適切な手段を用いて達成され得る。あるいは、下部電極は、溝を最初に形成せず、研磨せずに堆積され、パターニングされ得る。
【００４８】
アクティブ層１６は、電気信号に応答して変化する抵抗性を有し得る材料である。アクティブ材料は、好適には、巨大磁気抵抗（ＣＭＲ）材料または高温超伝導（ＨＴＳＣ）材料（例えば、Ｐｒ0.7Ｃａ0.3ＭｎＯ3（ＰＣＭＯ））等のペロブスカイト材料である。適切な材料の別の実施例は、Ｇｄ0.7Ｃａ0.3ＢａＣｏ2Ｏ5+5である。アクティブ層は、好適には、約５ｎｍ〜約５００ｎｍの厚みである。アクティブ層１６は、パルスレーザー堆積、ｒｆスパッタリング、電子ビーム蒸着、熱蒸着、有機金属堆積、ゾルゲル堆積、および有機金属化学蒸着を含む任意の適切な堆積技術を用いて堆積され得る。アクティブ層は、イオンミリングまたは他の適切なプロセスによって、メモリアレイ領域の外側から除去される。大きな凹型領域を形成し、ペロブスカイト材料を堆積し、次いで、化学機械的研磨法（ＣＭＰ）を用いてアクティブ層１６を形成することもまた可能である。
【００４９】
上部電極１８は、導電材料、好適にはプラチナ、銅、銀または金を含む。
【００５０】
ここで、図２を参照すると、メモリ回路２２に接続されたメモリアレイ領域１０を含むメモリデバイス２０が示される。メモリ回路２２は、少なくとも１つのロードトランジスタ２６および少なくとも１つのインバータ２８に接続された少なくとも１つのビットパストランジスタ２４を含む。これらの構造は、個々の半導体素子の形成が十分に理解されるように模式的に示される。
【００５１】
メモリデバイス２０を作製する方法の好適な実施形態において、１つ以上のトランジスタ構造、相互接続またはメモリデバイス回路２２の他のコンポーネントは、メモリアレイ領域１０の形成前に形成され得る。メモリアレイ領域１０の前にメモリ回路２２のコンポーネントを形成することによって、次の処理によるアクティブ層の劣化の可能性を減少するか、または無くす。
【００５２】
図１を再度、参照すると、アクティブ層は、例示目的のために透明なものとして領域を示すように、（点線の円により示される）領域４０で示される。ビット領域４２が示される。ビット領域４２は、下部電極１４と上部電極１８との間に配置されたアクティブ層１６の一部であり、その結果、下部電極と上部電極との間を通る電気信号が主にビット領域を通過する。各ビット領域は、クロスポイントに対応する。通常の動作下では、ビット領域４２は、電気信号に応答して変化する抵抗性を有することによりアクティブ層に形成される。アクティブ層１６のバルク領域４４は、ビット領域４２で連続する。通常の動作中に電気信号によって変わらないアクティブ層１６の一部がバルク領域４４を形成する。ビット領域４２は、少なくとも２つの抵抗値の間で変化し得る可変抵抗として振る舞う。ビット領域４２の抵抗率の変化は、好適には可逆である。抵抗率の変化の可逆性は、いくつかのヒステリシスを取り入れ得る。１度書き読み出し専用（ＷＯＲＭ）等のいくつかの用途については、抵抗率の変化は全く可逆性である必要はない。
【００５３】
例えば、ビット領域４２は、１μｍ×１μｍの断面積を有し、アクティブ層には、ＹＢＣＯが厚み６０ｎｍに堆積される場合、高い抵抗状態は、約１７０ＭΩであり、低い抵抗状態は、約１０ＭΩである。低電圧メモリデバイスについて、ビット領域４２が１ボルトにバイアスされる場合、ビットを流れる電流は、高い抵抗状態に対して約６ｎＡであり、低い抵抗状態に対しては約１００ｎＡである。本実施例は、例示目的のためにのみ提供された。抵抗値は、アクティブ層の厚みおよび材料ならびにビット自体の断面積に依存して、変化する。ビットをまたいで印加される電圧は、ビットを流れる電流にさらに影響を与える。
【００５４】
図３は、１６ビット、４×４メモリアレイのメモリブロック２０の模式図である。メモリブロック２０は、メモリ回路２２に接続されたメモリアレイ領域１０を含む。この模式図において、アクティブ層は、下部電極１４と上部電極１８との間で接続される抵抗器のアレイとして示される。下部電極１４は、ビット線Ｂ１〜Ｂ４としても示され、上部電極１８は、ワード線Ｗ１〜Ｗ４としても示される。あるいは、下部電極は、ワード線であり得、上部電極はビット線であり得る。ビット線は、メモリ回路２２に接続される。示されるように、下部電極は、ビット線であり、下部電極は、メモリ回路２２に接続される。
【００５５】
メモリアレイ領域１０を見ると、各ビット５０は、並列に位置するバルク抵抗器５４を伴うビット抵抗器５２を主に含むものとして取り扱われ得る。このアレイは、各ビットに対してゲートトランジスタを必要としない。任意のデータ値が各ビット抵抗器５２の変化する抵抗を用いて格納されるので個別のコンデンサは必要とされない。各ビットの全抵抗は、可変抵抗として振る舞うビット抵抗器５２により主に制御されることになる。ビット抵抗器５２は、高い抵抗状態および低い抵抗状態を含む少なくとも２つの値の間で、電気信号に応答して変化し得る抵抗を有する。好適には、バルク抵抗器５４は、特にビット抵抗器が低い抵抗状態にある場合、ビット抵抗器５２より高い抵抗を有する。
【００５６】
ここで、メモリ回路２２を参照すると、各ビット線は、ビットパストランジスタ２４に接続される。ビットパストランジスタ２４は、ビットパスゲート６４を有する。ビットパスゲート６４は、どのビットがプログラミングされているか、または読み出されているかを判定するように機能する。ビットパストランジスタは、ロードゲート６６を有するロードトランジスタ２６、およびインバータ２８に接続される。ロードトランジスタは、どのメモリブロックがプログラミングされているかまたは読み出されているかを判定するために用いられる。インバータはロードトランジスタと組み合わせて用いられ、２つの電圧レベルの間の出力を設定し、これにより、バイナリ状態が読み出され得る。
【００５７】
再度、メモリアレイ領域を参照すると、アクティブ層は、好適には、ビット領域の低い抵抗状態の抵抗率より高い抵抗率を有し、これはビットトランジスタ５２に対応する。必要な場合、アクティブ層の抵抗率は、製造中に、１つ以上の電気パルスをアクティブ層に与えることにより増加され得る。
【００５８】
一旦デバイスが完成され、動作中になると、デバイスは、プログラミングされ得、読み出され得る。ビット抵抗器５２の全て（特に単一のワード線に沿ったビット抵抗器）を、高い抵抗または低い抵抗のいずれかの同じ抵抗レベルに設定することがまた望ましくあり得る。これは、ワード消去またはブロック消去を生成するように用いられ得る。例えば、ｎチャネルトランジスタがパストランジスタおよびロードトランジスタとして用いられる場合、負の電圧または複数の負の電圧パルスをワード線（例えばＷ１）に印加すること、ならびにメモリブロック２０のビットパスゲート６４およびロードトランジスタゲート６６を接地することにより、ワード線のクロスポイントのビット抵抗器５２全てを高い抵抗または低い抵抗のいずれかの同じ抵抗状態に設定する。ビットパスゲートおよびロードゲートが適切にバイアスされ、電流がビットを通って流れ得る場合、ワード線に正の電圧を用いることもまた可能である。
【００５９】
別の実施形態において、ｐチャネルトランジスタは、ビットパストランジスタおよびロードトランジスタとして用いられ得る。この場合、正の電圧がワード線に印加される一方で、ビットパスゲートおよびロードゲートを接地する。十分に、負の電圧がビットパスゲートおよびロードゲートに印加され、電流がビットを通って流れ得る場合、負の電圧パルスが使用され得る。
【００６０】
印加された電圧、または複数の電圧パルスは、好適には、アクティブ層の材料に損傷を与えないレベルである。好適には、ワード線のクロスポイントで全てのビット抵抗器５２は、高い抵抗レベルに設定される。単一のパルスがビット領域の抵抗率を変えるには十分でない場合、アクティブ層が損傷を受けるレベルより低いレベルの複数の電圧パルスが、アクティブ層に損傷を与えることなく、上記変化に影響するように用いられ得る。残りのワード線に上記処理を繰り返すことによって、メモリブロック全体は同じ状態に設定され得る。
【００６１】
ビット５０は、ビットパスゲート６４にオン電圧を印加し、ロードゲート６６に第２のオン電圧を印加し、少なくとも１つのプログラミング電圧パルスをワード線に印加することによりプログラミングされ得る。ワード線に印加された電圧パルスは、ワード消去またはブロック消去に対して用いられる極性と逆の極性であり、ビット抵抗器５２の抵抗率を逆の抵抗状態に変化させる。ｎチャネルトランジスタが、１実施形態について上述されるように用いられる場合、プログラミングパルスは正であり、ビット抵抗器５２の抵抗は、好適には、高い抵抗状態から低い抵抗状態に変化する。
【００６２】
任意の選択されないビットのビットパスゲート６４および任意の選択されないメモリブロック２０のロードトランジスタゲート６６は接地に接続される。ワード線およびビット線のクロスポイントの任意の電圧が非常に微小であり、これにより、抵抗についての大きな変化は、選択されないビットに生じない。
【００６３】
上述されたように、ワード線、ビットパスゲート、およびロードゲートに印加された極性および電圧は、ｎチャネルトランジスタまたはｐチャネルトランジスタが、メモリ回路の望まれる振る舞いを得るように用いられるかどうかに依存して、選択され得る。
【００６４】
ビット５０は、読み出され得る。ロード電圧はロードゲート６６に印加される。ロード電圧は、ロードトランジスタ２６の閾値電圧より小さい。さらに、このロード電圧において、ロードトランジスタ２６の飽和電流は、ビット５０が高い抵抗レベルにある場合、ビット５０を通って流れる電流より大きい。しかし、このロード電圧において、ロードトランジスタ２６の飽和電流は、ビット５０が低い抵抗レベルにある場合、ビット５０を流れる電流より低い。ビットパスゲート６４は、電流がビットパストランジスタ２４を通って流れ得るのに十分な電圧（例えば、ＶCC）に保持される。読み出し電圧は、ワード線に印加される。ワード線に印加される電圧は、好適には、ビット抵抗５２の抵抗率、およびビット５０の対応する抵抗率を変化させるのに必要な電圧が臨界電圧より低いパルスである。
【００６５】
ビットレジスタ５２が高い抵抗状態にある場合、ビット５０を通って流れる電流は、ロードトランジスタ２６の飽和電流より小さい。次いで、ビット線の電圧は、インバータ２８の入力でｎチャネルトランジスタの閾値電圧よりも低い。次いで、インバータの出力電圧は、電源電圧にほぼ等しい。
【００６６】
ビットレジスタ５２が、ビット５０が低い抵抗状態にあるような低い抵抗状態にある場合、大きい電流は、ビット５０を通って流れる傾向にある。この大きな電流は、ロードトランジスタの飽和電流より大きい。ビット線電圧は、インバータ２８の入力におけるｎチャネルトランジスタの閾値電圧より大きい。次いで、インバータの出力電圧は、接地に対応する約０ボルトに等しい。
【００６７】
上述される実施例を用いると、ビットを流れる電流は、６ｎＡ〜１００ｎＡの間であると予測される。ロードトランジスタのロードゲートに印加されるバイアス電圧は、ロードトランジスタの飽和電流が６ｎＡ〜１００ｎＡの間にあるように（例えば、５０ｎＡに）選択されるべきである。ビットの抵抗は、ビットを流れる電流が５０ｎＡ未満であるのに十分に高い場合、電流は、ロードトランジスタを通って流れず、インバータの出力は、動作電圧（例えば、ＶCC）に至る。ビットの抵抗が低く、これにより５０ｎＡより大きい電流はビットを通って流れる場合、電流は、ロードトランジスタを通って流れ、インバータの出力は、約０ボルト、または接地に至る。ビットを０ボルトに対応する高い抵抗にし、ビットを動作電圧に対応する低い抵抗にすることが望まれる場合、さらなるインバータはインバータの出力に加えられ得る。
【００６８】
好適な実施形態、および他の実施形態が上述されてきたが、その適用範囲は、上記の特定の実施形態に限定されない。むしろ、特許請求の範囲が本発明の範囲を決定する。
【００６９】
抵抗性クロスポイントメモリデバイスが、その製造方法および使用方法と共に提供される。メモリデバイスは、上部電極と下部電極との間に配置されるペロブスカイト材料のアクティブ層を含む。上部電極と下部電極とのクロスポイントでアクティブ層内に位置するビット領域は、１つ以上の電圧パルスの付与に応答して、抵抗値の範囲にわたって変化し得る抵抗率を有する。電圧パルスは、ビット領域の抵抗率を増加させるか、ビット領域の抵抗率を減少させるか、または、ビット領域の抵抗率を判定するように用いられ得る。プログラミングを支援し、ビット領域から読み出すメモリ回路が提供される。
【産業上の利用可能性】
【００７０】
本発明は、外部影響（特に電気的パルス）により電気的抵抗が変化する特性を有するペロブスカイト構造材料を用いた不揮発性メモリの大容量化を可能とすることができるという効果を有し、クロスポイントメモリデバイスおよびその製造方法ならびに使用方法等に有用である。
【符号の説明】
【００７１】
１０ クロスポイントメモリアレイ領域
１４ 下部電極
１８ 上部電極
２０ メモリデバイス
２２ メモリ回路
２４ ビットパストランジスタ
２６ ロードトランジスタ
２８ インバータ
【特許請求の範囲】
【請求項１】
抵抗性メモリビット用のメモリ回路であって、
ａ）該抵抗性メモリビットに接続されたビット線と、
ｂ）ゲート、第１のソース／ドレインおよび第２のソース／ドレインを有し、該第１のソース／ドレインは該ビット線に接続される、ビットパストランジスタと、
ｃ）該第２のソース／ドレインに接続される入力を有するインバータと、
ｄ）該インバータと接地との間に接続され、ロードゲートを有するロードトランジスタと、を含む、メモリ回路。
【請求項２】
前記ロードゲートは、所定の値を超えた電流が前記ロードトランジスタを介して流れることを可能にする閾値を設定するような電圧でバイアスされる、請求項１に記載のメモリ回路。
【請求項３】
メモリアレイ内のビットの抵抗率を変化させる方法であって、
ａ）ワード線とビット線との間に配置されたペロブスカイトアクティブ層に、ワード線およびビット線のクロスポイントに形成される該ビットを提供する工程であって、該ビット線がビットパスゲートを有するビットパストランジスタを介してロードトランジスタに接続され、該ロードトランジスタはロードゲートを有し、接地に接続される、工程と、
ｂ）該ワード線にプログラミング電圧を印加する工程と、
ｃ）該ビットパスゲートに第１のオン電圧を印加し、電流が該ビットパストランジスタを介して流れることが可能になる、工程と、
ｄ）該ロードゲートに第２のオン電圧を印加し、これにより電流が該ロードトランジスタを介して流れることが可能になり、これにより電流が該アクティブ層を介して流れ、該ビットの抵抗率を変化させる工程と、を包含する、方法。
【請求項４】
前記プログラミング電圧が複数の電圧パルスを含み、前記ビットの抵抗率が該ビットにダメージを与えずに変化する、請求項３に記載の方法。
【請求項５】
前記ビットパストランジスタはｎチャネルトランジスタであり、前記第１のオン電圧は０であり、前記ロードトランジスタはｎチャネルトランジスタであり、前記第２のオン電圧は０であり、前記プログラミング電圧は負であり、これにより前記ビットを第１の抵抗率レベルに変化させる、請求項４の記載の方法。
【請求項６】
前記第１の抵抗率レベルが高い抵抗状態である、請求項５に記載の方法。
【請求項７】
前記第１の抵抗率レベルが低い抵抗状態である、請求項５に記載の方法。
【請求項８】
前記ビットパストランジスタはｎチャネルトランジスタであり、前記第１のオン電圧はビットパストランジスタ閾値電圧にあり、前記ロードトランジスタはｎチャネルトランジスタであり、前記第２のオン電圧はロードトランジスタ閾値電圧にあり、前記プログラミング電圧は正であり、これにより前記ビットを第２の抵抗率レベルに変化させる、請求項４の記載の方法。
【請求項９】
前記第２の抵抗率レベルが高い抵抗状態である、請求項８に記載の方法。
【請求項１０】
前記第２の抵抗率レベルが低い抵抗状態である、請求項８に記載の方法。
【請求項１１】
複数の抵抗状態を有する、メモリアレイ内のビットを読み出す方法であって、該方法は、
ａ）ワード線とビット線とのクロスポイントに形成されたビットを、該ワード線と該ビット線との間に配置されたペロブスカイトアクティブ層に提供し、該ビット線が、ビットパスゲートを有するビットパストランジスタを介して、インバータと接地との間に接続された、ロードゲートを有するロードトランジスタを備える該インバータに接続される、工程と、
ｂ）読み出し電圧を該ワード線に印加する工程と、
ｃ）該ビットパスゲートにオン電圧を印加し、これにより電流が該ビットパストランジスタを介して流れることを可能にする、工程と、
ｄ）該ロードゲートにロード電圧を印加し、これにより該ロードトランジスタの飽和電流を超える電流が該ロードトランジスタを介して流れることを可能にし、該飽和電流未満の電流が該ロードトランジスタを介して流れない、工程と、
ｅ）該インバータから出力電圧を読み出す工程と、を包含する、方法。
【請求項１２】
前記ビットが低い抵抗状態にあり、これにより前記ロードトランジスタの前記飽和電流より高い電流は、前記ビット、および前記ビットパストランジスタ、ならびに前記ロードトランジスタを介して接地に流れ、この結果、前記インバータの前記出力電圧が約０ボルトである、請求項１１に記載の方法。
【請求項１３】
前記ビットが高い抵抗状態にあり、これにより前記ロードトランジスタの前記飽和電流より低い電流は、前記ビット、および前記ビットパストランジスタを介して流れるが、前記ロードトランジスタを介して流れず、この結果、前記インバータの前記出力電圧がほぼ前記読み出し電圧である、請求項１１に記載の方法。
【請求項１】
抵抗性メモリビット用のメモリ回路であって、
ａ）該抵抗性メモリビットに接続されたビット線と、
ｂ）ゲート、第１のソース／ドレインおよび第２のソース／ドレインを有し、該第１のソース／ドレインは該ビット線に接続される、ビットパストランジスタと、
ｃ）該第２のソース／ドレインに接続される入力を有するインバータと、
ｄ）該インバータと接地との間に接続され、ロードゲートを有するロードトランジスタと、を含む、メモリ回路。
【請求項２】
前記ロードゲートは、所定の値を超えた電流が前記ロードトランジスタを介して流れることを可能にする閾値を設定するような電圧でバイアスされる、請求項１に記載のメモリ回路。
【請求項３】
メモリアレイ内のビットの抵抗率を変化させる方法であって、
ａ）ワード線とビット線との間に配置されたペロブスカイトアクティブ層に、ワード線およびビット線のクロスポイントに形成される該ビットを提供する工程であって、該ビット線がビットパスゲートを有するビットパストランジスタを介してロードトランジスタに接続され、該ロードトランジスタはロードゲートを有し、接地に接続される、工程と、
ｂ）該ワード線にプログラミング電圧を印加する工程と、
ｃ）該ビットパスゲートに第１のオン電圧を印加し、電流が該ビットパストランジスタを介して流れることが可能になる、工程と、
ｄ）該ロードゲートに第２のオン電圧を印加し、これにより電流が該ロードトランジスタを介して流れることが可能になり、これにより電流が該アクティブ層を介して流れ、該ビットの抵抗率を変化させる工程と、を包含する、方法。
【請求項４】
前記プログラミング電圧が複数の電圧パルスを含み、前記ビットの抵抗率が該ビットにダメージを与えずに変化する、請求項３に記載の方法。
【請求項５】
前記ビットパストランジスタはｎチャネルトランジスタであり、前記第１のオン電圧は０であり、前記ロードトランジスタはｎチャネルトランジスタであり、前記第２のオン電圧は０であり、前記プログラミング電圧は負であり、これにより前記ビットを第１の抵抗率レベルに変化させる、請求項４の記載の方法。
【請求項６】
前記第１の抵抗率レベルが高い抵抗状態である、請求項５に記載の方法。
【請求項７】
前記第１の抵抗率レベルが低い抵抗状態である、請求項５に記載の方法。
【請求項８】
前記ビットパストランジスタはｎチャネルトランジスタであり、前記第１のオン電圧はビットパストランジスタ閾値電圧にあり、前記ロードトランジスタはｎチャネルトランジスタであり、前記第２のオン電圧はロードトランジスタ閾値電圧にあり、前記プログラミング電圧は正であり、これにより前記ビットを第２の抵抗率レベルに変化させる、請求項４の記載の方法。
【請求項９】
前記第２の抵抗率レベルが高い抵抗状態である、請求項８に記載の方法。
【請求項１０】
前記第２の抵抗率レベルが低い抵抗状態である、請求項８に記載の方法。
【請求項１１】
複数の抵抗状態を有する、メモリアレイ内のビットを読み出す方法であって、該方法は、
ａ）ワード線とビット線とのクロスポイントに形成されたビットを、該ワード線と該ビット線との間に配置されたペロブスカイトアクティブ層に提供し、該ビット線が、ビットパスゲートを有するビットパストランジスタを介して、インバータと接地との間に接続された、ロードゲートを有するロードトランジスタを備える該インバータに接続される、工程と、
ｂ）読み出し電圧を該ワード線に印加する工程と、
ｃ）該ビットパスゲートにオン電圧を印加し、これにより電流が該ビットパストランジスタを介して流れることを可能にする、工程と、
ｄ）該ロードゲートにロード電圧を印加し、これにより該ロードトランジスタの飽和電流を超える電流が該ロードトランジスタを介して流れることを可能にし、該飽和電流未満の電流が該ロードトランジスタを介して流れない、工程と、
ｅ）該インバータから出力電圧を読み出す工程と、を包含する、方法。
【請求項１２】
前記ビットが低い抵抗状態にあり、これにより前記ロードトランジスタの前記飽和電流より高い電流は、前記ビット、および前記ビットパストランジスタ、ならびに前記ロードトランジスタを介して接地に流れ、この結果、前記インバータの前記出力電圧が約０ボルトである、請求項１１に記載の方法。
【請求項１３】
前記ビットが高い抵抗状態にあり、これにより前記ロードトランジスタの前記飽和電流より低い電流は、前記ビット、および前記ビットパストランジスタを介して流れるが、前記ロードトランジスタを介して流れず、この結果、前記インバータの前記出力電圧がほぼ前記読み出し電圧である、請求項１１に記載の方法。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２００９−１４６５６２（Ｐ２００９−１４６５６２Ａ）
【公開日】平成２１年７月２日（２００９．７．２）
【国際特許分類】
【出願番号】特願２００９−２２０５６（Ｐ２００９−２２０５６）
【出願日】平成２１年２月２日（２００９．２．２）
【分割の表示】特願２００２−１５２４３９（Ｐ２００２−１５２４３９）の分割
【原出願日】平成１４年５月２７日（２００２．５．２７）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２１年７月２日（２００９．７．２）
【国際特許分類】
【出願日】平成２１年２月２日（２００９．２．２）
【分割の表示】特願２００２−１５２４３９（Ｐ２００２−１５２４３９）の分割
【原出願日】平成１４年５月２７日（２００２．５．２７）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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