【課題】多段パイプライン構造のキャッシュメモリにおいて、連続するメモリアクセスを効率的に処理可能とする。
【解決手段】キャッシュメモリ１は、第１ステージで、タグメモリ１１からのタグアドレスの読み出しを実行する。第２ステージで、ヒット判定部１２によるヒット判定を実行する。キャッシュヒットの場合には、第３ステージ以降で、データメモリ１０からのデータ読み出しと、データメモリ１０から読み出されたデータのプロセッサ２への出力を実行する。一方、ミスヒットの場合には、第３ステージで、コントローラ１３によるタグメモリ１１の更新制御及びタグメモリ１１を迂回してアドレスラッチ１７の保持データをヒット判定部１２に入力するためのセレクタ１９の制御を実行し、第４ステージ以降で、主記憶３からのデータ読み出しによるデータメモリ１０の更新と、主記憶３から読み出されたデータのプロセッサ２への出力を実行する。 （もっと読む）

【課題】 フェッチ処理中もキャッシュメモリをブロックすることなく、複数のアクセス要求を低いハードウェア・コストで処理可能なキャッシュメモリ装置を提供する。
【解決手段】 キャッシュメモリ１を制御するキャッシュメモリ制御部２は、ミス情報保持テーブル２１の各エントリに、キャッシュミスとなった同一メモリブロックへのフェッチ要求情報を複数保持している。キャッシュメモリ１の各エントリにはフェッチ処理中であるかどうかを示すフェッチフラグと、ミス情報保持テーブル２１のエントリを特定する情報とを保持している。キャッシュメモリ制御部２は、これらの情報を基に、フェッチ処理中もキャッシュメモリ１をブロックすることなく、複数のアクセス要求を処理する。 （もっと読む）

【課題】マルチプロセッサシステムで同一のデータを利用する際にキャッシュミスを低減し、プロセッサ間でコヒーレンシ要求が頻発するのを抑制する。
【解決手段】システム制御部を介して主記憶または他のプロセッサと通信を行うインターフェース３０−０と、主記憶のデータを格納するキャッシュメモリ１０−０と、読み込み命令に含まれるアドレスのデータを前記主記憶から読み込んでキャッシュメモリ１０−０に格納する読み出し処理部と、を備え、読み出し処理部は、第１のロード命令で指定されたアドレスに対応するデータを前記主記憶または前記他のプロセッサから読み込んで前記キャッシュメモリに格納する第１ロード命令実行部Ｕ０−０と、第２のロード命令で指定されたアドレスに対応するデータを主記憶または他のプロセッサから読み込んでキャッシュメモリ１０−０に格納し、他のプロセッサに向けてデータを送信するようシステム制御部に要求する第２ロード命令実行部Ｕ１−０と、を備える。 （もっと読む）

【課題】キャッシュメモリ内蔵のＣＰＵを有する集積回路装置において、機能を低下させることなくキャッシュメモリの消費電流を減らすこと。
【解決手段】本集積回路装置１０は、ＣＰＵ２０とキャッシュメモリ３０とキャッシュインターフェース回路４０と、ＣＰＵの要求データ幅よりも大きいバス幅を持つキャッシュデータバスとを含み、前記キャッシュインターフェース回路４０は、要求アドレスに基づきＣＰＵの要求データ幅よりも大きいキャッシュデータバスのバス幅分のデータを読み出し、読み出したデータをＣＰＵの要求データ幅単位で取り出し可能に保持し、ＣＰＵの要求アドレスのデータが前記データ保持回路に保持されている場合には、データ保持回路に保持されているデータをＣＰＵにむけ出力し、ＣＰＵの要求アドレスに応じたキャッシュメモリへのアクセスを行わないサイクルはキャッシュメモリのクロックをストップ又は低パワーにするための低パワー制御信号を生成して出力する。 （もっと読む）