【課題】複数の命令実行手段を備えるマルチスレッド・プロセッサにおいて、命令実行手段の正確な機能チェックを行うこと。
【解決手段】複数のスレッドがハードウエア・マルチスレッディング処理を行うマルチスレッド・プロセッサであって、前記複数のスレッドによって使用可能な、演算器その他の複数の命令実行手段と、前記複数の命令実行手段に対して前記複数のスレッドのいずれかに属する命令を発行すると共に、所定のタイミングで前記複数の命令実行手段の機能チェック用命令と該機能チェック用命令が正しく実行されたか否かを確認する確認用命令を発行する命令発行手段と、前記命令発行手段が前記機能チェック用命令を発行する際と、前記確認用命令を発行する際とで前記複数の命令実行手段のうち異なる命令実行手段に命令を発行するように前記命令発行手段を制御する制御手段と、を備えるマルチスレッド・プロセッサ。 （もっと読む）

【課題】エラーの検出効果を高くする。
【解決手段】演算装置１は、命令制御部１００と、第１オペランド制御部２００と、第２オペランド制御部３００と、演算部４００と、ＮＯＰ検出部５００と、エラー検出部６００と、を備える。ＮＯＰ検出部５００が出力する制御信号に従って、命令制御部１００、第１オペランド制御部２００及び第２オペランド制御部３００は、直前のクロックサイクルで受信した入力信号を試験信号として演算部４００に出力する。エラー検出部６００は、演算部４００が求めた演算結果データと試験演算結果データとを比較し、エラーが発生しているか否かを判別する。 （もっと読む）

【課題】連続して使用しない演算器を低消費電力モードに設定する電力制御を効率的に行えるＶＬＩＷ型プロセッサ用プログラムを容易に開発できる開発システムの実現。
【解決手段】複数の演算器36AA,36AB,36AC,36BA,36BB,36BCをそれぞれ有する複数のスロット35A,35Bを備え、演算器の少なくとも一部は低消費電力モードに設定可能であるＶＬＩＷ型プロセッサ用プログラムの開発システムであって、ＶＬＩＷ型プロセッサ用コンパイラ21と、コンパイラが出力したプログラムを実行する時に使用する演算器の使用情報を生成する演算器使用情報生成部38と、使用情報に基づいて電力制御コンパイルオプションを生成して出力する演算器使用情報出力部72と、を備え、コンパイラ21は、各スロットで使用する演算器の変更を指示する電力制御コンパイルオプションが入力されるインターフェースを備える。 （もっと読む）

【課題】情報処理装置のテスト命令列生成処理において、テスト命令列の組み合わせを乱
数によって決定し、分岐ループ命令列を生成しない場合、分岐命令の分岐方向は一方向(
分岐あり又は分岐なし)しか試験することができない。また、単純な分岐ループ(1重ルー
プ)では、分岐命令の先行制御論理を網羅的に試験することが困難である。
【解決手段】 試験命令列生成時に、分岐命令による多重ループ命令列生成手段を設け、
分岐命令を分岐あり・なしの両方向実行できるような命令列生成及び分岐ループ回数によ
って分岐先の命令アドレスの変更を可能とし、分岐命令の先行制御論理試験を網羅的に効
率よく行えるようにする。 （もっと読む）

【課題】分岐ポイントを特定して分岐命令を他の命令で置き換える処理を行うことなく、容易に、かつ効率的に分岐予測回路の検証を可能とする情報処理装置の分岐予測回路の試験装置、情報処理装置の分岐予測回路の試験方法及び情報処理装置の分岐予測回路の試験プログラムを提供すること。
【解決手段】分岐予測回路試験装置１のランダム命令生成部１１がランダム命令列を生成し、試験実行制御部１２が該命令列を被試験対象装置２に実行させる。該命令列の実行後、試験実行制御部１２がランダム命令生成部１１に指示して該命令列をシフトし、試験実行制御部１２が、被試験対象装置２に該シフトされた新たな命令列を実行させる。検証部１３が、命令列が実行される毎にログ情報を記憶し、該ログ情報と期待値記憶部１３２に記憶された期待値とを比較して、分岐予測回路２１の動作を検証する。 （もっと読む）

【課題】命令リトライ機能を何度でも繰り返して実行して動作検証をおこなうこと。
【解決手段】パリティ生成回路２０２は、生成したパリティデータを反転させることで完了判定時に意図的にＣＳＥエントリのパリティエラーを検出させ、命令リトライを実行させる。パリティエラーの検出をおこなうパリティチェック回路２０５は、命令リトライの実行を依頼すると命令リトライ機構によりプログラムが停止し、検証が中止されてしまう場合にはパリティエラーを検出しなかったものとし、命令リトライの実行を抑制する。 （もっと読む）

電子回路が提供され、電子回路は、第１及び第２の組み合わせ論理ブロック；及び前記論理ブロックの間に位置するラッチを有し；前記電子回路は、前記ラッチがイネーブル信号に応じて開閉される通常モード、及び前記ラッチが開に保持される試験モードで動作する。
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