【課題】テストコストの低減に対して有利な半導体記憶装置及びその自己テスト方法を提供する。
【解決手段】半導体記憶装置は、不揮発性メモリ１１と前記不揮発性メモリの入出力データを格納するバッファ１３とを備える主記憶部１と、揮発性メモリを備える前記主記憶部のバッファ部２と、データ入出力ピンを有する自己テストインターフェイス５０と、前記主記憶部と前記バッファ部とを制御する制御部３０とを具備し、前記制御部は、前記データ入出力ピンを介して自己テストインターフェイスから前記バッファへデータを格納し（Ｓ１）、前記バッファの格納データを、前記揮発性メモリへ書き込み（Ｓ２）、前記揮発性メモリから読み出したデータを前記バッファへ格納し（Ｓ４）、前記バッファの格納データを前記自己テストインターフェイスから読み出し、判定させる（Ｓ５）。 （もっと読む）

【課題】内部状態の退避および回復時の時間を短縮し、消費電力を削減する。
【解決手段】スキャンチェーンは、スキャンパステストのときに、第１回路に含まれる複数の第１フリップフロップと、第２回路に含まれる複数の第２フリップフロップとを鎖状に接続してシフトレジスタとして動作する。バックアップ制御回路は、第１フリップフロップに保持される内部状態を示すデータを、第２フリップフロップをバイパスしたスキャンチェーンを介してメモリ回路に格納する退避動作と、メモリ回路から内部状態を示すデータを読み出して第２フリップフロップをバイパスしたスキャンチェーンを介して第１フリップフロップに再設定する回復動作とを制御する。入力選択回路は、スキャンパステストのテストデータと、メモリ回路から読み出した内部状態を示すデータとのうちの一方を選択してスキャンチェーンに供給する。 （もっと読む）

【課題】内部状態の退避・回復時間が短縮され、待機状態にある回路の消費電力が削減される半導体集積回路を提供する。
【解決手段】半導体集積回路は、対象回路と、バックアップ制御回路とを具備する。対象回路は、スキャンパステスト時にシフトレジスタを形成してテストデータをシリアルに入出力する少なくとも１つのスキャンチェーンを備える。バックアップ制御回路は、対象回路の内部状態を示す内部状態データをメモリに格納し、メモリから内部状態データを読み出す。このスキャンチェーンは、複数のサブスキャンチェーンに分割されている。複数のサブスキャンチェーンは並列に動作する。内部状態データは、複数のサブスキャンチェーンから出力されてメモリに格納される。メモリに格納されている内部状態データは、複数のサブスキャンチェーンに再び設定され、対象回路は、元の内部状態に戻って動作を再開する。 （もっと読む）

【課題】 メモリが内蔵されたＬＳＩにおいて、メモリの入力への経路またはメモリの出力からの経路のディレイ故障を検出するディレイテストを実施できるようにする。
【解決手段】 スキャンＦＦ１ａ〜１ｍと、セレクタ２ａ〜２ｅと、遅延調整回路３ａ〜３ｄと、組合せ回路１０ａ〜１０ｃと、メモリ１１と、ＢＩＳＴ１２とを有する。セレクタ２ａ〜２ｄからスキャンＦＦ１ｅ〜１ｈへの経路上に、セレクタ２ａ〜２ｄからメモリ１１の入力端子への信号遅延時間と、セレクタ２ａ〜２ｄからスキャンＦＦ１ｅ〜１ｈへの信号遅延時間とが同じになるように遅延調整回路３ａ〜３ｄを備える。スキャンＦＦ１ｋからセレクタ２ｅへの経路上に、メモリデータ出力ＤＯＵＴからセレクタ２ｅへの信号遅延時間と、スキャンＦＦ１ｋの出力からセレクタ２ｅへの信号遅延時間とが同じになるように遅延調整回路３ｅを備える。 （もっと読む）

本発明は、システムにおける複数の構成要素間の相互接続部のテストを可能にするように構成された方法および装置を提供する。本発明は、周知のパターンの源、たとえばシステムの第１の構成要素におけるパターンバッファ、およびシステムの第２の構成要素に位置するキャプチャバッファを利用する。
（もっと読む）