【課題】複数のＣＰＵがメモリーを共有する構成を、より単純な回路構成によって実現する。
【解決手段】複数のＣＰＵ１２１、１２２と、これら複数のＣＰＵ１２１、１２２により共有されるＲＯＭ１３０とを備え、少なくともいずれかのＣＰＵがメインＣＰＵとして起動し、メインＣＰＵ用の所定のアドレスに基づいてＲＯＭ１３０から起動プログラムを読み出した後、他のＣＰＵを起動させる制御を行い、メインＣＰＵにより起動されたＣＰＵ１２２は、サブＣＰＵ用の所定のアドレスに従ってＲＯＭ１３０から起動プログラムを読み出す。 （もっと読む）

【課題】異なる複数の優先度レベルのトランザクション要求をサポートする集積回路内における処理リソース割振りを実現すること。
【解決手段】集積回路２は、複数のトランザクションソース６、８、１０、１２、１４、１６、１８および２０を含み、トランザクションソースは、関連付けられたＰＯＣ／ＰＯＳ３０および３４を各々が有する共有キャッシュ２２および２４とリングベースの相互接続３０を介して通信し、要求サービング回路として働く。要求サービング回路は、異なる複数のトランザクションに割り振ることができる処理リソース３６のセットを有する。これらの処理リソースは、動的に、または静的に割り振ることができる。静的割振りは、選択アルゴリズムに依存して行うことができる。この選択アルゴリズムは、入力変数のうちの１つとしてサービス品質値／優先度レベルを使用することができる。 （もっと読む）

【課題】メモリを共有する異なるノードにおけるメモリ資源・通信資源の使用効率を高める。
【解決手段】固有メモリに格納されたデータ値を更新し、更新された値が予め設定された共通初期値と異なる場合に更新された値と該値の固有メモリにおけるアドレスを送出する計算ノードと、共有メモリに格納されたデータを共通初期値で初期化するデータ初期化機能と、計算ノードから更新データが送り込まれた場合に前記更新データに基づき前記共有メモリにおける対応するアドレスのデータを前記更新値へと更新する共有メモリデータ更新機能を有するメモリ管理装置を備える。 （もっと読む）

【課題】データの共有やデータ転送のバッファリングを容易に行なうことが可能なマルチプロセッサを提供すること。
【解決手段】複数の共有ローカルメモリ５−０〜５−（ｎ−１）のそれぞれが、複数のプロセッサユニットＰＵ０〜ＰＵ（ｎ−１）（１−０〜１−（ｎ−１））の中の２つのプロセッサに接続されており、複数のプロセッサユニットＰＵ０〜ＰＵ（ｎ−１）（１−０〜１−（ｎ−１））と複数の共有ローカルメモリ５−０〜５−（ｎ−１）とがリング状に接続される。したがって、データの共有やデータ転送のバッファリングを容易に行なうことが可能となる。 （もっと読む）

【課題】共有メモリのサイズに制限があっても、異なるＯＳ間で効率的にデータ転送を行う。
【解決手段】第１ＯＳから第２ＯＳで管理するハードウェア・デバイスへデータを転送するためのデータ転送命令が第１ＯＳに対して発行された場合に、該データ転送命令による転送対象のデータを、第１ＯＳ及び第２ＯＳが共有して使用する共有メモリの使用可能なサイズよりも小さいサイズの複数個の分割データに分割して、該共有メモリに書き込み、、該共有メモリに書き込まれた分割データが第２ＯＳにおいて読み出されて上記ハードウェア・デバイスに転送されるように、上記分割データが共有メモリに書き込まれる毎に、該分割データのデータサイズを転送サイズとして指定した分割データ転送コマンドを生成して第２ＯＳに対して発行する。 （もっと読む）

【課題】統合前のソフトウェアの修正を抑制して複数のＥＣＵが統合された車両制御装置等を提供すること。
【解決手段】第１のコアが実行する第１のアプリと第２のコアが実行する第２のアプリがそれぞれ外部にデータを送信する車両制御装置１００であって、バス３９を介して外部の機器と通信するため通信手段３６と、第1のコアと第２のコアの間でデータ通信する内部通信手段３７と、第２のアプリの第１の送信データを通信手段でなく内部通信手段に出力する出力先変更手段３４（２）と、内部通信手段から取得した第１の送信データを第１のアプリ又は前記通信手段のどちらに出力するかを、前記第１の送信データの送信先情報が登録されたリストテーブルに従い制御するデータ送信先制御手段３４（１）と、を有することを特徴とする。 （もっと読む）

【課題】システム全体として、メモリアクセスのレイテンシを小さくすることのできるマルチプロセッサシステムを提供する。
【解決手段】あるプロセッサ８が別のノードのメインメモリ９にアクセスしたのをトリガとして、プロセッサ８がアクセスしたデータをそのメインメモリ９から取得して、アクセスしたプロセッサ８と対になったメインメモリ９に移動するアクセスデータ移動手段と、アクセスデータを格納するメインメモリ９から一部データを廃棄してアクセスデータを格納するための容量を確保する格納容量確保手段と、廃棄したデータを替わりに格納するためのメインメモリ９を複数のメインメモリ９の中から選択する格納メモリ選択手段と、選択したメインメモリに廃棄したデータを格納する廃棄データ格納手段を有するメモリ管理機構１０をプロセッサ８とメインメモリ９の間に設置する。 （もっと読む）

【課題】２個のプロセッサに、より高速に連携した処理を行わせることが可能な共有キャッシュメモリ装置を提供する。
【解決手段】共有キャッシュメモリ装置を、第１プロセッサが生成して第２プロセッサが利用するデータを記憶するための幾つかの監視対象記憶領域をデータメモリ部３３に確保する機能、管理対象記憶領域毎に第１プロセッサによるデータの書き込みが行われたか否かを管理する機能、データの書き込みが完了していない監視対象記憶領域上のデータを要求するリード要求を受信したときに、その監視対象記憶領域へのデータの書き込みが第１プロセッサにより行われるのを待機してから、当該リード要求に応答する機能を有する装置として構成しておく。 （もっと読む）

【課題】ＣＰＵ間通信において、同期の待ち時間に応じてウェイト処理を最適に制御できるようにする。
【解決手段】送信側ＣＰＵと受信側ＣＰＵとがメモリ１０４を介してデータ通信を行うＣＰＵ間通信システム８００において、送信側ＣＰＵは、メモリ１０４に空き領域があるかを判定するメモリ領域判定部３５１と、空き領域がある場合に、メモリ１０４にデータを書き込むデータ書き込み部３５２と、空き領域がない場合に、受信側ＣＰＵの状態を判定する受信側ＣＰＵ判定部３５３と、受信側ＣＰＵの状態がデータ読み出し処理の実行状態である場合に、メモリ１０４に空き領域ができるまでデータ書き込み部３５２を待ち状態とし、受信側ＣＰＵの状態がデータ読み出し処理の実行状態でない場合に、受信側ＣＰＵにデータ読み出し処理の実行を開始させるための読み出し開始要求を受信側ＣＰＵへ送信する送信側制御部３５４とを備える。 （もっと読む）

【課題】複数のバスマスタを備えた半導体装置において、バススレーブに対する処理を従来よりも効率的に実行できる半導体装置を提供する。
【解決手段】半導体装置１００において、各マスタ装置Ｍ０〜Ｍｎは、複数のバスＢ０〜Ｂ４に接続され、複数のバスのうちの割当てられた１本のバスを介してスレーブ装置３０に対する処理要求をコントローラ２０に出力する。複数のマスタ装置Ｍ０〜Ｍｎの各々には割当優先度が定められる。調停回路１１は、複数のマスタ装置Ｍ０〜Ｍｎのうちバスの割当を要求している１または複数のマスタ装置に対して、バスの割当を要求したタイミングと割当優先度とに基づいて不使用のバスを割当てるとともに、バスを割当てたマスタ装置の処理要求に対して処理順位を設定する。コントローラ２０は、バスが割当てられたマスタ装置から受けた処理要求の内容と処理順位とに基づいて、スレーブ装置３０に対して処理を実行する。 （もっと読む）

【課題】プロセッサコアのローカルメモリや共有メモリの所要のアドレスに対して小さな回路規模で排他制御を行うことができるデータプロセッサを提供する。
【解決手段】要求に従ってバスロック設定と解除が可能にされるシステムバス（５）を共有する複数個のプロセッサコア（２０，４０）が相互に互いの内部リソース(２２，４２)を共有するデータプロセッサ（１）において、プロセッサコアが内部リソースの第１アドレス（ロック変数割り当てアドレス）へアクセスを行うときバスロックの要求を伴って当該アクセス要求をシステムバスに出力することによりシステムバスにバスをロックさせると共にシステムバスから当該プロセッサコアに帰還されるのを待って当該アクセス要求を処理し、プロセッサコアが内部の第２アドレスへアクセスを行うとき当該アクセス要求をプロセッサコアの内部で処理する。 （もっと読む）

【課題】データプロセッサがメモリインタフェースとは別にデータ転送を行うためのデータ転送インタフェースを実現するデータ処理システムを提供する。
【解決手段】一のデータプロセッサ１０１に他のデータプロセッサ１００との接続を可能にするためのインタフェース手段１１９を設け、このインタフェース手段に、一のデータプロセッサ内の内部バス１０８に他のデータプロセッサをバスマスタとして接続可能にする機能を設け、内部バスにメモリマップされた周辺機能を前記インタフェース手段を介して外部より当該他のデータプロセッサが直接操作できるようにする。これにより、データプロセッサは、実行中のプログラムを中断することなく、別のデータプロセッサの周辺機能等を使うことが可能となる。要するに、一のデータプロセッサは別のデータプロセッサの周辺リソースを共有することが可能になる。 （もっと読む）

【課題】データ転送におけるレイテンシーの遅れや、データ転送機構以外の回路の増大を伴うことなく、演算器の並列度を高めても、急激な回路規模の増大を抑えることができるようにする。
【解決手段】演算器１−１〜１−ｎが、自己が接続されているローカル共有バス２に接続されている共有メモリ３から隣接している他の演算器１の演算結果を読み出して、その演算結果に対する所定の演算処理を実施し、その演算処理の演算結果を上記ローカル共有バス２に接続されている上記共有メモリ３以外の共有メモリ３に書き込むように構成する。 （もっと読む）

【課題】処理システムと、処理システム内で通信する方法において、セマフォへのアトミックなアクセスを、バスプロトコルの枠組み内で、追加のハードウェアを最少にして、性能を劣化することなく、実施する技術を提供する。
【解決手段】処理システムは、バスと、バスに連結されたメモリ領域と、バス上でメモリ領域へアクセスする複数の処理構成要素とを含み、各処理構成要素が、セマフォ操作を行って、バス上でのセマフォ位置への読み出し動作および書き込み動作を同時に要求することによって、メモリ領域へのアクセスを得るように構成される。 （もっと読む）

【課題】多数の並列接続を同時に生成するための新規な相互接続ネットワークアーキテクチャを提供すること。
【解決手段】ｍ個の第１電子回路(102)及びｎ個の第２電子回路(106)との相互接続ネットワークであって、ｍ個の相互接続サブネットワークを備え、それぞれは、ｍ個の第１回路の一つをｎ個の第２回路の全てに接続するアドレスバス及び情報伝送バスであって、リピートデバイスを通して相互に接続された複数の電気的導通配線セグメント(112a,112b)を備えたバスと、アドレス信号の値に基づきリピータデバイスの一つを活性化する機能を有し、リピータデバイスを制御するための手段であって、活性化リピータデバイスが、ｍ個の第１回路の一つとｎ個の第２回路の一つとの間又は複数のｎ個の第２回路の間のデータ信号のための情報伝送バスにおける通信経路を形成する手段とを備える。ｍ及びｎは１よりも大きい整数である。 （もっと読む）

【課題】プロセッサコアとプロセッサエレメント間におけるデータ授受のためのオーバーヘッドを短縮するとともに、演算能力の向上させる。
【解決手段】プロセッサエレメント１３は、各プロセッサコア２−Ａ，２−Ｂ，２−Ｃからキャッシュ禁止に設定され、プロセッサコアおよび入出力インタフェース回路１１から直接アクセス可能に設定され、入出力インタフェース回路１１からメインメモリ１７を介さずに直接転送された入力データおよびプロセッサエレメントの演算結果である出力データを格納するローカルメモリ１４と、ローカルメモリ１４とメインメモリ１７との間でＤＭＡ転送するＤＭＡＣ１５とを備え、プロセッサエレメントは出力データをメインメモリ１７へＤＭＡ転送後に転送完了の割り込みをプロセッサコアに通知し、プロセッサコアはこの通知に基づき次の処理を実行する。 （もっと読む）

【課題】分散して配置されたメインメモリ間のデータの移動を、当該データを使用するプロセスを停止することなく、かつ、同一性を確保しつつ実行することが可能な不均一メモリアクセス機構を備える。
【解決手段】複数のノードの各々は、一つ以上のプロセッサと一つ以上のメモリモジュールとに接続されたコントローラとを具備し、１つのノードの備える一つ以上のメモリモジュールへ割り当てられた移動元メモリ空間の記憶データを、１つのノードとは異なる他のノードの備える一つ以上のメモリモジュールの移動先メモリ空間へ移動するメモリコピー部と、メモリコピー部がメモリ移動処理を開始すると、移動元メモリ空間に対する書き込み処理を監視して、書き込み処理で移動元メモリ空間に書き込まれるデータと同一の書き込みデータを、移動先メモリ空間へ書き込むメモリミラー処理を行うメモリミラー部とを備える。 （もっと読む）

マルチコア通信トポロジを生成する装置および関連する方法。マルチコアコンピュータの予め決められた数のコアに対応するトポロジが、アプリケーションプログラミングデバイスを用いて生成される。多くのノードが、マルチコア通信トポロジの予め決められた数の利用可能なコアに対するマッピングのために記述される。多くのノードの各々の特性が特定される。マルチコア通信トポロジのノードの各々間の通信が、アプリケーションプログラミングデバイスの電子メモリの専用のマルチコア通信ライブラリを用いて特定される。検証された出力ファイルは、アプリケーションプログラミングデバイスでマルチコアトポロジのために生成される。出力ファイルは、マルチコアコンピュータのためにマルチコア通信可能実行可能アプリケーションプログラムインターフェース（ＡＰＩ）を生成するように処理される。
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【課題】バスシステムを効率的に使用できる半導体集積回路装置および半導体集積回路装置の動作方法を提供すること。
【解決手段】ステータス情報が書き込まれるステータスレジスタおよび更新要求が書き込まれる更新制御レジスタを含むレジスタ部を有し、更新制御レジスタに更新要求が書き込まれた場合にステータスレジスタの更新を行うＣＰＵ１００、２００、およびＩ／Ｏ３００に対し、ステータスレジスタに記憶されるステータス情報を読み出しかつ更新制御レジスタに更新要求を書き込むための拡張ロード命令を実行できるように、ＣＰＵ１００、２００、バスシステムおよびＩ／Ｏ３００を構成した。 （もっと読む）

【課題】演算装置同士を最小の記憶素子数で接続することが可能で、キャッシュメモリに記憶するデータ数を最小にしても確実にアドレス指定によるデータ転送を行えるようにする。
【解決手段】バッファに保存した書込みデータを書込みアドレスの順序に並び替えてストリームデータとして出力するストリーム変換装置１３０と、キャッシュメモリ１４０と、読出しに関するアドレス情報で指定されたデータがキャッシュメモリに既にロードされているかを判定し、ロードされていない場合には、ロード信号を出力し、ロードアドレスを出力する制御装置１５０と、ロードアドレスを用いて、読出しアドレスで指定されたデータがキャッシュメモリのどの記憶素子に保存されているかを求め、求めた値をキャッシュアドレスとしてキャッシュメモリに出力し、キャッシュメモリから入力されたキャッシュデータを読出しデータとして出力するアドレス変換装置１６０と、を有する。 （もっと読む）