【課題】 ＭＰＥＧ−４ ＡＶＣの符号化／復号処理のような、大量のデータ処理量が要求される画像処理に対して、高性能で、高効率な画像処理が行える信号処理装置及びそれを用いた電子機器を提供する。
【解決手段】 信号処理装置は、命令並列プロセッサ１００、第１データ並列プロセッサ１０１、第２データ並列プロセッサ１０２、及び、専用ハードウェアである動き検出ユニット１０３とデブロックフィルタ処理ユニット１０４と可変長符号化／復号処理ユニット１０５とを備える。この構成により、処理量の多い画像圧縮伸張アルゴリズムの信号処理において、ソフトウェアとハードウェアで負荷が分散され高い処理能力と柔軟性を実現した信号処理装置、及びそれを用いた電子機器を提供出来る。 （もっと読む）

【課題】マルチコアプロセッサを用いて複数の画像データを効率的に並列処理して出力可能にする。
【解決手段】複数の画像メモリ５１〜５４と、マルチコアプロセッサ２１内の複数のコア３１〜３４とを、バス２５を介して１対１に対応させる。そして、複数のコア３１〜３４によって画像処理された複数の画像データを、バス２５を介して複数の画像メモリ５１〜５４に並列的に格納する。複数の画像メモリ５１〜５４に格納された複数の画像データは、複数の出力Ｉ／Ｆ５５〜５８によって並列的に出力される。すなわち、ビデオカードのＧＰＵを用いることなく、マルチコアプロセッサ２１によって直接的に画像処理された複数の画像データを、複数の画像メモリ５１〜５４および複数の出力Ｉ／Ｆ５５〜５８を介して並列的に出力する。これにより、マルチコアプロセッサ２１が有するコアの数だけ並列的に画像処理を行って並列的な画像出力が可能となる。 （もっと読む）

ＳＩＭＤ／ＭＩＭＤデュアルモードのアーキテクチャプロセッサは、共通制御される第１のプロセッシングエレメント（ＰＥ）群と、自律制御される第２のプロセッシングエレメント群と、前記第１、第２のＰＥ群を順次接続するパイプラインネットワークと、を備える。アクセスコントローラは、前記第１、第２のＰＥ群の各ＰＥにそれぞれ接続されたアクセス制御線を有し、前記各ＰＥと前記パイプラインネットワークとの間のデータアクセスタイミングを制御する。各ＰＥは、ＳＩＭＤ／ＭＩＭＤデュアルモードのアーキテクチャプロセッサのように自律制御または共通制御することが可能である。配線エリア要件を緩和する。
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分散メモリ型において、単一命令により種々のメモリに記憶された配列中の要素を入出力し、処理と通信を統合する。隣接するＰＭＭ１２の間には、一方から他方にパケットを伝達する第１のパケット伝送路１４、および、他方から一方にパケットを伝達する第２のパケット伝送路１６を備える。各ＰＭＭは、各々が項目と当該項目に属する項目値とを含むレコードの配列として表される表形式データを表現するための、特定の項目に属する項目値に対応した項目値番号の順に当該項目値が格納されている値リスト、および、一意的な順序集合配列の順に、当該項目値番号を指示するためのポインタ値が格納されたポインタ配列からなる情報ブロックを保持し、各メモリにて保持された情報ブロックの集合体により、グローバルな情報ブロックが形成される。
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本発明の基本概念は、待ち時間が非一様の完全接続クラスタ間ネットワークに基づくクラスタ化ＩＬＰプロセッサを提供することである。クラスタ化命令レベル並列処理プロセッサが提供される。前記プロセッサは、少なくとも１つのレジスタ・ファイル（ＲＦ）および少なくとも１つの機能単位（ＦＵ）をそれぞれ有する複数のクラスタ（Ｃ１〜Ｃ６）を有し、前記クラスタ（Ｃ１〜Ｃ６）が互いに完全に接続され、前記クラスタ（Ｃ１〜Ｃ６）間の接続の待ち時間が、前記クラスタ（Ｃ１〜Ｃ６）間の距離に依存する。
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