【課題】低電圧動作かつ低消費電流のＣＭＯＳ入力バッファ回路を提供すること。
【解決手段】ドレインが電源端子ＶＤＤに接続され、ゲートが出力端子に接続されたディプレッション型ＮＭＯＳトランジスタと、ソースがディプレッション型ＮＭＯＳトランジスタのソースに接続され、ドレインが出力端子に接続され、ゲートが入力端子に接続されたＰＭＯＳトランジスタと、ソースが基準端子ＧＮＤに接続され、ゲートが入力端子に接続され、ドレインが出力端子に接続されたＮＭＯＳトランジスタとを備えた構成とした。 （もっと読む）

【課題】記憶素子をなすＥ−ＦＵＳＥ素子に対する書込みを高精度で行い、書込み後に安定したＥ−ＦＵＳＥ素子特性を得ることができる半導体装置を提供する。
【解決手段】Ｅ−ＦＵＳＥ素子１０１に対する書込み時に、比較部３１８は、ノードＦＯＣの電圧と基準電圧生成回路３０６が出力する基準電圧ＶＲＯＰとを比較する。制御部４００は、ノードＦＯＣの電圧が基準電圧ＶＲＯＰと同一電圧になるまで（差動アンプ３２３の出力信号ＳＯがＨレベルからＬレベルに変化するまで）は、書込み部２００のＮＭＯＳトランジスタ２０１をオンとして書込みを実行させ、その後、ノードＦＯＣの電圧が基準電圧ＶＲＯＰと同一電圧になったとき（差動アンプ３２３の出力信号ＳＯがＨレベルからＬレベルに変化したとき）は、ＮＭＯＳトランジスタ２０１をＯＦＦとし、Ｅ−ＦＵＳＥ素子１０１に対する書込みを自動終了させる。 （もっと読む）

【課題】回路の小規模化を図れ、効率的なレイアウトが可能な集積回路装置等の提供。
【解決手段】集積回路装置１０は、第１の方向（Ｄ１）に沿って配置される第１〜第Ｎのデータドライバブロックを含み、第１〜第Ｎのデータドライバブロックの各データドライバブロックは、第１〜第Ｍのサブドライバブロック（ＳＤＢ０〜ＳＤＢ５）を含む。各サブドライバブロック（ＳＤＢ０）は、画像データ（ＩＤ０）を受け、画像データのＤ／Ａ変換を行うＤ／Ａ変換回路（ＤＡＣ０）と、Ｄ／Ａ変換回路の第２の方向（Ｄ２）において第１の方向に沿って配置され、Ｄ／Ａ変換回路を共用する第１〜第Ｌのデータ線駆動回路（ＧＲ０、ＧＧ０、ＧＢ０）を含む。 （もっと読む）

【課題】ディッシングを抑制する。
【解決手段】半導体装置は、複数の銅配線層と複数の絶縁層が交互に積層されて構成される。低インピーダンス配線は、所定の領域を占有して形成される。第１配線群は、第１の銅配線層に所定の間隔ｄ１を空けて並列に敷設され、第１の方向に延伸する短冊状の複数の銅配線Ｌｃ１を含む。第２配線群は、第１の銅配線層と隣接する第２の銅配線層に、所定の間隔ｄ２を空けて並列に敷設され、第１の方向と垂直な第２の方向に延伸する短冊状の複数の銅配線Ｌｃ２を含む。第１配線群が占める領域ＲＧＮ１と、第２配線群が占める領域ＲＧＮ２と、所定の領域は、少なくとも部分的にオーバーラップする。第１配線群Ｌｃ１と第２配線群Ｌｃ２は、等電位となるように電気的に接続される。 （もっと読む）

【課題】小さなオーバーヘッドで均一なトランジスタの動作特性が得られる半導体装置（チップ）の実現。
【解決手段】チップ1内が複数のブロックB1,B2に分割された半導体装置であって、チップごとのトランジスタ特性バラツキ情報を設定する全体設定回路11と、各ブロックごとに設けられ、各ブロックの基板バイアス電位を制御する複数のエリア回路12と、トランジスタ特性バラツキ情報を全体設定回路から各エリア回路に伝送する伝送経路13と、を備え、各エリア回路12は、各ブロックの基板バイアス電位を出力するブロック基板電圧発生回路25,27と、各ブロックにおけるトランジスタの動作特性に影響するバラツキ要因を測定すると共に、測定したバラツキ要因及び伝送されたトランジスタ特性バラツキ情報に基づいて、基板バイアス電位値を制御するエリア測定回路21,22,23と、を備える。 （もっと読む）

【課題】 スリムな細長の集積回路装置及びこれを含む電子機器の提供。
【解決手段】集積回路装置１０は、第１及び第２の電源線の間にプッシュプル接続され、チャージポンプ動作によりその接続ノードＮＤに第１及び第２の電源線のいずれかの電圧を出力するための第１及び第２のトランジスタＮＴｒ１、ＰＴｒ１と、接続ノードＮＤと電気的に接続されると共に、その一端に所与の電圧が印加されるフライングコンデンサの他端と電気的に接続されるパッドＰＤとを含む。第１及び第２のトランジスタＮＴｒ１、ＰＴｒ１の少なくとも一方の一部又は全部と重なるように、該第１及び第２のトランジスタＮＴｒ１、ＰＴｒ１の少なくとも一方の上層にパッドＰＤが配置される。 （もっと読む）

【課題】実装状態でもテストモードに入ることができ、実装状態で半導体装置の環境（内部特性）を変化させ、外部から印加される実装テスト信号に応じてテストモードに入る半導体装置を提供すること。
【解決手段】外部から複数の実装テスト信号を受信する複数の任意のピンと、前記複数の実装テスト信号のそれぞれの電圧レベルに応じて、複数の内部テストモード信号を生成する信号生成手段とを備える半導体装置を提供する。また、外部から入力される複数の実装テスト信号のそれぞれの電圧レベルに応じて、複数の内部実装テスト信号を生成する信号生成手段と、前記複数の内部実装テスト信号をデコードするデコード手段とを備える半導体装置を提供する。 （もっと読む）

【課題】限度を超えた電圧の検出／記録機構を集積回路のシリカウェーハ上へ埋め込んで、予め設定された電圧限界を超える過電圧を検出し、保護しかつ記録するための方法と装置を提供する。
【解決手段】検出器回路及び記録回路は、集積回路デバイスと外部電源へ接続される電圧ピンとの間の電気接続部に直列又は並列で配置される。電圧源が接続されて過電圧状態が検出されると、検出器回路は接続部へ短絡し、記録回路は後の調査のためにこのイベントを記録する。 （もっと読む）

【課題】高電圧が印加されている時の電力損失を低減した電圧検出回路を備えた半導体装置を提供することにある。
【解決手段】入力電圧Ｖinを入力する入力端子１１と、検出電圧Ｖｄを出力する出力端子１２との間に電流制限素子（ＪＦＥＴ素子）１３が接続され、電流制限素子１３は、半導体基板２１中に形成されたＰＮ接合を有する拡散層２２、２３で構成され、かつ、拡散層の入力端子１１側の一端に印加される電圧が規定電圧以上になると、ＰＮ接合の空乏化により拡散層を流れる電流が制限される特性を有している。検出電圧Ｖｄは、規定電圧以下になるように設定され、入力電圧Ｖinが上昇し、検出電圧Ｖｄが基準電圧Ｖｒを越えた後は、入力電圧Ｖinの上昇に伴う電力損失が抑制される。 （もっと読む）

【課題】回路規模が小さく、電源電圧の低下を高精度に検知することができる低電圧検知回路を提供する。
【解決手段】従来例の低電圧検知回路２０の代わりに、電圧フォロワー型オペアンプ３０、Ａ／Ｄ変換器３２を利用して低電圧検知を行うようにした。即ち、基準電圧発生回路１４から基準電圧Ｖｒｅｆは電圧フォロワー型オペアンプ３０を通して、Ａ／Ｄ変換器３２に印加される。電圧フォロワー型オペアンプ３０を用いるのは出力インピーダンスを下げるためである。基準電圧Ｖｒｅｆは電源電圧Ｖｄｄに依存せず、Ａ／Ｄ変換器３２の変換値（デジタル値）は電源電圧Ｖｄｄに依存して変化することから、その変換値により、電源電圧Ｖｄｄを検知することができる。そして、レジスタ２３にセットされたＡ／Ｄ変換器３２の変換値（デジタル値）をフラグとして、従来と同様にマイクロコンピュータの状態設定が行われる。 （もっと読む）

【課題】
供給される基準電圧に応答して、入力されるアナログ信号をＡＤ変換してデジタルデータを出力する半導体装置において、その基準電圧が変動するときでも、その電圧変動の影響を受けることのないデジタルデータを生成する半導体装置を提供する。
【解決手段】
基準電圧を生成する基準電圧生成回路と、その基準電圧に応答して、センサから出力される出力電圧をＡＤ変換するＡＤ変換回路とを具備する半導体装置を構成する。そして、その基準電圧生成回路は、基準電圧に対応するセンサ用電圧を生成して、そのセンサ用電圧をセンサ用電圧出力端子を介してセンサに供給する。 （もっと読む）