【課題】 アナログセルレイアウトの設計制約を設計者の熟練度に依らずに回路図データから自動予測することができるようにすること。
【解決手段】 回路図作成部１にて作成されたアナログ回路図のデータが回路図記憶部２に書き込まれる。回路接続情報抽出部３では、回路図記憶部２に記憶されるアナログ回路図データから抽出された回路接続情報が回路接続情報記憶部４に書き込まれる。設計制約予測抽出部５では、回路接続情報記憶部４に記憶される回路接続情報からペアリングの必要な素子が予測・抽出され、回路接続情報に設計制約として付加され、回路接続情報記憶部６に書き込まれる。自動配置部９では、回路接続情報記憶部６に記憶される設計制約を含む回路接続情報に基づきレイアウトセルの配置が実行される。自動配線部１１では、配置後レイアウト記憶部１０に記憶されたレイアウトセル間の配線が実行される。 （もっと読む）

【課題】階層構造を有する場合に、消費電力を軽減するためのゲーテッドクロックを簡単に選択することによって、容易に低消費電力の半導体集積回路装置を得ることである。
【解決手段】３つの階層構造を有するとともに、各階層ごとに上位階層から下位階層に動作制御信号（ＣＴＬ１＿２、ＣＴＬ１＿１、ＣＴＬ１＿１＿１）が出力される複数の回路ブロック１〜４を備え、第３階層の回路ブロック４に入力されるゲーテッドクロックとして、異なる階層に出力される２つの動作制御信号（ＣＴＬ１＿１、ＣＴＬ１＿１＿１）をゲート信号として生成した２つのゲーテッドクロック、および、最上位階層の回路ブロック１に入力されるゲーテッドクロックであるマスタークロックからなる３つのゲーテッドクロックを含むグループより選択される１つのゲーテッドクロックを用いる。 （もっと読む）

【課題】 ハードマクロブロックの周辺のようにバッファセル等を挿入することが困難なセル混雑部分や、隣接配線の間隔を広げることが困難な配線混雑部分での、隣接配線間容量値を削減してクロストークノイズを低減させる。
【解決手段】 外部インタフェースを有する複数種類のクロストークノイズ改善用セルをハードマクロブロックの内部の隙間部分に埋め込み、そのクロストークノイズ改善用セルを選択して半導体集積回路の配線に挿入する。隣接する配線の信号遷移期間が重なる場合、改善用セルを遷移期間の長い方の配線に挿入する。または、隣接する配線のうち一方の配線を他の配線層に移動させ、それにより空いた領域にシールド線を配線する。 （もっと読む）

【課題】 データをフレキシブルに利用しうる状態で格納した集積回路装置の設計用データベース及びこれを利用した集積回路装置の設計方法を提供する。
【解決手段】 設計データの格納層であるＶＣＤＢ１００（ＶＣデータベース）と、制御システムであるＶＣＤＢＭＳ２００（ＶＣＤＢマネージメントシステム）とを備えている。ＶＣＤＢ１００には、ＶＣクラスタ３００と、テストベクタクラスタ３０４と、目的別機能検証モデル３２０とが含まれている。ＶＣＤＢ１００内には、共用テストクラスタ４１０と周辺モデルクラスタ４２０とを含むシステム検証用データベース４０２が配置されている。ＶＣＤＢＭＳ２００内には、テストシナリオ，目的別機能検証モデル，システム検証モデルなどの生成を行なう機能検証支援手段５００や、ＶＣインターフェース合成手段７００などが配設されている。 （もっと読む）