【課題】半導体記憶装置の面積を縮小する技術を提供する。
【解決手段】高抵抗付加型ラッチ回路（１２）と、その高抵抗付加型ラッチ回路（１２）に保持されるデータの読み出しと書込みとを制御する選択回路（１３）とを具備する半導体記憶装置（１１）を構成する。その高抵抗付加型ラッチ回路（１２）は、第１駆動トランジスタ（２２）と、第２駆動トランジスタ（２４）と、第１抵抗（１２１）と、第２抵抗（１２３）とを備えることが好ましい。また、その選択回路（１３）は、第１選択トランジスタ（３１）と、第２選択トランジスタ（３２）とを備えることが好ましい。ここにおいて、その第１抵抗（１２１）と第２抵抗（１２３）とは、サイドウォール状の導電性材料（２１）（２３）で形成されるものである。 （もっと読む）

【課題】強誘電特性及び圧電特性の劣化が抑制され、リーク特性が改善された強誘電体及び圧電体を提供する。
【解決手段】ＢｉＦｅＯ₃を主成分とする強誘電体及び圧電体１３は、ＢｉＦｅＯ₃の複数のＦｅサイトが、Ｔｉと、Ｍｎ、Ｎｉ及びＣｕのいずれかとに元素置換されている。ＢｉとＦｅとＴｉとＭｎ、Ｎｉ及びＣｕのいずれかとからなるターゲットにパルスレーザを照射することで、基板１１上に、ＢｉとＦｅとＴｉとＭｎ、Ｎｉ及びＣｕのいずれかとを堆積させることにより、ＢｉＦｅＯ3を主成分とする強誘電体又は圧電体１３の製造方法。 （もっと読む）