【課題】ゲート−ソース間およびゲート−ドレイン間のキャパシタンスの低減を図ると共に、ＪＦＥＴをオンさせる際に必要なゲート印加電圧が高電圧になることを抑制する。
【解決手段】ｐ⁺型ゲート領域２をＳｉＣ基板１の内部に埋め込んだ構造とする。これにより、ゲート−ソース間およびゲート−ドレイン間のキャパシタンスの低減を図ることが可能となる。また、ｐ⁺型ゲート領域２がｎ^-型チャネル層３に直接接触させられる構造であるため、ｐ⁺型ゲート領域２から広がる空乏層によって容易にｎ^-型チャネル層３をピンチオフさせることができ、ＪＦＥＴをオンさせる際に必要なゲート印加電圧が高電圧になることを抑制できる。 （もっと読む）

【課題】ゲートリーク電流の増大を抑制する、窒化物半導体からなるリセスゲート構造のヘテロ接合ＦＥＴ及びその製造方法を提供することを目的とする。
【解決手段】本発明の窒化物半導体からなるヘテロ接合電界効果トランジスタは、バリア層４と、バリア層４上に設けられたキャップ層５と、キャップ層５に下部を埋没するようにしてキャップ層５上に設けられたゲート電極１０と、ゲート電極１０の両側に離間して夫々設けられたソース電極９及びドレイン電極８と、を備える。ゲート電極１０とドレイン電極８の間である第１領域及びゲート電極１０とソース電極９の間である第２領域のうち、少なくとも第１領域のキャップ層５において少なくとも１箇所にトレンチが形成される。 （もっと読む）

【課題】電流コラプスを低減することができる化合物半導体装置及びその製造方法を提供する。
【解決手段】基板１上に形成されたＧａＮ層２と、ＧａＮ層２上に形成されたｎ型ＡｌＧａＮ層３と、ｎ型ＡｌＧａＮ層３上に形成されたソース電極１１ｓ及びドレイン電極１１ｄと、ｎ型ＡｌＧａＮ層３上においてソース電極１１ｓ及びドレイン電極１１ｄとの間に位置し、Ｎを含み、開口部２２が形成されたＡｌＮ層５と、開口部２２内からＡｌＮ層５の上方まで延在するゲート電極１１ｇと、が設けられている。更に、開口部２２内においてゲート電極１１ｇとＡｌＮ層５とを絶縁するＳｉＮ膜７が設けられている。 （もっと読む）

【課題】エッチングストッパ層を利用して、２つのＧａＡｓ層間又は２つのＡｌＧａＡｓ層間を精度良く選択エッチングできると共に、コンタクト抵抗の増大を抑制した半導体素子の製造方法を提供すること。
【解決手段】第１のＧａＡｓ層とＩｎＡｌＧａＡｓ層と第２のＧａＡｓ層とを順次積層し、ＩｎＡｌＧａＡｓ層をエッチングストッパ層とし第２のＧａＡｓ層をエッチングするエッチング工程を有し、エッチングストッパ層としてのＩｎＡｌＧａＡｓ層における、ＩｎとＡｌの組成比を４：６〜６：４であり且つ（Ｉｎ＋Ａｌ）とＧａとの組成比を１．５：８．５〜５：５とする、又は第１のＡｌＧａＡｓ層とＩｎＡｌＡｓ層と第２のＡｌＧａＡｓ層とを順次積層し、ＩｎＡｌＡｓ層をエッチングストッパ層とし第２のＡｌＧａＡｓ層をエッチングするエッチング工程を有し、エッチングストッパ層としてのＩｎＡｌＡｓ層におけるＩｎとＡｌの組成比を４：６〜６：４とする。 （もっと読む）