【課題】信号の遅延量を微調整可能な可変遅延回路を提供する。
【解決手段】可変遅延回路において、Ｎ個の可変論理回路を用いてＮ段のセレクタが直列接続される。１段目のセレクタＳＬ１の２つの入力端子に信号が入力される際、入力信号が通過する２つの信号経路Ｄ１には経路差ｄ１が存在している。また、２段目のセレクタＳＬ２の２つの入力端子に信号が入力される際、入力信号が通過する２つの信号経路Ｄ２には、経路差ｄ２が存在している。信号が通過する当該経路の組み合わせは、セレクタＳＬの段数に基づき、Ｎ段であるため２ⁿとおりの信号経路の組み合わせが生じる。すなわち、２ⁿとおりの切替信号Ｒ１〜Ｒｎの組み合わせに基づいて２ⁿとおりの信号経路が選択される。２ⁿとおりの信号経路の組み合わせに基づく配線経路差に基づいて信号遅延量を調節する。 （もっと読む）

本発明は、互いに電気的に接続された電界効果トランジスタおよび抵抗スイッチを含む電子機器に関する。前記電子機器において、前記抵抗スイッチは、低抵抗の状態と高抵抗の状態との間で切り替えられるように構成される。 （もっと読む）

【課題】各論理アレイブロック（ＬＡＢ）が、単一の伝導体チャンネルだけを使用して、または伝導体チャンネルを全く使用することなく、より多くの数の他のＬＡＢと通信することを可能にするアーキテクチャを提供すること。
【解決手段】集積回路（ＩＣ）デバイスであって、実質的に互いに整列された第１のグループの論理アレイブロックと、実質的に互いに整列され、かつ、複数の水平方向の伝導体および垂直方向の伝導体によって該第１のグループのＬＡＢに結合された第２のグループのＬＡＢとを備えており、該第１のグループおよび該第２のグループにおける各ＬＡＢは、同じ数の論理要素（ＬＥ）を備えており、該第１のグループのＬＡＢは、実質的に、各ＬＡＢ内のＬＥの数の半分だけ該第２のグループのＬＡＢからオフセットされている、集積回路（ＩＣ）デバイス。 （もっと読む）

【課題】基本構成単位となる回路セルの無駄を減らし、回路サイズの増大を抑えることができる半導体集積回路を提供する。
【解決手段】選択部１０において４つの選択入力信号（ＳＩＮ１〜ＳＩＮ４）の中から１つ又は複数の信号が選択され、セル出力信号として回路セル外部に出力される。制御信号生成部２０では、セル入力信号Ａ，Ｂに応じて、選択部１０の選択動作を制御するための制御信号が生成される。そしてプログラム部３０では、選択部１０の複数の選択入力信号（ＳＩＮ１〜ＳＩＮ４）それぞれに対し、論理値「０」の信号、論理値「１」の信号、セル入力信号（Ｃ，／Ｃ，Ｄ，Ｅ，Ｆ）の何れか１つが、回路セルの論理機能に応じて割り当てられる。 （もっと読む）

【課題】リソースの使用を低減するよう構成されるマルチプライヤ回路を備えたプログラマブルロジックデバイスの提供。
【解決手段】専用のマルチプライヤ回路を有するプログラマブルロジックデバイスにおいて、通常はデバイスの検査に使用されるスキャンチェーンレジスタのいくつかがマルチプライヤの入力に近接して配置される。スキャンチェーンレジスタは入力レジスタとＡＮＤ演算され、１および０のテンプレートでロードできる。これにより、例えば最も重要でないビットに０がロードされ残りのビットに１がロードされた場合にサブセット乗算が可能になる。マルチプライヤは他の構成要素と共にブロック構成され、有限インパルス応答（ＦＩＲ）フィルタとして構成可能になる。この構成においてフィルタ係数をロードするためスキャンチェーンレジスタを使用し得、デバイス上の限られたロジックおよびルーティングリソースの使用を回避する。 （もっと読む）