【課題】消費電力を抑えることができる信号処理回路を提供する。
【解決手段】記憶素子に電源電圧が供給されない間は、揮発性のメモリに相当する第１の記憶回路に記憶されていたデータを、第２の記憶回路に設けられた第１の容量素子によって保持する。酸化物半導体層にチャネルが形成されるトランジスタを用いることによって、第１の容量素子に保持された信号は長期間にわたり保たれる。こうして、記憶素子は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。また、第１の容量素子によって保持された信号を、第２のトランジスタの状態（オン状態、またはオフ状態）に変換して、第２の記憶回路から読み出すため、元の信号を正確に読み出すことが可能である。 （もっと読む）

【課題】ラッチ回路において出力論理が確定するまでの遅延時間を短縮する技術を提供する。
【解決手段】一対のデータ入力端子間の電圧に基づいて正電源端子に接続された第１抵抗からの電流と正電源端子に接続された第２抵抗からの電流とを制御する第１差動ペアと、第１差動ペアによる制御の結果に基づいて第１抵抗からの電流と第２抵抗からの電流とを制御する第２差動ペアと、一対のクロック入力端子間の電圧に基づいて第１差動ペア及び第２差動ペアのいずれかにバイアス電流を流す第３差動ペアと、正負の電圧を含む所定範囲に対し、一対のラッチ出力端子間の電圧が所定範囲内にある場合のバイアス電流が一対のラッチ出力端子間の電圧が所定範囲外にある場合のバイアス電流より大きくなるように、バイアス電流を発生するバイアス電流発生部とを備えるラッチ回路である。 （もっと読む）

【課題】従来のプリスケーラ回路は、高速動作において精度の高い分周ができないという問題があった。
【解決手段】本発明にかかるプリスケーラ回路は、外部入力信号に応じた中間信号を生成するマスター側ラッチ回路と、中間信号に応じた出力信号を生成するスレーブ側ラッチ回路と、切替制御信号に基づいて自己の出力信号又は固定信号を選択して制御信号として出力する制御信号切替回路と、を備えたＦＦ回路４と、ＦＦ４の出力信号に応じた出力信号をＦＦ回路４に対して出力するＦＦ回路３と、を備える。さらに、マスター側ラッチ回路は、入力信号に基づいてオンオフ制御される第１の差動回路と、第１の差動回路の共通ソースと、一方のドレインとの間に設けられ、制御信号に基づいてオンオフ制御される第２の差動回路と、第１及び第２の差動回路に基づいて生成された中間信号を保持する第３の差動回路と、を備える。 （もっと読む）

【課題】 ラッチ回路がノイズによって誤動作することがある。
【解決手段】
信号処理装置は、セットパルス発生回路３と、リセットパルス発生回路５と、ラッチ回路４との他に補正セットパルス形成回路３０を有する。補正セット信号形成回路３０は、セットパルスからリセットパルスまでの時間幅にほぼ対応する補正セット信号を形成してラッチ回路４に送る。ラッチ回路４はノイズによってリセットされても補正セット信号によって再びセットされる。 （もっと読む）

【課題】 消費電力を低減することが可能な、動作の安定性が高いＰＬＬ周波数シンセサイザ、半導体集積回路および通信装置を提供する。
【解決手段】 可変分周器は、複数段のＤ−ＦＦ２１，２２，２３，・・・で構成される。Ｄ−ＦＦ２１において、スイッチ回路ＳＷ１〜ＳＷ５がオフ状態のとき、トランジスタＴｒ１，Ｔｒ３によってバイアス電流Ｉ１，Ｉ３が流れる。スイッチ回路ＳＷ１〜ＳＷ５がオン状態のとき、トランジスタＴｒ１〜Ｔｒ４によってバイアス電流Ｉ１〜Ｉ４が流れる。また、Ｑ端子３６およびＱＸ端子３７から出力される信号の電圧振幅は、常に（Ｉbias×ＲＬ）／２となる。したがって、可変分周器の消費電力を低減することが可能になる。 （もっと読む）

【課題】前段のフリップフロップ回路の電流調整なしに、その出力信号の振幅の減衰を容易に抑えることができ、次段のフリップフロップ回路の誤動作を確実に回避することができる半導体集積回路を提供する。
【解決手段】フリップフロップ回路２５１のマスター部とスレーブ部の回路構成が同一で、前段のフリップフロップ回路２５１に例えば後段のフリップフロップ回路として多くのフリップフロップ回路が接続される場合でも、レベルシフト用のバッファ回路２５２の電流を調整するだけで、前段のフリップフロップ回路２５１からの出力信号の振幅を増大することにより、その出力信号に対して、後段のフリップフロップ回路における寄生容量等の影響による振幅低減を補う。 （もっと読む）

トラッキングモードにおいてデータ信号をトラッキングするトラッキング回路４及び決定モードにおいて前記データ信号について決定する決定回路５を持つラッチ１−３を有する装置１０１−１０５は、前記トラッキングモードにおいて決定回路５を準備することにより利用可能な時間をより効率的に使用することができる。これに加えて、決定回路５は、ディスエーブル／イネーブル状態間で切り換えられるべきでなく、イネーブルに保たれるべきである。トラッキング回路４は、前記トラッキングモードにおいて、前記データ信号から得られた信号値を決定回路５に供給し、決定回路５は、前記決定モードにおいて前記信号値を増幅する。トラッキング回路５は、ダイオード２１、２２を有し、前記データ信号値における減少された電圧振幅がラッチ１−３の適切な動作に対して十分であることを可能にする。このような減少された電圧振幅は、ラッチ１−３がより高速で機能することを可能にする。ダイオード２１、２２のカソード間に存在する寄生キャパシタは、前記信号値を記憶するキャパシタンスを形成し、決定回路５が準備されることを可能にする。
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本発明はフリップ・フロップを形成するよう組み合わせられた四つの差動増幅器(1、2、3、4)を使用したフリップ・フロップ回路の構造を提供する。本発明によれば、差動増幅器(1、2、3、4)の両共通エミッタノード (E1、E2) は供給電位部に対して一対のスイッチ (S1、S2) を介して接続されており、微分クロック入力信号により制御入力部 (CN、CP)において駆動される。本フリップ・フロップ回路はきわめて少量の供給電圧により動作することが可能であり、好ましくは周波数分割器または変換レジスタの構成に適用される。
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