【課題】論理回路におけるクロック分配のための遅延マッチング。
【解決手段】論理回路内部に分配された複数の信号間の伝播遅延差を補正するための技術。遅延マッチング回路は、フロップによって生成された内部のクロックからＱへの遅延を模倣する。遅延マッチング回路は、再分配されようとしている、クロック信号のような原初の信号の伝播経路内に置かれる。一般に、遅延マッチング回路は、特定の構成を有する伝播ゲート・マルチプレクサを含むことができる。遅延マッチング回路は、原初の信号の分割された版により経験されたクロックからＱへの遅延に実質的に等しい遅延を課する。このようにして、遅延マッチング回路は、原初の信号と分割された信号の立ち上がり端と立ち下がり端とが、実質的に一致することを確実にし、同期した動作を可能にする。これゆえ、遅延マッチング回路は、再分配された信号と分割された信号を同期させることができる。 （もっと読む）

複数のブロック３１、３２により構成され、各ブロック３１、３２が独立したクロック回路４１、４２を有し、可変電源１０１により動作する多電源半導体装置において、クロック生成回路１０から複数のブロック３２に供給されるクロック信号に、可変電源１０１の電圧値に基づいて遅延量が変化する可変遅延回路２０を設ける。このことにより、可変電源１０１の電源電圧を変化させた場合でも、ブロック間のクロックスキューが低減される。 （もっと読む）

【課題】 電流制御型発振回路４から出力されるクロック８の遅延量を細かく設定する。
【解決手段】 制御電圧１を入力し、この制御電圧１の大きさに対応した可変電流３を出力するＶ／Ｉコンバータ２と、可変電流３を入力し、この可変電流３の大きさに対応した周波数のクロック８を出力する電流制御型発振回路４と、クロック８、及び可変電流３を入力し、この可変電流３の大きさに対応した遅延をクロック８につけて出力する電流制御型遅延回路９とを備えるものとした。 （もっと読む）

【課題】 簡単な構成でパルス幅が一定で位相のみを自在に可変することができるパルス位相変調回路を提供する。
【解決手段】 波形成形回路１０は入力パルスＰ１を傾斜電圧波形Ｖrpとする。ダイオード１２と抵抗１８よりなるオア回路のダイオード１２には、傾斜電圧波形Ｖrpが入力される。比較器１３にはダイオード１２の出力と直流制御電圧Ｅc1が入力される。比較器１３の出力には時定数回路であるコンデンサ１４，抵抗１５が接続され、三角波Ｖｂを出力する。トランジスタ１６は三角波Ｖｂに応じて位相変調された出力パルスＰ５を出力する。このパルスＰ５はオア回路の抵抗１８に正帰還される。 （もっと読む）

【課題】 発振回路の周波数レンジを広くでき、発振信号周波数の偏移を連続的に実現でき、かつ、回路構成の簡単化および低消費電力化を実現できる。
【解決手段】 バッファおよびその出力端子に接続されているｎＭＯＳトランジスタからなる可変容量素子により構成された遅延段をｎ段用いて、リングオシレータを構成し、各遅延段を構成する容量素子はソース、ドレインがバッファの出力端子に共通に接続し、ゲートが制御信号の所定のビットに接続するｎＭＯＳトランジスタにより構成し、入力ビットに応じて、トランジスタのサイズを設定し、各遅延段の遅延時間を重み付けることにより、制御信号に応じて遅延時間を設定し、ＮＡＮＤゲートＮＧＴにハイレベルのイネーブル信号ＥＮＢを入力するとき、制御信号に応じてＤＣＯの発振周波数を制御するので、ＤＣＯの発振周波数のレンジが広く、発振信号の周波数偏移が連続的で滑らかになる。 （もっと読む）

【目的】 遅延調節端子に入力する信号を複数の遅延回路の各出力のうち、最も遅延時間の大きな信号により同期化することにより、遅延時間を調整する信号にノイズがのることを防止する。
【構成】 直列に接続した複数個の遅延回路１０の各出力をセレクタ回路１１に入力し、遅延調整端子１により選択してデータ出力端子３に出力することにより遅延時間を調整する。一方、遅延調整端子１に入力する信号は、フリップフロップ回路１２に入力され、遅延回路の各出力のうち最も遅延時間が大きい信号Ｄ_nで同期化されセレクタ回路１１の選択信号となる。 （もっと読む）