アクティブマトリクス表示装置
【目的】 ＴＦＴを有するアクティブマトリクス液晶表示装置のような静電表示装置において、ゲイトパルスのオフによって生じるΔＶを削減し、また、そのための画素電極・回路配置の最適な配置を提供する。
【構成】 画素電極がゲート線、データ線の周囲で決められたことを特徴とする。
【構成】 画素電極がゲート線、データ線の周囲で決められたことを特徴とする。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、液晶表示装置等の、静電表示装置、特にアクティブマトリクスを有する表示装置に関する。
【０００２】
【従来の技術】近年、液晶ディスプレー駆動のためのアクティブマトリクスがさかんに研究され、また、実用化されている。アクティブ素子としては、画素に１つの導電型の薄膜トランジスタ（ＴＦＴ）を使用したものが提案されている。このようなアクティブマトリクス回路は、画素電極と対向電極の間に液晶をはさんだコンデンサーを形成し、ＴＦＴによって、このコンデンサーに出入りする電荷を制御するものであった。画像を安定に表示する為には、このコンデンサーの両極の電圧が一定に保たれることが要求されていたが、いくつかの理由によって困難があった。
【０００３】最大の理由は、ＴＦＴがオフ状態でもコンデンサーから電荷がリークすることであった。その他にも、コンデンサー内部のリークもあったが、一般には前者のＴＦＴからのリークの方が１桁程度大きかった。そして、このリークがはなはだしい場合には、フレーム周波数と同じ周期で画像の明暗が変化するフリッカーとよばれる現象が生じた。また、ＴＦＴのゲイト電極と画素電極との寄生容量によってゲイト信号が画素電位と容量結合し、電圧が変動する現象（ΔＶ）もその原因の１つであった。
【０００４】これらの問題を解決するには、画素容量に平行に補助の容量（付加容量とも言う）を付けることがなされてきた。このような補助容量によって、画素容量の電荷の放電の時定数が増加する。また、ΔＶは、ゲイトパルス（信号電圧）をＶG、画素容量をＣLC、補助容量をＣ、ゲイト電極と画素電極の寄生容量をＣ’としたときには、ΔＶ＝Ｃ’ＶG ／（ＣLC＋Ｃ’＋Ｃ）
で表され、ＣがＣ’やＣLCに比べて大きければΔＶを低下させることが出来た。
【０００５】
【発明が解決しようとする課題】従来は、このような補助容量は図２（Ａ）もしくは図２（Ｂ）に示されるような回路配置をしていた。これらを回路図で示せば、それぞれ図２（Ｃ）、（Ｄ）となる。図２（Ｂ）の方法では、ゲイト線Ｘn （あるいはデータ線Ｙm ）と並行に接地線、例えば図示するようなＸn ’を形成し、この上に画素電極をオーバーラップさせて容量Ｃを形成するというものであった。図２（Ｂ）において補助容量Ｃは斜線部に示される。なお、以下の図においてＣLCは画素電極である。しかしこの方法では、新たに配線を形成しなければならないので、開口率が低下し、画面が暗くなるという欠点を有していた。
【０００６】これに対し、図２（Ａ）に示すようにゲイト線Ｘn に接続した画素の一部を次のゲイト線Ｘn+1 にオーバーラップさせて、これを補助容量Ｃ（図中の斜線部）とするものが提案される。この場合には新たに配線を形成することがないので、開口率は低下しない。しかし、ゲイト線に容量が付加されるのでゲイトパルスにその影響が及ぶことが知られている。
【０００７】いずれにしても、このような方法は、特にΔＶに関しては、本質的な解決ではなかった。画素の放電の時定数を長くするという点ではそれなりの効果があったが、ΔＶが非対象に生じるということについては全く解決できなかった。従来のＴＦＴアクティブマトリクスの駆動例を図３（Ｃ）に示す。この場合は、画素の対向電極の電位を０とし、さらに非選択時のゲイト線の電位も０としてあるが、通常におこなわれるように対向電極の電位に適当なオフセット電位を付加し、データ線の電位にも同じだけのオフセット電位を付加してもよい。実際には図３と同じような結果が得られる。特に図３のように、ゲイト線の電位も対向電極の電位も０とするときには、データ線の信号が、ＴＦＴのしきい値電圧を越えないことが必要であり、この条件が満たされない場合には安定したマトリクス駆動ができない。
【０００８】図から分かるように、ΔＶはデータ信号に対し、その電位を下げる方向に動くので、例えば、補助容量を追加してΔＶが小さくなったとしても非対称な応答であることには変わりがない。その意味では補助容量を設けるということは消極的な対応である。本発明はこのような点を鑑みてなされたものであり、従来の考えとは全く異なり、積極的にΔＶを減らすことを目的とし、そのための表示方法、表示装置、より詳細にはそのための効率的な表示画素の配置および回路配置を提案するものである。
【０００９】
【問題を解決するための手段】そもそもΔＶは、ゲイト電極にのみパルスが印加されるから生じるものである。もし、１つの画素の中に同じだけの寄生容量を有する同じ第２のＴＦＴがあり、ゲイトパルスとは極性が異なるが同じだけの波高を有するパルスが、ゲイトパルスと同時に印加された場合には、ゲイトパルスの画素電極に対する寄与は打ち消されてしまう。本発明人はこのことに気付き、この理論をさらに発展させた結果、何も余分な第２のＴＦＴを設けずとも、等価的に同じ容量を有する回路を構成すればよいことに気がついた。
【００１０】すなわち、ゲイト電極と画素電極間の寄生容量をＣ1 、ゲイト電極とは異なる第２の配線と画素電極間の寄生容量をＣ2 としたとき、ゲイト電極のパルスの波高をＶ1 、第２の配線の波高をＶ2 としたときには、ΔＶは、ΔＶ ＝ −（Ｃ1 Ｖ1 ＋Ｃ2 Ｖ2 ）／（Ｃ1 ＋Ｃ2 ）
となる。もし、Ｖ2 ＝０であれば、これは従来と同じで、データ信号をΔＶだけ下げることとなる。しかし、Ｖ2 ＝−Ｃ1 Ｖ1 ／Ｃ2 という条件が満たされればΔＶは０となる。例えば、Ｃ1 ＝Ｃ2 ならば、Ｖ2 ＝Ｖ1 とすればΔＶは、互いに打ち消しあって０である。このように、従来の補助容量を設けてΔＶを相対的に小さくする方法に対して、本発明はΔＶに対抗する電圧上昇をつくり出し、これによってΔＶを打ち消すという意味で積極的な方法である。
【００１１】さらに本発明人の考察によれば、ゲイトパルスと第２の配線のパルスは正確に同期しなくとも、ゲイトパルスが切れた後に、第２の配線のパルスが切れるように設計してあれば、一時的に画素電極の電位が変動することはあっても、同期した場合と同じ効果が得られることがわかった。パルスの開始時に関しては、ゲイトパルスの方が速くても遅くてもよい。なぜならば、ΔＶはゲイトパルスのＯＦＦ時に生じるからである。
【００１２】上記の第２の配線としては、全く独立した配線を設けてもよいが、他のゲイト線を利用してもよい。さらに突き詰めれば、本発明では、当該画素を駆動するゲイト線に画素電極を重ねても、その部分の容量と同じだけの容量を第２の配線によって得られれば何ら問題がないことが明らかになった。むしろ、このときに形成される容量は補助容量として画素の放電の時定数を大きくするという意味で有効である。
【００１３】また、このことは少々のＴＦＴの寄生容量はそれが設計事項として盛り込めれば何ら問題がないということを意味する。従来の方法（図２）では、当該画素を駆動するゲイト線に画素電極を重ねるなどということは、寄生容量を著しく増加させるということで禁じ手とされてきたが、本発明は従来の因習を打ち破る画期的なものである。このことは後で詳細に説明するように、開口率を向上させるうえで理想的なものである。というのも、従来はゲイト電極・配線と画素電極の寄生容量が問題となっていたので、画素電極はできるだけＴＦＴやゲイト配線から離れるように形成され、結果的に有効に活用されない面積がかなりあったからである。特に１画素に割り当てられる面積が小さくなった場合には、開口率が低下してゆく傾向がある。
【００１４】もし、ゲイトパルスと第２の配線の波高を同じ（ただし、極性は逆）とする場合には、上記Ｃ1 とＣ2 の許容される範囲が計算される。もし、画素電極が非常に小さな場合を考えると、画素の容量自体は極めて小さなものとなる。一方、ＴＦＴのサイズを小さくすることは技術的に困難であるので、寄生容量は変わらないであろう。従来のように、補助容量を設けることで対処しても、補助容量と寄生容量の比率は１０：１程度である。もし、本発明を適用して、同じだけの効果を得る場合には、Ｃ1 とＣ2 （ＴＦＴの寄生容量はＣ1 あるいはＣ2 に含まれる）の和がＣ1 とＣ2 の差の１０倍以上であればよく、これは比較的容易に達成される。
【００１５】以上の場合はＣ1 ：Ｃ2 の比率を１：１に近づける場合であるが、むしろ、他の比率に近づける方が簡単な場合もある。その場合には、Ｖ1 とＶ2 の比率を制御することによって最小のΔＶを得ることが出来る。例えば、Ｃ1 ：Ｃ2 ＝１：２の場合にはＶ1 ：Ｖ2 ＝２：−１とすればよい。
【００１６】例えば、回路構成として、図２に示される従来と同じものでも、その当該画素を駆動しないゲイト線（Ｘn+1 ）や接地線（Ｘn ’）に本発明の条件を満たす電圧を印加すればよい。セルフアライン方式を採用できないアモルファスシリコンＴＦＴ等では、寄生容量はかなり大きくなるが、そのばらつきはかなりの精度で制御できる。例えば、１０％以内とできる。これをＣ1 とし、別に幾何学的な方法で、制御よくＣ1 の５倍の容量を有する補助容量Ｃ2 を形成することも出来る。この場合には、キャパシターの絶縁膜の厚さを同じとすれば、１％以内の精度で形成できるであろう。従来の方法では、ΔＶ＝（０．１７±０．０１７）Ｖ1である。しかし、本発明を適用して、Ｖ2 ＝−０．２Ｖ1 とすれば、ΔＶ＝±０．０１７Ｖ1 である。すなわち、ΔＶのばらつきは本発明を適用してもしなくても変わらないが、ΔＶの大きさそのものは１０分の１以下（平均的には０）に削減することができた。
【００１７】以上の説明では、第２の配線に印加する信号はゲイトパルスと逆極性であることが必要とされるが、このことは、ゲイトパルスが正であれば第２の信号が負であることをのみ意味するのではない。すなわち、本発明では、第２の配線の印加される最適な信号の波高は、非選択時に第２の配線の電位に−Ｃ1 Ｖ1 ／Ｃ2 だけ電位を加えたものである。つまり、本発明では逆の極性とは、ゲイトパルスの電位の遷移する方向と逆の方向に向かうことを意味している。したがって、例えば、非選択時のゲイトと第２の配線の電位がそれぞれ、０Ｖ、１０Ｖで、選択時のゲイト線の電位が８Ｖになれば、第２の配線の電位は１０Ｖ以下になることは要求されるが、負になることは必ずしも要求されない。
【００１８】本発明を実施するための回路の構成は図１の（Ａ）、（Ｂ）に示したようにできる。ここで、Ｃ1 、Ｃ2 はいずれも配線と画素電極の重なりによってできた容量である。いずれも当該画素を駆動するゲイト線に画素を重ねていることが本発明の特徴である。
【００１９】図１（Ａ）の場合にはゲイト線Ｘn 、Ｘn+1 とは別に専用の配線Ｘn ’、Ｘn+1 ’が設けられており、もし、Ｘn とＸn ’に逆の極性の波高の同じパルスを印可する場合には、Ｃ1 とＣ2 は出来る限り等しく形成されることが要求される。図１（Ａ）の回路図は図１R>１（Ｃ）に示される。
【００２０】図１（Ｂ）は、画素電極を当該画素を駆動するゲイト線（Ｘn ）と次行のゲイト線（Ｘn+1 ）の両方に重ねて容量Ｃ1 、Ｃ2 とするものである。もちろん、この場合にもＸn とＸn+1 に逆の極性の波高の同じパルスをほぼ同時に印加する場合には、Ｃ1 とＣ2 は出来る限り等しく形成されることが要求される。また、このような場合には面積を有効利用するために図に示したようにたがいちがいに配置するとよい。また、このようにたがいちがいに配置された場合には、画素をそのままカラー配置する上でも都合がよかった。
【００２１】すなわち、従来は色の混合性をよくするために、画素の配置を蜂の巣状あるいは六角形状にすることがなされていたが、その際には、配線をそれに応じて曲げていた。このことは配線抵抗の増大につながり、また、作製の困難さから不良が増加する原因となった。しかしながら、本発明ではわざわざ配線を曲げなくとも理想的な六角形状の構造が得られる。
【００２２】図１（Ｂ）の回路図は図１（Ｄ）に示される。この場合には、ゲイト線には、図に示すように、正のパルスと負のパルスの組み合わされたバイポーラパルスが印加される必要がある。これは、１つのゲイト線を選択しているときには、他のゲイト線には逆極性の電圧が印加される必要があるからである。また、画素Ｚn,m においては、Ｃ2 には画素Ｚn+1,m を駆動するためのパルスが印加されるので、一時的に画素の電圧に影響がある。
【００２３】このような回路の動作は図３（Ａ）および（Ｂ）に示される。図３（Ａ）は図１（Ａ）および（Ｃ）における駆動例であり、図３（Ｂ）は図１（Ｂ）および（Ｄ）における駆動例である。当該画素（ＴＦＴ）を駆動する目的で印加されるパルスとΔＶをキャンセルする目的で印加されるパルスに時間的なずれがある場合には、一時的に電圧が変動するが、ただちに本来の状態に復帰する。したがって、このような電圧の変動が画像に与える影響は極めて軽微であり、視覚的には判別しえないものである。
【００２４】このような回路は従来のＴＦＴ作製技術をそのまま援用して形成できるが、さらに好ましいことには、従来のようにゲイト線と画素電極との寄生容量を気にする必要がないので、金属配線をマスクとする裏面露光技術によって、工程数を削減することができる。そのような回路の例を図４に示す。図において画素電極４１２はちょうど金属配線、すなわちゲイト線４０２とデータ線４０８で区切られている。しかし、露光の際の光の回り込みによって、金属配線との幾何学的な重なりが生じる。このとき、画素電極とゲイト線の重なりについては、本発明の主旨からして何ら問題がないことは上記の説明で明らかであろう。
【００２５】また、データ線と画素電極との重なりについても特に問題はない。もちろん、データ線の信号が絶えず当該画素に漏れてくるのでノイズとなり、いわばクロストークのような現象が生じることは否定できないが、その程度は充分に低減できる。例えば、補助容量Ｃ1 、Ｃ2 に比較してデータ線と画素電極の重なりによって生じる容量が小さくなるようにゲイト線の間隔を狭めればよい。
【００２６】さらに、データ線の交流化を１行おきにおこなえば、さらにクロストーク現象は低減できる。これは、例えばデータ線Ｙm に、画素の対向電極に対して正の信号を印加しているときにはデータ線Ｙm+1 には画素の対向電極に対して負の信号を印加することである。すなわち、データ線Ｙm とＹm+1 の信号の極性を逆にすることである。もちろん、各データ線の映像信号は独立であるが、一般的な画像表示においては、隣接する画素の映像信号は似ているので、実質的には同じ映像信号がこれらのデータ線に印加されているものと見なせる。すると、データ線Ｙm とＹm+1 に印加される信号は波高はほぼ同じで逆の極性であるので、画素電極に対しては相互が打ち消しあい、結果的にデータ線と画素電極のカップリングによるクロストークは無くなる。
【００２７】このような画素とＴＦＴを作製する例を図５R>５に示す。この例はアモルファスシリコンＴＦＴで使用される逆スタガー型のものであるが、プレーナー型のものであっても裏面露光の技術は同じである。
【００２８】まず、基板４０１上にゲイト線４０２を形成し、必要によっては、陽極酸化法によって、その表面に酸化物４０３を形成する。そして、ゲイト絶縁膜４０４を形成し、半導体チャネル領域４０５とドレイン領域４０６、ソース領域４０７を形成し、データ線４０８を形成する（図５（Ａ））。さらに、ポリイミド等の絶縁平坦化膜４０９を形成し、これに電極穴を設けて、透明導電膜４１０を前面に形成する。さらに前面にフォトレジストを塗布する（図５（Ｂ））。ここまでは従来のＴＦＴ作製と同じ方法である。
【００２９】次に、基板の裏側から光を照射してレジストの露光をおこなう。このときには半導体領域を光が透過するように、光の波長や半導体領域４０６、４０７の厚さを制御することが望まれる。結果として、金属配線の部分のレジストは除去され、他の部分のレジスト４１１のみが残る。もちろん、光の回折の効果のために、金属配線の上でも一部のレジストが残存する。ここまでの工程が図５（Ｃ）に示される。
【００３０】最後に、この残存したレジストをマスクとして透明導電膜をエッチングすれば、画素電極４１２が得られる。以上の工程では、従来、マスク合わせが必要であった透明導電膜のエッチング工程ではマスク合わせが不要となる。特に、マスク合わせをおこなって透明導電膜をエッチングする場合にはマスクのずれによって、例えばＣ1 とＣ2 の大きさを厳密に制御することは難しかったが、本方法ではＣ1 とＣ2 の大きさはほとんど同じであり、本発明の主旨からして好適である。さらに、画素電極とデータ線の重なりについても左右対称であり、上述のデータ線の交流化を適切におこなうことによって、クロストークを完全に除去することが可能である。
【００３１】
【実施例】
〔実施例１〕 図６（Ａ）に本実施例で作製した補助容量を有する回路の上面から見た概略図を示す。この回路は原理的には図１（Ｂ）に示すものと同じで、その動作は図３（Ｂ）に示される方法によっておこなえばよい。
【００３２】図において、Ｘn 〜Ｘn+3 はゲイト線である。また、Ｙm 、Ｙm+1 はデータ線である。各画素電極ＣLCには必ず、ゲイト線が２本横断し、そのうちの１つは画素の駆動のためのもので、ＴＦＴのゲイト電極となるが、他のものはそうでない。画素電極はＴＦＴのゲイト電極（Ｇ）、ソース領域（Ｓ）、ドレイン領域（Ｄ）等の上に形成され、コンタクトホールを通じてＴＦＴのソース領域にコンタクトする。この場合には図１（Ｂ）の場合と異なり、ＴＦＴのゲイト電極が画素内に出っ張っていないので、Ｃ1 とＣ2 の容量を等しくする上では極めて都合がよい。
【００３３】ＴＦＴおよび画素電極の作製については従来の技術を用いればよい。例えば、セルフアラインプロセスでプレーナー型ＴＦＴを作製せんとしたら特願平４−３０２２０や同４−３８６３７、同３−２７３３７７に記述されている方法を用いればよい。
【００３４】なお、本実施例では、補助容量Ｃ1 、Ｃ2 の断面の構造においては、金属配線（アルミニウム）／陽極酸化物（酸化アルミニウム）／画素電極（ＩＴＯ）という構造をもちいた。このような構造を得るには、ゲイト線をアルミニウムで構成し、その表面に陽極酸化法で酸化アルミニウムを形成し、その上に画素電極を形成すればよい。この場合には酸化アルミニウムは比誘電率が、酸化珪素の３倍もあるので、補助容量を大きくすることに寄与する。さらに大きな補助容量が必要とされる場合には、ゲイト線をタンタルやチタンとして、陽極酸化をおこない、それらの酸化物を補助容量の誘電体とすればよい。
【００３５】あるいは、このような作製方法・構造を取らずに、従来よく用いられたような金属配線／酸化物（酸化珪素、窒化珪素等ＣＶＤ法やスパッタ法で形成できる）／画素電極という方法を使用してもよい。
【００３６】〔実施例２〕 図６（Ｂ）に本実施例で作製した補助容量を有する回路の上面から見た概略図を示す。この回路も原理的には図１（Ｂ）に示すものと同じで、その動作は図３（Ｂ）に示される方法によっておこなえばよい。
【００３７】図において、Ｘn 〜Ｘn+3 はゲイト線である。また、Ｙm 、Ｙm+1 はデータ線である。各画素電極ＣLCには必ず、ゲイト線が２本横断し、そのうちの１つは画素の駆動のためのもので、ＴＦＴのゲイト電極となるが、他のものはそうでない。画素電極はＴＦＴのゲイト電極（Ｇ）、ソース領域（Ｓ）、ドレイン領域（Ｄ）等の上に形成され、コンタクトホールを通じてＴＦＴのソース領域にコンタクトする。この場合には図１（Ｂ）の場合と異なり、ＴＦＴのゲイト電極が画素内に出っ張っていないので、Ｃ1 とＣ2 の容量を等しくする上では極めて都合がよい。
【００３８】また、この回路配置では、２つのＴＦＴの半導体領域が接合されている。例えば、データ線と半導体領域（ドレイン領域）のコンタクトをおこなう場合に、複数のコンタクトホールを形成でき、かりにそのうちのいくらかが不良であっても、１つが正常であれば２つのＴＦＴが正常となるという利点を持っている。なお、作製方法と補助容量Ｃ1 、Ｃ2 の構造については実施例１と同じとした。
【００３９】
【発明の効果】以上のように、本発明によって、ΔＶをキャンセルすることができた。このような積極的な方法によってΔＶの効果を取り除くことは従来にはなく、その意味で画期的な発明であると言える。また、その目的のために効率的な画素の配置を提案した。このような画素の配置ではカラーの表示をおこなう上でも効果的であった。以上の記述は、ポリシリコンＴＦでよく使用されるプレーナー型のＴＦＴに関するものであったが、アモルファスシリコンＴＦＴで良く使用される逆スタガー型のＴＦＴであっても同じ効果が得られることは明らかである。
【００４０】さらに、本発明では、アクティブマトリクスの具体的な動作方法については記述しなかったが、従来のアナログ階調方式以外に、本発明人らの発明であるデジタル階調方式（例えば、特願平３−１６３８７３に記述される）によって階調表示をおこなうことも何ら差し障りがあるわけではない。
【図面の簡単な説明】
【図１】 本発明のアクティブマトリクスの回路配置図および回路図を示す。
【図２】 従来のアクティブマトリクスの回路配置および回路図を示す。
【図３】 本発明および従来のアクティブマトリクスの駆動方法を示す。
【図４】 本発明による回路配置例を示す。
【図５】 本発明による回路の作製工程例を示す。
【図６】 本発明のアクティブマトリクスの回路配置図を示す。
【符号の説明】
４０１ 基板
４０２ ゲイト線
４０３ 陽極酸化物
４０４ ゲイト絶縁膜
４０５ 半導体（チャネル）層
４０６ ドレイン領域
４０７ ソース領域
４０８ データ線
４０９ 平坦化層
４１０ 透明導電膜
４１１ フォトレジスト
４１２ 画素電極
【０００１】
【産業上の利用分野】本発明は、液晶表示装置等の、静電表示装置、特にアクティブマトリクスを有する表示装置に関する。
【０００２】
【従来の技術】近年、液晶ディスプレー駆動のためのアクティブマトリクスがさかんに研究され、また、実用化されている。アクティブ素子としては、画素に１つの導電型の薄膜トランジスタ（ＴＦＴ）を使用したものが提案されている。このようなアクティブマトリクス回路は、画素電極と対向電極の間に液晶をはさんだコンデンサーを形成し、ＴＦＴによって、このコンデンサーに出入りする電荷を制御するものであった。画像を安定に表示する為には、このコンデンサーの両極の電圧が一定に保たれることが要求されていたが、いくつかの理由によって困難があった。
【０００３】最大の理由は、ＴＦＴがオフ状態でもコンデンサーから電荷がリークすることであった。その他にも、コンデンサー内部のリークもあったが、一般には前者のＴＦＴからのリークの方が１桁程度大きかった。そして、このリークがはなはだしい場合には、フレーム周波数と同じ周期で画像の明暗が変化するフリッカーとよばれる現象が生じた。また、ＴＦＴのゲイト電極と画素電極との寄生容量によってゲイト信号が画素電位と容量結合し、電圧が変動する現象（ΔＶ）もその原因の１つであった。
【０００４】これらの問題を解決するには、画素容量に平行に補助の容量（付加容量とも言う）を付けることがなされてきた。このような補助容量によって、画素容量の電荷の放電の時定数が増加する。また、ΔＶは、ゲイトパルス（信号電圧）をＶG、画素容量をＣLC、補助容量をＣ、ゲイト電極と画素電極の寄生容量をＣ’としたときには、ΔＶ＝Ｃ’ＶG ／（ＣLC＋Ｃ’＋Ｃ）
で表され、ＣがＣ’やＣLCに比べて大きければΔＶを低下させることが出来た。
【０００５】
【発明が解決しようとする課題】従来は、このような補助容量は図２（Ａ）もしくは図２（Ｂ）に示されるような回路配置をしていた。これらを回路図で示せば、それぞれ図２（Ｃ）、（Ｄ）となる。図２（Ｂ）の方法では、ゲイト線Ｘn （あるいはデータ線Ｙm ）と並行に接地線、例えば図示するようなＸn ’を形成し、この上に画素電極をオーバーラップさせて容量Ｃを形成するというものであった。図２（Ｂ）において補助容量Ｃは斜線部に示される。なお、以下の図においてＣLCは画素電極である。しかしこの方法では、新たに配線を形成しなければならないので、開口率が低下し、画面が暗くなるという欠点を有していた。
【０００６】これに対し、図２（Ａ）に示すようにゲイト線Ｘn に接続した画素の一部を次のゲイト線Ｘn+1 にオーバーラップさせて、これを補助容量Ｃ（図中の斜線部）とするものが提案される。この場合には新たに配線を形成することがないので、開口率は低下しない。しかし、ゲイト線に容量が付加されるのでゲイトパルスにその影響が及ぶことが知られている。
【０００７】いずれにしても、このような方法は、特にΔＶに関しては、本質的な解決ではなかった。画素の放電の時定数を長くするという点ではそれなりの効果があったが、ΔＶが非対象に生じるということについては全く解決できなかった。従来のＴＦＴアクティブマトリクスの駆動例を図３（Ｃ）に示す。この場合は、画素の対向電極の電位を０とし、さらに非選択時のゲイト線の電位も０としてあるが、通常におこなわれるように対向電極の電位に適当なオフセット電位を付加し、データ線の電位にも同じだけのオフセット電位を付加してもよい。実際には図３と同じような結果が得られる。特に図３のように、ゲイト線の電位も対向電極の電位も０とするときには、データ線の信号が、ＴＦＴのしきい値電圧を越えないことが必要であり、この条件が満たされない場合には安定したマトリクス駆動ができない。
【０００８】図から分かるように、ΔＶはデータ信号に対し、その電位を下げる方向に動くので、例えば、補助容量を追加してΔＶが小さくなったとしても非対称な応答であることには変わりがない。その意味では補助容量を設けるということは消極的な対応である。本発明はこのような点を鑑みてなされたものであり、従来の考えとは全く異なり、積極的にΔＶを減らすことを目的とし、そのための表示方法、表示装置、より詳細にはそのための効率的な表示画素の配置および回路配置を提案するものである。
【０００９】
【問題を解決するための手段】そもそもΔＶは、ゲイト電極にのみパルスが印加されるから生じるものである。もし、１つの画素の中に同じだけの寄生容量を有する同じ第２のＴＦＴがあり、ゲイトパルスとは極性が異なるが同じだけの波高を有するパルスが、ゲイトパルスと同時に印加された場合には、ゲイトパルスの画素電極に対する寄与は打ち消されてしまう。本発明人はこのことに気付き、この理論をさらに発展させた結果、何も余分な第２のＴＦＴを設けずとも、等価的に同じ容量を有する回路を構成すればよいことに気がついた。
【００１０】すなわち、ゲイト電極と画素電極間の寄生容量をＣ1 、ゲイト電極とは異なる第２の配線と画素電極間の寄生容量をＣ2 としたとき、ゲイト電極のパルスの波高をＶ1 、第２の配線の波高をＶ2 としたときには、ΔＶは、ΔＶ ＝ −（Ｃ1 Ｖ1 ＋Ｃ2 Ｖ2 ）／（Ｃ1 ＋Ｃ2 ）
となる。もし、Ｖ2 ＝０であれば、これは従来と同じで、データ信号をΔＶだけ下げることとなる。しかし、Ｖ2 ＝−Ｃ1 Ｖ1 ／Ｃ2 という条件が満たされればΔＶは０となる。例えば、Ｃ1 ＝Ｃ2 ならば、Ｖ2 ＝Ｖ1 とすればΔＶは、互いに打ち消しあって０である。このように、従来の補助容量を設けてΔＶを相対的に小さくする方法に対して、本発明はΔＶに対抗する電圧上昇をつくり出し、これによってΔＶを打ち消すという意味で積極的な方法である。
【００１１】さらに本発明人の考察によれば、ゲイトパルスと第２の配線のパルスは正確に同期しなくとも、ゲイトパルスが切れた後に、第２の配線のパルスが切れるように設計してあれば、一時的に画素電極の電位が変動することはあっても、同期した場合と同じ効果が得られることがわかった。パルスの開始時に関しては、ゲイトパルスの方が速くても遅くてもよい。なぜならば、ΔＶはゲイトパルスのＯＦＦ時に生じるからである。
【００１２】上記の第２の配線としては、全く独立した配線を設けてもよいが、他のゲイト線を利用してもよい。さらに突き詰めれば、本発明では、当該画素を駆動するゲイト線に画素電極を重ねても、その部分の容量と同じだけの容量を第２の配線によって得られれば何ら問題がないことが明らかになった。むしろ、このときに形成される容量は補助容量として画素の放電の時定数を大きくするという意味で有効である。
【００１３】また、このことは少々のＴＦＴの寄生容量はそれが設計事項として盛り込めれば何ら問題がないということを意味する。従来の方法（図２）では、当該画素を駆動するゲイト線に画素電極を重ねるなどということは、寄生容量を著しく増加させるということで禁じ手とされてきたが、本発明は従来の因習を打ち破る画期的なものである。このことは後で詳細に説明するように、開口率を向上させるうえで理想的なものである。というのも、従来はゲイト電極・配線と画素電極の寄生容量が問題となっていたので、画素電極はできるだけＴＦＴやゲイト配線から離れるように形成され、結果的に有効に活用されない面積がかなりあったからである。特に１画素に割り当てられる面積が小さくなった場合には、開口率が低下してゆく傾向がある。
【００１４】もし、ゲイトパルスと第２の配線の波高を同じ（ただし、極性は逆）とする場合には、上記Ｃ1 とＣ2 の許容される範囲が計算される。もし、画素電極が非常に小さな場合を考えると、画素の容量自体は極めて小さなものとなる。一方、ＴＦＴのサイズを小さくすることは技術的に困難であるので、寄生容量は変わらないであろう。従来のように、補助容量を設けることで対処しても、補助容量と寄生容量の比率は１０：１程度である。もし、本発明を適用して、同じだけの効果を得る場合には、Ｃ1 とＣ2 （ＴＦＴの寄生容量はＣ1 あるいはＣ2 に含まれる）の和がＣ1 とＣ2 の差の１０倍以上であればよく、これは比較的容易に達成される。
【００１５】以上の場合はＣ1 ：Ｃ2 の比率を１：１に近づける場合であるが、むしろ、他の比率に近づける方が簡単な場合もある。その場合には、Ｖ1 とＶ2 の比率を制御することによって最小のΔＶを得ることが出来る。例えば、Ｃ1 ：Ｃ2 ＝１：２の場合にはＶ1 ：Ｖ2 ＝２：−１とすればよい。
【００１６】例えば、回路構成として、図２に示される従来と同じものでも、その当該画素を駆動しないゲイト線（Ｘn+1 ）や接地線（Ｘn ’）に本発明の条件を満たす電圧を印加すればよい。セルフアライン方式を採用できないアモルファスシリコンＴＦＴ等では、寄生容量はかなり大きくなるが、そのばらつきはかなりの精度で制御できる。例えば、１０％以内とできる。これをＣ1 とし、別に幾何学的な方法で、制御よくＣ1 の５倍の容量を有する補助容量Ｃ2 を形成することも出来る。この場合には、キャパシターの絶縁膜の厚さを同じとすれば、１％以内の精度で形成できるであろう。従来の方法では、ΔＶ＝（０．１７±０．０１７）Ｖ1である。しかし、本発明を適用して、Ｖ2 ＝−０．２Ｖ1 とすれば、ΔＶ＝±０．０１７Ｖ1 である。すなわち、ΔＶのばらつきは本発明を適用してもしなくても変わらないが、ΔＶの大きさそのものは１０分の１以下（平均的には０）に削減することができた。
【００１７】以上の説明では、第２の配線に印加する信号はゲイトパルスと逆極性であることが必要とされるが、このことは、ゲイトパルスが正であれば第２の信号が負であることをのみ意味するのではない。すなわち、本発明では、第２の配線の印加される最適な信号の波高は、非選択時に第２の配線の電位に−Ｃ1 Ｖ1 ／Ｃ2 だけ電位を加えたものである。つまり、本発明では逆の極性とは、ゲイトパルスの電位の遷移する方向と逆の方向に向かうことを意味している。したがって、例えば、非選択時のゲイトと第２の配線の電位がそれぞれ、０Ｖ、１０Ｖで、選択時のゲイト線の電位が８Ｖになれば、第２の配線の電位は１０Ｖ以下になることは要求されるが、負になることは必ずしも要求されない。
【００１８】本発明を実施するための回路の構成は図１の（Ａ）、（Ｂ）に示したようにできる。ここで、Ｃ1 、Ｃ2 はいずれも配線と画素電極の重なりによってできた容量である。いずれも当該画素を駆動するゲイト線に画素を重ねていることが本発明の特徴である。
【００１９】図１（Ａ）の場合にはゲイト線Ｘn 、Ｘn+1 とは別に専用の配線Ｘn ’、Ｘn+1 ’が設けられており、もし、Ｘn とＸn ’に逆の極性の波高の同じパルスを印可する場合には、Ｃ1 とＣ2 は出来る限り等しく形成されることが要求される。図１（Ａ）の回路図は図１R>１（Ｃ）に示される。
【００２０】図１（Ｂ）は、画素電極を当該画素を駆動するゲイト線（Ｘn ）と次行のゲイト線（Ｘn+1 ）の両方に重ねて容量Ｃ1 、Ｃ2 とするものである。もちろん、この場合にもＸn とＸn+1 に逆の極性の波高の同じパルスをほぼ同時に印加する場合には、Ｃ1 とＣ2 は出来る限り等しく形成されることが要求される。また、このような場合には面積を有効利用するために図に示したようにたがいちがいに配置するとよい。また、このようにたがいちがいに配置された場合には、画素をそのままカラー配置する上でも都合がよかった。
【００２１】すなわち、従来は色の混合性をよくするために、画素の配置を蜂の巣状あるいは六角形状にすることがなされていたが、その際には、配線をそれに応じて曲げていた。このことは配線抵抗の増大につながり、また、作製の困難さから不良が増加する原因となった。しかしながら、本発明ではわざわざ配線を曲げなくとも理想的な六角形状の構造が得られる。
【００２２】図１（Ｂ）の回路図は図１（Ｄ）に示される。この場合には、ゲイト線には、図に示すように、正のパルスと負のパルスの組み合わされたバイポーラパルスが印加される必要がある。これは、１つのゲイト線を選択しているときには、他のゲイト線には逆極性の電圧が印加される必要があるからである。また、画素Ｚn,m においては、Ｃ2 には画素Ｚn+1,m を駆動するためのパルスが印加されるので、一時的に画素の電圧に影響がある。
【００２３】このような回路の動作は図３（Ａ）および（Ｂ）に示される。図３（Ａ）は図１（Ａ）および（Ｃ）における駆動例であり、図３（Ｂ）は図１（Ｂ）および（Ｄ）における駆動例である。当該画素（ＴＦＴ）を駆動する目的で印加されるパルスとΔＶをキャンセルする目的で印加されるパルスに時間的なずれがある場合には、一時的に電圧が変動するが、ただちに本来の状態に復帰する。したがって、このような電圧の変動が画像に与える影響は極めて軽微であり、視覚的には判別しえないものである。
【００２４】このような回路は従来のＴＦＴ作製技術をそのまま援用して形成できるが、さらに好ましいことには、従来のようにゲイト線と画素電極との寄生容量を気にする必要がないので、金属配線をマスクとする裏面露光技術によって、工程数を削減することができる。そのような回路の例を図４に示す。図において画素電極４１２はちょうど金属配線、すなわちゲイト線４０２とデータ線４０８で区切られている。しかし、露光の際の光の回り込みによって、金属配線との幾何学的な重なりが生じる。このとき、画素電極とゲイト線の重なりについては、本発明の主旨からして何ら問題がないことは上記の説明で明らかであろう。
【００２５】また、データ線と画素電極との重なりについても特に問題はない。もちろん、データ線の信号が絶えず当該画素に漏れてくるのでノイズとなり、いわばクロストークのような現象が生じることは否定できないが、その程度は充分に低減できる。例えば、補助容量Ｃ1 、Ｃ2 に比較してデータ線と画素電極の重なりによって生じる容量が小さくなるようにゲイト線の間隔を狭めればよい。
【００２６】さらに、データ線の交流化を１行おきにおこなえば、さらにクロストーク現象は低減できる。これは、例えばデータ線Ｙm に、画素の対向電極に対して正の信号を印加しているときにはデータ線Ｙm+1 には画素の対向電極に対して負の信号を印加することである。すなわち、データ線Ｙm とＹm+1 の信号の極性を逆にすることである。もちろん、各データ線の映像信号は独立であるが、一般的な画像表示においては、隣接する画素の映像信号は似ているので、実質的には同じ映像信号がこれらのデータ線に印加されているものと見なせる。すると、データ線Ｙm とＹm+1 に印加される信号は波高はほぼ同じで逆の極性であるので、画素電極に対しては相互が打ち消しあい、結果的にデータ線と画素電極のカップリングによるクロストークは無くなる。
【００２７】このような画素とＴＦＴを作製する例を図５R>５に示す。この例はアモルファスシリコンＴＦＴで使用される逆スタガー型のものであるが、プレーナー型のものであっても裏面露光の技術は同じである。
【００２８】まず、基板４０１上にゲイト線４０２を形成し、必要によっては、陽極酸化法によって、その表面に酸化物４０３を形成する。そして、ゲイト絶縁膜４０４を形成し、半導体チャネル領域４０５とドレイン領域４０６、ソース領域４０７を形成し、データ線４０８を形成する（図５（Ａ））。さらに、ポリイミド等の絶縁平坦化膜４０９を形成し、これに電極穴を設けて、透明導電膜４１０を前面に形成する。さらに前面にフォトレジストを塗布する（図５（Ｂ））。ここまでは従来のＴＦＴ作製と同じ方法である。
【００２９】次に、基板の裏側から光を照射してレジストの露光をおこなう。このときには半導体領域を光が透過するように、光の波長や半導体領域４０６、４０７の厚さを制御することが望まれる。結果として、金属配線の部分のレジストは除去され、他の部分のレジスト４１１のみが残る。もちろん、光の回折の効果のために、金属配線の上でも一部のレジストが残存する。ここまでの工程が図５（Ｃ）に示される。
【００３０】最後に、この残存したレジストをマスクとして透明導電膜をエッチングすれば、画素電極４１２が得られる。以上の工程では、従来、マスク合わせが必要であった透明導電膜のエッチング工程ではマスク合わせが不要となる。特に、マスク合わせをおこなって透明導電膜をエッチングする場合にはマスクのずれによって、例えばＣ1 とＣ2 の大きさを厳密に制御することは難しかったが、本方法ではＣ1 とＣ2 の大きさはほとんど同じであり、本発明の主旨からして好適である。さらに、画素電極とデータ線の重なりについても左右対称であり、上述のデータ線の交流化を適切におこなうことによって、クロストークを完全に除去することが可能である。
【００３１】
【実施例】
〔実施例１〕 図６（Ａ）に本実施例で作製した補助容量を有する回路の上面から見た概略図を示す。この回路は原理的には図１（Ｂ）に示すものと同じで、その動作は図３（Ｂ）に示される方法によっておこなえばよい。
【００３２】図において、Ｘn 〜Ｘn+3 はゲイト線である。また、Ｙm 、Ｙm+1 はデータ線である。各画素電極ＣLCには必ず、ゲイト線が２本横断し、そのうちの１つは画素の駆動のためのもので、ＴＦＴのゲイト電極となるが、他のものはそうでない。画素電極はＴＦＴのゲイト電極（Ｇ）、ソース領域（Ｓ）、ドレイン領域（Ｄ）等の上に形成され、コンタクトホールを通じてＴＦＴのソース領域にコンタクトする。この場合には図１（Ｂ）の場合と異なり、ＴＦＴのゲイト電極が画素内に出っ張っていないので、Ｃ1 とＣ2 の容量を等しくする上では極めて都合がよい。
【００３３】ＴＦＴおよび画素電極の作製については従来の技術を用いればよい。例えば、セルフアラインプロセスでプレーナー型ＴＦＴを作製せんとしたら特願平４−３０２２０や同４−３８６３７、同３−２７３３７７に記述されている方法を用いればよい。
【００３４】なお、本実施例では、補助容量Ｃ1 、Ｃ2 の断面の構造においては、金属配線（アルミニウム）／陽極酸化物（酸化アルミニウム）／画素電極（ＩＴＯ）という構造をもちいた。このような構造を得るには、ゲイト線をアルミニウムで構成し、その表面に陽極酸化法で酸化アルミニウムを形成し、その上に画素電極を形成すればよい。この場合には酸化アルミニウムは比誘電率が、酸化珪素の３倍もあるので、補助容量を大きくすることに寄与する。さらに大きな補助容量が必要とされる場合には、ゲイト線をタンタルやチタンとして、陽極酸化をおこない、それらの酸化物を補助容量の誘電体とすればよい。
【００３５】あるいは、このような作製方法・構造を取らずに、従来よく用いられたような金属配線／酸化物（酸化珪素、窒化珪素等ＣＶＤ法やスパッタ法で形成できる）／画素電極という方法を使用してもよい。
【００３６】〔実施例２〕 図６（Ｂ）に本実施例で作製した補助容量を有する回路の上面から見た概略図を示す。この回路も原理的には図１（Ｂ）に示すものと同じで、その動作は図３（Ｂ）に示される方法によっておこなえばよい。
【００３７】図において、Ｘn 〜Ｘn+3 はゲイト線である。また、Ｙm 、Ｙm+1 はデータ線である。各画素電極ＣLCには必ず、ゲイト線が２本横断し、そのうちの１つは画素の駆動のためのもので、ＴＦＴのゲイト電極となるが、他のものはそうでない。画素電極はＴＦＴのゲイト電極（Ｇ）、ソース領域（Ｓ）、ドレイン領域（Ｄ）等の上に形成され、コンタクトホールを通じてＴＦＴのソース領域にコンタクトする。この場合には図１（Ｂ）の場合と異なり、ＴＦＴのゲイト電極が画素内に出っ張っていないので、Ｃ1 とＣ2 の容量を等しくする上では極めて都合がよい。
【００３８】また、この回路配置では、２つのＴＦＴの半導体領域が接合されている。例えば、データ線と半導体領域（ドレイン領域）のコンタクトをおこなう場合に、複数のコンタクトホールを形成でき、かりにそのうちのいくらかが不良であっても、１つが正常であれば２つのＴＦＴが正常となるという利点を持っている。なお、作製方法と補助容量Ｃ1 、Ｃ2 の構造については実施例１と同じとした。
【００３９】
【発明の効果】以上のように、本発明によって、ΔＶをキャンセルすることができた。このような積極的な方法によってΔＶの効果を取り除くことは従来にはなく、その意味で画期的な発明であると言える。また、その目的のために効率的な画素の配置を提案した。このような画素の配置ではカラーの表示をおこなう上でも効果的であった。以上の記述は、ポリシリコンＴＦでよく使用されるプレーナー型のＴＦＴに関するものであったが、アモルファスシリコンＴＦＴで良く使用される逆スタガー型のＴＦＴであっても同じ効果が得られることは明らかである。
【００４０】さらに、本発明では、アクティブマトリクスの具体的な動作方法については記述しなかったが、従来のアナログ階調方式以外に、本発明人らの発明であるデジタル階調方式（例えば、特願平３−１６３８７３に記述される）によって階調表示をおこなうことも何ら差し障りがあるわけではない。
【図面の簡単な説明】
【図１】 本発明のアクティブマトリクスの回路配置図および回路図を示す。
【図２】 従来のアクティブマトリクスの回路配置および回路図を示す。
【図３】 本発明および従来のアクティブマトリクスの駆動方法を示す。
【図４】 本発明による回路配置例を示す。
【図５】 本発明による回路の作製工程例を示す。
【図６】 本発明のアクティブマトリクスの回路配置図を示す。
【符号の説明】
４０１ 基板
４０２ ゲイト線
４０３ 陽極酸化物
４０４ ゲイト絶縁膜
４０５ 半導体（チャネル）層
４０６ ドレイン領域
４０７ ソース領域
４０８ データ線
４０９ 平坦化層
４１０ 透明導電膜
４１１ フォトレジスト
４１２ 画素電極
【特許請求の範囲】
【請求項１】 基板上の第１の配線と、前記第１の配線と直交する第２の配線とが設けられ、前記第１の配線と第２の配線上には絶縁膜が設けられ、前記絶縁膜上には画素電極が複数設けられ、前記画素電極は一対の前記第１の配線と、一対の前記第２の配線とによって囲まれており、前記第１の配線と第２の配線の周囲で、第１の配線および第２の配線と、前記画素電極とは重なっていることを特徴とするアクティブマトリクス表示装置。
【請求項２】 基板上に複数の薄膜トランジスタと、前記薄膜トランジスタはゲート電極と、チャネル領域と、ソース、ドレイン領域とを有し、前記透明基板上に絶縁膜を介して直交して複数のゲート線と複数のデータ線が設けられ、前記複数のゲート線の各々が前記複数の薄膜トランジスタの各々のゲート電極と接続され、前記複数のデータ線の各々が前記複数の薄膜トランジスタの各々のソース領域、ドレイン領域の何れかを一方として接続されており、残る他方には、ゲート線、データ線で囲まれた複数の領域に配された透明電極の各々が接続されており、ゲート線、データ線から前記透明電極を絶縁するための透明絶縁膜と、前記透明電極のそれぞれはゲート線、データ線の周囲で、ゲート線、データ線と重なることを特徴とするアクティブマトリクス表示装置
【請求項３】 基板上に複数の薄膜トランジスタと、前記薄膜トランジスタはゲート電極と、チャネル領域と、ソース、ドレイン領域とを有し、前記透明基板上に絶縁膜を介して直交して複数のゲート線と複数のデータ線が設けられ、前記複数のゲート線の各々が前記複数の薄膜トランジスタの各々のゲート電極と接続され、前記複数のデータ線の各々が前記複数の薄膜トランジスタの各々のソース領域、ドレイン領域の何れかを一方として接続されており、残る他方には、ゲート線、データ線で囲まれた複数の領域に配された透明電極の各々が接続されており、ゲート線、データ線から前記透明電極を絶縁するための透明絶縁膜と、前記複数の透明電極の周囲は、ゲート線、データ線によるセルフアライン法により決められたことを特徴とするアクティブマトリクス表示装置
【請求項４】 基板上に複数の薄膜トランジスタと、前記薄膜トランジスタはゲート電極と、チャネル領域と、ソース、ドレイン領域とを有し、複数のゲート線と複数のデータ線が基板上に列方向、行方向に広がって設けられ、前記ゲート線およびデータ線が各々ゲート電極および薄膜トランジスタのソース、ドレイン領域のいずれか一つと接続され、複数の透明電極が電気的に他のソース、ドレイン領域のいずれか一つと接続され、少なくともゲート線あるいはデータ線のうちの一つと周囲が揃っており、ゲート線、データ線から前記透明電極を絶縁するための透明絶縁膜と、前記透明電極のそれぞれは部分的にゲート線、データ線の周囲で、ゲート線、データ線と重なる。
【請求項５】 基板上に複数の薄膜トランジスタと、前記薄膜トランジスタはゲート電極と、チャネル領域と、ソース、ドレイン領域とを有し、複数のゲート線と複数のデータ線が基板上に列方向、行方向に広がって設けられ、前記ゲート線およびデータ線が各々ゲート電極および薄膜トランジスタのソース、ドレイン領域のいずれか一つと接続され、複数の透明電極が電気的に他のソース、ドレイン領域のいずれか一つと接続され、少なくともゲート線あるいはデータ線のうちの一つと周囲が揃っており、ゲート線、データ線から前記透明電極を絶縁するための透明絶縁膜と、前記複数の透明電極の周囲は、ゲート線、データ線による自己整合法により決められる。
【請求項１】 基板上の第１の配線と、前記第１の配線と直交する第２の配線とが設けられ、前記第１の配線と第２の配線上には絶縁膜が設けられ、前記絶縁膜上には画素電極が複数設けられ、前記画素電極は一対の前記第１の配線と、一対の前記第２の配線とによって囲まれており、前記第１の配線と第２の配線の周囲で、第１の配線および第２の配線と、前記画素電極とは重なっていることを特徴とするアクティブマトリクス表示装置。
【請求項２】 基板上に複数の薄膜トランジスタと、前記薄膜トランジスタはゲート電極と、チャネル領域と、ソース、ドレイン領域とを有し、前記透明基板上に絶縁膜を介して直交して複数のゲート線と複数のデータ線が設けられ、前記複数のゲート線の各々が前記複数の薄膜トランジスタの各々のゲート電極と接続され、前記複数のデータ線の各々が前記複数の薄膜トランジスタの各々のソース領域、ドレイン領域の何れかを一方として接続されており、残る他方には、ゲート線、データ線で囲まれた複数の領域に配された透明電極の各々が接続されており、ゲート線、データ線から前記透明電極を絶縁するための透明絶縁膜と、前記透明電極のそれぞれはゲート線、データ線の周囲で、ゲート線、データ線と重なることを特徴とするアクティブマトリクス表示装置
【請求項３】 基板上に複数の薄膜トランジスタと、前記薄膜トランジスタはゲート電極と、チャネル領域と、ソース、ドレイン領域とを有し、前記透明基板上に絶縁膜を介して直交して複数のゲート線と複数のデータ線が設けられ、前記複数のゲート線の各々が前記複数の薄膜トランジスタの各々のゲート電極と接続され、前記複数のデータ線の各々が前記複数の薄膜トランジスタの各々のソース領域、ドレイン領域の何れかを一方として接続されており、残る他方には、ゲート線、データ線で囲まれた複数の領域に配された透明電極の各々が接続されており、ゲート線、データ線から前記透明電極を絶縁するための透明絶縁膜と、前記複数の透明電極の周囲は、ゲート線、データ線によるセルフアライン法により決められたことを特徴とするアクティブマトリクス表示装置
【請求項４】 基板上に複数の薄膜トランジスタと、前記薄膜トランジスタはゲート電極と、チャネル領域と、ソース、ドレイン領域とを有し、複数のゲート線と複数のデータ線が基板上に列方向、行方向に広がって設けられ、前記ゲート線およびデータ線が各々ゲート電極および薄膜トランジスタのソース、ドレイン領域のいずれか一つと接続され、複数の透明電極が電気的に他のソース、ドレイン領域のいずれか一つと接続され、少なくともゲート線あるいはデータ線のうちの一つと周囲が揃っており、ゲート線、データ線から前記透明電極を絶縁するための透明絶縁膜と、前記透明電極のそれぞれは部分的にゲート線、データ線の周囲で、ゲート線、データ線と重なる。
【請求項５】 基板上に複数の薄膜トランジスタと、前記薄膜トランジスタはゲート電極と、チャネル領域と、ソース、ドレイン領域とを有し、複数のゲート線と複数のデータ線が基板上に列方向、行方向に広がって設けられ、前記ゲート線およびデータ線が各々ゲート電極および薄膜トランジスタのソース、ドレイン領域のいずれか一つと接続され、複数の透明電極が電気的に他のソース、ドレイン領域のいずれか一つと接続され、少なくともゲート線あるいはデータ線のうちの一つと周囲が揃っており、ゲート線、データ線から前記透明電極を絶縁するための透明絶縁膜と、前記複数の透明電極の周囲は、ゲート線、データ線による自己整合法により決められる。
【図４】
【図１】
【図２】
【図５】
【図３】
【図６】
【図１】
【図２】
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【公開番号】特開平８−２４０８１６
【公開日】平成８年（１９９６）９月１７日
【国際特許分類】
【出願番号】特願平７−３５０２２６
【分割の表示】特願平４−１３５８６５の分割
【出願日】平成４年（１９９２）４月２８日
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【公開日】平成８年（１９９６）９月１７日
【国際特許分類】
【分割の表示】特願平４−１３５８６５の分割
【出願日】平成４年（１９９２）４月２８日
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
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