キャッシュ・フラッシュ装置
【目的】 無駄なテーブルウォークを省くことにより効率の良いキャッシュ・フラッシュアクセスを可能とする。
【構成】 アドレス生成ユニット１２は、キャッシュ・フラッシュ対象とする論理アドレスを生成する。Ｄ−ＴＬＢ１４ａは、上記論理アドレスをデータバス１３ａを介して受取り、物理アドレス変換を実行すると共にヒット／ミス信号を出力する。同様に、Ｉ−ＴＬＢ１４ｂは、上記論理アドレスを命令バス１３ｂを介して受取り、物理アドレス変換を実行すると共にヒット／ミス信号を出力する。マルチプレクサ１６ａ及び１６ｂは、上記各ＴＬＢからのヒット／ミス信号に従って上記各ＴＬＢのどちらか一方がミスであった場合、他方のＴＬＢの物理アドレスをＤ−ＣＡＣＨＥ１５ａ及びＩ−ＣＡＣＨＥ１５ｂに供給する。
【構成】 アドレス生成ユニット１２は、キャッシュ・フラッシュ対象とする論理アドレスを生成する。Ｄ−ＴＬＢ１４ａは、上記論理アドレスをデータバス１３ａを介して受取り、物理アドレス変換を実行すると共にヒット／ミス信号を出力する。同様に、Ｉ−ＴＬＢ１４ｂは、上記論理アドレスを命令バス１３ｂを介して受取り、物理アドレス変換を実行すると共にヒット／ミス信号を出力する。マルチプレクサ１６ａ及び１６ｂは、上記各ＴＬＢからのヒット／ミス信号に従って上記各ＴＬＢのどちらか一方がミスであった場合、他方のＴＬＢの物理アドレスをＤ−ＣＡＣＨＥ１５ａ及びＩ−ＣＡＣＨＥ１５ｂに供給する。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ＴＬＢ（Translation Look-ahead Buffer ）及びキャッシュメモリを内蔵する１チップマイクロプロセッサ（ＭＰＵ）のキャッシュ・フラッシュ装置に関する。
【０００２】
【従来の技術】ハーバードアーキテクチャで構成されたＭＰＵは、命令バスとデータバスとを個別に有している。このＭＰＵが、データ用ＴＬＢ（Ｄ−ＴＬＢ）、命令用ＴＬＢ（Ｉ−ＴＬＢ）及びデータ用キャッシュメモリ（Ｄ−ＣＡＣＨＥ）、命令用キャッシュメモリ（Ｉ−ＣＡＣＨＥ）を有している場合のキャッシュ・フラッシュ動作を図３、図４及び図５を用いて説明する。
【０００３】上記ＭＰＵにおけるアドレス変換機構及びキャッシュメモリ機構の概略構成を図３に示す。ＭＰＵ１内のアドレス生成ユニット２からキャッシュ・フラッシュの対象とするデータ又は命令の論理アドレスがデータバス３ａ及び命令バス３ｂ各々に与えられる。データバス３ａに与えられた論理アドレスの上位ビット（ＤＡＤＨ）は、Ｄ−ＴＬＢ４ａにおいて、タグ比較用物理アドレスに変換される。このＤ−ＴＬＢ４ａにおけるアドレス変換の基本的な一例を図４を用いて説明する。
【０００４】図４の構成では、上記アドレス生成ユニット２において生成された論理アドレスの上位ビット（ＤＡＤＨ）は、更にＤＡＤＨａとＤＡＤＨｂとに分類される。一方、上記Ｄ−ＴＬＢ４ａは、アドレス変換テーブル４１を有している。このアドレス変換テーブル４１には、論理アドレス（ＬＡ）と物理アドレス（ＰＡ）との組が予め定められた数（ｍ）だけ格納されており、上記ＤＡＤＨｂによっていずれかの一組にアクセスすることができる。
【０００５】Ｄ−ＴＬＢ４ａに入力された上記ＤＡＤＨｂに対応し、上記アドレス変換テーブル４１から論理アドレス及び物理アドレスが選択される（同図ではＬＡ１とＰＡ１）。選択された論理アドレスＬＡ１はコンパレータ４２に送られ、上記ＤＡＤＨａと比較される。上記論理アドレスＬＡ１と上記ＤＡＤＨａとが等しい場合、コンパレータ４２の出力は“１”となる。又、上記選択された物理アドレスＰＡ１は、上記ＤＡＤＨｂと共にゲート４３に送られる。ゲート４３は、上記コンパレータ４２の比較結果を入力し、この入力が“１”であった場合、即ち、上記ＤＡＤＨａと上記ＬＡ１とが等しい場合、物理アドレスＰＡ１を上位ビット、ＤＡＤＨｂを下位ビットにし、タグ比較用アドレスとして出力する。
【０００６】これにより、アドレス生成ユニット２から出力される論理アドレスの上位ビットＤＡＤＨは、Ｄ−ＴＬＢ４ａによって、物理アドレスであるタグ比較用アドレスに変換されて出力される。
【０００７】図５に一例として示すようにＤ−ＣＡＣＨＥ５ａは、このタグ比較用アドレスと、上記アドレス生成ユニット２によって生成された論理アドレスの下位ビットＤＡＤＬを入力する。Ｄ−ＣＡＣＨＥにはテーブル５１が設けられており、タグ、バリットビット及びデータのセットが予め定められた数（ｎ）だけ格納されており、上記ＤＡＤＬ（エントリー）によっていずれかの一セットにアクセスすることができる。上記テーブル５１のタグは、ＤＡＤＬによって指定されるデータが上記論理アドレスの指定するデータであるか否かを確認するためにタグ比較用アドレス（物理アドレス）と比較する情報であり、上記バリットビットはこのＤＡＤＬによって指定されるデータが有効であるか無効であるを確認するための情報であり、“１”は有効、“０”は無効を意味する。
【０００８】図５では、ＤＡＤＬによってＴＡＧ１，Ｖ１及びＤＡＴＡ１が指定される。上記ＴＡＧ１はコンパレータ５２に送られ、上記Ｄ−ＴＬＢ４ａから出力されたタグ比較用アドレス（ＰＡ１，ＤＡＤＨｂ）と比較される。コンパレータ５２は、上記タグ比較用アドレスとＴＡＧ１とが等しい場合、“１”をＡＮＤ回路５３に出力する。ＡＮＤ回路５３は、上記コンパレータ５２の出力とＶ１とのＡＮＤを取る。このＡＮＤ回路５３の出力が“１”の時、バリットビットＶ１を“０”としてキャッシュ・フラッシュを行なう。
【０００９】上述したＤ−ＴＬＢ４ａ及びＤ−ＣＡＣＨＥ５ａのキャッシュ・フラッシュ動作と同様に、Ｉ−ＴＬＢ４ｂ及びＩ−ＣＡＣＨＥ５ｂとにも同様なキャッシュ・フラッシュ動作が行なわれる。
【００１０】
【発明が解決しようとする課題】しかし、上記従来の方法では、キャッシュ・フラッシュを行なうための論理アドレスがアドレス生成ユニット２から送られ、Ｄ−ＴＬＢ４ａ及びＩ−ＴＬＢ４ｂで物理アドレスに変換される際、いずれか一方のＴＬＢにおいて、物理アドレスへの変換が失敗した場合（ＴＬＢミスヒット）、即ち、ＴＬＢの有するアドレス変換テーブルで変換が出来なかった場合、テーブルウォークが行なわれる。
【００１１】テーブルウォークとは、ＴＬＢミスが発生した場合、主メモリに格納されている変換テーブルにアクセスすることにより物理アドレスを得ることである。アドレス変換をミスした方のＴＬＢに入力された論理アドレスは、これによって物理アドレスに変換され、上記ＴＬＢに対応するキャッシュメモリに送られてキャッシュ・フラッシュが実行される。このため、上記テーブルウォークが行なわれている時間、キャッシュメモリへのアクセスが遅れ、キャッシュ・フラッシュ命令の終了が遅れる。
【００１２】この発明は上記実情に鑑みてなされたもので、効率の良いキャッシュ・フラッシュ命令が実行可能なキャッシュ・フラッシュ装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】この発明に係るキャッシュ・フラッシュ装置は、データバスと命令バスとが分離され、データ用キャッシュメモリと命令用キャッシュメモリとを有するマイクロプロセッサ（ＭＰＵ）のキャッシュ・フラッシュ装置であって、キャッシュ・フラッシュ対象とする論理アドレスを生成し、これを上記命令バス及びデータバスに出力するアドレス生成手段と、データ用アドレス変換テーブルを有し、上記アドレス生成手段によって生成された論理アドレスを上記データバスを介して入力し、上記データ用アドレス変換テーブルを用いて物理アドレスに変換する際、上記データ用アドレス変換テーブルに上記論理アドレスの対象となる物理アドレスがある場合はヒット信号を、ない場合はミス信号を出力するデータ用ＴＬＢ（Translation Look-ahead Buffer ）と、命令用アドレス変換テーブルを有し、上記アドレス生成手段によって生成された論理アドレスを上記データバスを介して入力し、上記命令用アドレス変換テーブルを用いて物理アドレスに変換する際、上記命令用アドレス変換テーブルに上記論理アドレスの対象となる物理アドレスがある場合はヒット信号を、ない場合はミス信号を出力する命令用ＴＬＢと、上記データ用ＴＬＢ又は命令用ＴＬＢのいずれか一方からミス信号が出力され、他方からヒット信号が出力された場合、ヒット信号を出力した上記データ用ＴＬＢ又は命令用ＴＬＢによって変換された物理アドレスを上記データ用キャッシュメモリ及び命令用キャッシュメモリに供給する制御手段とを具備することを特徴とする。
【００１４】
【作用】キャッシュ・フラッシュ命令が実行される際、アドレス生成手段によってキャッシュ・フラッシュ対象とする論理アドレスが生成され、データバス及び命令バスに出力される。データバスに送られた論理アドレスは、データ用ＴＬＢによって物理アドレスに変換され、データ用ＴＬＢはヒット信号を出力する。しかし、上記論理アドレスが、データ用ＴＬＢによって物理アドレスに変換できなかった場合、データ用ＴＬＢは、ミス信号を出力する。
【００１５】一方、命令バスに送られた論理アドレスは、命令用ＴＬＢによって物理アドレスに変換され、命令用ＴＬＢはヒット信号を出力する。しかし、上記論理アドレスが、命令用ＴＬＢによって物理アドレスに変換できなかった場合、命令用ＴＬＢは、ミス信号を出力する。
【００１６】制御手段は、上記データ用ＴＬＢから出力されるヒット信号又はミス信号と上記命令用ＴＬＢから出力されるヒット信号又はミス信号と基づき、上記データ用ＴＬＢ又は命令用ＴＬＢのどちらか一方が物理アドレスに変換できなかった場合、他方のＴＬＢにおいて変換された物理アドレスを上記データ用キャッシュメモリ及び命令用キャッシュメモリに供給する。
【００１７】
【実施例】以下、図面を参照してこの発明の一実施例を説明する。
【００１８】この発明に係るキャッシュ・フラッシュ装置の構成及び関連する接続を図１に示す。ＭＰＵ１１内に設けられたアドレス生成ユニット１２は、キャッシュ・フラッシュの対象とするデータ又は命令の論理アドレスを生成し、データバス１３ａ及び命令バス１３ｂに出力する。データバス１３ａに供給された上記論理アドレスは、上位ビットＤＡＤＨと下位ビットＤＡＤＬとに分類され、命令バス１３ｂに供給された上記論理アドレスは、上位ビットＩＡＤＨと下位ビットＩＡＤＬとに分類される。上記データバス１３ａには、Ｄ−ＴＬＢ１４ａ及びＤ−ＣＡＣＨＥ１５ａが接続されており、命令バス１３ｂには、Ｉ−ＴＬＢ１４ｂ及びＩ−ＣＡＣＨＥ１５ｂが接続されている。
【００１９】上記Ｄ−ＴＬＢ１４ａはアドレス変換テーブル（図示せず）を有し、これを用いてデータバス１３ａを介して受け取った論理アドレスを物理アドレスに変換し、変換ができたか否か（ヒット／ミス）を示すＤＴＬＢＨＩＴ信号（ミスは“０”，ヒットは“１”）を出力する。上記アドレステーブルを用いて変換ができた場合（ＤＴＬＢＨＩＴ＝“１”）には変換された物理アドレスＰＤＡＤＨをマルチプレクサ１６ａ及び１６ｂに出力する。上記Ｉ−ＴＬＢ１４ｂも上記Ｄ−ＴＬＢ１４ａと同様にアドレス変換テーブル（図示せず）を有し、命令バス１３ｂを介して受け取った論理アドレスを物理アドレスに変換する。更に、変換されたか否か（ヒット／ミス）を示すＩＴＬＢＨＩＴ信号（ミスは“０”，ヒットは“１”）を出力すると共に、変換ができた場合には（ＩＴＬＢＨＩＴ＝“１”）物理アドレスＰＩＡＤＨをマルチプレクサ１６ａ及び１６ｂに出力する。
【００２０】マルチプレクサ１６ａは、上記ＤＴＬＢＨＩＴ，ＩＴＬＢＨＩＴ信号に従って、Ｄ−ＴＬＢ１４ａにおいて変換された物理アドレスＰＤＡＤＨ（入力０）又はＩ−ＴＬＢ１４ｂにおいて変換された物理アドレスＰＩＡＤＨ（入力１）のいずれかをＣＰＤＡＤＨとしてＤ−ＣＡＣＨＥ１５ａに出力し、マルチプレクサ１６ｂは、上記ＤＴＬＢＨＩＴ，ＩＴＬＢＨＩＴ信号に従って、上記ＰＩＡＤＨ（入力０）又は上記ＰＤＡＤＨ（入力１）のいずれかをＣＰＩＡＤＨとしてＩ−ＣＡＣＨＥ１５ｂに出力する。上述したＤＴＬＢＨＩＴ信号及びＩＴＬＢＨＩＴ信号と、マルチプレクサ１６ａ及び１６ｂによって出力されるＣＰＤＡＤＨ及びＣＰＩＤＨとの関係を図２に示す。
【００２１】Ｄ−ＣＡＣＨＥ１５ａ及びＩ−ＣＡＣＨＥ１５ｂはライト（コピー）バック方式のキャッシュメモリであり、各々テーブル（図示せず）が設けられている。このテーブルにはタグ、バリットビット、モディファイビット及びデータのセットが予め定められた数だけ格納されている。上記モディファイビットは、キャッシュ・フラッシュの対象とするアドレスのデータが、主メモリ２１内に格納されている上記アドレスのデータと一致しているか否か（一致“０”、不一致は“１”）を示すビットである。上記Ｄ−ＣＡＣＨＥ１５ａは、上記ＤＡＤＬと、上記マルチプレクサ１６ａを介して入力されるＣＰＤＡＤＨとに基づいてキャッシュ・フラッシュの対象とするデータが有効（バリットビット＝“１”）であるか又は無効（バリットビット＝“０”）であるかを判断し、有効であればこれを無効とする（バリットビットを“０”とする）。上記Ｉ−ＣＡＣＨＥ１５ｂは、上記ＩＡＤＬと、上記マルチプレクサ１６ｂを介して入力されるＣＰＩＤＨとに基づいてキャッシュ・フラッシュの対象とするデータが有効（バリットビット＝“１”）であるか又は無効（バリットビット＝“０”）であるかを判断し、有効であればこれを無効とする（バリットビットを“０”とする）。
【００２２】又、Ｄ−ＣＡＣＨＥ１５ａ及びＩ−ＣＡＣＨＥ１５ｂはライトバック方式であるため、キャッシュ・フラッシュの対象とするデータを無効とすると共に、物理アドレスに対応する主メモリ２１内のデータを更新する必要がある。このため、マルチプレクサ１６ｃは、Ｄ−ＣＡＣＨＥ１５ａ又はＩ−ＣＡＣＨＥ１５ｂにおいてキャッシュ・フラッシュの対象とするデータが無効とされた際、キャッシュ・フラッシュが実行されたキャッシュメモリ側の物理アドレス（ＰＤＡＤＨ，ＤＡＤＬ又はＰＩＡＤＨ，ＩＡＤＬ）を選択する。ＭＰＵ１１は、上記選択された物理アドレスに基づいて主メモリ２１内のデータを上記キャッシュメモリ内のデータに更新する。
【００２３】次に同実施例の動作を説明する。ＭＰＵ１１内においてキャッシュ・フラッシュ命令が実行される際、まず、データ若しくは命令の論理アドレスがアドレス生成ユニット１２において生成される。生成された論理アドレスは、データバス１３ａ及び命令バス１３ｂに送られる。
【００２４】データバス１３ａの論理アドレスの下位ビットＤＡＤＬは、Ｄ−ＴＬＢ１４ａに送られてヒット／ミスのチェックが行なわれ、この結果はＤＴＬＢＨＩＴ信号として出力される。又、命令バス１３ｂの論理アドレスの下位ビットＩＡＤＬは、Ｉ−ＴＬＢ１４ｂに送られてヒット／ミスのチェックが行なわれ、この結果はＩＴＬＢＨＩＴ信号として出力される。
【００２５】ここで、上記図２に示すように、Ｄ−ＴＬＢ１４ａ及びＩ−ＴＬＢ１４ｂ共にミスであった場合（ＤＴＬＢＨＩＴ＝“０”，ＩＴＬＢＨＩＴ＝“０”）、上記Ｄ−ＴＬＢ１４ａは、テーブルウォークを行なう。即ち、上記Ｄ−ＴＬＢ１４ａは、入力したＤＡＤＨより主メモリへのアクセス用の論理アドレスを生成し、図示せぬ出力用バスを介して主メモリ２１をアクセスする。主メモリ２１には、論理アドレスと物理アドレスとの対がテーブル状態で格納されており、上記アクセスによりＤ−ＴＬＢ１４ａにおいて生成された論理アドレスに対応する物理アドレスが得られる。この物理アドレスは、ＭＰＵ１１内の図示せぬ入力用バス（データ及び命令が共通）を介してＤ−ＴＬＢ１４ａに供給される。Ｄ−ＴＬＢ１４ａは、供給された物理アドレスをＰＤＡＤＨとしてＤ−ＴＬＢ１４ａよりマルチプレクサ１６ａ及び１６ｂに出力する。マルチプレクサ１６ａは、ＰＤＡＤＨ（入力０）を選択し、これをＣＰＤＡＤＨとしてＤ−ＣＡＣＨＥ１５ａに出力する。マルチプレクサ１６ｂもＰＤＡＤＨ（入力１）を選択し、これをＣＰＩＡＤＨとしてＩ−ＣＡＣＨＥ１５ｂに出力する。これにより、上記Ｄ−ＣＡＣＨＥ１５ａ及びＩ−ＣＡＣＨＥ１５ｂ各々にタグ比較用アドレスとして物理アドレスＰＤＡＤＨが供給される。上記Ｄ−ＣＡＣＨＥ１５ａ及びＩ−ＣＡＣＨＥ１５ｂは、各入力に従って各々のテーブルを参照し、テーブルにキャッシュ・フラッシュの対象とするデータが存在し、そのデータの対応するバリットビットが“１”であれば、これを“０”としてデータを無効とする。更に、モディファイビットが“１”であれば、主メモリ２１内に格納された上記物理アドレスに対応するデータを上記ヒットしたキャッシュメモリ内のデータに更新する。
【００２６】又、Ｄ−ＴＬＢ１４ａではミスで、Ｉ−ＴＬＢ１４ｂではヒットした場合（ＤＴＬＢＨＩＴ＝“０”，ＩＴＬＢＨＩＴ＝“１”）、マルチプレクサ１６ａは、ＰＩＡＤＨ（入力１）を選択し、これをＣＰＤＡＤＨとしてＤ−ＣＡＣＨＥ１５ａに出力する。又、マルチプレクサ１６ｂもＰＩＡＤＨ（入力０）を選択し、これをＣＰＩＡＤＨとしてＩ−ＣＡＣＨＥ１５ｂに出力する。これにより、上記Ｄ−ＣＡＣＨＥ１５ａ及びＩ−ＣＡＣＨＥ１５ｂ各々にタグ比較用アドレスとして物理アドレスＰＩＡＤＨが供給される。上記Ｄ−ＣＡＣＨＥ１５ａ及びＩ−ＣＡＣＨＥ１５ｂは、各入力に従って各々のテーブルを参照し、テーブルにキャッシュ・フラッシュの対象とするデータが存在し、そのデータの対応するバリットビットが“１”であれば、これを“０”としてデータを無効とする。更に、モディファイビットが“１”であれば、主メモリ２１内に格納された上記物理アドレスに対応するデータを上記ヒットしたキャッシュメモリ内のデータに更新する。
【００２７】又、Ｄ−ＴＬＢ１４ａではヒットで、Ｉ−ＴＬＢ１４ｂではミスの場合（ＤＴＬＢＨＩＴ＝“１”，ＩＴＬＢＨＩＴ＝“０”）、マルチプレクサ１６ａは、ＰＤＡＤＨ（入力０）を選択し、これをＣＰＤＡＤＨとしてＤ−ＣＡＣＨＥ１５ａに出力する。又、マルチプレクサ１６ｂもＰＤＡＤＨ（入力１）を選択し、これをＣＰＩＡＤＨとしてＩ−ＣＡＣＨＥ１５ｂに出力する。これにより、上記Ｄ−ＣＡＣＨＥ１５ａ及びＩ−ＣＡＣＨＥ１５ｂ各々にタグ比較用アドレスとして物理アドレスが供給される。上記Ｄ−ＣＡＣＨＥ１５ａ及びＩ−ＣＡＣＨＥ１５ｂは、各入力に従って各々のテーブルを参照し、テーブルにキャッシュ・フラッシュの対象とするデータが存在し、そのデータの対応するバリットビットが“１”であれば、これを“０”としてデータを無効とする。更に、モディファイビットが“１”であれば、主メモリ２１内に格納された上記物理アドレスに対応するデータを上記ヒットしたキャッシュメモリ内のデータに更新する。
【００２８】又、Ｄ−ＴＬＢ１４ａ及びＩ−ＴＬＢ１４ｂ共にヒットである場合（ＤＴＬＢＨＩＴ＝“１”，ＩＴＬＢＨＩＴ＝“１”）、マルチプレクサ１６ａは、ＰＤＡＤＨ（入力０）を選択し、これをＣＰＤＡＤＨとしてＤ−ＣＡＣＨＥ１５ａに出力する。又、マルチプレクサ１６ｂは、ＰＩＡＤＨ（入力０）を選択し、これをＣＰＩＡＤＨとしてＩ−ＣＡＣＨＥ１５ｂに出力する。これにより、上記Ｄ−ＣＡＣＨＥ１５ａ及びＩ−ＣＡＣＨＥ１５ｂ各々にタグ比較用アドレスとして物理アドレスが供給される。上記Ｄ−ＣＡＣＨＥ１５ａ及びＩ−ＣＡＣＨＥ１５ｂは、各入力に従って各々のテーブルを参照し、テーブルにキャッシュ・フラッシュの対象とするデータが存在し、そのデータの対応するバリットビットが“１”であれば、これを“０”としてデータを無効とする。更に、モディファイビットが“１”であれば、主メモリ２１内に格納された上記物理アドレスに対応するデータを上記ヒットしたキャッシュメモリ内のデータに更新する。
【００２９】上述したマルチプレクサ１６ａ及び１６ｂの動作によって、無駄なテーブルウォークを省略することができ、各ＴＬＢ１４ａ，１４ｂから出力される物理アドレスを適切にＤ−ＣＡＣＨＥ１５ａ，Ｉ−ＣＡＣＨＥ１５ｂに供給することができる。これにより、効率の良いキャッシュ・フラッシュサイクルが行なえる。
【００３０】尚、同実施例においては、キャッシュメモリがライト（コピー）バック方式であったが、この発明はキャッシュメモリの種類には関係せず、例えばキャッシュメモリがライトスルー方式であっても適用できる。
【００３１】
【発明の効果】以上詳記したようにこの発明によれば、マルチプレクサを用いてデータ用ＴＬＢ又は命令用ＴＬＢにおいて変換された物理アドレスを有効にデータ用キャッシュメモリ、命令用キャッシュメモリに供給することにより、無駄なテーブルウォークを省くことができ、これによって効率の良いキャッシュ・フラッシュアクセスを行なうことができる。
【図面の簡単な説明】
【図１】この発明に係るキャッシュ・フラッシュ装置の概略構成及び接続を示すブロック図。
【図２】同実施例における、各ＴＬＢのヒット／ミス信号とマルチプレクサの制御関連表。
【図３】従来のキャッシュ・フラッシュ装置の構成を示すブロック図。
【図４】上記従来のキャッシュ・フラッシュ装置のＴＬＢの構成の一例を示すブロック図。
【図５】上記従来のキャッシュ・フラッシュ装置のキャッシュメモリの構成の一例を示すブロック図。
【符号の説明】
１１…ＭＰＵ、１２…アドレス生成ユニット、１３ａ…データバス、１３ｂ…命令バス、１４ａ…データ用ＴＬＢ、１４ｂ…命令用ＴＬＢ、１５ａ…データ用キャッシュメモリ、１５ｂ…命令用キャッシュメモリ、１６ａ，１６ｂ，１６ｃ…マルチプレクサ、２１…主メモリ。
【０００１】
【産業上の利用分野】この発明は、ＴＬＢ（Translation Look-ahead Buffer ）及びキャッシュメモリを内蔵する１チップマイクロプロセッサ（ＭＰＵ）のキャッシュ・フラッシュ装置に関する。
【０００２】
【従来の技術】ハーバードアーキテクチャで構成されたＭＰＵは、命令バスとデータバスとを個別に有している。このＭＰＵが、データ用ＴＬＢ（Ｄ−ＴＬＢ）、命令用ＴＬＢ（Ｉ−ＴＬＢ）及びデータ用キャッシュメモリ（Ｄ−ＣＡＣＨＥ）、命令用キャッシュメモリ（Ｉ−ＣＡＣＨＥ）を有している場合のキャッシュ・フラッシュ動作を図３、図４及び図５を用いて説明する。
【０００３】上記ＭＰＵにおけるアドレス変換機構及びキャッシュメモリ機構の概略構成を図３に示す。ＭＰＵ１内のアドレス生成ユニット２からキャッシュ・フラッシュの対象とするデータ又は命令の論理アドレスがデータバス３ａ及び命令バス３ｂ各々に与えられる。データバス３ａに与えられた論理アドレスの上位ビット（ＤＡＤＨ）は、Ｄ−ＴＬＢ４ａにおいて、タグ比較用物理アドレスに変換される。このＤ−ＴＬＢ４ａにおけるアドレス変換の基本的な一例を図４を用いて説明する。
【０００４】図４の構成では、上記アドレス生成ユニット２において生成された論理アドレスの上位ビット（ＤＡＤＨ）は、更にＤＡＤＨａとＤＡＤＨｂとに分類される。一方、上記Ｄ−ＴＬＢ４ａは、アドレス変換テーブル４１を有している。このアドレス変換テーブル４１には、論理アドレス（ＬＡ）と物理アドレス（ＰＡ）との組が予め定められた数（ｍ）だけ格納されており、上記ＤＡＤＨｂによっていずれかの一組にアクセスすることができる。
【０００５】Ｄ−ＴＬＢ４ａに入力された上記ＤＡＤＨｂに対応し、上記アドレス変換テーブル４１から論理アドレス及び物理アドレスが選択される（同図ではＬＡ１とＰＡ１）。選択された論理アドレスＬＡ１はコンパレータ４２に送られ、上記ＤＡＤＨａと比較される。上記論理アドレスＬＡ１と上記ＤＡＤＨａとが等しい場合、コンパレータ４２の出力は“１”となる。又、上記選択された物理アドレスＰＡ１は、上記ＤＡＤＨｂと共にゲート４３に送られる。ゲート４３は、上記コンパレータ４２の比較結果を入力し、この入力が“１”であった場合、即ち、上記ＤＡＤＨａと上記ＬＡ１とが等しい場合、物理アドレスＰＡ１を上位ビット、ＤＡＤＨｂを下位ビットにし、タグ比較用アドレスとして出力する。
【０００６】これにより、アドレス生成ユニット２から出力される論理アドレスの上位ビットＤＡＤＨは、Ｄ−ＴＬＢ４ａによって、物理アドレスであるタグ比較用アドレスに変換されて出力される。
【０００７】図５に一例として示すようにＤ−ＣＡＣＨＥ５ａは、このタグ比較用アドレスと、上記アドレス生成ユニット２によって生成された論理アドレスの下位ビットＤＡＤＬを入力する。Ｄ−ＣＡＣＨＥにはテーブル５１が設けられており、タグ、バリットビット及びデータのセットが予め定められた数（ｎ）だけ格納されており、上記ＤＡＤＬ（エントリー）によっていずれかの一セットにアクセスすることができる。上記テーブル５１のタグは、ＤＡＤＬによって指定されるデータが上記論理アドレスの指定するデータであるか否かを確認するためにタグ比較用アドレス（物理アドレス）と比較する情報であり、上記バリットビットはこのＤＡＤＬによって指定されるデータが有効であるか無効であるを確認するための情報であり、“１”は有効、“０”は無効を意味する。
【０００８】図５では、ＤＡＤＬによってＴＡＧ１，Ｖ１及びＤＡＴＡ１が指定される。上記ＴＡＧ１はコンパレータ５２に送られ、上記Ｄ−ＴＬＢ４ａから出力されたタグ比較用アドレス（ＰＡ１，ＤＡＤＨｂ）と比較される。コンパレータ５２は、上記タグ比較用アドレスとＴＡＧ１とが等しい場合、“１”をＡＮＤ回路５３に出力する。ＡＮＤ回路５３は、上記コンパレータ５２の出力とＶ１とのＡＮＤを取る。このＡＮＤ回路５３の出力が“１”の時、バリットビットＶ１を“０”としてキャッシュ・フラッシュを行なう。
【０００９】上述したＤ−ＴＬＢ４ａ及びＤ−ＣＡＣＨＥ５ａのキャッシュ・フラッシュ動作と同様に、Ｉ−ＴＬＢ４ｂ及びＩ−ＣＡＣＨＥ５ｂとにも同様なキャッシュ・フラッシュ動作が行なわれる。
【００１０】
【発明が解決しようとする課題】しかし、上記従来の方法では、キャッシュ・フラッシュを行なうための論理アドレスがアドレス生成ユニット２から送られ、Ｄ−ＴＬＢ４ａ及びＩ−ＴＬＢ４ｂで物理アドレスに変換される際、いずれか一方のＴＬＢにおいて、物理アドレスへの変換が失敗した場合（ＴＬＢミスヒット）、即ち、ＴＬＢの有するアドレス変換テーブルで変換が出来なかった場合、テーブルウォークが行なわれる。
【００１１】テーブルウォークとは、ＴＬＢミスが発生した場合、主メモリに格納されている変換テーブルにアクセスすることにより物理アドレスを得ることである。アドレス変換をミスした方のＴＬＢに入力された論理アドレスは、これによって物理アドレスに変換され、上記ＴＬＢに対応するキャッシュメモリに送られてキャッシュ・フラッシュが実行される。このため、上記テーブルウォークが行なわれている時間、キャッシュメモリへのアクセスが遅れ、キャッシュ・フラッシュ命令の終了が遅れる。
【００１２】この発明は上記実情に鑑みてなされたもので、効率の良いキャッシュ・フラッシュ命令が実行可能なキャッシュ・フラッシュ装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】この発明に係るキャッシュ・フラッシュ装置は、データバスと命令バスとが分離され、データ用キャッシュメモリと命令用キャッシュメモリとを有するマイクロプロセッサ（ＭＰＵ）のキャッシュ・フラッシュ装置であって、キャッシュ・フラッシュ対象とする論理アドレスを生成し、これを上記命令バス及びデータバスに出力するアドレス生成手段と、データ用アドレス変換テーブルを有し、上記アドレス生成手段によって生成された論理アドレスを上記データバスを介して入力し、上記データ用アドレス変換テーブルを用いて物理アドレスに変換する際、上記データ用アドレス変換テーブルに上記論理アドレスの対象となる物理アドレスがある場合はヒット信号を、ない場合はミス信号を出力するデータ用ＴＬＢ（Translation Look-ahead Buffer ）と、命令用アドレス変換テーブルを有し、上記アドレス生成手段によって生成された論理アドレスを上記データバスを介して入力し、上記命令用アドレス変換テーブルを用いて物理アドレスに変換する際、上記命令用アドレス変換テーブルに上記論理アドレスの対象となる物理アドレスがある場合はヒット信号を、ない場合はミス信号を出力する命令用ＴＬＢと、上記データ用ＴＬＢ又は命令用ＴＬＢのいずれか一方からミス信号が出力され、他方からヒット信号が出力された場合、ヒット信号を出力した上記データ用ＴＬＢ又は命令用ＴＬＢによって変換された物理アドレスを上記データ用キャッシュメモリ及び命令用キャッシュメモリに供給する制御手段とを具備することを特徴とする。
【００１４】
【作用】キャッシュ・フラッシュ命令が実行される際、アドレス生成手段によってキャッシュ・フラッシュ対象とする論理アドレスが生成され、データバス及び命令バスに出力される。データバスに送られた論理アドレスは、データ用ＴＬＢによって物理アドレスに変換され、データ用ＴＬＢはヒット信号を出力する。しかし、上記論理アドレスが、データ用ＴＬＢによって物理アドレスに変換できなかった場合、データ用ＴＬＢは、ミス信号を出力する。
【００１５】一方、命令バスに送られた論理アドレスは、命令用ＴＬＢによって物理アドレスに変換され、命令用ＴＬＢはヒット信号を出力する。しかし、上記論理アドレスが、命令用ＴＬＢによって物理アドレスに変換できなかった場合、命令用ＴＬＢは、ミス信号を出力する。
【００１６】制御手段は、上記データ用ＴＬＢから出力されるヒット信号又はミス信号と上記命令用ＴＬＢから出力されるヒット信号又はミス信号と基づき、上記データ用ＴＬＢ又は命令用ＴＬＢのどちらか一方が物理アドレスに変換できなかった場合、他方のＴＬＢにおいて変換された物理アドレスを上記データ用キャッシュメモリ及び命令用キャッシュメモリに供給する。
【００１７】
【実施例】以下、図面を参照してこの発明の一実施例を説明する。
【００１８】この発明に係るキャッシュ・フラッシュ装置の構成及び関連する接続を図１に示す。ＭＰＵ１１内に設けられたアドレス生成ユニット１２は、キャッシュ・フラッシュの対象とするデータ又は命令の論理アドレスを生成し、データバス１３ａ及び命令バス１３ｂに出力する。データバス１３ａに供給された上記論理アドレスは、上位ビットＤＡＤＨと下位ビットＤＡＤＬとに分類され、命令バス１３ｂに供給された上記論理アドレスは、上位ビットＩＡＤＨと下位ビットＩＡＤＬとに分類される。上記データバス１３ａには、Ｄ−ＴＬＢ１４ａ及びＤ−ＣＡＣＨＥ１５ａが接続されており、命令バス１３ｂには、Ｉ−ＴＬＢ１４ｂ及びＩ−ＣＡＣＨＥ１５ｂが接続されている。
【００１９】上記Ｄ−ＴＬＢ１４ａはアドレス変換テーブル（図示せず）を有し、これを用いてデータバス１３ａを介して受け取った論理アドレスを物理アドレスに変換し、変換ができたか否か（ヒット／ミス）を示すＤＴＬＢＨＩＴ信号（ミスは“０”，ヒットは“１”）を出力する。上記アドレステーブルを用いて変換ができた場合（ＤＴＬＢＨＩＴ＝“１”）には変換された物理アドレスＰＤＡＤＨをマルチプレクサ１６ａ及び１６ｂに出力する。上記Ｉ−ＴＬＢ１４ｂも上記Ｄ−ＴＬＢ１４ａと同様にアドレス変換テーブル（図示せず）を有し、命令バス１３ｂを介して受け取った論理アドレスを物理アドレスに変換する。更に、変換されたか否か（ヒット／ミス）を示すＩＴＬＢＨＩＴ信号（ミスは“０”，ヒットは“１”）を出力すると共に、変換ができた場合には（ＩＴＬＢＨＩＴ＝“１”）物理アドレスＰＩＡＤＨをマルチプレクサ１６ａ及び１６ｂに出力する。
【００２０】マルチプレクサ１６ａは、上記ＤＴＬＢＨＩＴ，ＩＴＬＢＨＩＴ信号に従って、Ｄ−ＴＬＢ１４ａにおいて変換された物理アドレスＰＤＡＤＨ（入力０）又はＩ−ＴＬＢ１４ｂにおいて変換された物理アドレスＰＩＡＤＨ（入力１）のいずれかをＣＰＤＡＤＨとしてＤ−ＣＡＣＨＥ１５ａに出力し、マルチプレクサ１６ｂは、上記ＤＴＬＢＨＩＴ，ＩＴＬＢＨＩＴ信号に従って、上記ＰＩＡＤＨ（入力０）又は上記ＰＤＡＤＨ（入力１）のいずれかをＣＰＩＡＤＨとしてＩ−ＣＡＣＨＥ１５ｂに出力する。上述したＤＴＬＢＨＩＴ信号及びＩＴＬＢＨＩＴ信号と、マルチプレクサ１６ａ及び１６ｂによって出力されるＣＰＤＡＤＨ及びＣＰＩＤＨとの関係を図２に示す。
【００２１】Ｄ−ＣＡＣＨＥ１５ａ及びＩ−ＣＡＣＨＥ１５ｂはライト（コピー）バック方式のキャッシュメモリであり、各々テーブル（図示せず）が設けられている。このテーブルにはタグ、バリットビット、モディファイビット及びデータのセットが予め定められた数だけ格納されている。上記モディファイビットは、キャッシュ・フラッシュの対象とするアドレスのデータが、主メモリ２１内に格納されている上記アドレスのデータと一致しているか否か（一致“０”、不一致は“１”）を示すビットである。上記Ｄ−ＣＡＣＨＥ１５ａは、上記ＤＡＤＬと、上記マルチプレクサ１６ａを介して入力されるＣＰＤＡＤＨとに基づいてキャッシュ・フラッシュの対象とするデータが有効（バリットビット＝“１”）であるか又は無効（バリットビット＝“０”）であるかを判断し、有効であればこれを無効とする（バリットビットを“０”とする）。上記Ｉ−ＣＡＣＨＥ１５ｂは、上記ＩＡＤＬと、上記マルチプレクサ１６ｂを介して入力されるＣＰＩＤＨとに基づいてキャッシュ・フラッシュの対象とするデータが有効（バリットビット＝“１”）であるか又は無効（バリットビット＝“０”）であるかを判断し、有効であればこれを無効とする（バリットビットを“０”とする）。
【００２２】又、Ｄ−ＣＡＣＨＥ１５ａ及びＩ−ＣＡＣＨＥ１５ｂはライトバック方式であるため、キャッシュ・フラッシュの対象とするデータを無効とすると共に、物理アドレスに対応する主メモリ２１内のデータを更新する必要がある。このため、マルチプレクサ１６ｃは、Ｄ−ＣＡＣＨＥ１５ａ又はＩ−ＣＡＣＨＥ１５ｂにおいてキャッシュ・フラッシュの対象とするデータが無効とされた際、キャッシュ・フラッシュが実行されたキャッシュメモリ側の物理アドレス（ＰＤＡＤＨ，ＤＡＤＬ又はＰＩＡＤＨ，ＩＡＤＬ）を選択する。ＭＰＵ１１は、上記選択された物理アドレスに基づいて主メモリ２１内のデータを上記キャッシュメモリ内のデータに更新する。
【００２３】次に同実施例の動作を説明する。ＭＰＵ１１内においてキャッシュ・フラッシュ命令が実行される際、まず、データ若しくは命令の論理アドレスがアドレス生成ユニット１２において生成される。生成された論理アドレスは、データバス１３ａ及び命令バス１３ｂに送られる。
【００２４】データバス１３ａの論理アドレスの下位ビットＤＡＤＬは、Ｄ−ＴＬＢ１４ａに送られてヒット／ミスのチェックが行なわれ、この結果はＤＴＬＢＨＩＴ信号として出力される。又、命令バス１３ｂの論理アドレスの下位ビットＩＡＤＬは、Ｉ−ＴＬＢ１４ｂに送られてヒット／ミスのチェックが行なわれ、この結果はＩＴＬＢＨＩＴ信号として出力される。
【００２５】ここで、上記図２に示すように、Ｄ−ＴＬＢ１４ａ及びＩ−ＴＬＢ１４ｂ共にミスであった場合（ＤＴＬＢＨＩＴ＝“０”，ＩＴＬＢＨＩＴ＝“０”）、上記Ｄ−ＴＬＢ１４ａは、テーブルウォークを行なう。即ち、上記Ｄ−ＴＬＢ１４ａは、入力したＤＡＤＨより主メモリへのアクセス用の論理アドレスを生成し、図示せぬ出力用バスを介して主メモリ２１をアクセスする。主メモリ２１には、論理アドレスと物理アドレスとの対がテーブル状態で格納されており、上記アクセスによりＤ−ＴＬＢ１４ａにおいて生成された論理アドレスに対応する物理アドレスが得られる。この物理アドレスは、ＭＰＵ１１内の図示せぬ入力用バス（データ及び命令が共通）を介してＤ−ＴＬＢ１４ａに供給される。Ｄ−ＴＬＢ１４ａは、供給された物理アドレスをＰＤＡＤＨとしてＤ−ＴＬＢ１４ａよりマルチプレクサ１６ａ及び１６ｂに出力する。マルチプレクサ１６ａは、ＰＤＡＤＨ（入力０）を選択し、これをＣＰＤＡＤＨとしてＤ−ＣＡＣＨＥ１５ａに出力する。マルチプレクサ１６ｂもＰＤＡＤＨ（入力１）を選択し、これをＣＰＩＡＤＨとしてＩ−ＣＡＣＨＥ１５ｂに出力する。これにより、上記Ｄ−ＣＡＣＨＥ１５ａ及びＩ−ＣＡＣＨＥ１５ｂ各々にタグ比較用アドレスとして物理アドレスＰＤＡＤＨが供給される。上記Ｄ−ＣＡＣＨＥ１５ａ及びＩ−ＣＡＣＨＥ１５ｂは、各入力に従って各々のテーブルを参照し、テーブルにキャッシュ・フラッシュの対象とするデータが存在し、そのデータの対応するバリットビットが“１”であれば、これを“０”としてデータを無効とする。更に、モディファイビットが“１”であれば、主メモリ２１内に格納された上記物理アドレスに対応するデータを上記ヒットしたキャッシュメモリ内のデータに更新する。
【００２６】又、Ｄ−ＴＬＢ１４ａではミスで、Ｉ−ＴＬＢ１４ｂではヒットした場合（ＤＴＬＢＨＩＴ＝“０”，ＩＴＬＢＨＩＴ＝“１”）、マルチプレクサ１６ａは、ＰＩＡＤＨ（入力１）を選択し、これをＣＰＤＡＤＨとしてＤ−ＣＡＣＨＥ１５ａに出力する。又、マルチプレクサ１６ｂもＰＩＡＤＨ（入力０）を選択し、これをＣＰＩＡＤＨとしてＩ−ＣＡＣＨＥ１５ｂに出力する。これにより、上記Ｄ−ＣＡＣＨＥ１５ａ及びＩ−ＣＡＣＨＥ１５ｂ各々にタグ比較用アドレスとして物理アドレスＰＩＡＤＨが供給される。上記Ｄ−ＣＡＣＨＥ１５ａ及びＩ−ＣＡＣＨＥ１５ｂは、各入力に従って各々のテーブルを参照し、テーブルにキャッシュ・フラッシュの対象とするデータが存在し、そのデータの対応するバリットビットが“１”であれば、これを“０”としてデータを無効とする。更に、モディファイビットが“１”であれば、主メモリ２１内に格納された上記物理アドレスに対応するデータを上記ヒットしたキャッシュメモリ内のデータに更新する。
【００２７】又、Ｄ−ＴＬＢ１４ａではヒットで、Ｉ−ＴＬＢ１４ｂではミスの場合（ＤＴＬＢＨＩＴ＝“１”，ＩＴＬＢＨＩＴ＝“０”）、マルチプレクサ１６ａは、ＰＤＡＤＨ（入力０）を選択し、これをＣＰＤＡＤＨとしてＤ−ＣＡＣＨＥ１５ａに出力する。又、マルチプレクサ１６ｂもＰＤＡＤＨ（入力１）を選択し、これをＣＰＩＡＤＨとしてＩ−ＣＡＣＨＥ１５ｂに出力する。これにより、上記Ｄ−ＣＡＣＨＥ１５ａ及びＩ−ＣＡＣＨＥ１５ｂ各々にタグ比較用アドレスとして物理アドレスが供給される。上記Ｄ−ＣＡＣＨＥ１５ａ及びＩ−ＣＡＣＨＥ１５ｂは、各入力に従って各々のテーブルを参照し、テーブルにキャッシュ・フラッシュの対象とするデータが存在し、そのデータの対応するバリットビットが“１”であれば、これを“０”としてデータを無効とする。更に、モディファイビットが“１”であれば、主メモリ２１内に格納された上記物理アドレスに対応するデータを上記ヒットしたキャッシュメモリ内のデータに更新する。
【００２８】又、Ｄ−ＴＬＢ１４ａ及びＩ−ＴＬＢ１４ｂ共にヒットである場合（ＤＴＬＢＨＩＴ＝“１”，ＩＴＬＢＨＩＴ＝“１”）、マルチプレクサ１６ａは、ＰＤＡＤＨ（入力０）を選択し、これをＣＰＤＡＤＨとしてＤ−ＣＡＣＨＥ１５ａに出力する。又、マルチプレクサ１６ｂは、ＰＩＡＤＨ（入力０）を選択し、これをＣＰＩＡＤＨとしてＩ−ＣＡＣＨＥ１５ｂに出力する。これにより、上記Ｄ−ＣＡＣＨＥ１５ａ及びＩ−ＣＡＣＨＥ１５ｂ各々にタグ比較用アドレスとして物理アドレスが供給される。上記Ｄ−ＣＡＣＨＥ１５ａ及びＩ−ＣＡＣＨＥ１５ｂは、各入力に従って各々のテーブルを参照し、テーブルにキャッシュ・フラッシュの対象とするデータが存在し、そのデータの対応するバリットビットが“１”であれば、これを“０”としてデータを無効とする。更に、モディファイビットが“１”であれば、主メモリ２１内に格納された上記物理アドレスに対応するデータを上記ヒットしたキャッシュメモリ内のデータに更新する。
【００２９】上述したマルチプレクサ１６ａ及び１６ｂの動作によって、無駄なテーブルウォークを省略することができ、各ＴＬＢ１４ａ，１４ｂから出力される物理アドレスを適切にＤ−ＣＡＣＨＥ１５ａ，Ｉ−ＣＡＣＨＥ１５ｂに供給することができる。これにより、効率の良いキャッシュ・フラッシュサイクルが行なえる。
【００３０】尚、同実施例においては、キャッシュメモリがライト（コピー）バック方式であったが、この発明はキャッシュメモリの種類には関係せず、例えばキャッシュメモリがライトスルー方式であっても適用できる。
【００３１】
【発明の効果】以上詳記したようにこの発明によれば、マルチプレクサを用いてデータ用ＴＬＢ又は命令用ＴＬＢにおいて変換された物理アドレスを有効にデータ用キャッシュメモリ、命令用キャッシュメモリに供給することにより、無駄なテーブルウォークを省くことができ、これによって効率の良いキャッシュ・フラッシュアクセスを行なうことができる。
【図面の簡単な説明】
【図１】この発明に係るキャッシュ・フラッシュ装置の概略構成及び接続を示すブロック図。
【図２】同実施例における、各ＴＬＢのヒット／ミス信号とマルチプレクサの制御関連表。
【図３】従来のキャッシュ・フラッシュ装置の構成を示すブロック図。
【図４】上記従来のキャッシュ・フラッシュ装置のＴＬＢの構成の一例を示すブロック図。
【図５】上記従来のキャッシュ・フラッシュ装置のキャッシュメモリの構成の一例を示すブロック図。
【符号の説明】
１１…ＭＰＵ、１２…アドレス生成ユニット、１３ａ…データバス、１３ｂ…命令バス、１４ａ…データ用ＴＬＢ、１４ｂ…命令用ＴＬＢ、１５ａ…データ用キャッシュメモリ、１５ｂ…命令用キャッシュメモリ、１６ａ，１６ｂ，１６ｃ…マルチプレクサ、２１…主メモリ。
【特許請求の範囲】
【請求項１】 データバスと命令バスとが分離され、データ用キャッシュメモリと命令用キャッシュメモリとを有するマイクロプロセッサ（ＭＰＵ）のキャッシュ・フラッシュ装置において、キャッシュ・フラッシュ対象とする論理アドレスを生成し、これを上記命令バス及びデータバスに出力するアドレス生成手段と、データ用アドレス変換テーブルを有し、上記アドレス生成手段によって生成された論理アドレスを上記データバスを介して入力し、上記データ用アドレス変換テーブルを用いて物理アドレスに変換する際、上記データ用アドレス変換テーブルに上記論理アドレスのに対応する物理アドレスが存在する場合はヒット信号を、存在しない場合はミス信号を出力するデータ用変換バッファと、命令用アドレス変換テーブルを有し、上記アドレス生成手段によって生成された論理アドレスを上記データバスを介して入力し、上記命令用アドレス変換テーブルを用いて物理アドレスに変換する際、上記命令用アドレス変換テーブルに上記論理アドレスに対応する物理アドレスが存在する場合はヒット信号を、存在しない場合はミス信号を出力する命令用変換バッファと、上記データ用変換バッファ又は命令用変換バッファのいずれか一方からミス信号が出力され、他方からヒット信号が出力された場合、ヒット信号を出力した上記データ用変換バッファ又は命令用変換バッファによって変換された物理アドレスを上記データ用キャッシュメモリ及び命令用キャッシュメモリの両方に供給する制御手段とを具備することを特徴とするキャッシュ・フラッシュ装置。
【請求項１】 データバスと命令バスとが分離され、データ用キャッシュメモリと命令用キャッシュメモリとを有するマイクロプロセッサ（ＭＰＵ）のキャッシュ・フラッシュ装置において、キャッシュ・フラッシュ対象とする論理アドレスを生成し、これを上記命令バス及びデータバスに出力するアドレス生成手段と、データ用アドレス変換テーブルを有し、上記アドレス生成手段によって生成された論理アドレスを上記データバスを介して入力し、上記データ用アドレス変換テーブルを用いて物理アドレスに変換する際、上記データ用アドレス変換テーブルに上記論理アドレスのに対応する物理アドレスが存在する場合はヒット信号を、存在しない場合はミス信号を出力するデータ用変換バッファと、命令用アドレス変換テーブルを有し、上記アドレス生成手段によって生成された論理アドレスを上記データバスを介して入力し、上記命令用アドレス変換テーブルを用いて物理アドレスに変換する際、上記命令用アドレス変換テーブルに上記論理アドレスに対応する物理アドレスが存在する場合はヒット信号を、存在しない場合はミス信号を出力する命令用変換バッファと、上記データ用変換バッファ又は命令用変換バッファのいずれか一方からミス信号が出力され、他方からヒット信号が出力された場合、ヒット信号を出力した上記データ用変換バッファ又は命令用変換バッファによって変換された物理アドレスを上記データ用キャッシュメモリ及び命令用キャッシュメモリの両方に供給する制御手段とを具備することを特徴とするキャッシュ・フラッシュ装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開平６−７５８５４
【公開日】平成６年（１９９４）３月１８日
【国際特許分類】
【出願番号】特願平４−２２８３４６
【出願日】平成４年（１９９２）８月２７日
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【公開日】平成６年（１９９４）３月１８日
【国際特許分類】
【出願日】平成４年（１９９２）８月２７日
【出願人】（０００００３０７８）株式会社東芝 (54,554)
[ Back to top ]