サーマルヘッド駆動用集積回路
【課題】複数のシフトレジスタを有し、シフトレジスタ内に余りビットをなくするようにしたサーマルヘッド駆動用集積回路を提供する。
【解決手段】データ信号を順次転送して格納する複数のシフトレジスタＳＲ１〜ＳＲ３のシフトレジスタＳＲ１に一個のデータ信号入力端子を、シフトレジスタＳＲ３に一個のデータ信号出力端子が設けられている。サーマルヘッドの発熱体ドット数に対応するビット数をシフトレジスタの総ビット数から選択する選択回路１４の選択信号Ｓａ、Ｓｂの組み合わせに応じて複数のシフトレジスタを切り替える切り替え手段１９を備える。シフトレジスタにデータ信号が入力されて外部に出力される際、シフトレジスタからの出力ビット数が変わってもシフトレジスタ内に余りビットが発生せず、また、データ信号入力端子とデータ信号出力端子を共通にすることができ、集積回路にデータ信号出力端子を追加して設ける必要がない。
【解決手段】データ信号を順次転送して格納する複数のシフトレジスタＳＲ１〜ＳＲ３のシフトレジスタＳＲ１に一個のデータ信号入力端子を、シフトレジスタＳＲ３に一個のデータ信号出力端子が設けられている。サーマルヘッドの発熱体ドット数に対応するビット数をシフトレジスタの総ビット数から選択する選択回路１４の選択信号Ｓａ、Ｓｂの組み合わせに応じて複数のシフトレジスタを切り替える切り替え手段１９を備える。シフトレジスタにデータ信号が入力されて外部に出力される際、シフトレジスタからの出力ビット数が変わってもシフトレジスタ内に余りビットが発生せず、また、データ信号入力端子とデータ信号出力端子を共通にすることができ、集積回路にデータ信号出力端子を追加して設ける必要がない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サーマルヘッドの駆動に使用するサーマルヘッド駆動用集積回路及び該集積回路を使用したサーマルヘッドに関する。
【背景技術】
【０００２】
図１０及び図１１に示すように、放熱性の良好な金属、例えばアルミニウムで形成された支持板１０上にセラミックス等の絶縁基板を材料としたヘッド基板１とガラスエポキシ等を材料としたプリント配線板３が粘着剤９によって固定されている。
前記ヘッド基板１上にはその長手方向に延びる発熱体２が形成されており、該発熱体２
の一ドット毎に個別電極８がそれぞれ接続されている。前記プリント配線板３上には前記発熱体２への通電を制御するためのサーマルヘッド駆動用集積回路（以下、駆動ＩＣという。）４が複数個の駆動ＩＣ４が長手方向に配列して搭載されている。
【０００３】
前記個別電極８の末端に形成されたパッドと前記駆動ＩＣ４の駆動出力端子１６は金などのワイヤ１５で電気的に接続されている。前記駆動ＩＣ４及び前記ワイヤ１５を保護するために、エポキシ等の封止樹脂６が塗布されている。前記プリント配線板３には外部の制御装置等と接続するためにコネクタ５が取り付けられている。さらに前記プリント配線板３の表面には前記駆動ＩＣ４の各端子を前記コネクタ５に接続する導体パターン１７等が形成されている。また、前記ヘッド基板１及び前記プリント配線板３には前記発熱体２に接続された共通電極１ａ及び該共通電極１ａをワイヤ１５を介して前記コネクタ５に導く導体パターン３ａが形成されている。
【０００４】
前記駆動ＩＣ４は、必要な発熱体を通電するためにデータ信号を出力する。該駆動ＩＣ４内にはデータ信号を格納するためのシフトレジスタ及びＭＯＳトランジスタ等でなる発熱体駆動素子が形成されている。前記シフトレジスタ内のデータ信号に対応する発熱体駆動素子が駆動出力端子１６に接続されている発熱体を通電して印字が行われる。
前記駆動ＩＣ４内に形成されている発熱体駆動素子、シフトレジスタのビット数は発熱体ドット数と同じ数になっている。
【０００５】
サーマルヘッドに使用される駆動ＩＣの個数は、発熱体のドット数に応じて設定され、一個の駆動ＩＣのビット数は６４ビットが一般的である。
発熱体ドットの総数に対して一個の駆動ＩＣ内に構成されるシフトレジスタのビット数で割ったものが、駆動ＩＣの使用数となる。例えば、ドット密度が８ｄｏｔ／ｍｍで有効印字幅が５６ｍｍのサーマルヘッドの場合、発熱体ドットの総数は４４８個である。
６４ビットの駆動ＩＣの場合、使用する駆動ＩＣの個数は４４８÷６４＝７個必要となる。
【０００６】
従来、サーマルヘッドでは駆動ＩＣの複数のシフトレジスタを直列接続して使用する場合、図１０に示すように、それぞれの駆動ＩＣ４（入力側と出力側の駆動ＩＣには符号４ａ、４ｃを付してある）に設けられているデータ信号入力端子１１とデータ信号出力端子１２とを前記ヘッド基板１に形成された導体パターン７ａを介して金などのワイヤ１５で接続している。
【０００７】
前記駆動ＩＣは左から右にデータ信号をシフトするように動作する。該データ信号は駆動ＩＣ４のクロック端子に入力されるクロック信号でシフトされる。１ライン分のデータ信号をシフトする場合に必要なクロック信号の数はシフトレジスタのビット数、つまり発熱体ドットの総数に等しくなっている。
【０００８】
図１０に示すサーマルヘッドの構成では、駆動ＩＣ４を７個使用しているが、以下の説明において、駆動ＩＣの使用数に関係なく左端の駆動ＩＣを入力側駆動ＩＣ４ａとし、右端の駆動ＩＣを出力側駆動ＩＣ４ｃとして説明する。
前記出力側駆動ＩＣ４ｃのデータ信号出力端子１２はヘッド基板１上に形成された導体パターン７ａを介してプリント配線板３のデータ信号出力用導体パターン１７にワイヤで電気的に接続されている。該データ信号出力用導体パターン１７はコネクタ５に接続されており、外部の制御装置（図示せず）にデータ信号を出力する。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
サーマルヘッドの主要部品である駆動ＩＣは材料コストに占める率が高いので、低価格化を実現する上で駆動ＩＣのコストを下げるために、一個の駆動ＩＣ内の発熱体駆動素子の数を増やし、集積度を上げる方法が採用されている。
一方、駆動ＩＣの高集積化によって一個の駆動ＩＣ内に発熱体駆動素子の数を増加させた場合、駆動ＩＣの使用数によっては既存の駆動ＩＣによって構成されているサーマルヘッドの発熱体ドット総数とシフトレジスタのビット総数とが合わなくなる場合がある。
一般にサーマルヘッドではデータ信号がシフトされたことを確認するために、出力側駆動ＩＣ４ｃからデータ信号を前記導体パターン１７、コネクタ５を経て外部へ出力する必要がある。
【００１０】
この種のサーマルヘッドでは発熱体のドット総数とシフトレジスタのビット数が同じでなければならない。
例えば、ドット密度が８ｄｏｔ／ｍｍで有効印字幅が５６ｍｍのサーマルヘッドの場合、発熱体のドット総数は４４８個である。駆動ＩＣの使用数は発熱体のドット総数を駆動ＩＣ１個当たりのシフトレジスタのビット数で割った値となる。但し、割り切れない場合は切り上げた値が駆動ＩＣの使用数となる。
【００１１】
サーマルヘッドの駆動ＩＣとして主に６４ビットが使用されているが、図１０に示す構成の場合、駆動ＩＣの使用数は４４８÷６４＝７個となる。これに対して高集積化された１９２ビットの駆動ＩＣを使用して前記の仕様と同じサーマルヘッドとした場合、駆動ＩＣが４４８÷１９２＝２．３３で３個必要となる。
前記１９２ビットの駆動ＩＣを３個使用する場合、シフトレジスタの総ビット数が１９２×３＝５７６ビットとなるので、本来必要とするビット数に対して５７６−４４８＝１２８ビット余ることになる。以下、このシフトレジスタ内に余るビットを総称して、「余りビット」という。
【００１２】
データ信号を前記データ信号出力用導体パターン１７（図１０）を介して外部に出力する場合、シフトレジスタ内に前記余りビットがあることによって、データ信号が出力するタイミングが遅れることになる。データ信号はクロック信号によってシフトレジスタ内をシフトされていくが、前記余りビットが存在する場合でも本来必要とするクロック信号は４４８と決まっているので、１２８ビット分のデータ信号はシフトされずにシフトレジスタ内に残ってしまうことになる。
【００１３】
この場合、６４ビットの駆動ＩＣを７個使用したサーマルヘッドに対してデータ信号を外部に出力する際の互換性が損なわれることになるので、同じ制御プログラムを使用できない等の不具合が生じる。このような問題に際して、駆動ＩＣ内のシフトレジスタ内に余りビットがあっても、データ信号が正常なタイミングで駆動ＩＣから外部に出力される手段が必要となる。このような問題点を解決するために、図７及び図８に示すようなシフトレジスタを有する駆動ＩＣが提案されている（例えば、特許文献１、特許文献２、特許文献３）。
【００１４】
【特許文献１】特開平６−２８６１８９号公報
【特許文献２】特開平７−２６６５９７号公報
【特許文献３】特開２０００−１９８２３１号公報
【００１５】
図７に示すように、１個の駆動ＩＣ内にはシフトレジスタＳＲ１、シフトレジスタＳＲ２及びシフトレジスタＳＲ３の３個のシフトレジスタが設けられている。
１個のシフトレジスタ当たりのビット数は６４ビットとなっている。よって、この駆動ＩＣのシフトレジスタのビット総数は６４×３＝１９２ビットである。
【００１６】
前記シフトレジスタＳＲ１にはデータ信号ＳＩが入力されるデータ信号入力端子１１が設けられており、また、前記シフトレジスタＳＲ１と前記シフトレジスタＳＲ２との間、前記シフトレジスタＳＲ２と前記シフトレジスタＳＲ３との間及び前記シフトレジスタＳＲ３にはデータ信号ＳＯ１、ＳＯ２及びＳＯ３を出力する複数のデータ信号出力端子１３、１２が設けられている。また、前記シフトレジスタＳＲ１にはデータ信号ＳＩを入力するデータ信号入力端子１１がそれぞれ設けられている。
なお、図示していないが該駆動ＩＣ内には前記データ信号出力端子の外、駆動ＩＣに電圧を供給する電圧供給端子、データ信号出力端子への通電を制御する端子、シフトレジスタへのデータ信号読み込み、保持を切り換える端子（図示せず）等が設けられている。
【００１７】
以下、サーマルヘッドに使用する３個の駆動ＩＣのシフトレジスタのビット総数が５７６ビット（１９２×３）であり、４４８ビットだけを使用することで余りビットが１２８ビット発生する場合のサーマルヘッドを例として問題点を説明する。
図９には図７に示す前記駆動ＩＣを使用したサーマルヘッドを示している。
図９に示すように、該サーマルヘッドは導体パターン７と接続された３個の駆動ＩＣ４ａ、４ｂ及び４ｃを使用している。余りビット（１２８ビット）をなくするためには、出力側の駆動ＩＣ４ｃ内にある６４ビットのシフトレジスタＳＲ２、６４ビットのシフトレジスタＳＲ３を使用しないようにする。
【００１８】
そこで前記出力側駆動ＩＣ４ｃ内の３個のシフトレジスタＳＲ１、ＳＲ２及びＳＲ３のうち、シフトレジスタＳＲ１の６４ビットだけを使用すれば余りビット１２８ビットは発生しないことになる。前記出力側駆動ＩＣ４ｃのシフトレジスタＳＲ１からデータ信号ＳＯ１が出力されるデータ出力端子１２とプリント配線板３に設けたデータ信号出力用導体パターン１７をワイヤ１５で電気的に接続することで駆動ＩＣの外部にデータ信号を出力することができる。
【００１９】
この際、データ信号は出力側駆動ＩＣ４ｃのシフトレジスタＳＲ２及びシフトレジスタＳＲ３（図７）にも送られることになるが、図９に示すように、これらシフトレジスタに対応する個別電極が設けられていないので印字を行うことはない。
このような構成とすればサーマルヘッド内で連結されているシフトレジスタの総ビット数は１９２×２＋６４＝４４８ビットとなるので余りビットはなくなり、データ信号の出力時において従来のサーマルヘッドと互換性を維持することができる。
【００２０】
図８は従来の他の駆動ＩＣのシフトレジスタの構成を示すブロック図である。
図８に示すように、駆動ＩＣは３個のシフトレジスタＳＲ１、ＳＲ２及びＳＲ３を備えている。各シフトレジスタのビット数は６４ビットである。
各シフトレジスタ毎にデータ信号ＳＩ１、ＳＩ２、ＳＩ３を入力するデータ信号入力端子１１、データ信号ＳＯ１、ＳＯ２、ＳＯ３を出力するデータ信号出力端子１３、１２が設けられている。ここで前記シフトレジスタＳＲ１乃至シフトレジスタＳＲ３を連結して使用する場合は、前記データ信号出力端子１３と前記データ信号入力端子１１をそれぞれ電気的に接続して使用するが、サーマルヘッドとしては前記図９に示す構成と同様に扱うことができる。
【００２１】
図７の駆動ＩＣと図８の駆動ＩＣとの異なる点は、図８の駆動ＩＣはデータ信号入力端子１１を任意のシフトレジスタに選択することができる点にある。使用するデータ信号入出力端子の位置を変更することで、余りビット用に割り当てるシフトレジスタの位置を変更することが可能となる。
【００２２】
前記いずれの駆動ＩＣのシフトレジスタで余りビットをなくする場合、前記シフトレジスタＳＲ１のデータ入力端子を除く他の前記入出力端子端子を駆動ＩＣの中程に配置する必要がある。図９に示すように駆動出力端子１６が駆動ＩＣの発熱体２側の一辺に連続して配置されているので、前記駆動出力端子１６の中程に前記各データ信号入出力端子を配置することが製造上難しくなる。
このような集積度の高い駆動ＩＣを使用すると、駆動ＩＣの長手寸法は発熱体を配置する範囲よりも短くなる。よって、駆動ＩＣが搭載されている間では配線パターンの密度が粗になっている。
【００２３】
ところで、サーマルヘッドのヘッド基板上の導体は厚さ１μｍ程度の金膜で形成されているが、ヘッド基板上に導体パターンを形成する場合は個別電極等をエッチングで同時に形成することができる。一方、プリント配線板上に導体パターンを形成する場合、２０μｍ程度の厚みの銅箔をエッチングで形成するので、ヘッド基板よりも微細なパターンを形成することが難しくなる。
【００２４】
このように従来の駆動ＩＣでは外部へのデータ信号出力端子を接続する導体パターン１７（図９）をプリント配線板３内に設けなければならないのでプリント配線板が大きくなり、サーマルヘッドの小型化の妨げとなる。また、シフトレジスタを分割する数を増やした場合、それぞれのブロックに対応するデータ信号入出力端子を駆動ＩＣに設けなければならないので、駆動ＩＣのサイズが大きくなる。
【００２５】
前記従来の駆動ＩＣは、シフトレジスタのビット数を変更して使用する場合、駆動ＩＣにデータ信号入出力端子を複数配置しておき、駆動ＩＣ外においてワイヤによる接続時に選択して使用する構造となっている。この場合、外部へのデータ信号出力端子を駆動ＩＣの駆動出力端子の間に割り込ませることが難しく、外部へのデータ信号出力端子は駆動ＩＣの前記駆動出力端子が配置される辺とは反対側の辺に設けなければならない。
【課題を解決するための手段】
【００２６】
本発明のサーマルヘッド駆動用集積回路は、シリアルに供給されるデータ信号を順次転送して格納する複数のシフトレジスタに設けられた一個のデータ信号入力端子及び一個のデータ信号出力端子でなる一対のデータ入出力端子と、サーマルヘッドの発熱体ドット数に対応するビット数を前記シフトレジスタの総ビット数から選択する選択手段とを備えている。
また、前記選択手段の出力に応じて前記複数のシフトレジスタを切り替える切り替え手段を備えている。
【００２７】
前記構成を有する駆動ＩＣは、１個のデータ信号入力端子と１個のデータ信号出力端子とシフトレジスタの数選択信号によって有効となるシフトレジスタのビット数の組み合わせをサーマルヘッドの発熱体ドット数に応じて選択できる選択手段を設けることで、シフトレジスタに接続される多数のデータ信号入出力端子を駆動ＩＣ内に追加して設ける必要がなくなる。
【００２８】
後述するが、例えば、データ信号入力端子と外部へのデータ信号出力端子を各１個、選択回路の組み合わせを設定するための端子を２個設ければ、駆動ＩＣ内に設けた複数のシフトレジスタの総ビット数を制御するための端子は４個で済むことになる。
ここで、組み合わせを設定するための端子を２個設ければ選択回路を４通りで切り換えることが可能となる。
これによって、前記複数のシフトレジスタのデータ信号入出力端子は１個のデータ信号入力端子と１個のデータ信号出力端子の一対の入出力端子で対応できるので駆動ＩＣの駆動出力端子が配置される領域の一端及び他端にそれぞれ設けることが可能となり、シフトレジスタのデータ信号入出力端子を駆動ＩＣの駆動出力端子が配置される側と同じ辺に配置することが可能となる。
【００２９】
また、駆動ＩＣ内で有効となるシフトレジスタの総ビット数を所定の組み合わせから選択できる切り換え回路を設けることで、適宜に使用するビット数を選択することによって、データ信号の外部への出力タイミングの互換性を維持することができる。
【発明の効果】
【００３０】
複数のシフトレジスタを有する駆動ＩＣ内にシフトレジスタの有効ビット数を選択できる切り換え回路を備えることで、シフトレジスタのデータ信号入力端子及びデータ信号出力端子を駆動ＩＣの駆動出力端子が配置される側と同じ辺に配置することが可能となる。
これによってサーマルヘッドのヘッド基板上に設けた導体パターンで複数の駆動ＩＣ間の接続が容易となり、プリント配線板内に前記導体パターンを設ける必要がなくなるので、その分サーマルヘッドの小型化に繋がる。
【実施例】
【００３１】
以下、本発明によるサーマルヘッドに使用する駆動ＩＣの実施例を説明する。図１は本発明による駆動ＩＣの構成をブロック図で示している。
図１に示すように、駆動ＩＣ４内には３個のシフトレジスタ、例えば、シフトレジスタＳＲ１、シフトレジスタＳＲ２及びシフトレジスタＳＲ３が設けられている。これらシフトレジスタ１個当たりのビット数は６４ビットとなっている。
よって、この駆動ＩＣ４のシフトレジスタのビット総数は、６４×３＝１９２ビットである。また、該駆動ＩＣ４は、データ信号ＳＩをシフトレジスタＳＲ１にシリアルに入力する１個のデータ信号入力端子１１とシフトレジスタＳＲ３からデータ信号ＳＯを外部へ出力する１個のデータ信号出力端子１２を備えている。
【００３２】
前記各シフトレジスタ間は駆動ＩＣ内においてそれぞれ電気的に接続されており、シフトレジスタ毎にデータ信号出力端子１２に接続可能な線Ｌ１、Ｌ２及びＬ３が駆動ＩＣの内部に形成されている。
前記駆動ＩＣ４内には電子的な選択スイッチ１９が形成されており、該選択スイッチ１９によって各シフトレジスタからのデータ信号を出力する前記線のうちの一つのデータ信号出力ＳＯを選択してデータ信号出力端子１２に接続する。
前記選択スイッチ１９は、選択用端子１８ａ及び１８ｂに与えられる選択信号ＳＡ及びＳＢの電位の組み合わせに応じて動作する論理回路の出力で制御される選択回路１４によって切り換えられるようになっている。
【００３３】
表１には前記選択スイッチ１９を切り換える前記選択回路１４の論理の組み合わせの例を示している。
【表１】
【００３４】
前記表１中の選択信号ＳＡ及びＳＢの電位を表す記号Ｌは駆動ＩＣのＧＮＤレベルを、同じくＨは駆動ＩＣの電源電圧（Ｖｄｄ）のレベルをそれぞれ表している。
前記選択回路１４の選択信号ＳＡの電位がＬ、ＳＢの電位がＨの場合、前記選択スイッチ１９によって、シフトレジスタＳＲ１の出力が線Ｌ１を介してデータ信号出力端子１２に接続されてデータ信号出力ＳＯとして外部に出力される。この時、有効となるシフトレジスタのビット数は前記シフトレジスタＳＲ１の６４ビットである。
【００３５】
選択回路１４の選択信号ＳＡの電位がＨ、ＳＢの電位がＬの場合、前記選択スイッチ１９によって、シフトレジスタＳＲ２の出力が線Ｌ２を介してデータ信号出力端子１２に接続される。この時、有効となるシフトレジスタのビット数はシフトレジスタＳＲ１及びシフトレジスタＳＲ２の１２８ビット（６４ビット×２）である。
【００３６】
選択信号ＳＡの電位がＨ、ＳＢの電位がＨの場合、前記選択スイッチ１９によって、シフトレジスタＳＲ３の出力が線Ｌ３を介してデータ信号出力端子１２に接続される。
この時、有効となるシフトレジスタのビット数は、前記シフトレジスタＳＲ１、前記シフトレジスタＳＲ２及び前記シフトレジスタＳＲ３の１９２ビット（６４ビット×３）である。
【００３７】
前記選択回路１４の前記選択用端子１８ａ、１８ｂに与えられる前記選択信号ＳＡ及び前記選択信号ＳＢの電位は、サーマルヘッドのプリント配線板上のＧＮＤパターン及びＶｄｄパターンのいずれかと電気的に接続するかを選択することによってシフトレジスタ内で使用するビット数を設定することができる。さらに、前記選択用スイッチ１９の選択用端子から外部の制御装置までを個別の配線パターンで接続するようにすれば制御信号のレベルを切り換えることによってシフトレジスタのビット数を任意に可変設定することも可能である。
ここで表１によるビット数の設定では６４ビット、１２８ビット、１９２ビットの３通りに対応するようになっているが、前記選択回路１４の選択用端子を２個設けた場合の組み合わせは４通りまで設定可能である。
【００３８】
図４には、前記図１に示すシフトレジスタを有する駆動ＩＣを使用したサーマルヘッドの構成を示している。
図４に示すサーマルヘッドは、そのシフトレジスタの総ビット数は５７６ビット（６４ビット×３×３）であり、このうち４４８ビットだけ使用する。この場合、余りビットは１２８ビットとなる。前記サーマルヘッド内には図１に示す１９２ビット（６４ビット×３）のシフトレジスタを有する３個の駆動ＩＣ４ａ、４ｂ及び４ｃを備えている。
前記余りビットの１２８ビットをなくするためには、出力側の駆動ＩＣ４ｃ内にある３個のシフトレジスタＳＲ１〜ＳＲ３のうちシフトレジスタＳＲ１（６４ビット）のみ使用するように前記選択回路１４で設定する。
すると、図１の駆動ＩＣの構成で説明したとおり選択回路１４を用いることで前記余りビットをなくしてビット数を４４８ビット（１９２ビット×２＋６４ビット）に合わせることができる。
【００３９】
この際、出力側の駆動ＩＣ４ｃのデータ信号出力端子１２に接続されているヘッド基板１に設けた導体パターン７ａとプリント配線板３に設けたデータ信号出力導体パターン１７をワイヤ１５で電気的に接続することでコネクタ５を介してサーマルヘッドの外部にデータ信号を出力することができる。この時、前記シフトレジスタＳＲ２及びシフトレジスタＳＲ３に対応する個別電極はないので印字には無関係となる。
ここで、駆動用ＩＣ４ｃの発熱体２に接続されない駆動出力端子にワイヤが接続されていることで、ワイヤボンディング時のプログラムの共通化、樹脂封止の塗布形状の安定化を図ることができる。
【００４０】
このように前記構成を備えるサーマルヘッドは、サーマルヘッド内で連結しているシフトレジスタの総ビット数は１９２×２＋６４＝４４８ビットとなるので余りビットはなくなり、データ信号出力時の制御において従来のサーマルヘッドと互換性を維持することができる。
【００４１】
図２のブロック図には他の駆動ＩＣの実施例を示している。
図２に示すように、該駆動ＩＣ内には３個のシフトレジスタＳＲ１、ＳＲ２及びＳＲ３が設けられており、１個のシフトレジスタ当たりのビット数は６４ビットである。よってこの駆動ＩＣ内のシフトレジスタのビット総数は６４×３＝１９２ビットとなっている。
【００４２】
データ信号ＳＩをシリアルに入力するデータ信号入力端子１１は一つであり、各シフトレジスタの出力側に線Ｌ１、Ｌ２及びＬ３が個別に３系統設けられている。
さらにデータ信号入力端子１１とシフトレジスタＳＲ２との間に線Ｌ０が設けられており、後述するように前記線の切り換えによりデータ信号入力端子１１からシフトレジスタＳＲ２にデータ信号を直接入力することができるようになっている。
【００４３】
前記駆動ＩＣ４内に設けられた電子的に形成された２個の選択スイッチ１９ａ、１９ｂによって前記線Ｌ０、Ｌ１、Ｌ２及びＬ３の接続を切り換える。データ信号入力端子１１から任意のシフトレジスタを経由してデータ信号出力端子１２まで接続するのに、選択スイッチ１９ａ、１９ｂは選択回路１４の選択用端子１８ａ及び１８ｂに与えられる選択信号ＳＡ、ＳＢの電位の組み合わせに応じて切り換えられる。
【００４４】
表２には前記選択スイッチ１９ａ及び１９ｂの切り換えの組み合わせの一例を示している。
【表２】
【００４５】
表２中の選択信号ＳＡ及びＳＢの電位を表す記号ＬはＧＮＤレベルを、同じく記号Ｈは駆動ＩＣの電源電圧（Ｖｄｄ）のレベルをそれぞれ表している。
例えば、選択信号ＳＡの電位がＬ、選択信号ＳＢの電位がＨの場合、前記選択回路１４及び前記選択スイッチ１９ａによって、シフトレジスタＳＲ１とシフトレジスタＳＲ２が線Ｌ１を介して連結され、シフトレジスタＳＲ２の出力側が線Ｌ２を介してデータ信号出力端子１２に接続され、データ信号ＳＯとして外部に出力される。この時、有効となるシフトレジスタのビット数は１２８ビットとなる。シフトレジスタＳＲ３にもデータ信号が転送されるが対応する発熱体がないので印字には無関係となる。
【００４６】
また、有効となるシフトレジスタのビット数が１２８ビットとなる他の切り換え方法として、選択信号ＳＡをＬレベル、選択信号ＳＢの電位をＨレベルとしてデータ信号入力端子１１とシフトレジスタＳＲ２を線Ｌ０を介して接続し、さらにシフトレジスタＳＲ３の出力側を線Ｌ３を介してデータ信号出力端子１２に接続するようにしてもよい。
さらに有効ビット数を６４、１９２にする場合も、表２に基づいて前記選択信号ＳＡ及びＳＢのレベルを選択し、前記線を切り換えることで行うことができる。
【００４７】
図５は、前記図２に示すシフトレジスタを備えた駆動ＩＣを使用したサーマルヘッドの構成を示す平面図である。
図５に示すサーマルヘッドは、そのシフトレジスタの総ビット数は５７６ビットであり、４４８ビット（発熱体ドット数が４４８）だけ使用する場合の実施例である。
前記サーマルヘッド内には１９２ビットのシフトレジスタ（６４ビット×３）を有する駆動ＩＣを３個（総ビット数１９２×３＝５７６ビット）備えている。この場合、余りビットが１２８ビット（５７６−４４８＝１２８）発生するが、該実施例では入力側、出力側の各駆動ＩＣ４ａ及び４ｃ内で６４ビットずつシフトレジスタのビット数を削減する方法を採用している。
【００４８】
まず、入力側の駆動ＩＣ４ａのシフトレジスタＳＲ１（図２）を使用しないように設定する。この場合、前記表２に示す選択スイッチの切り換えによるビット数の組み合わせのうち、シフトレジスタＳＲ２及びシフトレジスタＳＲ３を使用して対応ビット数を１２８ビットに設定する。また、出力側の駆動ＩＣ４ｃはシフトレジスタＳＲ３だけを使用しないように設定する。
【００４９】
この場合、前記表２に示すビット数の組み合わせのうち、シフトレジスタＳＲ２及びシフトレジスタＳＲ３を使用して対応ビット数を１２８ビットに設定する。このようにしてシフトレジスタの使用ビット数を４４８ビットに合わせることができる。この際、出力側の駆動ＩＣ４ｃのデータ信号出力端子１２に接続された導体パターン７ａとプリント配線板２に設けたデータ信号出力用導体パターン１７をワイヤ１５で電気的に接続することでコネクタ５を介してサーマルヘッドの外部にデータ信号を出力することで前記余りビットをなくすることができる。
【００５０】
ここで前記図４に示す実施例と図５に示す実施例を比較すると、図４に示すサーマルヘッドでは駆動ＩＣ４ａ〜４ｃの配置と発熱体２の位置が非対称なので図中右側に位置する個別電極８が必要以上に長くなり、これら個別電極の導体抵抗が増加する問題が生じる。これによって図中右側の発熱体による印字濃度が薄くなる等の不具合が生じる。
【００５１】
一方、図５に示すサーマルヘッドでは余りビットを左右均等に振り分けることができるので、個別電極の長さの差を小さくすることができるので、導体抵抗の増加を抑えられて印字濃度にばらつきが生じないので、発熱体ドット数の多いサーマルヘッドの場合は図５に示す構成が好適である。
【００５２】
前記実施例では一部の駆動ＩＣのビット数を調整するものであるが、全ての駆動ＩＣに対して使用するビット数の設定を変更して同数にすることも可能である。
例えば、図１に示す駆動ＩＣを使用したサーマルヘッドでシフトレジスタの総ビット数が１９２×４＝７６８ビットであり、６４０ビットだけ使用する例を説明する。
この時、余りビットは７６８−６４０＝１２８ビットである。駆動ＩＣの使用数は４個であればシフトレジスタ一個当たりのビット数を同数とするには、６４０÷４＝１６０ビットとなる。
【００５３】
表１において、選択信号ＳＡの電位がＬ、選択信号ＳＢの電位がＬの場合に各シフトレジスタに１６０ビットずつ割り当てることが可能となる。このようにシフトレジスタを均等に分けた１ブロック分、例えば１９２ビットを６４ビットで３等分したブロックの境界以外からでも任意のビット数でデータ信号を出力することができる。
【００５４】
ここで、各駆動ＩＣのビット数を同数にして使用する場合は、ストローブによる分割駆動を行うことで消費電流を均等化することができる。
図６にはストローブによる分割駆動の例を図１に示すシフトレジスタを有する駆動ＩＣを使用したブロック構成図を示している。
図６に示すように、サーマルヘッドの駆動ＩＣ４は、駆動出力端子ＤＯ−１〜ＤＯ−１９２、電源端子ＶＤＤ、グランド端子ＧＮＤ、データ信号がシリアルに入力されるデータ信号ＳＩのデータ信号入力端子１１、シフトレジスタから出力データ信号ＳＯを外部に出力する一個のデータ信号出力端子１２、クロック信号入力端子ＣＬＫ、選択信号入力端子ＳＡ及びＳＢ、ストローブ入力端子ＳＴＲ１、ＳＴＲ２及びＳＴＲ３、ラッチ信号入力端子ＬＡＴ、分割駆動制御信号入力端子ＣＮＴを備えている。
【００５５】
前記駆動出力端子ＤＯ−１〜ＤＯ−１９２には合計１９２個の発熱体ドット（図示せず）が接続されている。前記各駆動出力端子には駆動トランジスタ２０がオープンドレイン接続されている。前記各駆動トランジスタ２０のゲートには１出力２入力のＡＮＤ回路２１が接続されている。１番目から６４番目までの第１のＡＮＤ回路の第１の入力端子はインバータ２２ａ及びＥＸＯＲ回路２３ａを介してストローブ入力端子ＳＴＲ１に、６５番目から１２８番目までの第２のＡＮＤ回路の第１の入力端子はインバータ２２ｂ及びＥＸＯＲ回路２３ｂを介してストローブ入力端子ＳＴＲ２に、１２９番目から１９２番目までの第３のＡＮＤ回路の第１の入力端子はインバータ２２ｃ及びＥＸＯＲ回路２３ｃを介してストローブ入力端子ＳＴＲ３に、それぞれ共通接続されている。
【００５６】
前記第１番目から第１９２番目の各ＡＮＤ回路の第２の入力端子は全てラッチ回路ＬＡの出力側に接続に接続されている。前記ラッチ回路（ＬＡ）は前記第１〜第３のＡＮＤ回路に対応して三つの群２４ａ、２４ｂ及び２４ｃに分かれている。これらラッチ回路ＬＡはラッチ信号入力端子ＬＡＴにバッファ２５を介して共通に接続されている。
さらに、駆動ＩＣ４は、前記図１で説明した３個のシフトレジスタＳＲ１、ＳＲ２及びＳＲ３を備えている。各シフトレジスタはそれぞれデータ・フリップフロップＤ−ＦＦを６４段接続してなり、各Ｄ−ＦＦの出力は前記ラッチ回路ＬＡに入力するように接続されている。また、前記各Ｄ−ＦＦはバッファ２５を介してクロック信号入力端子ＣＬＫに共通接続されている。
【００５７】
前記シフトレジスタＳＲ１、ＳＲ２及びＳＲ３のシフトレジスタＳＲ１はバッファ２５を介してデータ信号入力端子１１に接続される。また、シフトレジスタＳＲ１〜ＳＲ３の出力が図１で説明した駆動ＩＣを構成する切り換え回路１９を介してデータ信号出力端子１２に切り換え接続されるようになっている。
前記切り換え回路１９は、駆動ＩＣに形成された選択回路１４に入力される選択信号ＳＡ、ＳＢのレベルに応じて切り換えられるようになっている。
ここでこの駆動ＩＣは、前述したように３個のシフトレジスタＳＲ１〜ＳＲ３には１個のデータ信号入力端子１１と１個のデータ信号出力端子１２しか備えていない。
【００５８】
前記駆動ＩＣにおいて、シフトレジスタを１２８ビットだけ使用する場合、選択回路１４により表１に基づいて選択回路１８の選択信号ＳＡの電位がＨ、ＳＢの電位がＬにすると、前記選択スイッチ１９によって、シフトレジスタＳＲ２から線Ｌ２がデータ信号出力端子１２に接続され、データ信号は外部に出力される。
このとき、ストローブＳＴＲ１及びＳＴＲ２を使用することで対応する前記ＡＮＤ回路が開いて前記ラッチ回路からデータ信号が駆動トランジスタ２０に送られて対応する発熱体ドットを通電する。
【００５９】
選択信号ＳＡの電位がＨ、ＳＢの電位がＨの場合、前記選択スイッチ１９によって、シフトレジスタＳＲ３からのデータ信号の出力配線Ｌ３がデータ信号出力端子ＳＯに接続される。この時、有効となるシフトレジスタのビット数はシフトレジスタＳＲ１、シフトレジスタＳＲ２及びシフトレジスタＳＲ３の１９２ビット（６４ビット×３）である。
【００６０】
このように本発明の駆動ＩＣは、シフトレジスタにデータ信号が入力されて外部に出力される際、シフトレジスタからの出力ビット数が変わってもデータ信号入力端子とデータ信号出力端子が共通であり、従来のように駆動ＩＣに複数のデータ信号出力端子を追加して設ける必要がない。
【００６１】
５〜７．２Ｖの低い供給電圧範囲で使用するサーマルヘッドの場合、印字中の消費電力を抑えるために同時に駆動する発熱体ドット数を少なくするのが一般的である。
そこで前記図６に示すように、サーマルヘッド内の発熱体ドットを分割駆動するために前記ストローブ回路が設けられている。前記１２８ビットだけ使用する場合、前記ストローブ端子ＳＴＲ１及びＳＴＲ２に入力するストローブ信号のタイミングをずらして別々に入力することで同時に駆動する発熱体ドットの数を６４ビット単位で通電することで印字中の消費電力を抑えることができる。
【図面の簡単な説明】
【００６２】
【図１】本発明によるサーマルヘッド駆動用集積回路の要部ブロック図である。
【図２】本発明による他のサーマルヘド駆動用集積回路の要部ブロック図である。
【図３】本発明によるサーマルヘッド駆動用集積回路の形状を示す平面図である。
【図４】本発明によるサーマルヘッド駆動用集積回路を用いたサーマルヘッドの構成を示す平面図である。
【図５】本発明によるサーマルヘッド駆動用集積回路を用いたサーマルヘッドの他の構成を示す平面図である。
【図６】本発明のサーマルヘッド駆動用集積回路を用いた分割駆動型サーマルヘドの回路図である。
【図７】従来のサーマルヘッド駆動用集積回路の要部ブロック図である。
【図８】他の従来のサーマルヘッド駆動用集積回路の要部ブロック図である。
【図９】従来のサーマルヘッド駆動用集積回路を用いたサーマルヘッドの構成を示す平面図である。
【図１０】従来の他のサーマルヘッド駆動用集積回路を用いたサーマルヘッドの構成を示す平面図である。
【図１１】一般的なサーマルヘッドを説明するための要部断面図である。
【符号の説明】
【００６３】
４、４ａ、４ｂ、４ｃ・・駆動ＩＣ ＳＲ１、ＳＲ２、ＳＲ３・・シフトレジスタ
１４・・駆動ＩＣ内に形成されたシフトレジスタの選択回路 １９・・駆動ＩＣ内に形成された選択スイッチ
【技術分野】
【０００１】
本発明は、サーマルヘッドの駆動に使用するサーマルヘッド駆動用集積回路及び該集積回路を使用したサーマルヘッドに関する。
【背景技術】
【０００２】
図１０及び図１１に示すように、放熱性の良好な金属、例えばアルミニウムで形成された支持板１０上にセラミックス等の絶縁基板を材料としたヘッド基板１とガラスエポキシ等を材料としたプリント配線板３が粘着剤９によって固定されている。
前記ヘッド基板１上にはその長手方向に延びる発熱体２が形成されており、該発熱体２
の一ドット毎に個別電極８がそれぞれ接続されている。前記プリント配線板３上には前記発熱体２への通電を制御するためのサーマルヘッド駆動用集積回路（以下、駆動ＩＣという。）４が複数個の駆動ＩＣ４が長手方向に配列して搭載されている。
【０００３】
前記個別電極８の末端に形成されたパッドと前記駆動ＩＣ４の駆動出力端子１６は金などのワイヤ１５で電気的に接続されている。前記駆動ＩＣ４及び前記ワイヤ１５を保護するために、エポキシ等の封止樹脂６が塗布されている。前記プリント配線板３には外部の制御装置等と接続するためにコネクタ５が取り付けられている。さらに前記プリント配線板３の表面には前記駆動ＩＣ４の各端子を前記コネクタ５に接続する導体パターン１７等が形成されている。また、前記ヘッド基板１及び前記プリント配線板３には前記発熱体２に接続された共通電極１ａ及び該共通電極１ａをワイヤ１５を介して前記コネクタ５に導く導体パターン３ａが形成されている。
【０００４】
前記駆動ＩＣ４は、必要な発熱体を通電するためにデータ信号を出力する。該駆動ＩＣ４内にはデータ信号を格納するためのシフトレジスタ及びＭＯＳトランジスタ等でなる発熱体駆動素子が形成されている。前記シフトレジスタ内のデータ信号に対応する発熱体駆動素子が駆動出力端子１６に接続されている発熱体を通電して印字が行われる。
前記駆動ＩＣ４内に形成されている発熱体駆動素子、シフトレジスタのビット数は発熱体ドット数と同じ数になっている。
【０００５】
サーマルヘッドに使用される駆動ＩＣの個数は、発熱体のドット数に応じて設定され、一個の駆動ＩＣのビット数は６４ビットが一般的である。
発熱体ドットの総数に対して一個の駆動ＩＣ内に構成されるシフトレジスタのビット数で割ったものが、駆動ＩＣの使用数となる。例えば、ドット密度が８ｄｏｔ／ｍｍで有効印字幅が５６ｍｍのサーマルヘッドの場合、発熱体ドットの総数は４４８個である。
６４ビットの駆動ＩＣの場合、使用する駆動ＩＣの個数は４４８÷６４＝７個必要となる。
【０００６】
従来、サーマルヘッドでは駆動ＩＣの複数のシフトレジスタを直列接続して使用する場合、図１０に示すように、それぞれの駆動ＩＣ４（入力側と出力側の駆動ＩＣには符号４ａ、４ｃを付してある）に設けられているデータ信号入力端子１１とデータ信号出力端子１２とを前記ヘッド基板１に形成された導体パターン７ａを介して金などのワイヤ１５で接続している。
【０００７】
前記駆動ＩＣは左から右にデータ信号をシフトするように動作する。該データ信号は駆動ＩＣ４のクロック端子に入力されるクロック信号でシフトされる。１ライン分のデータ信号をシフトする場合に必要なクロック信号の数はシフトレジスタのビット数、つまり発熱体ドットの総数に等しくなっている。
【０００８】
図１０に示すサーマルヘッドの構成では、駆動ＩＣ４を７個使用しているが、以下の説明において、駆動ＩＣの使用数に関係なく左端の駆動ＩＣを入力側駆動ＩＣ４ａとし、右端の駆動ＩＣを出力側駆動ＩＣ４ｃとして説明する。
前記出力側駆動ＩＣ４ｃのデータ信号出力端子１２はヘッド基板１上に形成された導体パターン７ａを介してプリント配線板３のデータ信号出力用導体パターン１７にワイヤで電気的に接続されている。該データ信号出力用導体パターン１７はコネクタ５に接続されており、外部の制御装置（図示せず）にデータ信号を出力する。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
サーマルヘッドの主要部品である駆動ＩＣは材料コストに占める率が高いので、低価格化を実現する上で駆動ＩＣのコストを下げるために、一個の駆動ＩＣ内の発熱体駆動素子の数を増やし、集積度を上げる方法が採用されている。
一方、駆動ＩＣの高集積化によって一個の駆動ＩＣ内に発熱体駆動素子の数を増加させた場合、駆動ＩＣの使用数によっては既存の駆動ＩＣによって構成されているサーマルヘッドの発熱体ドット総数とシフトレジスタのビット総数とが合わなくなる場合がある。
一般にサーマルヘッドではデータ信号がシフトされたことを確認するために、出力側駆動ＩＣ４ｃからデータ信号を前記導体パターン１７、コネクタ５を経て外部へ出力する必要がある。
【００１０】
この種のサーマルヘッドでは発熱体のドット総数とシフトレジスタのビット数が同じでなければならない。
例えば、ドット密度が８ｄｏｔ／ｍｍで有効印字幅が５６ｍｍのサーマルヘッドの場合、発熱体のドット総数は４４８個である。駆動ＩＣの使用数は発熱体のドット総数を駆動ＩＣ１個当たりのシフトレジスタのビット数で割った値となる。但し、割り切れない場合は切り上げた値が駆動ＩＣの使用数となる。
【００１１】
サーマルヘッドの駆動ＩＣとして主に６４ビットが使用されているが、図１０に示す構成の場合、駆動ＩＣの使用数は４４８÷６４＝７個となる。これに対して高集積化された１９２ビットの駆動ＩＣを使用して前記の仕様と同じサーマルヘッドとした場合、駆動ＩＣが４４８÷１９２＝２．３３で３個必要となる。
前記１９２ビットの駆動ＩＣを３個使用する場合、シフトレジスタの総ビット数が１９２×３＝５７６ビットとなるので、本来必要とするビット数に対して５７６−４４８＝１２８ビット余ることになる。以下、このシフトレジスタ内に余るビットを総称して、「余りビット」という。
【００１２】
データ信号を前記データ信号出力用導体パターン１７（図１０）を介して外部に出力する場合、シフトレジスタ内に前記余りビットがあることによって、データ信号が出力するタイミングが遅れることになる。データ信号はクロック信号によってシフトレジスタ内をシフトされていくが、前記余りビットが存在する場合でも本来必要とするクロック信号は４４８と決まっているので、１２８ビット分のデータ信号はシフトされずにシフトレジスタ内に残ってしまうことになる。
【００１３】
この場合、６４ビットの駆動ＩＣを７個使用したサーマルヘッドに対してデータ信号を外部に出力する際の互換性が損なわれることになるので、同じ制御プログラムを使用できない等の不具合が生じる。このような問題に際して、駆動ＩＣ内のシフトレジスタ内に余りビットがあっても、データ信号が正常なタイミングで駆動ＩＣから外部に出力される手段が必要となる。このような問題点を解決するために、図７及び図８に示すようなシフトレジスタを有する駆動ＩＣが提案されている（例えば、特許文献１、特許文献２、特許文献３）。
【００１４】
【特許文献１】特開平６−２８６１８９号公報
【特許文献２】特開平７−２６６５９７号公報
【特許文献３】特開２０００−１９８２３１号公報
【００１５】
図７に示すように、１個の駆動ＩＣ内にはシフトレジスタＳＲ１、シフトレジスタＳＲ２及びシフトレジスタＳＲ３の３個のシフトレジスタが設けられている。
１個のシフトレジスタ当たりのビット数は６４ビットとなっている。よって、この駆動ＩＣのシフトレジスタのビット総数は６４×３＝１９２ビットである。
【００１６】
前記シフトレジスタＳＲ１にはデータ信号ＳＩが入力されるデータ信号入力端子１１が設けられており、また、前記シフトレジスタＳＲ１と前記シフトレジスタＳＲ２との間、前記シフトレジスタＳＲ２と前記シフトレジスタＳＲ３との間及び前記シフトレジスタＳＲ３にはデータ信号ＳＯ１、ＳＯ２及びＳＯ３を出力する複数のデータ信号出力端子１３、１２が設けられている。また、前記シフトレジスタＳＲ１にはデータ信号ＳＩを入力するデータ信号入力端子１１がそれぞれ設けられている。
なお、図示していないが該駆動ＩＣ内には前記データ信号出力端子の外、駆動ＩＣに電圧を供給する電圧供給端子、データ信号出力端子への通電を制御する端子、シフトレジスタへのデータ信号読み込み、保持を切り換える端子（図示せず）等が設けられている。
【００１７】
以下、サーマルヘッドに使用する３個の駆動ＩＣのシフトレジスタのビット総数が５７６ビット（１９２×３）であり、４４８ビットだけを使用することで余りビットが１２８ビット発生する場合のサーマルヘッドを例として問題点を説明する。
図９には図７に示す前記駆動ＩＣを使用したサーマルヘッドを示している。
図９に示すように、該サーマルヘッドは導体パターン７と接続された３個の駆動ＩＣ４ａ、４ｂ及び４ｃを使用している。余りビット（１２８ビット）をなくするためには、出力側の駆動ＩＣ４ｃ内にある６４ビットのシフトレジスタＳＲ２、６４ビットのシフトレジスタＳＲ３を使用しないようにする。
【００１８】
そこで前記出力側駆動ＩＣ４ｃ内の３個のシフトレジスタＳＲ１、ＳＲ２及びＳＲ３のうち、シフトレジスタＳＲ１の６４ビットだけを使用すれば余りビット１２８ビットは発生しないことになる。前記出力側駆動ＩＣ４ｃのシフトレジスタＳＲ１からデータ信号ＳＯ１が出力されるデータ出力端子１２とプリント配線板３に設けたデータ信号出力用導体パターン１７をワイヤ１５で電気的に接続することで駆動ＩＣの外部にデータ信号を出力することができる。
【００１９】
この際、データ信号は出力側駆動ＩＣ４ｃのシフトレジスタＳＲ２及びシフトレジスタＳＲ３（図７）にも送られることになるが、図９に示すように、これらシフトレジスタに対応する個別電極が設けられていないので印字を行うことはない。
このような構成とすればサーマルヘッド内で連結されているシフトレジスタの総ビット数は１９２×２＋６４＝４４８ビットとなるので余りビットはなくなり、データ信号の出力時において従来のサーマルヘッドと互換性を維持することができる。
【００２０】
図８は従来の他の駆動ＩＣのシフトレジスタの構成を示すブロック図である。
図８に示すように、駆動ＩＣは３個のシフトレジスタＳＲ１、ＳＲ２及びＳＲ３を備えている。各シフトレジスタのビット数は６４ビットである。
各シフトレジスタ毎にデータ信号ＳＩ１、ＳＩ２、ＳＩ３を入力するデータ信号入力端子１１、データ信号ＳＯ１、ＳＯ２、ＳＯ３を出力するデータ信号出力端子１３、１２が設けられている。ここで前記シフトレジスタＳＲ１乃至シフトレジスタＳＲ３を連結して使用する場合は、前記データ信号出力端子１３と前記データ信号入力端子１１をそれぞれ電気的に接続して使用するが、サーマルヘッドとしては前記図９に示す構成と同様に扱うことができる。
【００２１】
図７の駆動ＩＣと図８の駆動ＩＣとの異なる点は、図８の駆動ＩＣはデータ信号入力端子１１を任意のシフトレジスタに選択することができる点にある。使用するデータ信号入出力端子の位置を変更することで、余りビット用に割り当てるシフトレジスタの位置を変更することが可能となる。
【００２２】
前記いずれの駆動ＩＣのシフトレジスタで余りビットをなくする場合、前記シフトレジスタＳＲ１のデータ入力端子を除く他の前記入出力端子端子を駆動ＩＣの中程に配置する必要がある。図９に示すように駆動出力端子１６が駆動ＩＣの発熱体２側の一辺に連続して配置されているので、前記駆動出力端子１６の中程に前記各データ信号入出力端子を配置することが製造上難しくなる。
このような集積度の高い駆動ＩＣを使用すると、駆動ＩＣの長手寸法は発熱体を配置する範囲よりも短くなる。よって、駆動ＩＣが搭載されている間では配線パターンの密度が粗になっている。
【００２３】
ところで、サーマルヘッドのヘッド基板上の導体は厚さ１μｍ程度の金膜で形成されているが、ヘッド基板上に導体パターンを形成する場合は個別電極等をエッチングで同時に形成することができる。一方、プリント配線板上に導体パターンを形成する場合、２０μｍ程度の厚みの銅箔をエッチングで形成するので、ヘッド基板よりも微細なパターンを形成することが難しくなる。
【００２４】
このように従来の駆動ＩＣでは外部へのデータ信号出力端子を接続する導体パターン１７（図９）をプリント配線板３内に設けなければならないのでプリント配線板が大きくなり、サーマルヘッドの小型化の妨げとなる。また、シフトレジスタを分割する数を増やした場合、それぞれのブロックに対応するデータ信号入出力端子を駆動ＩＣに設けなければならないので、駆動ＩＣのサイズが大きくなる。
【００２５】
前記従来の駆動ＩＣは、シフトレジスタのビット数を変更して使用する場合、駆動ＩＣにデータ信号入出力端子を複数配置しておき、駆動ＩＣ外においてワイヤによる接続時に選択して使用する構造となっている。この場合、外部へのデータ信号出力端子を駆動ＩＣの駆動出力端子の間に割り込ませることが難しく、外部へのデータ信号出力端子は駆動ＩＣの前記駆動出力端子が配置される辺とは反対側の辺に設けなければならない。
【課題を解決するための手段】
【００２６】
本発明のサーマルヘッド駆動用集積回路は、シリアルに供給されるデータ信号を順次転送して格納する複数のシフトレジスタに設けられた一個のデータ信号入力端子及び一個のデータ信号出力端子でなる一対のデータ入出力端子と、サーマルヘッドの発熱体ドット数に対応するビット数を前記シフトレジスタの総ビット数から選択する選択手段とを備えている。
また、前記選択手段の出力に応じて前記複数のシフトレジスタを切り替える切り替え手段を備えている。
【００２７】
前記構成を有する駆動ＩＣは、１個のデータ信号入力端子と１個のデータ信号出力端子とシフトレジスタの数選択信号によって有効となるシフトレジスタのビット数の組み合わせをサーマルヘッドの発熱体ドット数に応じて選択できる選択手段を設けることで、シフトレジスタに接続される多数のデータ信号入出力端子を駆動ＩＣ内に追加して設ける必要がなくなる。
【００２８】
後述するが、例えば、データ信号入力端子と外部へのデータ信号出力端子を各１個、選択回路の組み合わせを設定するための端子を２個設ければ、駆動ＩＣ内に設けた複数のシフトレジスタの総ビット数を制御するための端子は４個で済むことになる。
ここで、組み合わせを設定するための端子を２個設ければ選択回路を４通りで切り換えることが可能となる。
これによって、前記複数のシフトレジスタのデータ信号入出力端子は１個のデータ信号入力端子と１個のデータ信号出力端子の一対の入出力端子で対応できるので駆動ＩＣの駆動出力端子が配置される領域の一端及び他端にそれぞれ設けることが可能となり、シフトレジスタのデータ信号入出力端子を駆動ＩＣの駆動出力端子が配置される側と同じ辺に配置することが可能となる。
【００２９】
また、駆動ＩＣ内で有効となるシフトレジスタの総ビット数を所定の組み合わせから選択できる切り換え回路を設けることで、適宜に使用するビット数を選択することによって、データ信号の外部への出力タイミングの互換性を維持することができる。
【発明の効果】
【００３０】
複数のシフトレジスタを有する駆動ＩＣ内にシフトレジスタの有効ビット数を選択できる切り換え回路を備えることで、シフトレジスタのデータ信号入力端子及びデータ信号出力端子を駆動ＩＣの駆動出力端子が配置される側と同じ辺に配置することが可能となる。
これによってサーマルヘッドのヘッド基板上に設けた導体パターンで複数の駆動ＩＣ間の接続が容易となり、プリント配線板内に前記導体パターンを設ける必要がなくなるので、その分サーマルヘッドの小型化に繋がる。
【実施例】
【００３１】
以下、本発明によるサーマルヘッドに使用する駆動ＩＣの実施例を説明する。図１は本発明による駆動ＩＣの構成をブロック図で示している。
図１に示すように、駆動ＩＣ４内には３個のシフトレジスタ、例えば、シフトレジスタＳＲ１、シフトレジスタＳＲ２及びシフトレジスタＳＲ３が設けられている。これらシフトレジスタ１個当たりのビット数は６４ビットとなっている。
よって、この駆動ＩＣ４のシフトレジスタのビット総数は、６４×３＝１９２ビットである。また、該駆動ＩＣ４は、データ信号ＳＩをシフトレジスタＳＲ１にシリアルに入力する１個のデータ信号入力端子１１とシフトレジスタＳＲ３からデータ信号ＳＯを外部へ出力する１個のデータ信号出力端子１２を備えている。
【００３２】
前記各シフトレジスタ間は駆動ＩＣ内においてそれぞれ電気的に接続されており、シフトレジスタ毎にデータ信号出力端子１２に接続可能な線Ｌ１、Ｌ２及びＬ３が駆動ＩＣの内部に形成されている。
前記駆動ＩＣ４内には電子的な選択スイッチ１９が形成されており、該選択スイッチ１９によって各シフトレジスタからのデータ信号を出力する前記線のうちの一つのデータ信号出力ＳＯを選択してデータ信号出力端子１２に接続する。
前記選択スイッチ１９は、選択用端子１８ａ及び１８ｂに与えられる選択信号ＳＡ及びＳＢの電位の組み合わせに応じて動作する論理回路の出力で制御される選択回路１４によって切り換えられるようになっている。
【００３３】
表１には前記選択スイッチ１９を切り換える前記選択回路１４の論理の組み合わせの例を示している。
【表１】
【００３４】
前記表１中の選択信号ＳＡ及びＳＢの電位を表す記号Ｌは駆動ＩＣのＧＮＤレベルを、同じくＨは駆動ＩＣの電源電圧（Ｖｄｄ）のレベルをそれぞれ表している。
前記選択回路１４の選択信号ＳＡの電位がＬ、ＳＢの電位がＨの場合、前記選択スイッチ１９によって、シフトレジスタＳＲ１の出力が線Ｌ１を介してデータ信号出力端子１２に接続されてデータ信号出力ＳＯとして外部に出力される。この時、有効となるシフトレジスタのビット数は前記シフトレジスタＳＲ１の６４ビットである。
【００３５】
選択回路１４の選択信号ＳＡの電位がＨ、ＳＢの電位がＬの場合、前記選択スイッチ１９によって、シフトレジスタＳＲ２の出力が線Ｌ２を介してデータ信号出力端子１２に接続される。この時、有効となるシフトレジスタのビット数はシフトレジスタＳＲ１及びシフトレジスタＳＲ２の１２８ビット（６４ビット×２）である。
【００３６】
選択信号ＳＡの電位がＨ、ＳＢの電位がＨの場合、前記選択スイッチ１９によって、シフトレジスタＳＲ３の出力が線Ｌ３を介してデータ信号出力端子１２に接続される。
この時、有効となるシフトレジスタのビット数は、前記シフトレジスタＳＲ１、前記シフトレジスタＳＲ２及び前記シフトレジスタＳＲ３の１９２ビット（６４ビット×３）である。
【００３７】
前記選択回路１４の前記選択用端子１８ａ、１８ｂに与えられる前記選択信号ＳＡ及び前記選択信号ＳＢの電位は、サーマルヘッドのプリント配線板上のＧＮＤパターン及びＶｄｄパターンのいずれかと電気的に接続するかを選択することによってシフトレジスタ内で使用するビット数を設定することができる。さらに、前記選択用スイッチ１９の選択用端子から外部の制御装置までを個別の配線パターンで接続するようにすれば制御信号のレベルを切り換えることによってシフトレジスタのビット数を任意に可変設定することも可能である。
ここで表１によるビット数の設定では６４ビット、１２８ビット、１９２ビットの３通りに対応するようになっているが、前記選択回路１４の選択用端子を２個設けた場合の組み合わせは４通りまで設定可能である。
【００３８】
図４には、前記図１に示すシフトレジスタを有する駆動ＩＣを使用したサーマルヘッドの構成を示している。
図４に示すサーマルヘッドは、そのシフトレジスタの総ビット数は５７６ビット（６４ビット×３×３）であり、このうち４４８ビットだけ使用する。この場合、余りビットは１２８ビットとなる。前記サーマルヘッド内には図１に示す１９２ビット（６４ビット×３）のシフトレジスタを有する３個の駆動ＩＣ４ａ、４ｂ及び４ｃを備えている。
前記余りビットの１２８ビットをなくするためには、出力側の駆動ＩＣ４ｃ内にある３個のシフトレジスタＳＲ１〜ＳＲ３のうちシフトレジスタＳＲ１（６４ビット）のみ使用するように前記選択回路１４で設定する。
すると、図１の駆動ＩＣの構成で説明したとおり選択回路１４を用いることで前記余りビットをなくしてビット数を４４８ビット（１９２ビット×２＋６４ビット）に合わせることができる。
【００３９】
この際、出力側の駆動ＩＣ４ｃのデータ信号出力端子１２に接続されているヘッド基板１に設けた導体パターン７ａとプリント配線板３に設けたデータ信号出力導体パターン１７をワイヤ１５で電気的に接続することでコネクタ５を介してサーマルヘッドの外部にデータ信号を出力することができる。この時、前記シフトレジスタＳＲ２及びシフトレジスタＳＲ３に対応する個別電極はないので印字には無関係となる。
ここで、駆動用ＩＣ４ｃの発熱体２に接続されない駆動出力端子にワイヤが接続されていることで、ワイヤボンディング時のプログラムの共通化、樹脂封止の塗布形状の安定化を図ることができる。
【００４０】
このように前記構成を備えるサーマルヘッドは、サーマルヘッド内で連結しているシフトレジスタの総ビット数は１９２×２＋６４＝４４８ビットとなるので余りビットはなくなり、データ信号出力時の制御において従来のサーマルヘッドと互換性を維持することができる。
【００４１】
図２のブロック図には他の駆動ＩＣの実施例を示している。
図２に示すように、該駆動ＩＣ内には３個のシフトレジスタＳＲ１、ＳＲ２及びＳＲ３が設けられており、１個のシフトレジスタ当たりのビット数は６４ビットである。よってこの駆動ＩＣ内のシフトレジスタのビット総数は６４×３＝１９２ビットとなっている。
【００４２】
データ信号ＳＩをシリアルに入力するデータ信号入力端子１１は一つであり、各シフトレジスタの出力側に線Ｌ１、Ｌ２及びＬ３が個別に３系統設けられている。
さらにデータ信号入力端子１１とシフトレジスタＳＲ２との間に線Ｌ０が設けられており、後述するように前記線の切り換えによりデータ信号入力端子１１からシフトレジスタＳＲ２にデータ信号を直接入力することができるようになっている。
【００４３】
前記駆動ＩＣ４内に設けられた電子的に形成された２個の選択スイッチ１９ａ、１９ｂによって前記線Ｌ０、Ｌ１、Ｌ２及びＬ３の接続を切り換える。データ信号入力端子１１から任意のシフトレジスタを経由してデータ信号出力端子１２まで接続するのに、選択スイッチ１９ａ、１９ｂは選択回路１４の選択用端子１８ａ及び１８ｂに与えられる選択信号ＳＡ、ＳＢの電位の組み合わせに応じて切り換えられる。
【００４４】
表２には前記選択スイッチ１９ａ及び１９ｂの切り換えの組み合わせの一例を示している。
【表２】
【００４５】
表２中の選択信号ＳＡ及びＳＢの電位を表す記号ＬはＧＮＤレベルを、同じく記号Ｈは駆動ＩＣの電源電圧（Ｖｄｄ）のレベルをそれぞれ表している。
例えば、選択信号ＳＡの電位がＬ、選択信号ＳＢの電位がＨの場合、前記選択回路１４及び前記選択スイッチ１９ａによって、シフトレジスタＳＲ１とシフトレジスタＳＲ２が線Ｌ１を介して連結され、シフトレジスタＳＲ２の出力側が線Ｌ２を介してデータ信号出力端子１２に接続され、データ信号ＳＯとして外部に出力される。この時、有効となるシフトレジスタのビット数は１２８ビットとなる。シフトレジスタＳＲ３にもデータ信号が転送されるが対応する発熱体がないので印字には無関係となる。
【００４６】
また、有効となるシフトレジスタのビット数が１２８ビットとなる他の切り換え方法として、選択信号ＳＡをＬレベル、選択信号ＳＢの電位をＨレベルとしてデータ信号入力端子１１とシフトレジスタＳＲ２を線Ｌ０を介して接続し、さらにシフトレジスタＳＲ３の出力側を線Ｌ３を介してデータ信号出力端子１２に接続するようにしてもよい。
さらに有効ビット数を６４、１９２にする場合も、表２に基づいて前記選択信号ＳＡ及びＳＢのレベルを選択し、前記線を切り換えることで行うことができる。
【００４７】
図５は、前記図２に示すシフトレジスタを備えた駆動ＩＣを使用したサーマルヘッドの構成を示す平面図である。
図５に示すサーマルヘッドは、そのシフトレジスタの総ビット数は５７６ビットであり、４４８ビット（発熱体ドット数が４４８）だけ使用する場合の実施例である。
前記サーマルヘッド内には１９２ビットのシフトレジスタ（６４ビット×３）を有する駆動ＩＣを３個（総ビット数１９２×３＝５７６ビット）備えている。この場合、余りビットが１２８ビット（５７６−４４８＝１２８）発生するが、該実施例では入力側、出力側の各駆動ＩＣ４ａ及び４ｃ内で６４ビットずつシフトレジスタのビット数を削減する方法を採用している。
【００４８】
まず、入力側の駆動ＩＣ４ａのシフトレジスタＳＲ１（図２）を使用しないように設定する。この場合、前記表２に示す選択スイッチの切り換えによるビット数の組み合わせのうち、シフトレジスタＳＲ２及びシフトレジスタＳＲ３を使用して対応ビット数を１２８ビットに設定する。また、出力側の駆動ＩＣ４ｃはシフトレジスタＳＲ３だけを使用しないように設定する。
【００４９】
この場合、前記表２に示すビット数の組み合わせのうち、シフトレジスタＳＲ２及びシフトレジスタＳＲ３を使用して対応ビット数を１２８ビットに設定する。このようにしてシフトレジスタの使用ビット数を４４８ビットに合わせることができる。この際、出力側の駆動ＩＣ４ｃのデータ信号出力端子１２に接続された導体パターン７ａとプリント配線板２に設けたデータ信号出力用導体パターン１７をワイヤ１５で電気的に接続することでコネクタ５を介してサーマルヘッドの外部にデータ信号を出力することで前記余りビットをなくすることができる。
【００５０】
ここで前記図４に示す実施例と図５に示す実施例を比較すると、図４に示すサーマルヘッドでは駆動ＩＣ４ａ〜４ｃの配置と発熱体２の位置が非対称なので図中右側に位置する個別電極８が必要以上に長くなり、これら個別電極の導体抵抗が増加する問題が生じる。これによって図中右側の発熱体による印字濃度が薄くなる等の不具合が生じる。
【００５１】
一方、図５に示すサーマルヘッドでは余りビットを左右均等に振り分けることができるので、個別電極の長さの差を小さくすることができるので、導体抵抗の増加を抑えられて印字濃度にばらつきが生じないので、発熱体ドット数の多いサーマルヘッドの場合は図５に示す構成が好適である。
【００５２】
前記実施例では一部の駆動ＩＣのビット数を調整するものであるが、全ての駆動ＩＣに対して使用するビット数の設定を変更して同数にすることも可能である。
例えば、図１に示す駆動ＩＣを使用したサーマルヘッドでシフトレジスタの総ビット数が１９２×４＝７６８ビットであり、６４０ビットだけ使用する例を説明する。
この時、余りビットは７６８−６４０＝１２８ビットである。駆動ＩＣの使用数は４個であればシフトレジスタ一個当たりのビット数を同数とするには、６４０÷４＝１６０ビットとなる。
【００５３】
表１において、選択信号ＳＡの電位がＬ、選択信号ＳＢの電位がＬの場合に各シフトレジスタに１６０ビットずつ割り当てることが可能となる。このようにシフトレジスタを均等に分けた１ブロック分、例えば１９２ビットを６４ビットで３等分したブロックの境界以外からでも任意のビット数でデータ信号を出力することができる。
【００５４】
ここで、各駆動ＩＣのビット数を同数にして使用する場合は、ストローブによる分割駆動を行うことで消費電流を均等化することができる。
図６にはストローブによる分割駆動の例を図１に示すシフトレジスタを有する駆動ＩＣを使用したブロック構成図を示している。
図６に示すように、サーマルヘッドの駆動ＩＣ４は、駆動出力端子ＤＯ−１〜ＤＯ−１９２、電源端子ＶＤＤ、グランド端子ＧＮＤ、データ信号がシリアルに入力されるデータ信号ＳＩのデータ信号入力端子１１、シフトレジスタから出力データ信号ＳＯを外部に出力する一個のデータ信号出力端子１２、クロック信号入力端子ＣＬＫ、選択信号入力端子ＳＡ及びＳＢ、ストローブ入力端子ＳＴＲ１、ＳＴＲ２及びＳＴＲ３、ラッチ信号入力端子ＬＡＴ、分割駆動制御信号入力端子ＣＮＴを備えている。
【００５５】
前記駆動出力端子ＤＯ−１〜ＤＯ−１９２には合計１９２個の発熱体ドット（図示せず）が接続されている。前記各駆動出力端子には駆動トランジスタ２０がオープンドレイン接続されている。前記各駆動トランジスタ２０のゲートには１出力２入力のＡＮＤ回路２１が接続されている。１番目から６４番目までの第１のＡＮＤ回路の第１の入力端子はインバータ２２ａ及びＥＸＯＲ回路２３ａを介してストローブ入力端子ＳＴＲ１に、６５番目から１２８番目までの第２のＡＮＤ回路の第１の入力端子はインバータ２２ｂ及びＥＸＯＲ回路２３ｂを介してストローブ入力端子ＳＴＲ２に、１２９番目から１９２番目までの第３のＡＮＤ回路の第１の入力端子はインバータ２２ｃ及びＥＸＯＲ回路２３ｃを介してストローブ入力端子ＳＴＲ３に、それぞれ共通接続されている。
【００５６】
前記第１番目から第１９２番目の各ＡＮＤ回路の第２の入力端子は全てラッチ回路ＬＡの出力側に接続に接続されている。前記ラッチ回路（ＬＡ）は前記第１〜第３のＡＮＤ回路に対応して三つの群２４ａ、２４ｂ及び２４ｃに分かれている。これらラッチ回路ＬＡはラッチ信号入力端子ＬＡＴにバッファ２５を介して共通に接続されている。
さらに、駆動ＩＣ４は、前記図１で説明した３個のシフトレジスタＳＲ１、ＳＲ２及びＳＲ３を備えている。各シフトレジスタはそれぞれデータ・フリップフロップＤ−ＦＦを６４段接続してなり、各Ｄ−ＦＦの出力は前記ラッチ回路ＬＡに入力するように接続されている。また、前記各Ｄ−ＦＦはバッファ２５を介してクロック信号入力端子ＣＬＫに共通接続されている。
【００５７】
前記シフトレジスタＳＲ１、ＳＲ２及びＳＲ３のシフトレジスタＳＲ１はバッファ２５を介してデータ信号入力端子１１に接続される。また、シフトレジスタＳＲ１〜ＳＲ３の出力が図１で説明した駆動ＩＣを構成する切り換え回路１９を介してデータ信号出力端子１２に切り換え接続されるようになっている。
前記切り換え回路１９は、駆動ＩＣに形成された選択回路１４に入力される選択信号ＳＡ、ＳＢのレベルに応じて切り換えられるようになっている。
ここでこの駆動ＩＣは、前述したように３個のシフトレジスタＳＲ１〜ＳＲ３には１個のデータ信号入力端子１１と１個のデータ信号出力端子１２しか備えていない。
【００５８】
前記駆動ＩＣにおいて、シフトレジスタを１２８ビットだけ使用する場合、選択回路１４により表１に基づいて選択回路１８の選択信号ＳＡの電位がＨ、ＳＢの電位がＬにすると、前記選択スイッチ１９によって、シフトレジスタＳＲ２から線Ｌ２がデータ信号出力端子１２に接続され、データ信号は外部に出力される。
このとき、ストローブＳＴＲ１及びＳＴＲ２を使用することで対応する前記ＡＮＤ回路が開いて前記ラッチ回路からデータ信号が駆動トランジスタ２０に送られて対応する発熱体ドットを通電する。
【００５９】
選択信号ＳＡの電位がＨ、ＳＢの電位がＨの場合、前記選択スイッチ１９によって、シフトレジスタＳＲ３からのデータ信号の出力配線Ｌ３がデータ信号出力端子ＳＯに接続される。この時、有効となるシフトレジスタのビット数はシフトレジスタＳＲ１、シフトレジスタＳＲ２及びシフトレジスタＳＲ３の１９２ビット（６４ビット×３）である。
【００６０】
このように本発明の駆動ＩＣは、シフトレジスタにデータ信号が入力されて外部に出力される際、シフトレジスタからの出力ビット数が変わってもデータ信号入力端子とデータ信号出力端子が共通であり、従来のように駆動ＩＣに複数のデータ信号出力端子を追加して設ける必要がない。
【００６１】
５〜７．２Ｖの低い供給電圧範囲で使用するサーマルヘッドの場合、印字中の消費電力を抑えるために同時に駆動する発熱体ドット数を少なくするのが一般的である。
そこで前記図６に示すように、サーマルヘッド内の発熱体ドットを分割駆動するために前記ストローブ回路が設けられている。前記１２８ビットだけ使用する場合、前記ストローブ端子ＳＴＲ１及びＳＴＲ２に入力するストローブ信号のタイミングをずらして別々に入力することで同時に駆動する発熱体ドットの数を６４ビット単位で通電することで印字中の消費電力を抑えることができる。
【図面の簡単な説明】
【００６２】
【図１】本発明によるサーマルヘッド駆動用集積回路の要部ブロック図である。
【図２】本発明による他のサーマルヘド駆動用集積回路の要部ブロック図である。
【図３】本発明によるサーマルヘッド駆動用集積回路の形状を示す平面図である。
【図４】本発明によるサーマルヘッド駆動用集積回路を用いたサーマルヘッドの構成を示す平面図である。
【図５】本発明によるサーマルヘッド駆動用集積回路を用いたサーマルヘッドの他の構成を示す平面図である。
【図６】本発明のサーマルヘッド駆動用集積回路を用いた分割駆動型サーマルヘドの回路図である。
【図７】従来のサーマルヘッド駆動用集積回路の要部ブロック図である。
【図８】他の従来のサーマルヘッド駆動用集積回路の要部ブロック図である。
【図９】従来のサーマルヘッド駆動用集積回路を用いたサーマルヘッドの構成を示す平面図である。
【図１０】従来の他のサーマルヘッド駆動用集積回路を用いたサーマルヘッドの構成を示す平面図である。
【図１１】一般的なサーマルヘッドを説明するための要部断面図である。
【符号の説明】
【００６３】
４、４ａ、４ｂ、４ｃ・・駆動ＩＣ ＳＲ１、ＳＲ２、ＳＲ３・・シフトレジスタ
１４・・駆動ＩＣ内に形成されたシフトレジスタの選択回路 １９・・駆動ＩＣ内に形成された選択スイッチ
【特許請求の範囲】
【請求項１】
データ信号に応じて複数の発熱体の通電を制御するサーマルヘッド駆動用集積回路であって、
シリアルに供給されるデータ信号を順次転送して格納する複数のシフトレジスタと、
前記複数のシフトレジスタに設けられた一個のデータ信号入力端子と、
前記複数のシフトレジスタに設けられた一個のデータ信号出力端子と、
サーマルヘッドの発熱体ドット数に対応するビット数を前記シフトレジスタの総ビット数から選択する選択手段と、
を備えることを特徴とするサーマルヘッド駆動用集積回路。
【請求項２】
前記選択手段の出力に応じて前記複数のシフトレジスタを切り替える切り替え手段を備えることを特徴とする請求項１のサーマルヘッド駆動用集積回路。
【請求項３】
前記複数のシフトレジスタの全ビット数のうち、選択された所定のビット数毎に駆動を制御するストローブ回路を有することを特徴とする請求項１又は２のサーマルヘッド駆動用集積回路。
【請求項４】
前記複数の発熱体に接続される駆動出力端子列の一方の端部に前記データ信号入力端子を配置し、前記駆動出力端子列の他方の端部に前記データ信号出力端子を配置したことを特徴とする請求項１、２又は３のサーマルヘッド駆動用集積回路。
【請求項５】
請求項１、２、３又は４のサーマルヘッド駆動用集積回路を使用したサーマルヘッド。
【請求項１】
データ信号に応じて複数の発熱体の通電を制御するサーマルヘッド駆動用集積回路であって、
シリアルに供給されるデータ信号を順次転送して格納する複数のシフトレジスタと、
前記複数のシフトレジスタに設けられた一個のデータ信号入力端子と、
前記複数のシフトレジスタに設けられた一個のデータ信号出力端子と、
サーマルヘッドの発熱体ドット数に対応するビット数を前記シフトレジスタの総ビット数から選択する選択手段と、
を備えることを特徴とするサーマルヘッド駆動用集積回路。
【請求項２】
前記選択手段の出力に応じて前記複数のシフトレジスタを切り替える切り替え手段を備えることを特徴とする請求項１のサーマルヘッド駆動用集積回路。
【請求項３】
前記複数のシフトレジスタの全ビット数のうち、選択された所定のビット数毎に駆動を制御するストローブ回路を有することを特徴とする請求項１又は２のサーマルヘッド駆動用集積回路。
【請求項４】
前記複数の発熱体に接続される駆動出力端子列の一方の端部に前記データ信号入力端子を配置し、前記駆動出力端子列の他方の端部に前記データ信号出力端子を配置したことを特徴とする請求項１、２又は３のサーマルヘッド駆動用集積回路。
【請求項５】
請求項１、２、３又は４のサーマルヘッド駆動用集積回路を使用したサーマルヘッド。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００８−１２６４０６（Ｐ２００８−１２６４０６Ａ）
【公開日】平成２０年６月５日（２００８．６．５）
【国際特許分類】
【出願番号】特願２００６−３０９８８１（Ｐ２００６−３０９８８１）
【出願日】平成１８年１１月１６日（２００６．１１．１６）
【出願人】（３９００２２４７１）アオイ電子株式会社 (85)
【Ｆターム（参考）】
【公開日】平成２０年６月５日（２００８．６．５）
【国際特許分類】
【出願日】平成１８年１１月１６日（２００６．１１．１６）
【出願人】（３９００２２４７１）アオイ電子株式会社 (85)
【Ｆターム（参考）】
[ Back to top ]