シングルイベントアップセットエラー蓄積防止回路
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はメモリを有し、宇宙等の重粒子被爆下で使用されるデータ処理装置に関し、特にシングルイベントアップセット現象によるエラーがメモリに蓄積されるのを防止するシングルイベントアップセットエラー蓄積防止回路に関する。
【０００２】
【従来の技術】従来、宇宙等の重粒子被爆下で使用されるデータ処理装置に於いては、メモリに誤り訂正機能を設けると共に、ＣＰＵに定期的にメモリの全領域をリードアクセスさせることにより、シングルイベントアップセットエラーがメモリに蓄積されるのを防止している。即ち、従来は、一定周期毎に、メモリの全領域について、メモリデータの読み出し，誤り訂正コードの読み出し，エラー検出，訂正済みデータの書込み等が行なわれ、これにより、シングルイベントアップセットエラーの蓄積が防止されていた。
【０００３】
【発明が解決しようとする課題】上述したように、従来は、ＣＰＵが定期的にメモリの全領域をリードアクセスしているため、ＣＰＵの負荷が大きくなるという問題があると共に、シングルイベントアップセットエラーの蓄積防止のために多くの時間が費やされてしまうという問題点があった。
【０００４】本発明の目的はＣＰＵ等のデータ処理部の負荷を少なくすると共に、シングルイベントアップセットエラー蓄積防止のための処理に要する時間を短くすることにある。
【０００５】
【課題を解決するための手段】本発明は上記目的を達成するため、メモリと、該メモリをアクセスするデータ処理部と、該データ処理部がアクセスした前記メモリのアドレスに格納されているデータの誤りを訂正する誤り訂正回路とを備え、前記データ処理部が一定周期でエラー蓄積防止アクセスを行なうデータ処理装置に於いて、前記データ処理部に対して前記一定周期でエラー蓄積防止アクセスの開始を指示するエラー蓄積防止アクセストリガを出力すると共に、エラー蓄積防止アクセストリガを出力してから一定時間後にリセット信号を出力するタイマと、該タイマからリセット信号が出力された時点に於いて、保持している前記メモリの各アドレスに対応するアクセスタグを全てアクセス実績無しを示すものに変更し、前記データ処理部がエラー蓄積防止アクセスを終了した後、前記タイマから出力されるエラー蓄積防止アクセストリガに応答して次のエラー蓄積防止アクセスを開始するまでの期間に於いては、前記データ処理部から出力されたアドレスに対応するアクセスタグをアクセス実績有りを示すものに変更し、前記データ処理部が前記タイマから出力されるエラー蓄積防止アクセストリガに応答してエラー蓄積防止アクセスを開始した後、エラー蓄積防止アクセスを終了するまでの期間に於いては、前記データ処理部から出力されたアドレスに対応するアクセスタグを出力するアクセスログ部を備え、前記データ処理部はエラー蓄積防止アクセス時に出力したリードアドレスに応答して前記アクセスログ部からアクセス実績無しを示すアクセスタグが出力された場合、そのアクセスサイクルをキャンセルし、次のアドレスをリードアクセスする構成を備えたものである。
【０００６】
【作用】データ処理部がアクセスしたアドレスのデータに誤りがあると、誤り訂正回路によりその誤りが訂正される。アクセスログ部は、データ処理部がエラー蓄積防止アクセスを終了した後、タイマから出力されるエラー蓄積防止アクセストリガに応答して次のエラー蓄積防止アクセスを開始するまでの期間に於いて、データ処理部から出力されたアドレスに対応するアクセスタグをアクセス実績有りを示すものに変更する。
【０００７】そして、エラー蓄積防止アクセス時、データ処理部は、出力したリードアドレスに応答してアクセスログ部からアクセス実績無しを示すアクセスタグが出力された場合は、そのアクセスサイクルをキャンセルし、次のアドレスをリードアクセスする。
【０００８】
【実施例】次に本発明の実施例について図面を参照して詳細に説明する。
【０００９】図１は本発明の実施例のブロック図であり、データ処理部１と、スタティックメモリ等のメモリ２と、誤り訂正回路３と、メモリ制御部４と、タイマ５と、高速メモリによって構成されたアクセスログレジスタ６とから構成されている。
【００１０】誤り訂正回路３はライト時に誤り訂正符号ｄを生成する機能と、リード時に誤り検出を行ない、誤りを検出した場合はエラー検出フラグｊを出力すると共に訂正データを生成する機能を有している。
【００１１】データ処理部１はメモリ２をアクセスする機能を有すると共に、エラー検出フラグｊが加えられた場合、修正後書き込みを行なう機能を有している。また、データ処理部１はエラー蓄積防止アクセス時には切替信号ｋを“１”にし、それ以外の時は切替信号ｋを“０”にする。
【００１２】タイマ５はクロック信号ｆに基づいて周期的にエラー蓄積防止アクセストリガｇを出力する機能を有すると共に、エラー蓄積防止アクセストリガｇを出力してから一定時間後にリセット信号ｍを出力する機能を備えている。
【００１３】メモリ制御部４はメモリ２に対するリード，ライトアクセスを制御する機能を有すると共に、切替信号ｋが“０”の場合、メモリ２がアクセスされる毎にメモリアクセスフラグｉを“１”にする機能を有している。
【００１４】アクセスログレジスタ６はメモリ２の各アドレス対応の領域を有し、メモリアクセスフラグｉが“１”の場合はアドレスバスｂ上のアドレスと対応する領域にアクセスタグ“１”をセットし、メモリアクセスフラグｉが“０”の場合はアドレスバスｂ上のアドレスと対応する領域に格納されているアクセスタグを出力する。また、アクセスログレジスタ６はリセット信号ｍが加えられることにより、その内容が全て“０”にされる。
【００１５】次に本実施例の動作を説明する。
【００１６】先ず、データ処理部１がメモリ２に対してライトアクセスを行なう場合の動作を説明する。
【００１７】ライトアクセス時、データ処理部１はデータバスａ，アドレスバスｂにそれぞれデータ，アドレスを出力する。データ処理部１から出力されたデータはメモリ制御部４を介して誤り訂正回路３に加えられ、誤り訂正回路３はそのデータに基づいて誤り訂正符号ｄを生成し、出力する。これにより、メモリ２のメモリアドレスバスｅによって示されるアドレスにデータと誤り訂正符号ｄとが書込まれる。
【００１８】また、ライトアクセス時には切替信号ｋが“０”になっているので、メモリ制御部４はデータ処理部１がメモリ２をライトアクセスする毎にメモリアクセスフラグｉを“１”にする。これにより、アクセスログレジスタ６はアドレスバスｂ上のアドレスに対応した領域にアクセスタグ“１”を設定する。
【００１９】次に、データ処理部１がメモリ２に対してリードアクセスを行なう場合の動作を説明する。
【００２０】リードアクセス時、データ処理部１はアドレスバスｂにアドレスを出力する。データ処理部１から出力されたアドレスはメモリ制御部４，メモリアドレスバスｅを介してメモリ２に加えられ、データ及び誤り訂正符号ｄが読み出される。
【００２１】誤り訂正回路３はメモリ２から読み出したデータ，誤り訂正符号ｄに基づいてデータの誤りを検出すると、エラー検出フラグｊを出力すると共に、エラー訂正を行なう。このエラー訂正されたデータはメモリデータバスｃ，メモリ制御部４，データバスａを介してデータ処理部１に加えられる。即ち、データ処理部１には常に正しいデータが加えられることになる。
【００２２】データ処理部１は誤り訂正回路３からエラー検出フラグｊが加えられると、先に読み込んだ訂正済みのデータをデータバスａに出力すると共に、今回のリードアクセス時に出力したアドレスと同一のアドレスをアドレスバスｂに出力する。これにより、メモリ２には訂正済みの正しいデータが書込まれる。
【００２３】また、リードアクセス時には切替信号ｋが“０”になっているので、メモリ制御部４はメモリ２がアクセスされる毎にメモリアクセスフラグｉを“１”にする。これにより、ライトアクセスと同様に、アクセスログレジスタ６の今回アクセスされたアドレスと対応する領域にアクセスタグ“１”がセットされる。
【００２４】次にデータ処理部１がメモリ２に対してエラー蓄積防止アクセスを行なう場合の動作を説明する。
【００２５】エラー蓄積防止アクセスはタイマ５から一定周期で出力されるエラー蓄積防止アクセストリガｇに応答して開始される。
【００２６】データ処理部１はタイマ５からエラー蓄積防止アクセストリガｇが出力されると、エラー蓄積防止アクセスを開始し、先ず、切替信号ｋを“１”にし、その後、メモリ２の先頭アドレスをアドレスバスｂに出力し、そのアドレスをリードアクセスする。
【００２７】この時、切替信号ｋは“１”になっているので、メモリ制御部４から出力されるメモリアクセスフラグｉは“１”になることはない。従って、アドレスバスｂにアドレスが出力されることにより、アクセスログレジスタ６の上記アドレスに対応する領域の内容がアクセス中断トリガｈとしてデータ処理部１に加えられることになる。
【００２８】データ処理部１はアクセス中断トリガｈとして“１”が加えられた場合、即ち、今回アクセスしたアドレスが過去一定期間の間にアクセス実績のあるアドレスである場合は、そのアクセスサイクルをキャンセルし、次のアドレスをアクセスする。また、アクセス中断トリガｈとして“０”が加えられた場合は前述したリードアクセス時と同様の処理を行なう。
【００２９】そして、メモリ２の最終アドレスまで、前述したと同様の処理を行なうと、データ処理部１は切替信号ｋを“０”にし、エラー蓄積防止アクセスを終了する。
【００３０】そして、エラー蓄積防止アクセスが終了後すると、タイマ５からリセット信号ｍが出力され、アクセスログレジスタ６の内容が全て“０”にされる。尚、タイマ５は前述したように、エラー蓄積防止アクセストリガｇを出力した後、一定時間後にリセット信号ｍを出力するものであるが、上記一定時間は、エラー蓄積防止アクセスが終了した後にリセット信号ｍが出力されるのもであれば良く、例えば、メモリ２の全アドレスをリードアクセスするのに要する時間とすることができる。
【００３１】
【発明の効果】以上説明したように、本発明は、エラー蓄積防止アクセスが行われていない期間に於いてアクセスされたメモリのアドレスに対応するアクセスタグをアクセス実績有りを示すものに変更するアクセスログ部を設け、エラー蓄積防止アクセス時には、出力したリードアドレスに応答してアクセスログ部からアクセス実績無しを示すアクセスタグが出力された場合、そのアクセスサイクルをキャンセルし、次のアドレスをリードアクセスするようにしたものであるので、ハードウェアを複雑にすることなく、データ処理部１等のＣＰＵの負荷低減，処理時間短縮を図ることができる効果がある。
【図面の簡単な説明】
【図１】本発明の実施例のブロック図である。
【符号の説明】
１…データ処理部
２…メモリ
３…誤り訂正回路
４…メモリ制御部
５…タイマ
６…アクセスログレジスタ
ａ…データバス
ｂ…アドレスバス
ｃ…メモリデータバス
ｄ…誤り訂正符号
ｅ…メモリアドレスバス
ｆ…クロック信号
ｇ…エラー蓄積防止アクセストリガ
ｈ…アクセス中断トリガ
ｉ…メモリアクセスフラグ
ｊ…エラー検出フラグ
ｋ…切替信号
ｍ…リセット信号
【０００１】
【産業上の利用分野】本発明はメモリを有し、宇宙等の重粒子被爆下で使用されるデータ処理装置に関し、特にシングルイベントアップセット現象によるエラーがメモリに蓄積されるのを防止するシングルイベントアップセットエラー蓄積防止回路に関する。
【０００２】
【従来の技術】従来、宇宙等の重粒子被爆下で使用されるデータ処理装置に於いては、メモリに誤り訂正機能を設けると共に、ＣＰＵに定期的にメモリの全領域をリードアクセスさせることにより、シングルイベントアップセットエラーがメモリに蓄積されるのを防止している。即ち、従来は、一定周期毎に、メモリの全領域について、メモリデータの読み出し，誤り訂正コードの読み出し，エラー検出，訂正済みデータの書込み等が行なわれ、これにより、シングルイベントアップセットエラーの蓄積が防止されていた。
【０００３】
【発明が解決しようとする課題】上述したように、従来は、ＣＰＵが定期的にメモリの全領域をリードアクセスしているため、ＣＰＵの負荷が大きくなるという問題があると共に、シングルイベントアップセットエラーの蓄積防止のために多くの時間が費やされてしまうという問題点があった。
【０００４】本発明の目的はＣＰＵ等のデータ処理部の負荷を少なくすると共に、シングルイベントアップセットエラー蓄積防止のための処理に要する時間を短くすることにある。
【０００５】
【課題を解決するための手段】本発明は上記目的を達成するため、メモリと、該メモリをアクセスするデータ処理部と、該データ処理部がアクセスした前記メモリのアドレスに格納されているデータの誤りを訂正する誤り訂正回路とを備え、前記データ処理部が一定周期でエラー蓄積防止アクセスを行なうデータ処理装置に於いて、前記データ処理部に対して前記一定周期でエラー蓄積防止アクセスの開始を指示するエラー蓄積防止アクセストリガを出力すると共に、エラー蓄積防止アクセストリガを出力してから一定時間後にリセット信号を出力するタイマと、該タイマからリセット信号が出力された時点に於いて、保持している前記メモリの各アドレスに対応するアクセスタグを全てアクセス実績無しを示すものに変更し、前記データ処理部がエラー蓄積防止アクセスを終了した後、前記タイマから出力されるエラー蓄積防止アクセストリガに応答して次のエラー蓄積防止アクセスを開始するまでの期間に於いては、前記データ処理部から出力されたアドレスに対応するアクセスタグをアクセス実績有りを示すものに変更し、前記データ処理部が前記タイマから出力されるエラー蓄積防止アクセストリガに応答してエラー蓄積防止アクセスを開始した後、エラー蓄積防止アクセスを終了するまでの期間に於いては、前記データ処理部から出力されたアドレスに対応するアクセスタグを出力するアクセスログ部を備え、前記データ処理部はエラー蓄積防止アクセス時に出力したリードアドレスに応答して前記アクセスログ部からアクセス実績無しを示すアクセスタグが出力された場合、そのアクセスサイクルをキャンセルし、次のアドレスをリードアクセスする構成を備えたものである。
【０００６】
【作用】データ処理部がアクセスしたアドレスのデータに誤りがあると、誤り訂正回路によりその誤りが訂正される。アクセスログ部は、データ処理部がエラー蓄積防止アクセスを終了した後、タイマから出力されるエラー蓄積防止アクセストリガに応答して次のエラー蓄積防止アクセスを開始するまでの期間に於いて、データ処理部から出力されたアドレスに対応するアクセスタグをアクセス実績有りを示すものに変更する。
【０００７】そして、エラー蓄積防止アクセス時、データ処理部は、出力したリードアドレスに応答してアクセスログ部からアクセス実績無しを示すアクセスタグが出力された場合は、そのアクセスサイクルをキャンセルし、次のアドレスをリードアクセスする。
【０００８】
【実施例】次に本発明の実施例について図面を参照して詳細に説明する。
【０００９】図１は本発明の実施例のブロック図であり、データ処理部１と、スタティックメモリ等のメモリ２と、誤り訂正回路３と、メモリ制御部４と、タイマ５と、高速メモリによって構成されたアクセスログレジスタ６とから構成されている。
【００１０】誤り訂正回路３はライト時に誤り訂正符号ｄを生成する機能と、リード時に誤り検出を行ない、誤りを検出した場合はエラー検出フラグｊを出力すると共に訂正データを生成する機能を有している。
【００１１】データ処理部１はメモリ２をアクセスする機能を有すると共に、エラー検出フラグｊが加えられた場合、修正後書き込みを行なう機能を有している。また、データ処理部１はエラー蓄積防止アクセス時には切替信号ｋを“１”にし、それ以外の時は切替信号ｋを“０”にする。
【００１２】タイマ５はクロック信号ｆに基づいて周期的にエラー蓄積防止アクセストリガｇを出力する機能を有すると共に、エラー蓄積防止アクセストリガｇを出力してから一定時間後にリセット信号ｍを出力する機能を備えている。
【００１３】メモリ制御部４はメモリ２に対するリード，ライトアクセスを制御する機能を有すると共に、切替信号ｋが“０”の場合、メモリ２がアクセスされる毎にメモリアクセスフラグｉを“１”にする機能を有している。
【００１４】アクセスログレジスタ６はメモリ２の各アドレス対応の領域を有し、メモリアクセスフラグｉが“１”の場合はアドレスバスｂ上のアドレスと対応する領域にアクセスタグ“１”をセットし、メモリアクセスフラグｉが“０”の場合はアドレスバスｂ上のアドレスと対応する領域に格納されているアクセスタグを出力する。また、アクセスログレジスタ６はリセット信号ｍが加えられることにより、その内容が全て“０”にされる。
【００１５】次に本実施例の動作を説明する。
【００１６】先ず、データ処理部１がメモリ２に対してライトアクセスを行なう場合の動作を説明する。
【００１７】ライトアクセス時、データ処理部１はデータバスａ，アドレスバスｂにそれぞれデータ，アドレスを出力する。データ処理部１から出力されたデータはメモリ制御部４を介して誤り訂正回路３に加えられ、誤り訂正回路３はそのデータに基づいて誤り訂正符号ｄを生成し、出力する。これにより、メモリ２のメモリアドレスバスｅによって示されるアドレスにデータと誤り訂正符号ｄとが書込まれる。
【００１８】また、ライトアクセス時には切替信号ｋが“０”になっているので、メモリ制御部４はデータ処理部１がメモリ２をライトアクセスする毎にメモリアクセスフラグｉを“１”にする。これにより、アクセスログレジスタ６はアドレスバスｂ上のアドレスに対応した領域にアクセスタグ“１”を設定する。
【００１９】次に、データ処理部１がメモリ２に対してリードアクセスを行なう場合の動作を説明する。
【００２０】リードアクセス時、データ処理部１はアドレスバスｂにアドレスを出力する。データ処理部１から出力されたアドレスはメモリ制御部４，メモリアドレスバスｅを介してメモリ２に加えられ、データ及び誤り訂正符号ｄが読み出される。
【００２１】誤り訂正回路３はメモリ２から読み出したデータ，誤り訂正符号ｄに基づいてデータの誤りを検出すると、エラー検出フラグｊを出力すると共に、エラー訂正を行なう。このエラー訂正されたデータはメモリデータバスｃ，メモリ制御部４，データバスａを介してデータ処理部１に加えられる。即ち、データ処理部１には常に正しいデータが加えられることになる。
【００２２】データ処理部１は誤り訂正回路３からエラー検出フラグｊが加えられると、先に読み込んだ訂正済みのデータをデータバスａに出力すると共に、今回のリードアクセス時に出力したアドレスと同一のアドレスをアドレスバスｂに出力する。これにより、メモリ２には訂正済みの正しいデータが書込まれる。
【００２３】また、リードアクセス時には切替信号ｋが“０”になっているので、メモリ制御部４はメモリ２がアクセスされる毎にメモリアクセスフラグｉを“１”にする。これにより、ライトアクセスと同様に、アクセスログレジスタ６の今回アクセスされたアドレスと対応する領域にアクセスタグ“１”がセットされる。
【００２４】次にデータ処理部１がメモリ２に対してエラー蓄積防止アクセスを行なう場合の動作を説明する。
【００２５】エラー蓄積防止アクセスはタイマ５から一定周期で出力されるエラー蓄積防止アクセストリガｇに応答して開始される。
【００２６】データ処理部１はタイマ５からエラー蓄積防止アクセストリガｇが出力されると、エラー蓄積防止アクセスを開始し、先ず、切替信号ｋを“１”にし、その後、メモリ２の先頭アドレスをアドレスバスｂに出力し、そのアドレスをリードアクセスする。
【００２７】この時、切替信号ｋは“１”になっているので、メモリ制御部４から出力されるメモリアクセスフラグｉは“１”になることはない。従って、アドレスバスｂにアドレスが出力されることにより、アクセスログレジスタ６の上記アドレスに対応する領域の内容がアクセス中断トリガｈとしてデータ処理部１に加えられることになる。
【００２８】データ処理部１はアクセス中断トリガｈとして“１”が加えられた場合、即ち、今回アクセスしたアドレスが過去一定期間の間にアクセス実績のあるアドレスである場合は、そのアクセスサイクルをキャンセルし、次のアドレスをアクセスする。また、アクセス中断トリガｈとして“０”が加えられた場合は前述したリードアクセス時と同様の処理を行なう。
【００２９】そして、メモリ２の最終アドレスまで、前述したと同様の処理を行なうと、データ処理部１は切替信号ｋを“０”にし、エラー蓄積防止アクセスを終了する。
【００３０】そして、エラー蓄積防止アクセスが終了後すると、タイマ５からリセット信号ｍが出力され、アクセスログレジスタ６の内容が全て“０”にされる。尚、タイマ５は前述したように、エラー蓄積防止アクセストリガｇを出力した後、一定時間後にリセット信号ｍを出力するものであるが、上記一定時間は、エラー蓄積防止アクセスが終了した後にリセット信号ｍが出力されるのもであれば良く、例えば、メモリ２の全アドレスをリードアクセスするのに要する時間とすることができる。
【００３１】
【発明の効果】以上説明したように、本発明は、エラー蓄積防止アクセスが行われていない期間に於いてアクセスされたメモリのアドレスに対応するアクセスタグをアクセス実績有りを示すものに変更するアクセスログ部を設け、エラー蓄積防止アクセス時には、出力したリードアドレスに応答してアクセスログ部からアクセス実績無しを示すアクセスタグが出力された場合、そのアクセスサイクルをキャンセルし、次のアドレスをリードアクセスするようにしたものであるので、ハードウェアを複雑にすることなく、データ処理部１等のＣＰＵの負荷低減，処理時間短縮を図ることができる効果がある。
【図面の簡単な説明】
【図１】本発明の実施例のブロック図である。
【符号の説明】
１…データ処理部
２…メモリ
３…誤り訂正回路
４…メモリ制御部
５…タイマ
６…アクセスログレジスタ
ａ…データバス
ｂ…アドレスバス
ｃ…メモリデータバス
ｄ…誤り訂正符号
ｅ…メモリアドレスバス
ｆ…クロック信号
ｇ…エラー蓄積防止アクセストリガ
ｈ…アクセス中断トリガ
ｉ…メモリアクセスフラグ
ｊ…エラー検出フラグ
ｋ…切替信号
ｍ…リセット信号
【特許請求の範囲】
【請求項１】 メモリと、該メモリをアクセスするデータ処理部と、該データ処理部がアクセスした前記メモリのアドレスに格納されているデータの誤りを訂正する誤り訂正回路とを備え、前記データ処理部が一定周期でエラー蓄積防止アクセスを行なうデータ処理装置に於いて、前記データ処理部に対して前記一定周期でエラー蓄積防止アクセスの開始を指示するエラー蓄積防止アクセストリガを出力すると共に、エラー蓄積防止アクセストリガを出力してから一定時間後にリセット信号を出力するタイマと、該タイマからリセット信号が出力された時点に於いて、保持している前記メモリの各アドレスに対応するアクセスタグを全てアクセス実績無しを示すものに変更し、前記データ処理部がエラー蓄積防止アクセスを終了した後、前記タイマから出力されるエラー蓄積防止アクセストリガに応答して次のエラー蓄積防止アクセスを開始するまでの期間に於いては、前記データ処理部から出力されたアドレスに対応するアクセスタグをアクセス実績有りを示すものに変更し、前記データ処理部が前記タイマから出力されるエラー蓄積防止アクセストリガに応答してエラー蓄積防止アクセスを開始した後、エラー蓄積防止アクセスを終了するまでの期間に於いては、前記データ処理部から出力されたアドレスに対応するアクセスタグを出力するアクセスログ部を備え、前記データ処理部はエラー蓄積防止アクセス時に出力したリードアドレスに応答して前記アクセスログ部からアクセス実績無しを示すアクセスタグが出力された場合、そのアクセスサイクルをキャンセルし、次のアドレスをリードアクセスする構成を備えたことを特徴とするシングルイベントアップセットエラー蓄積防止回路。
【請求項１】 メモリと、該メモリをアクセスするデータ処理部と、該データ処理部がアクセスした前記メモリのアドレスに格納されているデータの誤りを訂正する誤り訂正回路とを備え、前記データ処理部が一定周期でエラー蓄積防止アクセスを行なうデータ処理装置に於いて、前記データ処理部に対して前記一定周期でエラー蓄積防止アクセスの開始を指示するエラー蓄積防止アクセストリガを出力すると共に、エラー蓄積防止アクセストリガを出力してから一定時間後にリセット信号を出力するタイマと、該タイマからリセット信号が出力された時点に於いて、保持している前記メモリの各アドレスに対応するアクセスタグを全てアクセス実績無しを示すものに変更し、前記データ処理部がエラー蓄積防止アクセスを終了した後、前記タイマから出力されるエラー蓄積防止アクセストリガに応答して次のエラー蓄積防止アクセスを開始するまでの期間に於いては、前記データ処理部から出力されたアドレスに対応するアクセスタグをアクセス実績有りを示すものに変更し、前記データ処理部が前記タイマから出力されるエラー蓄積防止アクセストリガに応答してエラー蓄積防止アクセスを開始した後、エラー蓄積防止アクセスを終了するまでの期間に於いては、前記データ処理部から出力されたアドレスに対応するアクセスタグを出力するアクセスログ部を備え、前記データ処理部はエラー蓄積防止アクセス時に出力したリードアドレスに応答して前記アクセスログ部からアクセス実績無しを示すアクセスタグが出力された場合、そのアクセスサイクルをキャンセルし、次のアドレスをリードアクセスする構成を備えたことを特徴とするシングルイベントアップセットエラー蓄積防止回路。
【図１】
【特許番号】第２６８２２７１号
【登録日】平成９年（１９９７）８月８日
【発行日】平成９年（１９９７）１１月２６日
【国際特許分類】
【出願番号】特願平３−１５５３５８
【出願日】平成３年（１９９１）５月３１日
【公開番号】特開平４−３５４０４０
【公開日】平成４年（１９９２）１２月８日
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【参考文献】
【文献】特開 平３−１０３９５１（ＪＰ，Ａ）
【文献】特開 平２−２５２１９０（ＪＰ，Ａ）
【登録日】平成９年（１９９７）８月８日
【発行日】平成９年（１９９７）１１月２６日
【国際特許分類】
【出願日】平成３年（１９９１）５月３１日
【公開番号】特開平４−３５４０４０
【公開日】平成４年（１９９２）１２月８日
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【参考文献】
【文献】特開 平３−１０３９５１（ＪＰ，Ａ）
【文献】特開 平２−２５２１９０（ＪＰ，Ａ）
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