デジタル可変容量回路
【課題】スイッチ用ＭＯＳトランジスタの周辺回路の影響を排除して、デジタル可変容量回路のＱ値を向上させる。
【解決手段】容量セルＣ１と直列にスイッチ用ＭＯＳトランジスタＳ１が接続されており、制御端子Ｖ１の電位は、ＰチャネルＭＯＳトランジスタＰ１と、ＮチャネルＭＯＳトランジスタＮ１を介して与えられる。ＮチャネルＭＯＳトランジスタＮ１と直列に、可変抵抗として機能するＮチャネルＭＯＳトランジスタＮ２を挿入し、制御端子Ｖ１がローレベルの電位となったときに、その抵抗値を増大させ、ＮチャネルＭＯＳトランジスタＮ１を主回路から切り離す。
【解決手段】容量セルＣ１と直列にスイッチ用ＭＯＳトランジスタＳ１が接続されており、制御端子Ｖ１の電位は、ＰチャネルＭＯＳトランジスタＰ１と、ＮチャネルＭＯＳトランジスタＮ１を介して与えられる。ＮチャネルＭＯＳトランジスタＮ１と直列に、可変抵抗として機能するＮチャネルＭＯＳトランジスタＮ２を挿入し、制御端子Ｖ１がローレベルの電位となったときに、その抵抗値を増大させ、ＮチャネルＭＯＳトランジスタＮ１を主回路から切り離す。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主として半導体集積回路の内部に設けられたデジタル可変容量回路に関するものであり、特に回路のＱ値（共振先鋭度）を向上させることを目的としたものである。
【背景技術】
【０００２】
図１は、従来から用いられているデジタル可変容量回路の第１の基本構成を示す回路図である。図１において、Ｃ１，Ｃ２，．．．Ｃｎは容量セルであり、各容量セルの一端（図面上の下側端子）と接地電位との間には、スイッチ用ＭＯＳトランジスタＳ１，Ｓ２，．．．Ｓｎが各々接続されている。ここでは、スイッチ用ＭＯＳトランジスタＳ１，Ｓ２，．．．Ｓｎには、それぞれＮチャネルＭＯＳトランジスタが用いられている。スイッチ用ＭＯＳトランジスタＳ１，Ｓ２，．．．Ｓｎの各ゲート端子は、容量を可変するための制御端子として機能する。スイッチ用ＭＯＳトランジスタＳ１，Ｓ２，．．．Ｓｎは、制御端子Ｖ１，Ｖ２，．．．Ｖｎにハイレベルの電位（通常は電源電位）が与えられると導通する。逆に、制御端子Ｖ１，Ｖ２，．．．Ｖｎにローレベルの電位（通常は０Ｖ）が与えられると遮断状態となる。例えば、制御端子Ｖ１にハイレベルの電位を与えて、スイッチ用ＭＯＳトランジスタＳ１を導通状態とすれば、容量セルＣ１が端子Ｐと接地電位間に接続される。逆に、制御端子Ｖ１にローレベルの電位を与えて、スイッチ用ＭＯＳトランジスタＳ１を遮断状態とすれば、容量セルＣ１は浮遊状態となり、回路から切り離される。すなわち、制御端子Ｖ１，Ｖ２，．．．Ｖｎの電位を各々適宜設定して、ｎ個のスイッチ用ＭＯＳトランジスタＳ１，Ｓ２，．．．Ｓｎを選択的に導通させることにより、端子Ｐと接地電位との間に得られる容量の値を可変することができる。なお、スイッチ用ＭＯＳトランジスタＳ１，Ｓ２，．．．Ｓｎの各ソース端子（図面上の下側端子）の接続先は、接地電位には限られない。また、ソース端子の接続先の電位によっては、スイッチ用ＭＯＳトランジスタＳ１，Ｓ２，．．．ＳｎはＰチャネルＭＯＳトランジスタに置換されることもある。
【０００３】
次に、図２は、従来から用いられているデジタル可変容量回路の第２の基本構成を示す回路図である。図２においては、各容量セルＣ１，Ｃ２，．．．Ｃｎの他の一端（図面上の上側端子）と端子Ｐとの間にスイッチ用ＭＯＳトランジスタＳ１，Ｓ２，．．．Ｓｎが各々接続されている。ここでも、スイッチ用ＭＯＳトランジスタＳ１，Ｓ２，．．．Ｓｎは、ＮチャネルＭＯＳトランジスタであるものと仮定しているが、端子Ｐに与えられる電位によっては、ＰチャネルＭＯＳトランジスタに置換されることもある。通常、半導体集積回路内に容量セルを形成した場合、下層側の電極と半導体基板（サブストレート）との間に寄生容量が生じる。そこで、下層側の電極を、図２のように接地電位に接続してしまえば、寄生容量に信号電流が流れることがなくなり、実質的に寄生容量の影響を排除できる。すなわち、図２の回路は、寄生容量の存在が問題となる場合に利用される。図２の回路の動作は、基本的に図１と同様であるので、説明を省略する。
【０００４】
このようなデジタル可変容量回路は、容量値の調節が必要とされる各種の回路で使用されている。その例として、特許文献１または特許文献２を挙げることができる。これら文献では、いずれも水晶発振回路の周波数調整の目的でデジタル可変容量が用いられている。
【０００５】
【特許文献１】特許第３４２１７４７号公報（図１１）
【特許文献２】特開２００２−６４３３２号公報（図５）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、図１に示したデジタル可変容量回路においては、可変容量のＱ値が低下してしまう問題点があった。その理由を以下に説明する。
【０００７】
デジタル可変容量回路が半導体集積回路の内部に設けられた場合、制御端子Ｖ１，Ｖ２，．．．Ｖｎに外部から直接的に電位が与えられることはまれであり、通常は半導体集積回路内部に設けられたゲート回路を介して間接的に電位が与えられる。例えば、図１におけるスイッチ用ＭＯＳトランジスタＳ１の周辺回路は図７に示すような構成となる。ここでは、制御端子Ｖ１は、ＮＯＴゲートＩ１を介して電位を与えられている。Ｉ１はＮＯＴゲートに限られず、ＮＡＮＤゲート、ＮＯＲゲートなど、回路の仕様に応じて適宜異なるものが用いられるが、ここでは説明を簡単にするために、ＮＯＴゲートであることを仮定する。
【０００８】
いま、図７において、スイッチ用ＭＯＳトランジスタＳ１を遮断状態とすることを考える。ＮＯＴゲートＩ１の入力Ｖ１’にハイレベルの電位を与えると、ＰチャネルＭＯＳトランジスタＰ１は遮断状態、ＮチャネルＭＯＳトランジスタＮ１は導通状態となるから、制御端子Ｖ１の電位はローレベルとなる。すなわち、スイッチ用ＭＯＳトランジスタＳ１は遮断状態となる。このとき、導通状態にあるＮチャネルＭＯＳトランジスタＮ１のオン抵抗ＲＮ１が回路に悪影響を及ぼす。
【０００９】
図８は、その理由を説明するための図であり、上述したようにスイッチ用ＭＯＳトランジスタＳ１が遮断された状態での等価回路を簡易的に示したものである。図示したように、スイッチ用ＭＯＳトランジスタＳ１のゲート端子とドレイン端子（図面上の上側端子）との間には、端子間容量Ｃｇｄが存在する。（説明を簡略化するため、他の端子間容量については図示および説明を割愛する。）スイッチ用ＭＯＳトランジスタＳ１は、オン抵抗を下げるためにある程度広いチャネル幅を有しているのが普通であり、それゆえ端子間容量Ｃｇｄも無視できない値となる。この端子間容量Ｃｇｄを介して、ＮチャネルＭＯＳトランジスタＮ１のオン抵抗ＲＮ１が回路に接続される。すなわち、スイッチ用ＭＯＳトランジスタＳ１が遮断された状態であっても、端子Ｐから容量セルＣ１側を見たときのインピーダンスは無限大とならず、抵抗成分を含んだ有限の容量性インピーダンスを示す。このため、デジタル可変容量回路全体のインピーダンスにも抵抗成分が現れ、回路全体のＱ値（共振先鋭度）が低下してしまう。例えば、先の特許文献１および２のように、水晶発振回路に本回路が適用された場合についていえば、Ｑ値の低下は発振余裕度の低下や位相ノイズの増加といった不具合を招く。
【００１０】
ＮチャネルＭＯＳトランジスタＮ１のオン抵抗が十分に低ければ、この問題は緩和されるが、そのためには、当該トランジスタのチャネル幅を広げざるを得ない。これは半導体集積回路のチップサイズを増加させてしまうため、一般的に好ましくない。
【００１１】
一方、ＮＯＴゲートＩ１の入力Ｖ１’にローレベルの電位を与えると、ＰチャネルＭＯＳトランジスタＰ１は導通状態、ＮチャネルＭＯＳトランジスタＮ１は遮断状態となるから、制御端子Ｖ１の電位はハイレベルとなる。すなわち、スイッチ用ＭＯＳトランジスタＳ１は導通状態となる。この状態においては、容量セルＣ１の下端（図面上の下側端子）が、ほぼ接地電位になることから、導通状態にあるＰチャネルＭＯＳトランジスタＰ１のオン抵抗が主回路に影響を及ぼす心配はない。
【００１２】
先と同様の課題は、図２に示したデジタル可変容量回路においても存在する。図９は、図２におけるスイッチ用ＭＯＳトランジスタＳ１の周辺回路例を示している。ここでも、制御端子Ｖ１は、ＮＯＴゲートＩ１を介して電位を与えられるものと仮定する。
【００１３】
図９において、まず、スイッチ用ＭＯＳトランジスタＳ１を遮断状態とすることを考える。ＮＯＴゲートＩ１の入力Ｖ１’にハイレベルの電位を与えると、ＰチャネルＭＯＳトランジスタＰ１は遮断状態、ＮチャネルＭＯＳトランジスタＮ１は導通状態となるから、制御端子Ｖ１の電位はローレベルとなる。すなわち、スイッチ用ＭＯＳトランジスタＳ１は遮断状態となる。このとき、導通状態にあるＮチャネルＭＯＳトランジスタＮ１のオン抵抗ＲＮ１が回路に悪影響を及ぼす。
【００１４】
図１０は、その理由を説明するための図であり、上述したようにスイッチ用ＭＯＳトランジスタＳ１が遮断された状態での等価回路を簡易的に示したものである。図示したように、スイッチ用ＭＯＳトランジスタＳ１のゲート端子とドレイン端子との間には、端子間容量Ｃｇｄが存在する。（説明を簡略化するため、他の端子間容量については図示および説明を割愛する。）この端子間容量Ｃｇｄを介して、ＮチャネルＭＯＳトランジスタＮ１のオン抵抗ＲＮ１が回路に接続される。すなわち、スイッチ用ＭＯＳトランジスタＳ１が遮断された状態であっても、端子Ｐから容量セルＣ１側を見たときのインピーダンスは無限大とならず、抵抗成分を含んだ有限の容量性インピーダンスを示す。このため、デジタル可変容量回路全体のインピーダンスにも抵抗成分が現れ、回路全体のＱ値が低下してしまう。
【００１５】
次に、図９において、スイッチ用ＭＯＳトランジスタＳ１を導通状態とすることを考える。先と逆に、ＮＯＴゲートＩ１の入力Ｖ１’にローレベルの電位を与えると、ＰチャネルＭＯＳトランジスタＰ１が導通状態、ＮチャネルＭＯＳトランジスタＮ１が遮断状態となるから、制御端子Ｖ１の電位はハイレベルとなる。すなわち、スイッチ用ＭＯＳトランジスタＳ１は導通状態となる。このとき、導通状態にあるＰチャネルＭＯＳトランジスタＰ１のオン抵抗ＲＰ１が回路に悪影響を及ぼす。
【００１６】
図１１は、その理由を説明するための図であり、上述したようにスイッチ用ＭＯＳトランジスタＳ１が導通した状態での等価回路を簡易的に示したものである。図１０の場合と同様に、スイッチ用ＭＯＳトランジスタＳ１の端子間容量Ｃｇｄを介して、ＰチャネルＭＯＳトランジスタＰ１のオン抵抗ＲＰ１が回路に接続される。すなわち、スイッチ用ＭＯＳトランジスタＳ１が導通した状態では、端子Ｐから容量セルＣ１側を見たときのインピーダンスは、単純に容量セルＣ１がもつ容量性リアクタンスのみとならず、抵抗成分を含んだ容量性インピーダンスを示す。このため、デジタル可変容量回路全体のインピーダンスにも抵抗成分が現れ、回路全体のＱ値が低下してしまう。
【００１７】
このように、図２に示したデジタル可変容量の場合においては、スイッチ用ＭＯＳトランジスタＳ１が遮断状態、導通状態のいずれの状態であっても制御端子Ｖ１に接続されたＭＯＳトランジスタのオン抵抗の影響が生じてしまい、回路全体のＱ値低下の問題はより深刻である。ＰチャネルトランジスタＰ１とＮチャネルＭＯＳトランジスタＮ１の双方のオン抵抗を下げれば、この問題は緩和されるが、そのためには双方のトランジスタのチャネル幅を広げざるを得ない。これは、半導体集積回路のチップサイズを大幅に増加させてしまうため、非常に好ましくないことである。
【課題を解決するための手段】
【００１８】
本発明のデジタル可変容量回路は、上記した課題を解決すべく以下の構成とした。
【００１９】
すなわち、少なくとも一つの容量セルと、前記容量セルのそれぞれに直列接続されたスイッチ用ＭＯＳトランジスタとを含み、前記スイッチ用ＭＯＳトランジスタのゲート端子には、ハイレベルの電位を与える第１のＰチャネルＭＯＳトランジスタとローレベルの電位を与える第１のＮチャネルＭＯＳトランジスタが接続されたデジタル可変容量回路において、前記第１のＮチャネルＭＯＳトランジスタと直列に第１の可変抵抗素子を接続し、前記ゲート端子がローレベルの電位となったときに、前記第１の可変抵抗素子の抵抗値を増大させる。あるいは、前記第１のＰチャネルＭＯＳトランジスタと直列に第２の可変抵抗素子を設け、前記ゲート端子がハイレベルの電位となったときに、前記第２の可変抵抗素子の抵抗値を増大させる。
【００２０】
上記構成によれば、第１または第２の可変抵抗素子によって、第１のＰチャネルＭＯＳトランジスタ、または第１のＮチャネルＭＯＳトランジスタを等価的に浮遊状態に近づけ、主回路から切り離すことができる。このため、従来のデジタル可変容量回路の課題であったＱ値の低下を防止することが可能となる。
【００２１】
ここで、前記第１の可変抵抗素子として、第２のＮチャネルＭＯＳトランジスタを設け、前記スイッチ用ＭＯＳトランジスタのゲート端子がローレベルの電位となったときに、前記第２のＮチャネルＭＯＳトランジスタのゲート−ソース端子間に、該ＭＯＳトランジスタの閾値電圧に概略等しい電圧を与える構成とすることができる。あるいは、前記第２の可変抵抗素子として、第２のＰチャネルＭＯＳトランジスタを設け、前記スイッチ用ＭＯＳトランジスタのゲート端子がハイレベルの電位となったときに、前記第２のＰチャネルＭＯＳトランジスタのゲート−ソース端子間に、該ＭＯＳトランジスタの閾値電圧に概略等しい電圧が与えられる構成とすることができる。このような構成によれば、第１または第２の可変抵抗素子を容易に実現することが可能となる。
【発明を実施するための最良の形態】
【００２２】
本発明のデジタル可変容量回路の実施形態を、以下に説明する。
【実施例１】
【００２３】
本発明の請求項１乃至３に関し、実施例１として、図１に示したデジタル可変容量回路の基本構成に本発明を適用した例を説明する。図３は、実施例１に関わる本発明のデジタル可変容量回路の部分構成を示しており、図１におけるスイッチ用ＭＯＳトランジスタＳ１に周辺回路を付加した回路図である。すなわち、同図は、図７に示した従来のデジタル可変容量回路の部分構成と対比されるものである。図３において、ＮチャネルＭＯＳトランジスタＮ１と制御端子Ｖ１との間には、ＮチャネルＭＯＳトランジスタＮ２が挿入されている。そのゲート端子Ｖｘは、ＮチャネルＭＯＳトランジスタＮ３を介して電源電位に接続され、また、ＰチャネルＭＯＳトランジスタＰ３を介して接地電位に接続されている。ＮチャネルＭＯＳトランジスタＮ３のゲート端子とＰチャネルＭＯＳトランジスタのゲート端子は、双方とも制御端子Ｖ１に接続されている。
【００２４】
次に、図３の回路の動作を説明する。最初に、ＮチャネルＭＯＳトランジスタＮ３とＰチャネルＭＯＳトランジスタＰ３の動作について述べておく。制御端子Ｖ１が電源電位であるとき、ＰチャネルＭＯＳトランジスタＰ３は遮断状態となり、ＮチャネルＭＯＳトランジスタＮ３は導通状態となる。これにより、端子Ｖｘの電位は電源電位に近づいていく。しかし、端子Ｖｘの電位がＶｄｄ−Ｖｔｈにまで上昇すると（ここで、Ｖｄｄは電源電位、ＶｔｈはＭＯＳトランジスタの閾値電圧を表す）、ＮチャネルＭＯＳトランジスタＮ３のゲート−ソース端子間電圧は閾値電圧Ｖｔｈを下回り、同トランジスタは遮断状態に転ずる。このため、端子Ｖｘの電位はＶｄｄ−Ｖｔｈに維持される。逆に、制御端子Ｖ１が接地電位であるとき、ＮチャネルＭＯＳトランジスタＮ３は遮断状態となり、ＰチャネルＭＯＳトランジスタＰ３は導通状態となる。これにより、端子Ｖｘの電位は接地電位に近づいていく。しかし、端子Ｖｘの電位がＶｔｈにまで下降すると、ＰチャネルＭＯＳトランジスタＰ３のソース−ゲート端子間電圧は閾値電圧Ｖｔｈを下回り、同トランジスタは遮断状態に転ずる。このため、端子Ｖｘの電位はＶｔｈに維持される。以上説明したように、ＮチャネルＭＯＳトランジスタＮ３とＰチャネルＭＯＳトランジスタＰ３は、制御端子Ｖ１の電位に対して、Ｖｔｈだけずれた電位を端子Ｖｘに供給する機能をもつ。
【００２５】
図３において、スイッチ用ＭＯＳトランジスタＳ１を遮断状態とすることを考える。そのためには、入力Ｖ１’にハイレベルの電圧を与える。このとき、ＰチャネルＭＯＳトランジスタＰ１は遮断状態、ＮチャネルＭＯＳトランジスタＮ１は導通状態となる。また、制御端子Ｖ１の電位が、これ以前に電源電位に維持されていたとすれば、端子Ｖｘの電位はＶｄｄ−Ｖｔｈとなっている。通常、閾値電圧Ｖｔｈは、Ｖｄｄ／２よりも低い値であるので、このとき、ＮチャネルＭＯＳトランジスタＮ２は導通状態となる。したがって、制御端子Ｖ１の電位は接地電位へと転じ、スイッチ用ＭＯＳトランジスタＳ１は遮断状態となる。一方、制御端子Ｖ１の電位変化に伴って、端子Ｖｘの電位はＶｔｈへと変化する。すなわち、導通状態にあったＮチャネルＭＯＳトランジスタＮ２は、導通状態と遮断状態とのちょうど境界となる状態へと遷移する。このような状態では、ＮチャネルＭＯＳトランジスタＮ２は、非常に高い抵抗値をもつ抵抗器とみなされる。この高抵抗によって、ＮチャネルＭＯＳトランジスタＮ１は、等価的に制御端子Ｖ１から切り離される。これにより、ＮチャネルＭＯＳトランジスタＮ１のオン抵抗ＲＮ１がどのような値であろうとも、主回路に影響を与えることはない。したがって、従来のデジタル可変容量回路の欠点であったＱ値の低下は生じない。
【００２６】
一方、スイッチ用ＭＯＳトランジスタＳ１を導通状態としたときは、背景技術の説明においても述べたように、元よりＱ値が低下する心配がない。したがって、図３の回路動作も、図７に示した従来のデジタル可変容量回路と何ら変わっていない。
【００２７】
なお、直列接続された２個のＮチャネルＭＯＳトランジスタＮ１とＮ２の接続順序は、図４に示したように、図３と逆であってもよいことは自明である。
【実施例２】
【００２８】
次に、本発明の請求項４乃至６に関し、実施例２として、図２に示したデジタル可変容量回路の基本構成に本発明を適用した例を説明する。図５は、実施例２に関わる本発明のデジタル可変容量回路の部分構成を示しており、図２におけるスイッチ用ＭＯＳトランジスタＳ１に周辺回路を付加した回路図である。すなわち、同図は、図９に示した従来のデジタル可変容量回路の部分構成と対比されるものである。図５において、ＰチャネルＭＯＳトランジスタＰ１と制御端子Ｖ１との間には、ＰチャネルＭＯＳトランジスタＰ２が挿入されている。また、ＮチャネルＭＯＳトランジスタＮ１と制御端子Ｖ１との間には、実施例１と同じく、ＮチャネルＭＯＳトランジスタＮ２が挿入されている。ＰチャネルＭＯＳトランジスタＰ２のゲート端子とＮチャネルＭＯＳトランジスタＮ２のゲート端子は互いに接続されており、その接続点である端子Ｖｘは、ＮチャネルＭＯＳトランジスタＮ３を介して電源電位に接続され、また、ＰチャネルＭＯＳトランジスタＰ３を介して接地電位に接続されている。ＮチャネルＭＯＳトランジスタＮ３のゲート端子とＰチャネルＭＯＳトランジスタのゲート端子は、双方とも制御端子Ｖ１に接続されている。
【００２９】
次に、図５の回路の動作を説明する。ＮチャネルＭＯＳトランジスタＮ３とＰチャネルＭＯＳトランジスタＰ３の動作については、既に実施例１で説明を加えた通りである。また、スイッチ用ＭＯＳトランジスタＳ１を遮断状態としたときに、ＮチャネルＭＯＳトランジスタＮ２の効果によってＱ値の低下が防止される点についても、実施例１で説明したと同様である。したがって、ここでは、スイッチ用ＭＯＳトランジスタＳ１を導通状態としたときの動作についてのみ説明する。
【００３０】
図５において、スイッチ用ＭＯＳトランジスタＳ１を導通状態とするためには、入力Ｖ１’にローレベルの電位を与える。このとき、ＰチャネルＭＯＳトランジスタＰ１は導通状態、ＮチャネルＭＯＳトランジスタＮ１は遮断状態となる。また、制御端子Ｖ１の電位が、これ以前に接地電位に維持されていたとすれば、端子Ｖｘの電位はＶｔｈとなっている。通常、閾値電圧Ｖｔｈは、Ｖｄｄ／２よりも低い値であるので、このとき、ＰチャネルＭＯＳトランジスタＰ２は導通状態となる。したがって、制御端子Ｖ１の電位は電源電位へと転じ、スイッチ用ＭＯＳトランジスタＳ１は導通状態となる。一方、制御端子Ｖ１の電位変化に伴って、端子Ｖｘの電位はＶｄｄ−Ｖｔｈへと変化する。つまり、ＰチャネルＭＯＳトランジスタＰ２のソース−ゲート端子間電圧は、Ｖｔｈへと向かう。すなわち、導通状態にあったＰチャネルＭＯＳトランジスタＰ２は、導通状態と遮断状態とのちょうど境界となる状態へと遷移する。このような状態では、ＰチャネルＭＯＳトランジスタＰ２は、非常に高い抵抗値をもつ抵抗器とみなされる。この高抵抗によって、ＰチャネルＭＯＳトランジスタＰ１は、等価的に制御端子Ｖ１から切り離される。これにより、ＰチャネルＭＯＳトランジスタＰ１のオン抵抗ＲＰ１がどのような値であろうとも、主回路に影響を与えることはない。したがって、従来のデジタル可変容量回路の欠点であったＱ値の低下は生じない。
【００３１】
なお、直列接続された２個のＰチャネルＭＯＳトランジスタＰ１とＰ２、および直列接続された２個のＮチャネルＭＯＳトランジスタＮ１とＮ２の接続順序は、図６に示したように、それぞれ図５と逆であってもよいことは自明である。
【産業上の利用可能性】
【００３２】
本発明は、容量値の調節が必要とされる各種の回路で利用可能である。とりわけ、背景技術の説明においても例示したように、水晶発振回路の周波数調整の目的に応用して好適である。他の利用例としては、インダクタと組み合わせて、無線通信システムの同調回路を構成する場合にも大変有用である。この場合、デジタル可変容量回路のＱ値が向上することにより、通信品質を高めることが可能となる。
【図面の簡単な説明】
【００３３】
【図１】デジタル可変容量回路の第１の基本構成を示す回路図。
【図２】デジタル可変容量回路の第２の基本構成を示す回路図。
【図３】本発明のデジタル可変容量回路の第１の部分構成を示す回路図。
【図４】本発明のデジタル可変容量回路の第１の部分構成の変形例を示す回路図。
【図５】本発明のデジタル可変容量回路の第２の部分構成を示す回路図。
【図６】本発明のデジタル可変容量回路の第２の部分構成の変形例を示す回路図。
【図７】従来のデジタル可変容量回路の第１の部分構成を示す回路図。
【図８】従来のデジタル可変容量回路の第１の部分構成に関わる等価回路図。
【図９】従来のデジタル可変容量回路の第２の部分構成を示す回路図。
【図１０】従来のデジタル可変容量回路の第２の部分構成に関わる等価回路図。
【図１１】従来のデジタル可変容量回路の第２の部分構成に関わる等価回路図。
【符号の説明】
【００３４】
Ｃ１，Ｃ２，．．．Ｃｎ 容量セル
Ｓ１，Ｓ２，．．．Ｓｎ スイッチ用ＭＯＳトランジスタ
Ｖ１，Ｖ２，．．．Ｖｎ 制御端子
Ｐ１，Ｐ２，Ｐ３ ＰチャネルＭＯＳトランジスタ
Ｎ１，Ｎ２，Ｎ３ ＮチャネルＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は、主として半導体集積回路の内部に設けられたデジタル可変容量回路に関するものであり、特に回路のＱ値（共振先鋭度）を向上させることを目的としたものである。
【背景技術】
【０００２】
図１は、従来から用いられているデジタル可変容量回路の第１の基本構成を示す回路図である。図１において、Ｃ１，Ｃ２，．．．Ｃｎは容量セルであり、各容量セルの一端（図面上の下側端子）と接地電位との間には、スイッチ用ＭＯＳトランジスタＳ１，Ｓ２，．．．Ｓｎが各々接続されている。ここでは、スイッチ用ＭＯＳトランジスタＳ１，Ｓ２，．．．Ｓｎには、それぞれＮチャネルＭＯＳトランジスタが用いられている。スイッチ用ＭＯＳトランジスタＳ１，Ｓ２，．．．Ｓｎの各ゲート端子は、容量を可変するための制御端子として機能する。スイッチ用ＭＯＳトランジスタＳ１，Ｓ２，．．．Ｓｎは、制御端子Ｖ１，Ｖ２，．．．Ｖｎにハイレベルの電位（通常は電源電位）が与えられると導通する。逆に、制御端子Ｖ１，Ｖ２，．．．Ｖｎにローレベルの電位（通常は０Ｖ）が与えられると遮断状態となる。例えば、制御端子Ｖ１にハイレベルの電位を与えて、スイッチ用ＭＯＳトランジスタＳ１を導通状態とすれば、容量セルＣ１が端子Ｐと接地電位間に接続される。逆に、制御端子Ｖ１にローレベルの電位を与えて、スイッチ用ＭＯＳトランジスタＳ１を遮断状態とすれば、容量セルＣ１は浮遊状態となり、回路から切り離される。すなわち、制御端子Ｖ１，Ｖ２，．．．Ｖｎの電位を各々適宜設定して、ｎ個のスイッチ用ＭＯＳトランジスタＳ１，Ｓ２，．．．Ｓｎを選択的に導通させることにより、端子Ｐと接地電位との間に得られる容量の値を可変することができる。なお、スイッチ用ＭＯＳトランジスタＳ１，Ｓ２，．．．Ｓｎの各ソース端子（図面上の下側端子）の接続先は、接地電位には限られない。また、ソース端子の接続先の電位によっては、スイッチ用ＭＯＳトランジスタＳ１，Ｓ２，．．．ＳｎはＰチャネルＭＯＳトランジスタに置換されることもある。
【０００３】
次に、図２は、従来から用いられているデジタル可変容量回路の第２の基本構成を示す回路図である。図２においては、各容量セルＣ１，Ｃ２，．．．Ｃｎの他の一端（図面上の上側端子）と端子Ｐとの間にスイッチ用ＭＯＳトランジスタＳ１，Ｓ２，．．．Ｓｎが各々接続されている。ここでも、スイッチ用ＭＯＳトランジスタＳ１，Ｓ２，．．．Ｓｎは、ＮチャネルＭＯＳトランジスタであるものと仮定しているが、端子Ｐに与えられる電位によっては、ＰチャネルＭＯＳトランジスタに置換されることもある。通常、半導体集積回路内に容量セルを形成した場合、下層側の電極と半導体基板（サブストレート）との間に寄生容量が生じる。そこで、下層側の電極を、図２のように接地電位に接続してしまえば、寄生容量に信号電流が流れることがなくなり、実質的に寄生容量の影響を排除できる。すなわち、図２の回路は、寄生容量の存在が問題となる場合に利用される。図２の回路の動作は、基本的に図１と同様であるので、説明を省略する。
【０００４】
このようなデジタル可変容量回路は、容量値の調節が必要とされる各種の回路で使用されている。その例として、特許文献１または特許文献２を挙げることができる。これら文献では、いずれも水晶発振回路の周波数調整の目的でデジタル可変容量が用いられている。
【０００５】
【特許文献１】特許第３４２１７４７号公報（図１１）
【特許文献２】特開２００２−６４３３２号公報（図５）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、図１に示したデジタル可変容量回路においては、可変容量のＱ値が低下してしまう問題点があった。その理由を以下に説明する。
【０００７】
デジタル可変容量回路が半導体集積回路の内部に設けられた場合、制御端子Ｖ１，Ｖ２，．．．Ｖｎに外部から直接的に電位が与えられることはまれであり、通常は半導体集積回路内部に設けられたゲート回路を介して間接的に電位が与えられる。例えば、図１におけるスイッチ用ＭＯＳトランジスタＳ１の周辺回路は図７に示すような構成となる。ここでは、制御端子Ｖ１は、ＮＯＴゲートＩ１を介して電位を与えられている。Ｉ１はＮＯＴゲートに限られず、ＮＡＮＤゲート、ＮＯＲゲートなど、回路の仕様に応じて適宜異なるものが用いられるが、ここでは説明を簡単にするために、ＮＯＴゲートであることを仮定する。
【０００８】
いま、図７において、スイッチ用ＭＯＳトランジスタＳ１を遮断状態とすることを考える。ＮＯＴゲートＩ１の入力Ｖ１’にハイレベルの電位を与えると、ＰチャネルＭＯＳトランジスタＰ１は遮断状態、ＮチャネルＭＯＳトランジスタＮ１は導通状態となるから、制御端子Ｖ１の電位はローレベルとなる。すなわち、スイッチ用ＭＯＳトランジスタＳ１は遮断状態となる。このとき、導通状態にあるＮチャネルＭＯＳトランジスタＮ１のオン抵抗ＲＮ１が回路に悪影響を及ぼす。
【０００９】
図８は、その理由を説明するための図であり、上述したようにスイッチ用ＭＯＳトランジスタＳ１が遮断された状態での等価回路を簡易的に示したものである。図示したように、スイッチ用ＭＯＳトランジスタＳ１のゲート端子とドレイン端子（図面上の上側端子）との間には、端子間容量Ｃｇｄが存在する。（説明を簡略化するため、他の端子間容量については図示および説明を割愛する。）スイッチ用ＭＯＳトランジスタＳ１は、オン抵抗を下げるためにある程度広いチャネル幅を有しているのが普通であり、それゆえ端子間容量Ｃｇｄも無視できない値となる。この端子間容量Ｃｇｄを介して、ＮチャネルＭＯＳトランジスタＮ１のオン抵抗ＲＮ１が回路に接続される。すなわち、スイッチ用ＭＯＳトランジスタＳ１が遮断された状態であっても、端子Ｐから容量セルＣ１側を見たときのインピーダンスは無限大とならず、抵抗成分を含んだ有限の容量性インピーダンスを示す。このため、デジタル可変容量回路全体のインピーダンスにも抵抗成分が現れ、回路全体のＱ値（共振先鋭度）が低下してしまう。例えば、先の特許文献１および２のように、水晶発振回路に本回路が適用された場合についていえば、Ｑ値の低下は発振余裕度の低下や位相ノイズの増加といった不具合を招く。
【００１０】
ＮチャネルＭＯＳトランジスタＮ１のオン抵抗が十分に低ければ、この問題は緩和されるが、そのためには、当該トランジスタのチャネル幅を広げざるを得ない。これは半導体集積回路のチップサイズを増加させてしまうため、一般的に好ましくない。
【００１１】
一方、ＮＯＴゲートＩ１の入力Ｖ１’にローレベルの電位を与えると、ＰチャネルＭＯＳトランジスタＰ１は導通状態、ＮチャネルＭＯＳトランジスタＮ１は遮断状態となるから、制御端子Ｖ１の電位はハイレベルとなる。すなわち、スイッチ用ＭＯＳトランジスタＳ１は導通状態となる。この状態においては、容量セルＣ１の下端（図面上の下側端子）が、ほぼ接地電位になることから、導通状態にあるＰチャネルＭＯＳトランジスタＰ１のオン抵抗が主回路に影響を及ぼす心配はない。
【００１２】
先と同様の課題は、図２に示したデジタル可変容量回路においても存在する。図９は、図２におけるスイッチ用ＭＯＳトランジスタＳ１の周辺回路例を示している。ここでも、制御端子Ｖ１は、ＮＯＴゲートＩ１を介して電位を与えられるものと仮定する。
【００１３】
図９において、まず、スイッチ用ＭＯＳトランジスタＳ１を遮断状態とすることを考える。ＮＯＴゲートＩ１の入力Ｖ１’にハイレベルの電位を与えると、ＰチャネルＭＯＳトランジスタＰ１は遮断状態、ＮチャネルＭＯＳトランジスタＮ１は導通状態となるから、制御端子Ｖ１の電位はローレベルとなる。すなわち、スイッチ用ＭＯＳトランジスタＳ１は遮断状態となる。このとき、導通状態にあるＮチャネルＭＯＳトランジスタＮ１のオン抵抗ＲＮ１が回路に悪影響を及ぼす。
【００１４】
図１０は、その理由を説明するための図であり、上述したようにスイッチ用ＭＯＳトランジスタＳ１が遮断された状態での等価回路を簡易的に示したものである。図示したように、スイッチ用ＭＯＳトランジスタＳ１のゲート端子とドレイン端子との間には、端子間容量Ｃｇｄが存在する。（説明を簡略化するため、他の端子間容量については図示および説明を割愛する。）この端子間容量Ｃｇｄを介して、ＮチャネルＭＯＳトランジスタＮ１のオン抵抗ＲＮ１が回路に接続される。すなわち、スイッチ用ＭＯＳトランジスタＳ１が遮断された状態であっても、端子Ｐから容量セルＣ１側を見たときのインピーダンスは無限大とならず、抵抗成分を含んだ有限の容量性インピーダンスを示す。このため、デジタル可変容量回路全体のインピーダンスにも抵抗成分が現れ、回路全体のＱ値が低下してしまう。
【００１５】
次に、図９において、スイッチ用ＭＯＳトランジスタＳ１を導通状態とすることを考える。先と逆に、ＮＯＴゲートＩ１の入力Ｖ１’にローレベルの電位を与えると、ＰチャネルＭＯＳトランジスタＰ１が導通状態、ＮチャネルＭＯＳトランジスタＮ１が遮断状態となるから、制御端子Ｖ１の電位はハイレベルとなる。すなわち、スイッチ用ＭＯＳトランジスタＳ１は導通状態となる。このとき、導通状態にあるＰチャネルＭＯＳトランジスタＰ１のオン抵抗ＲＰ１が回路に悪影響を及ぼす。
【００１６】
図１１は、その理由を説明するための図であり、上述したようにスイッチ用ＭＯＳトランジスタＳ１が導通した状態での等価回路を簡易的に示したものである。図１０の場合と同様に、スイッチ用ＭＯＳトランジスタＳ１の端子間容量Ｃｇｄを介して、ＰチャネルＭＯＳトランジスタＰ１のオン抵抗ＲＰ１が回路に接続される。すなわち、スイッチ用ＭＯＳトランジスタＳ１が導通した状態では、端子Ｐから容量セルＣ１側を見たときのインピーダンスは、単純に容量セルＣ１がもつ容量性リアクタンスのみとならず、抵抗成分を含んだ容量性インピーダンスを示す。このため、デジタル可変容量回路全体のインピーダンスにも抵抗成分が現れ、回路全体のＱ値が低下してしまう。
【００１７】
このように、図２に示したデジタル可変容量の場合においては、スイッチ用ＭＯＳトランジスタＳ１が遮断状態、導通状態のいずれの状態であっても制御端子Ｖ１に接続されたＭＯＳトランジスタのオン抵抗の影響が生じてしまい、回路全体のＱ値低下の問題はより深刻である。ＰチャネルトランジスタＰ１とＮチャネルＭＯＳトランジスタＮ１の双方のオン抵抗を下げれば、この問題は緩和されるが、そのためには双方のトランジスタのチャネル幅を広げざるを得ない。これは、半導体集積回路のチップサイズを大幅に増加させてしまうため、非常に好ましくないことである。
【課題を解決するための手段】
【００１８】
本発明のデジタル可変容量回路は、上記した課題を解決すべく以下の構成とした。
【００１９】
すなわち、少なくとも一つの容量セルと、前記容量セルのそれぞれに直列接続されたスイッチ用ＭＯＳトランジスタとを含み、前記スイッチ用ＭＯＳトランジスタのゲート端子には、ハイレベルの電位を与える第１のＰチャネルＭＯＳトランジスタとローレベルの電位を与える第１のＮチャネルＭＯＳトランジスタが接続されたデジタル可変容量回路において、前記第１のＮチャネルＭＯＳトランジスタと直列に第１の可変抵抗素子を接続し、前記ゲート端子がローレベルの電位となったときに、前記第１の可変抵抗素子の抵抗値を増大させる。あるいは、前記第１のＰチャネルＭＯＳトランジスタと直列に第２の可変抵抗素子を設け、前記ゲート端子がハイレベルの電位となったときに、前記第２の可変抵抗素子の抵抗値を増大させる。
【００２０】
上記構成によれば、第１または第２の可変抵抗素子によって、第１のＰチャネルＭＯＳトランジスタ、または第１のＮチャネルＭＯＳトランジスタを等価的に浮遊状態に近づけ、主回路から切り離すことができる。このため、従来のデジタル可変容量回路の課題であったＱ値の低下を防止することが可能となる。
【００２１】
ここで、前記第１の可変抵抗素子として、第２のＮチャネルＭＯＳトランジスタを設け、前記スイッチ用ＭＯＳトランジスタのゲート端子がローレベルの電位となったときに、前記第２のＮチャネルＭＯＳトランジスタのゲート−ソース端子間に、該ＭＯＳトランジスタの閾値電圧に概略等しい電圧を与える構成とすることができる。あるいは、前記第２の可変抵抗素子として、第２のＰチャネルＭＯＳトランジスタを設け、前記スイッチ用ＭＯＳトランジスタのゲート端子がハイレベルの電位となったときに、前記第２のＰチャネルＭＯＳトランジスタのゲート−ソース端子間に、該ＭＯＳトランジスタの閾値電圧に概略等しい電圧が与えられる構成とすることができる。このような構成によれば、第１または第２の可変抵抗素子を容易に実現することが可能となる。
【発明を実施するための最良の形態】
【００２２】
本発明のデジタル可変容量回路の実施形態を、以下に説明する。
【実施例１】
【００２３】
本発明の請求項１乃至３に関し、実施例１として、図１に示したデジタル可変容量回路の基本構成に本発明を適用した例を説明する。図３は、実施例１に関わる本発明のデジタル可変容量回路の部分構成を示しており、図１におけるスイッチ用ＭＯＳトランジスタＳ１に周辺回路を付加した回路図である。すなわち、同図は、図７に示した従来のデジタル可変容量回路の部分構成と対比されるものである。図３において、ＮチャネルＭＯＳトランジスタＮ１と制御端子Ｖ１との間には、ＮチャネルＭＯＳトランジスタＮ２が挿入されている。そのゲート端子Ｖｘは、ＮチャネルＭＯＳトランジスタＮ３を介して電源電位に接続され、また、ＰチャネルＭＯＳトランジスタＰ３を介して接地電位に接続されている。ＮチャネルＭＯＳトランジスタＮ３のゲート端子とＰチャネルＭＯＳトランジスタのゲート端子は、双方とも制御端子Ｖ１に接続されている。
【００２４】
次に、図３の回路の動作を説明する。最初に、ＮチャネルＭＯＳトランジスタＮ３とＰチャネルＭＯＳトランジスタＰ３の動作について述べておく。制御端子Ｖ１が電源電位であるとき、ＰチャネルＭＯＳトランジスタＰ３は遮断状態となり、ＮチャネルＭＯＳトランジスタＮ３は導通状態となる。これにより、端子Ｖｘの電位は電源電位に近づいていく。しかし、端子Ｖｘの電位がＶｄｄ−Ｖｔｈにまで上昇すると（ここで、Ｖｄｄは電源電位、ＶｔｈはＭＯＳトランジスタの閾値電圧を表す）、ＮチャネルＭＯＳトランジスタＮ３のゲート−ソース端子間電圧は閾値電圧Ｖｔｈを下回り、同トランジスタは遮断状態に転ずる。このため、端子Ｖｘの電位はＶｄｄ−Ｖｔｈに維持される。逆に、制御端子Ｖ１が接地電位であるとき、ＮチャネルＭＯＳトランジスタＮ３は遮断状態となり、ＰチャネルＭＯＳトランジスタＰ３は導通状態となる。これにより、端子Ｖｘの電位は接地電位に近づいていく。しかし、端子Ｖｘの電位がＶｔｈにまで下降すると、ＰチャネルＭＯＳトランジスタＰ３のソース−ゲート端子間電圧は閾値電圧Ｖｔｈを下回り、同トランジスタは遮断状態に転ずる。このため、端子Ｖｘの電位はＶｔｈに維持される。以上説明したように、ＮチャネルＭＯＳトランジスタＮ３とＰチャネルＭＯＳトランジスタＰ３は、制御端子Ｖ１の電位に対して、Ｖｔｈだけずれた電位を端子Ｖｘに供給する機能をもつ。
【００２５】
図３において、スイッチ用ＭＯＳトランジスタＳ１を遮断状態とすることを考える。そのためには、入力Ｖ１’にハイレベルの電圧を与える。このとき、ＰチャネルＭＯＳトランジスタＰ１は遮断状態、ＮチャネルＭＯＳトランジスタＮ１は導通状態となる。また、制御端子Ｖ１の電位が、これ以前に電源電位に維持されていたとすれば、端子Ｖｘの電位はＶｄｄ−Ｖｔｈとなっている。通常、閾値電圧Ｖｔｈは、Ｖｄｄ／２よりも低い値であるので、このとき、ＮチャネルＭＯＳトランジスタＮ２は導通状態となる。したがって、制御端子Ｖ１の電位は接地電位へと転じ、スイッチ用ＭＯＳトランジスタＳ１は遮断状態となる。一方、制御端子Ｖ１の電位変化に伴って、端子Ｖｘの電位はＶｔｈへと変化する。すなわち、導通状態にあったＮチャネルＭＯＳトランジスタＮ２は、導通状態と遮断状態とのちょうど境界となる状態へと遷移する。このような状態では、ＮチャネルＭＯＳトランジスタＮ２は、非常に高い抵抗値をもつ抵抗器とみなされる。この高抵抗によって、ＮチャネルＭＯＳトランジスタＮ１は、等価的に制御端子Ｖ１から切り離される。これにより、ＮチャネルＭＯＳトランジスタＮ１のオン抵抗ＲＮ１がどのような値であろうとも、主回路に影響を与えることはない。したがって、従来のデジタル可変容量回路の欠点であったＱ値の低下は生じない。
【００２６】
一方、スイッチ用ＭＯＳトランジスタＳ１を導通状態としたときは、背景技術の説明においても述べたように、元よりＱ値が低下する心配がない。したがって、図３の回路動作も、図７に示した従来のデジタル可変容量回路と何ら変わっていない。
【００２７】
なお、直列接続された２個のＮチャネルＭＯＳトランジスタＮ１とＮ２の接続順序は、図４に示したように、図３と逆であってもよいことは自明である。
【実施例２】
【００２８】
次に、本発明の請求項４乃至６に関し、実施例２として、図２に示したデジタル可変容量回路の基本構成に本発明を適用した例を説明する。図５は、実施例２に関わる本発明のデジタル可変容量回路の部分構成を示しており、図２におけるスイッチ用ＭＯＳトランジスタＳ１に周辺回路を付加した回路図である。すなわち、同図は、図９に示した従来のデジタル可変容量回路の部分構成と対比されるものである。図５において、ＰチャネルＭＯＳトランジスタＰ１と制御端子Ｖ１との間には、ＰチャネルＭＯＳトランジスタＰ２が挿入されている。また、ＮチャネルＭＯＳトランジスタＮ１と制御端子Ｖ１との間には、実施例１と同じく、ＮチャネルＭＯＳトランジスタＮ２が挿入されている。ＰチャネルＭＯＳトランジスタＰ２のゲート端子とＮチャネルＭＯＳトランジスタＮ２のゲート端子は互いに接続されており、その接続点である端子Ｖｘは、ＮチャネルＭＯＳトランジスタＮ３を介して電源電位に接続され、また、ＰチャネルＭＯＳトランジスタＰ３を介して接地電位に接続されている。ＮチャネルＭＯＳトランジスタＮ３のゲート端子とＰチャネルＭＯＳトランジスタのゲート端子は、双方とも制御端子Ｖ１に接続されている。
【００２９】
次に、図５の回路の動作を説明する。ＮチャネルＭＯＳトランジスタＮ３とＰチャネルＭＯＳトランジスタＰ３の動作については、既に実施例１で説明を加えた通りである。また、スイッチ用ＭＯＳトランジスタＳ１を遮断状態としたときに、ＮチャネルＭＯＳトランジスタＮ２の効果によってＱ値の低下が防止される点についても、実施例１で説明したと同様である。したがって、ここでは、スイッチ用ＭＯＳトランジスタＳ１を導通状態としたときの動作についてのみ説明する。
【００３０】
図５において、スイッチ用ＭＯＳトランジスタＳ１を導通状態とするためには、入力Ｖ１’にローレベルの電位を与える。このとき、ＰチャネルＭＯＳトランジスタＰ１は導通状態、ＮチャネルＭＯＳトランジスタＮ１は遮断状態となる。また、制御端子Ｖ１の電位が、これ以前に接地電位に維持されていたとすれば、端子Ｖｘの電位はＶｔｈとなっている。通常、閾値電圧Ｖｔｈは、Ｖｄｄ／２よりも低い値であるので、このとき、ＰチャネルＭＯＳトランジスタＰ２は導通状態となる。したがって、制御端子Ｖ１の電位は電源電位へと転じ、スイッチ用ＭＯＳトランジスタＳ１は導通状態となる。一方、制御端子Ｖ１の電位変化に伴って、端子Ｖｘの電位はＶｄｄ−Ｖｔｈへと変化する。つまり、ＰチャネルＭＯＳトランジスタＰ２のソース−ゲート端子間電圧は、Ｖｔｈへと向かう。すなわち、導通状態にあったＰチャネルＭＯＳトランジスタＰ２は、導通状態と遮断状態とのちょうど境界となる状態へと遷移する。このような状態では、ＰチャネルＭＯＳトランジスタＰ２は、非常に高い抵抗値をもつ抵抗器とみなされる。この高抵抗によって、ＰチャネルＭＯＳトランジスタＰ１は、等価的に制御端子Ｖ１から切り離される。これにより、ＰチャネルＭＯＳトランジスタＰ１のオン抵抗ＲＰ１がどのような値であろうとも、主回路に影響を与えることはない。したがって、従来のデジタル可変容量回路の欠点であったＱ値の低下は生じない。
【００３１】
なお、直列接続された２個のＰチャネルＭＯＳトランジスタＰ１とＰ２、および直列接続された２個のＮチャネルＭＯＳトランジスタＮ１とＮ２の接続順序は、図６に示したように、それぞれ図５と逆であってもよいことは自明である。
【産業上の利用可能性】
【００３２】
本発明は、容量値の調節が必要とされる各種の回路で利用可能である。とりわけ、背景技術の説明においても例示したように、水晶発振回路の周波数調整の目的に応用して好適である。他の利用例としては、インダクタと組み合わせて、無線通信システムの同調回路を構成する場合にも大変有用である。この場合、デジタル可変容量回路のＱ値が向上することにより、通信品質を高めることが可能となる。
【図面の簡単な説明】
【００３３】
【図１】デジタル可変容量回路の第１の基本構成を示す回路図。
【図２】デジタル可変容量回路の第２の基本構成を示す回路図。
【図３】本発明のデジタル可変容量回路の第１の部分構成を示す回路図。
【図４】本発明のデジタル可変容量回路の第１の部分構成の変形例を示す回路図。
【図５】本発明のデジタル可変容量回路の第２の部分構成を示す回路図。
【図６】本発明のデジタル可変容量回路の第２の部分構成の変形例を示す回路図。
【図７】従来のデジタル可変容量回路の第１の部分構成を示す回路図。
【図８】従来のデジタル可変容量回路の第１の部分構成に関わる等価回路図。
【図９】従来のデジタル可変容量回路の第２の部分構成を示す回路図。
【図１０】従来のデジタル可変容量回路の第２の部分構成に関わる等価回路図。
【図１１】従来のデジタル可変容量回路の第２の部分構成に関わる等価回路図。
【符号の説明】
【００３４】
Ｃ１，Ｃ２，．．．Ｃｎ 容量セル
Ｓ１，Ｓ２，．．．Ｓｎ スイッチ用ＭＯＳトランジスタ
Ｖ１，Ｖ２，．．．Ｖｎ 制御端子
Ｐ１，Ｐ２，Ｐ３ ＰチャネルＭＯＳトランジスタ
Ｎ１，Ｎ２，Ｎ３ ＮチャネルＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
少なくとも一つの容量セルと、前記容量セルのそれぞれに直列接続されたスイッチ用ＭＯＳトランジスタとを含み、前記スイッチ用ＭＯＳトランジスタのゲート端子には、ハイレベルの電位を与える第１のＰチャネルＭＯＳトランジスタとローレベルの電位を与える第１のＮチャネルＭＯＳトランジスタが接続されたデジタル可変容量回路において、
前記第１のＮチャネルＭＯＳトランジスタと直列に第１の可変抵抗素子が接続されており、前記ゲート端子がローレベルの電位となったときに、前記第１の可変抵抗素子の抵抗値が増大することを特徴とするデジタル可変容量回路。
【請求項２】
前記第１の可変抵抗素子として、第２のＮチャネルＭＯＳトランジスタを設け、前記スイッチ用ＭＯＳトランジスタのゲート端子がローレベルの電位となったときに、前記第２のＮチャネルＭＯＳトランジスタのゲート−ソース端子間には、該ＭＯＳトランジスタの閾値電圧に概略等しい電圧が与えられることを特徴とする請求項１記載のデジタル可変容量回路。
【請求項３】
前記第１の可変抵抗素子として、第２のＮチャネルＭＯＳトランジスタを設け、前記第２のＮチャネルＭＯＳトランジスタのゲート端子と電源電位との間には第３のＮチャネルＭＯＳトランジスタが接続され、前記第２のＮチャネルＭＯＳトランジスタのゲート端子と接地電位との間には第３のＰチャネルＭＯＳトランジスタが接続され、前記第３のＮチャネルＭＯＳトランジスタのゲート端子と、前記第３のＰチャネルＭＯＳトランジスタのゲート端子は、前記スイッチ用ＭＯＳトランジスタのゲート端子と接続されていることを特徴とする請求項１記載のデジタル可変容量回路。
【請求項４】
少なくとも一つの容量セルと、前記容量セルのそれぞれに直列接続されたスイッチ用ＭＯＳトランジスタとを含み、前記スイッチ用ＭＯＳトランジスタのゲート端子には、ハイレベルの電位を与える第１のＰチャネルＭＯＳトランジスタとローレベルの電位を与える第１のＮチャネルＭＯＳトランジスタが接続されたデジタル可変容量回路において、
前記第１のＰチャネルＭＯＳトランジスタと直列に第２の可変抵抗素子が接続されており、前記ゲート端子がハイレベルの電位となったときに、前記第２の可変抵抗素子の抵抗値が増大することを特徴とするデジタル可変容量回路。
【請求項５】
前記第２の可変抵抗素子として、第２のＰチャネルＭＯＳトランジスタを設け、前記スイッチ用ＭＯＳトランジスタのゲート端子がハイレベルの電位となったときに、前記第２のＰチャネルＭＯＳトランジスタのゲート−ソース端子間には、該ＭＯＳトランジスタの閾値電圧に概略等しい電圧が与えられることを特徴とする請求項４記載のデジタル可変容量回路。
【請求項６】
前記第２の可変抵抗素子として、第２のＰチャネルＭＯＳトランジスタを設け、前記第２のＰチャネルＭＯＳトランジスタのゲート端子と電源電位との間には第３のＮチャネルＭＯＳトランジスタが接続され、前記第２のＮチャネルＭＯＳトランジスタのゲート端子と接地電位との間には第３のＰチャネルＭＯＳトランジスタが接続され、前記第３のＮチャネルＭＯＳトランジスタのゲート端子と、前記第３のＰチャネルＭＯＳトランジスタのゲート端子は、前記スイッチ用ＭＯＳトランジスタのゲート端子と接続されていることを特徴とする請求項１記載のデジタル可変容量回路。
【請求項１】
少なくとも一つの容量セルと、前記容量セルのそれぞれに直列接続されたスイッチ用ＭＯＳトランジスタとを含み、前記スイッチ用ＭＯＳトランジスタのゲート端子には、ハイレベルの電位を与える第１のＰチャネルＭＯＳトランジスタとローレベルの電位を与える第１のＮチャネルＭＯＳトランジスタが接続されたデジタル可変容量回路において、
前記第１のＮチャネルＭＯＳトランジスタと直列に第１の可変抵抗素子が接続されており、前記ゲート端子がローレベルの電位となったときに、前記第１の可変抵抗素子の抵抗値が増大することを特徴とするデジタル可変容量回路。
【請求項２】
前記第１の可変抵抗素子として、第２のＮチャネルＭＯＳトランジスタを設け、前記スイッチ用ＭＯＳトランジスタのゲート端子がローレベルの電位となったときに、前記第２のＮチャネルＭＯＳトランジスタのゲート−ソース端子間には、該ＭＯＳトランジスタの閾値電圧に概略等しい電圧が与えられることを特徴とする請求項１記載のデジタル可変容量回路。
【請求項３】
前記第１の可変抵抗素子として、第２のＮチャネルＭＯＳトランジスタを設け、前記第２のＮチャネルＭＯＳトランジスタのゲート端子と電源電位との間には第３のＮチャネルＭＯＳトランジスタが接続され、前記第２のＮチャネルＭＯＳトランジスタのゲート端子と接地電位との間には第３のＰチャネルＭＯＳトランジスタが接続され、前記第３のＮチャネルＭＯＳトランジスタのゲート端子と、前記第３のＰチャネルＭＯＳトランジスタのゲート端子は、前記スイッチ用ＭＯＳトランジスタのゲート端子と接続されていることを特徴とする請求項１記載のデジタル可変容量回路。
【請求項４】
少なくとも一つの容量セルと、前記容量セルのそれぞれに直列接続されたスイッチ用ＭＯＳトランジスタとを含み、前記スイッチ用ＭＯＳトランジスタのゲート端子には、ハイレベルの電位を与える第１のＰチャネルＭＯＳトランジスタとローレベルの電位を与える第１のＮチャネルＭＯＳトランジスタが接続されたデジタル可変容量回路において、
前記第１のＰチャネルＭＯＳトランジスタと直列に第２の可変抵抗素子が接続されており、前記ゲート端子がハイレベルの電位となったときに、前記第２の可変抵抗素子の抵抗値が増大することを特徴とするデジタル可変容量回路。
【請求項５】
前記第２の可変抵抗素子として、第２のＰチャネルＭＯＳトランジスタを設け、前記スイッチ用ＭＯＳトランジスタのゲート端子がハイレベルの電位となったときに、前記第２のＰチャネルＭＯＳトランジスタのゲート−ソース端子間には、該ＭＯＳトランジスタの閾値電圧に概略等しい電圧が与えられることを特徴とする請求項４記載のデジタル可変容量回路。
【請求項６】
前記第２の可変抵抗素子として、第２のＰチャネルＭＯＳトランジスタを設け、前記第２のＰチャネルＭＯＳトランジスタのゲート端子と電源電位との間には第３のＮチャネルＭＯＳトランジスタが接続され、前記第２のＮチャネルＭＯＳトランジスタのゲート端子と接地電位との間には第３のＰチャネルＭＯＳトランジスタが接続され、前記第３のＮチャネルＭＯＳトランジスタのゲート端子と、前記第３のＰチャネルＭＯＳトランジスタのゲート端子は、前記スイッチ用ＭＯＳトランジスタのゲート端子と接続されていることを特徴とする請求項１記載のデジタル可変容量回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００７−１４９９２５（Ｐ２００７−１４９９２５Ａ）
【公開日】平成１９年６月１４日（２００７．６．１４）
【国際特許分類】
【出願番号】特願２００５−３４１６７６（Ｐ２００５−３４１６７６）
【出願日】平成１７年１１月２８日（２００５．１１．２８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【公開日】平成１９年６月１４日（２００７．６．１４）
【国際特許分類】
【出願日】平成１７年１１月２８日（２００５．１１．２８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
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