データ並換装置、データ並換方法及びデータ並換プログラム
【課題】
本発明は、不要データが混在した並列データの処理を容易化できるようにする。
【解決手段】
本発明は、シリアルの入力データＤｓがＮチャンネルに順次割り振られた補間データＤｉを取得すると共に各データが必要データ又は不要データのいずれであるかを示すイネーブル信号ｅｎを取得し、さらに補間データＤｉのうち不要データを除外し、必要データのみを元の順序に従いＮチャンネルに再割当して出力するデータ再割当部４１と、除外された不要データの積算回数ｄがＮ以上になった時点で必要データに代えて全チャンネルから不要なダミーデータＤｄを出力するダミーデータ出力部４２と、必要データを出力する際又はダミーデータＤｄを出力する際に各データが必要データ又は不要データであることを示す統一イネーブル信号ｅｕを生成して出力する統一イネーブル信号出力部４３とを設けた。
本発明は、不要データが混在した並列データの処理を容易化できるようにする。
【解決手段】
本発明は、シリアルの入力データＤｓがＮチャンネルに順次割り振られた補間データＤｉを取得すると共に各データが必要データ又は不要データのいずれであるかを示すイネーブル信号ｅｎを取得し、さらに補間データＤｉのうち不要データを除外し、必要データのみを元の順序に従いＮチャンネルに再割当して出力するデータ再割当部４１と、除外された不要データの積算回数ｄがＮ以上になった時点で必要データに代えて全チャンネルから不要なダミーデータＤｄを出力するダミーデータ出力部４２と、必要データを出力する際又はダミーデータＤｄを出力する際に各データが必要データ又は不要データであることを示す統一イネーブル信号ｅｕを生成して出力する統一イネーブル信号出力部４３とを設けた。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデータ並換装置、データ並換方法及びデータ並換プログラムに関し、例えば光ディスクからデータを読み出す光ディスク装置に適用して好適なものである。
【背景技術】
【０００２】
従来、光ディスク装置においては、光ディスクから読み出したアナログの再生ＲＦ（Radio Frequency）信号を基にディジタルデータを高精度に判別することにより、記録されたデータを正確に再生し得るようになされている。
【０００３】
特に近年の光ディスク装置においては、再生ＲＦ信号を標本化する際、本来のサンプリングタイミングに合わせてデータを再生するために、タイミング調整や補間等を行うＩＴＲ（Interpolated Timing Recovery）を用いることがある（例えば、非特許文献１及び非特許文献２参照）。
【０００４】
実際上ＩＴＲでは、本来のサンプリングレートよりも速いサンプリングレートで標本化を行うことにより本来のデータよりも多いサンプル数でなるデータを生成し、このデータの中から不要なデータを廃棄することにより、必要なデータを残すようになされている。
【０００５】
例えば図２６に示すように、光ディスク装置１は、制御部２により全体を統括制御しており、レーザピックアップ３によりレーザ光を光ディスク１００へ照射させると共にその反射光を基に再生ＲＦ信号を生成させて、これをアンプ４によって増幅し、さらにＡＧＣ（Auto Gain Control）回路５により信号レベルを調整した後、これを位相同期部６へ供給する。
【０００６】
位相同期部６はＰＬＬ（Phase Locked Loop）回路７によるサンプリング位相の同期やＰＲ（Partial Response）等化器８による信号波形の整形等を行うと共にＡＧＣ回路５へゲインのフィードバック制御用の信号を送出し、また出力信号を最尤復号器９へ送出する。最尤復号器９は、位相同期部６から供給された出力信号を基に最尤復号処理を行い、その結果得られた復号データを復調回路１０へ供給する。復調回路１０は、最尤復号器９から供給された復号データに対して所定の復調処理を施すことにより再生データを生成するようになされている。
【０００７】
図２７に示すように、位相同期部６は、サンプリング位相の同期とＰＲ等化処理を組み合わせて行うようになされている。アナログ・ディジタル（Ａ／Ｄ）変換器１１は、発振器１２から供給される所定周波数のクロック信号ＣＬＫに基づいて動作し、入力信号Ｓｉを標本化することによりディジタルの入力データＤｓを生成し、これをインターポレータ１３へ供給する。
【０００８】
インターポレータ１３は、タイミング制御部１７から供給されるサンプリング位相μに基づいて入力データＤｓに対して補間処理を行うことにより補間データＤｉを生成し、これをＰＲ等化器１４に供給する。ＰＲ等化器１４は、補間データＤｉに対してＰＲ等化処理を施すことによりＰＲ等化データｙを生成し、これを最尤復号器９（図２６）及び位相検出器１５へ供給する。
【０００９】
位相検出器１５は、ＰＲ等化データｙにおける所定の目標位相と現位相との位相誤差Δτを検出し、これをＬＰＦ（Low Pass Filter）１６へ供給する。ＬＰＦ１６は、位相誤差Δτの低域成分を抽出することによりサンプリング位相差Δμを算出し、これをタイミング制御部１７へ送出する。
【００１０】
タイミング制御部１７は、サンプリング位相差Δμに基づき、インターポレータ１３における入力データパイプライン動作とＦＩＲ（Finite Impulse Response）フィルタにおけるタップ係数を決定するためのサンプリング位相μを生成し、これをインターポレータ１３へ送出する。またタイミング制御部１７は、サンプリング位相差Δμに基づき、インターポレータ１３、ＰＲ等化器１４、位相検出器１５及びＬＰＦ１６の稼動又は停止を制御するイネーブル信号ｅｎを生成してそれぞれ供給するようになされている。
【００１１】
タイミング制御部１７は、データのサンプル数が本来のデータよりも多くなったタイミングでイネーブル信号ｅｎを「ｌｏｗ」にすることによりこのタイミングにおけるデータを不要なデータとし、それ以外のタイミングではイネーブル信号ｅｎを「ｈｉｇｈ」にすることによりこのタイミングにおけるデータを必要なデータとするようになされている。
【非特許文献１】Floyd M. Gardner，“Interpolation in Digital Modems-Part I:Fundamentals” IEEE TRANSACTIONS, VOL.41, NO.3,MARCH 1993
【非特許文献２】Lars Erup，“Interpolation in Digital Modems-Part II: Implementation and Performance” IEEE TRANSACTIONS, VOL.41, NO.6,JUNE 1993
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、入力信号Ｓｉに含まれるデータの転送レートが高速化された場合を想定すると、当該高速化された転送レートのデータを取りこぼさず処理する手法の１つのとして、入力データＤｓをパラレル化して複数の回路によって並列処理を行うことにより、並列化された各回路における処理速度を低く抑える、いわゆるパラレル実装が考えられる。
【００１３】
ここで、位相同期部６（図２７）を単純に並列化した位相同期部２０を図２８に示す。この位相同期部２０では、シリアルパラレル（ｓ−ｐ）変換回路２１により入力データＤｓを４系統のパラレル入力データＤｐに並列化し、以降のインターポレータ２３、ＰＲ等化器２４、位相検出器２５、ＬＰＦ２６及びタイミング制御部２７において、それぞれインターポレータ１３、ＰＲ等化器１４、位相検出器１５、ＬＰＦ１６及びタイミング制御部１７における各処理を４並列化して実行する。
【００１４】
しかしながらこの場合、出力データｙ及びイネーブル信号ｅｎがいずれも４重化されて後段の最尤復号器９へ供給することになるため、当該最尤復号器９において４種類のイネーブル信号ｅｎに合わせたタイミング管理が必要となり、その構成が複雑化すると共に煩雑な制御が必要となってしまうという問題があった。
【００１５】
本発明は以上の点を考慮してなされたもので、不要データが混在した並列データの処理を容易化し得るデータ並換装置、データ並換方法及びデータ並換プログラムを提案しようとするものである。
【課題を解決するための手段】
【００１６】
かかる課題を解決するため本発明においては、予め順序付けられた一定サイズのデータがＮチャンネル（ただしＮは２以上の整数）に順次割り振られた並列データと、当該データが必要データ又は不要データのいずれであるかを示すイネーブル情報とを取得し、当該並列データから当該イネーブル情報に基づいた不要データを除外すると共に当該イネーブル情報に基づいた必要データのみを順序に従いＮチャンネルに再割当して出力し、除外された不要データの積算数がＮ以上になった時点で、必要データに代えて全チャンネルから不要なダミーデータを出力し、必要データを出力する際に各データが必要データであることを示すと共に、ダミーデータを出力する際に各データが不要なデータであることを示す統一イネーブル信号を生成して出力するようにした。
【００１７】
これにより、不要データを除外し必要データを前詰めにして各チャンネルに再割り当てしながら出力し、除外した不要データの積算数がＮ以上となった時点で不要データに代わるダミーデータを全チャンネルから同時に出力することができるので、全チャンネルで不要なデータを出力するタイミングを揃えることができると共に、１種類の統一イネーブル信号により全チャンネルの動作を制御することができる。
【発明の効果】
【００１８】
本発明によれば、不要データを除外し必要データを前詰めにして各チャンネルに再割り当てしながら出力し、除外した不要データの積算数がＮ以上となった時点で不要データに代わるダミーデータを全チャンネルから同時に出力することができるので、全チャンネルで不要なデータを出力するタイミングを揃えることができると共に、１種類の統一イネーブル信号により全チャンネルの動作を制御することができ、かくして不要データが混在した並列データの処理を容易化し得るデータ並換装置、データ並換方法及びデータ並換プログラムを実現できる。
【発明を実施するための最良の形態】
【００１９】
以下、図面について、本発明の一実施の形態を詳述する。
【００２０】
（１）第１の実施の形態
（１−１）位相同期部の構成
図２８との対応部分に同一符号を付して示す図１において、位相同期部３０は、ＡＧＣ（Auto Gain Control）回路５（図２６）から供給されるアナログの入力信号Ｓｉを基に、４並列化されたＰＲ等化データＤｅを生成し、これを統一イネーブル信号ｅｕ（詳しくは後述する）と共に後段の最尤復号器９（図２６）へ供給するようになされている。
【００２１】
アナログ・ディジタル（Ａ／Ｄ）変換器１１は、位相同期部６（図２７）及び位相同期部２０（図２８）の場合と同様、発振器１２から供給される所定周波数のクロック信号ＣＬＫに基づいて動作し、入力信号Ｓｉを標本化することによりディジタルの入力データＤｓを生成し、これをシリアルパラレル変換回路２１へ供給する。
【００２２】
ちなみにアナログ・ディジタル変換器１１は、以降の処理においてＩＴＲ（Interpolated Timing Recovery）に基づいたタイミング調整や補間等を行うため、入力信号Ｓｉに含まれる本来のデータにおけるサンプリングレートよりも速いサンプリングレートで標本化を行い、本来のデータよりも多いサンプル数でなるデータを生成するようになされている。
【００２３】
またアナログ・ディジタル変換回路１１は、図２（Ａ）〜図４（Ａ）に示すように、生成した入力データＤｓに連続した番号（以下これをデータ番号と呼ぶ）を付すことにより、各データの順序を識別し得るようになされている。
【００２４】
シリアルパラレル変換回路２１は、シリアルの入力データＤｓを４チャンネルに順次パラレル化することにより、図２（Ｂ）〜図４（Ｂ）に示すようにパラレル入力データＤｐ０〜Ｄｐ３を生成し、これらをインターポレータ２３へ供給する。
【００２５】
この結果、例えば入力データＤｓの周期が４００［ＭＨｚ］であった場合、当該入力データＤｓを４チャンネルに並列化することにより、パラレル入力データＤｐにおける各チャンネルの周期をそれぞれ１００［ＭＨｚ］に落とすことができる。なお、以下では１つのチャンネルにおけるパラレル入力データＤｐの周期をタイムスロットと呼ぶ。
【００２６】
インターポレータ２３は、補間処理を４系統並列に行い得るようになされており、タイミング制御部２７から供給される４種類のサンプリング位相μ０〜μ３に基づき、パラレル入力データＤｐ０〜Ｄｐ３に対して補間処理を行うことにより、図２（Ｃ）〜図４（Ｃ）に示すようにそれぞれ補間データＤｉ０〜Ｄｉ３を生成し、これらをモジュロセレクタ３１へ供給する。
【００２７】
モジュロセレクタ３１は、タイミング制御部２７から供給される４種類のイネーブル信号ｅｎ０〜ｅｎ３に基づき、４系統の補間データＤｉ０〜Ｄｉ３を並べ換えることにより４系統の再割当データＤｒ０〜Ｄｒ３を生成し、これらをＰＲ等化器２４へ送出する（詳しくは後述する）。
【００２８】
またモジュロセレクタ３１は、再割当データＤｒ０〜Ｄｒ３に合わせて、各回路の稼動又は停止を制御する統一イネーブル信号ｅｕを生成し、これをＰＲ等化器２４、位相検出器２５、ＬＰＦ２６及び後段の最尤復号器９（図２６）へ供給するようになされている。
【００２９】
ＰＲ等化器２４は、モジュロセレクタ３１から供給された再割当データＤｒ０〜Ｄｒ３に対して４系統並列にそれぞれ所定のＰＲ等化処理を施すことにより４系統のＰＲ等化データｙ０〜ｙ３を生成し、これらを位相検出器２５及び後段の最尤復号器９へ送出する。
【００３０】
位相検出器２５は、位相比較処理を４系統並列に行い得るようになされており、ＰＲ等化器２４から供給されたＰＲ等化データｙ０〜ｙ３における現位相と、所定の目標位相とのそれぞれの位相誤差Δτ０〜Δτ３を検出し、これらをＬＰＦ２６へ供給する。
【００３１】
ＬＰＦ２６は、低域成分抽出処理を４系統並列に行い得るようになされており、位相検出器２５から供給される位相誤差Δτ０〜Δτ３からそれぞれ低域成分を抽出することによりサンプリング位相差Δμ０〜Δμ３を生成し、これらをタイミング制御部２７へ供給する。
【００３２】
またＰＲ等化器２４、位相検出器２５及びＬＰＦ２６は、モジュロセレクタ３１から供給される統一イネーブル信号ｅｕに基づき、それぞれ４系統の信号処理を一斉に稼動させ、又は一斉に停止させるようになされている。
【００３３】
タイミング制御部２７は、ＬＰＦ２６から供給されるサンプリング位相差Δμ０〜Δμ３を基に、インターポレータ２３において入力データパイプライン動作とＦＩＲ（Finite Impulse Response）フィルタのタップ係数とを決定するためのタイミング情報μ０〜μ３を４系統並列に生成し、これらをインターポレータ２３へ供給する。
【００３４】
またタイミング制御部２７は、サンプリング位相差Δμ０〜Δμ３を基に各系統毎のイネーブル信号ｅｎ０〜ｅｎ３を生成し、それぞれインターポレータ２３及びモジュロセレクタ３１へ供給するようになされている。
【００３５】
このように位相同期部３０は、１系統の入力データＤｓを４系統にパラレル化し、４系統並列に補間処理やＰＲ等化処理等の各信号処理を行うと共に、モジュロセレクタ３１においてデータの並べ換えを行い、また１系統の統一イネーブル信号ｅｕを生成するようになされている。
【００３６】
（１−２）モジュロセレクタの構成
（１−２−１）基本原理
まず、本発明の基本原理について説明する。上述したようにアナログ・ディジタル変換器１１は、入力信号Ｓｉに含まれるデータの本来のサンプリングレートよりも速いサンプリングレートで標本化を行うため、本来のデータよりも多いサンプル数のデータを生成する。
【００３７】
しかしながら最終的に必要なデータのサンプル数は、本来のデータと同一であれば良いため、超過分のデータは不要となる。すなわち入力データＤｓには、必要データと共に不要データが含まれていることになる。
【００３８】
この不要データに対処すべく、位相同期部３０では、タイミング制御部２７においてサンプリング位相差Δμ０〜Δμ３の累積値等を基に生成されるイネーブル信号ｅｎ０〜ｅｎ３により、データの要・不要を表すようになされている。すなわち位相同期部３０では、各チャンネル毎に、イネーブル信号ｅｎの信号レベルが「ｈｉｇｈ」であるとき、インターポレータ２３から出力された補間データＤｉが必要データであることを意味し、一方イネーブル信号ｅｎの信号レベルが「ｌｏｗ」であるとき、インターポレータ２３から出力された補間データＤｉが不要データであることを意味している。
【００３９】
また位相同期部３０は、インターポレータ２３、モジュロセレクタ３１、ＰＲ等化器２４、位相検出器２５、ＬＰＦ２６及びタイミング制御部２７により形成されるループ回路がディジタルＰＬＬ（Phase Locked Loop）の役割を果たしているため、随時タイミングの調整（すなわち不要データの決定）を行うことにより、当該位相同期部３０が最終的に出力するＰＲ等化データｙ０〜ｙ３の送出間隔を所定の目標値に合わせるようになされている。
【００４０】
この結果、位相同期部３０では、例えば図２〜図４に示したように、不要データ（図中に斜線で示す）が必要データ（図中に白抜きで示す）の中に不定期に混合した状態となる。
【００４１】
ちなみに位相同期部３０において、各データが必要データ又は不要データのいずれであるかはインターポレータ２３で確定するため、入力データＤｓ及びパラレル入力データＤｐ０〜Ｄｐ３の段階では各データが必要データ又は不要データのいずれであるか未確定であるが、説明の便宜上、図２〜図４の当該入力データＤｓ及びパラレル入力データＤｐ０〜Ｄｐ３についても、補間データＤｉ０〜Ｄｉ３に対応付けて不要データを斜線で示してある。
【００４２】
ここでモジュロセレクタ３１（図１）は、図２（Ｃ）〜図４（Ｃ）及び図２（Ｄ）〜図４（Ｄ）に示したように、補間データＤｉ０〜Ｄｉ３に不定期に含まれる不要データ（データＤｔ８、Ｄｔ２０、Ｄｔ３２及びＤｔ４３）を取り除き、他のデータ（必要データ）の番号順を維持したまま当該必要データをチャンネル間で前詰めに再割当し、また取り除いた分の不要データの代わりとなるダミーデータＤｄを各チャンネルの同一タイムスロットに割り当てることにより、再割当データＤｒ０〜Ｄｒ３を生成するようになされている。
【００４３】
すなわちモジュロセレクタ３１は、不定期に混合していた不要データを全チャンネルの同一タイムスロットに割り当て直すことにより、必要データの順序を維持したまま、各チャンネルにおける不要データのタイミングを統一することができる。
【００４４】
これを言い換えれば、モジュロセレクタ３１は、補間データＤｉ０〜Ｄｉ３に不定期に含まれる不要データを除外して必要データのみを順次前詰めして再割当データＤｒ０〜Ｄｒ３として出力し、除外した不要データの数がチャンネル数Ｎ（この場合は４チャンネル）に達した時点で当該除外した不要データに相当するダミーデータＤｄを補間データＤｉ０〜Ｄｉ３として各チャンネルから同時に出力することになる。
【００４５】
またモジュロセレクタ３１は、再割当データＤｒ０〜Ｄｒ３に合わせて、必要データを出力する際に「ｈｉｇｈ」レベルとし、また不要データを出力する際に「ｌｏｗ」レベルとする統一イネーブル信号ｅｕを生成するようになされている。
【００４６】
すなわちモジュロセレクタ３１は、再割当データＤｒ０〜Ｄｒ３が必要データ又は不要データのいずれであるかを表す統一イネーブル信号ｅｕを生成し出力することにより、後段の各処理回路における稼動又は停止を全チャンネルについて一括制御することができる。
【００４７】
このように本発明では、モジュロセレクタ３１によって各チャンネルに対する必要データの再割当を行い、各チャンネルにおける不要データのタイムスロットを統一することにより、信号処理の簡略化を図るようになされている。
【００４８】
（１−２−２）データ格納メモリ及びイネーブル情報格納メモリの構成
実際上モジュロセレクタ３１は、上述したデータの再割当を行うべく、図５（Ａ）に示す入力データＤｓ及び図５（Ｂ）に示すＮチャンネルのパラレル入力データＤｐに対応付けて、図５（Ｃ）に示すようなＮ行×Ｍ列（列数Ｍについては後述する）のマトリックス構成でなるデータ格納メモリＭＤ及び図５（Ｄ）に示すようなＮ行×Ｍ列のマトリックス構成でなるイネーブル情報格納メモリＭＥを有している。
【００４９】
データ格納メモリＭＤは、各行が各チャンネルに対応付けられており、１セルに１データが格納されるようになされている。またデータ格納メモリＭＤの各セルには、「０」から「Ｎ×Ｍ−１」までの連続した番号（以下、これをデータセル番号と呼ぶ）が割り振られており、当該データセル番号は１行１列を「０」として行方向に「１」ずつ加算され、また列方向に「Ｎ」ずつ加算されるようになされている。
【００５０】
イネーブル情報格納メモリＭＥは、データ格納メモリＭＤと同様に各行が各チャンネルに対応付けられており、各セルにはイネーブル信号ｅｎの「ｈｉｇｈ」又は「ｌｏｗ」に対応したイネーブル情報として「１」又は「０」が格納されるようになされている。またイネーブル情報格納メモリＭＥの各セルには、「０」から「Ｎ×Ｍ−１」までの連続した番号（以下、これをイネーブル情報セル番号と呼ぶ）が割り振られており、当該イネーブル情報セル番号は、データセル番号と同様に１行１列が「０」となされ、行方向に「１」ずつ加算され、また列方向に「Ｎ」ずつ加算されるようになされており、データセル番号と対応するようになされている。
【００５１】
なお説明の便宜上、以下ではデータセル番号ｘに格納されたデータをデータｄｃ［ｘ］と呼び、またイネーブル情報セル番号ｚに格納されたイネーブル情報をイネーブル情報ｅｃ［ｚ］と呼ぶ。
【００５２】
ところでモジュロセレクタ３１は、各タイムスロットにおいて、インターポレータ２３から並列に供給される補間データＤｉをチャンネル番号順に順次データ格納メモリＭＤに格納し、当該データ格納メモリＭＤに格納されたデータの中から、各チャンネルから再割当データＤｒとして出力すべきＮ個の必要データを選択するようになされている。
【００５３】
このときデータ格納メモリＭＤには、まだ再割当されていない必要データ（Ｎ×Ｍ個以下）と、以前のタイムスロットで既に再割当された必要データ（０個以上（Ｎ−１）個以下）と、不要データとが格納されていることになる。
【００５４】
ここで、データ格納メモリＭＤに格納される不要データの数は、全データに対する不要データの出現率、すなわち入力信号Ｓｉ（図１）の本来のデータレートに対するアナログ・ディジタル変換器１１におけるサンプリングレートの割合（いわゆるオーバーサンプリングレートε）に応じて定まることになる。例えばオーバーサンプリングレートεが１０５［％］であった場合、おおよそデータ２０個に対して不要データが１個の割合で出現することになる。
【００５５】
またモジュロセレクタ３１は、このタイムスロットにおいて全チャンネル分（Ｎ個）の必要データを再割当する場合、不要データ及び既に割当済の必要データを飛ばして未割当の必要データのみをＮ個選択するため、Ｎ個のデータが格納された第１スロットのみではデータ数が不足する可能性があり、この場合第２スロットや第３スロットから必要データを再割当することになる。
【００５６】
このためモジュロセレクタ３１では、オーバーサンプリングレートεとチャンネル数Ｎとに基づき、データ格納メモリＭＤ及びイネーブル情報格納メモリＭＥの列数Ｍを予め決定しておく。ここで列数Ｍの下限値は、不要データが存在し得ることを考慮して、最低２列となる。
【００５７】
例えばチャンネル数Ｎが４であれば、仮にデータ格納メモリＭＤのセル数を最小にした場合、図６に示すように、データ格納メモリＭＤのセル数は４×２＝８個となる。ここでオーバーサンプリングレートεが１０５［％］であった場合、おおよそデータ２０個に対して不要データが１個の割合で出現するため、データ格納メモリＭＤの８個のセルに格納される不要データの数は、実質０個又は１個と考えられる。さらに、データ格納メモリＭＤの８個のセルに格納されたデータのうち、以前のタイムスロットで既に再割当された必要データの数は、０個〜３個（すなわちＮ−１個）となる。
【００５８】
これらを考慮すると、データ格納メモリＭＤの８個のセルにおいて未割当の必要データが最も少ないのは、不要データが１個、割当済の必要データが３個の場合であり、このとき当該未割当の必要データは４個となり、チャンネル数と同数となる。
【００５９】
すなわちモジュロセレクタ３１は、列数Ｍ＝２であれば、データ格納メモリＭＤの８個のセルに格納されたデータの中から、未割当の必要データを確実に４個（すなわちチャンネル数分）選択することができ、これらを各チャンネルに再割当して再割当データＤｒ０〜Ｄｒ３として出力することができる。
【００６０】
ちなみにモジュロセレクタ３１は、オーバーサンプリングレートεが比較的大きく、不要データの割合が高い場合等、データ格納メモリＭＤの（Ｎ×２）個のセルに未割当の必要データがＮ個未満となる可能性がある場合には、列数Ｍを増加しておくことにより（例えばＭ＝３等）、データ格納メモリＭＤの（Ｎ×Ｍ）個のセルに未割当の必要データを必ずＮ個以上含ませることができる。
【００６１】
またモジュロセレクタ３１は、時刻が経過しタイムスロットが切り替わる度に、第１スロットの全データを削除し、第２〜第Ｍスロットの各データを先頭側へ（すなわち図中の左方向へ）１列ずつ移動させ、末尾列（すなわち第Ｍスロット）に新たな補間データＤｉをそれぞれ格納することにより、データ格納メモリＭＤのデータを１列ずつシフトするようになされている。
【００６２】
このようにモジュロセレクタ３１では、オーバーサンプリングレートεとチャンネル数Ｎとを基に決定した列数Ｍでなる、Ｎ行Ｍ列のデータ格納メモリＭＤ及びＮ行Ｍ列のイネーブル情報格納メモリＭＥを用いることにより、必要データを各チャンネルに再割当して再割当データＤｒとして出力するようになされている。
【００６３】
（１−２−３）モジュロセレクタの処理
モジュロセレクタ３１は、図７に示すように、補間データＤｉを取得してデータ格納メモリＭＤに格納すると共にイネーブル信号ｅｎを取得してイネーブル情報格納メモリＭＥに格納し、さらに当該データ格納メモリＭＤ及び当該イネーブル情報格納メモリＭＥを基に再割当データＤｒを決定して出力するデータ再割当部４１と、不要データの積算値を基にダミーデータＤｄを再割当データＤｒとして出力するダミーデータ出力部４２と、再割当データＤｒとして出力するデータが必要データであるかダミーデータＤｄであるかに応じて統一イネーブル信号ｅｕを生成する統一イネーブル信号生成部４３とにより構成されている。
【００６４】
データ再割当部４１は、１タイムスロット毎にインターポレータ２３から供給される補間データＤｉを取得すると、データ格納メモリＭＤにおける既存の全データを１列ずつ先頭側へシフトして当該取得した補間データＤｉを末尾列に格納し、またタイミング制御部２７から供給されるイネーブル信号ｅｎを取得すると、イネーブル情報格納メモリＭＥにおける既存の全イネーブル情報を１列ずつ先頭側へシフトして当該取得したイネーブル信号ｅｎに基づくイネーブル情報を末尾列に格納するようになされている。
【００６５】
またデータ再割当部４１は、データ格納メモリＭＤ及びイネーブル情報格納メモリＭＥを参照しながら、後述する再割当データ出力処理に従って再割当データＤｒを決定して後段のＰＲ等化器２４へ出力するようになされている。
【００６６】
ダミーデータ出力部４２は、データ再割当部４１の再割当データ出力処理によって検出された不要データの積算数がチャンネル数Ｎを越えた時点で、全チャンネルに再割当データＤｒとしてダミーデータＤｄを割り当てるようになされている。
【００６７】
統一イネーブル信号生成部４３は、データ再割当部４１において検出された不要データの積算数に応じて統一イネーブル信号ｅｕを「ｈｉｇｈ」レベル又は「ｌｏｗ」レベルに切り換えるようになされている。
【００６８】
（１−２−４）再割当データ出力処理
実際上モジュロセレクタ３１は、１タイムスロット毎に、図８に示すフローチャートに従って再割当データＤｒを出力するようになされており、以下、このときの再割当データ出力処理手順ＲＴ１について説明する。
【００６９】
モジュロセレクタ３１は、インターポレータ２３から新たな補間データＤｉ０〜Ｄｉ３が供給された時点で再割当データ出力処理手順ＲＴ１を開始し、ステップＳＰ１へ移る。
【００７０】
ステップＳＰ１においてモジュロセレクタ３１は、新たに供給された補間データＤｉ０〜Ｄｉ３及びタイミング制御部２７から供給されたイネーブル信号ｅｎ０〜ｅｎ３を用いてデータ格納メモリＭＤ及びイネーブル情報格納メモリＭＥをそれぞれ１列ずつシフトさせて更新し、チャンネル０の再割当データＤｒ０を決定するべく次のサブルーチンＳＲＴ１へ移る。
【００７１】
この場合モジュロセレクタ３１は、図９に示すチャンネル０の再割当データ決定処理手順ＳＲＴ１を開始し、次のステップＳＰ１１へ移る。ステップＳＰ１１においてモジュロセレクタ３１は、既に割当済のデータセル番号を飛ばすための変数ｉｒ０にディスエーブル積算回数ｄの値を代入し、またカウンタ用の変数ｊに「０」を代入することにより初期化し、次のステップＳＰ１２へ移る。
【００７２】
ここでディスエーブル積算回数ｄは、直前のタイムスロットまでに不要メモリを検出した回数を表す変数であり、再割当データ出力処理手順ＲＴ１の終了後も保持されるようになされている。またこのディスエーブル積算回数ｄは、データ格納メモリＭＤに格納されたデータのうち既に割当済のデータの数に相当する。
【００７３】
ステップＳＰ１２においてモジュロセレクタ３１は、イネーブル情報格納メモリＭＥのイネーブル情報ｅｃ［ｉｒ０＋ｊ］が１であるか否かを判定する。ここで否定結果が得られると、このことはデータ格納メモリＭＤのデータｄｃ［ｉｒ０＋ｊ］が不要データであるため、当該データｄｃ［ｉｒ０＋ｊ］を再割当データＤｒ０として出力するべきではないことを表しており、このときモジュロセレクタ３１は次のステップＳＰ１３へ移る。
【００７４】
ステップＳＰ１３においてモジュロセレクタ３１は、次のデータｄｃ［］について不要データであるか否かを判定するべく、変数ｊをインクリメントして再度ステップＳＰ１２へ戻る。
【００７５】
一方ステップＳＰ１２において肯定結果が得られると、このことはデータ格納メモリＭＤのデータｄｃ［ｉｒ０＋ｊ］が必要データであることを表しており、このときモジュロセレクタ３１は次のステップＳＰ１４へ移る。
【００７６】
ステップＳＰ１４においてモジュロセレクタ３１は、再割当データＤｒ０として出力すべきデータのデータセル番号を表す変数ｉ０に（ｉｒ０＋ｊ）を代入すると共に、次のチャンネル１の再割当データを決定する際に割当済のデータを飛ばすための変数ｄ０に（ｄ＋ｊ）を代入して、次のステップＳＰ１５へ移る。
【００７７】
ステップＳＰ１５においてモジュロセレクタ３１は、データ格納メモリＭＤにおけるデータセル番号ｉ０のデータｄｃ［ｉ０］を再割当データＤｒ０として決定し、次のステップＳＰ１６へ移ってこのチャンネル０の再割当データ決定処理手順ＳＲＴ１を終了することにより元の再割当データ出力処理手順ＲＴ１（図８）へ戻り、次のステップＳＰ３へ移る。
【００７８】
ステップＳＰ２においてモジュロセレクタ３１は、チャンネルを表す変数ｘに初期値「１」を代入し、チャンネル１以降の再割当データＤｒを決定するべく次のサブルーチンＳＲＴ２へ移る。
【００７９】
この場合モジュロセレクタ３１は、図８に示したチャンネル０の再割当データ決定処理手順ＲＴ１と一部類似したチャンネルｘの再割当データ決定処理手順ＳＲＴ２（図１０）を開始し、ステップＳＰ２１へ移る。
【００８０】
ステップＳＰ２１においてモジュロセレクタ３１は、既に割当済のデータセル番号を飛ばすための変数ｉｒｘとして、直前のチャンネルで再割当データに決定したメモリセル番号ｉｒｘ−１に「１」を加算した値を代入し、またカウンタ用の変数ｊに「０」を代入することにより初期化し、次のステップＳＰ２２へ移る。
【００８１】
ステップＳＰ２２においてモジュロセレクタ３１は、イネーブル情報格納メモリＭＥのイネーブル情報ｅｃ［ｉｒｘ＋ｊ］が「１」であるか否かを判定する。ここで否定結果が得られると、このことはデータ格納メモリＭＤのデータｄｃ［ｉｒｘ＋ｊ］が不要データであるため、当該データｄｃ［ｉｒｘ＋ｊ］を再割当データＤｒ０として出力するべきではないことを表しており、このときモジュロセレクタ３１は次のステップＳＰ２３へ移る。
【００８２】
ステップＳＰ２３においてモジュロセレクタ３１は、次のデータｄｃ［］について不要データであるか否かを判定するべく、変数ｊをインクリメントして再度ステップＳＰ２２へ戻る。
【００８３】
一方ステップＳＰ２２において肯定結果が得られると、このことはデータ格納メモリＭＤのデータｄｃ［ｉｒｘ＋ｊ］が必要データであることを表しており、このときモジュロセレクタ３１は次のステップＳＰ２４へ移る。
【００８４】
ステップＳＰ２４においてモジュロセレクタ３１は、再割当データＤｒ（ｘ）として出力すべきデータセル番号を表す変数ｉｘに（ｉｒｘ＋ｊ）を代入すると共に、次のチャンネル（ｘ＋１）の再割当データを決定する際に割当済のデータを飛ばすための変数ｄｘに（ｄｘ−１＋ｊ）を代入して、次のステップＳＰ２５へ移る。
【００８５】
ステップＳＰ２５においてモジュロセレクタ３１は、データ格納メモリＭＤにおけるデータセル番号ｉｘのデータｄｃ［ｉｘ］を再割当データＤｒ（ｘ）として決定し、次のステップＳＰ２６へ移ってこのチャンネルｘの再割当データ決定処理手順ＳＲＴ２を終了し、元の再割当データ出力処理手順ＲＴ１（図８）へ戻り、次のステップＳＰ３へ移る。
【００８６】
ステップＳＰ３においてモジュロセレクタ３１は、変数ｘをインクリメントし、次のステップＳＰ４へ移る。
【００８７】
ステップＳＰ４においてモジュロセレクタ３１は、変数ｘがチャンネル数Ｎ未満であるか否かを判定する。ここで肯定結果が得られると、このことは全Ｎチャンネルの再割当データをまだ決定し終えていないことを表しており、このときモジュロセレクタ３１は、次のチャンネルの再割当データを決定するべく、再度サブルーチンＳＲＴ２へ戻る。
【００８８】
一方ステップＳＰ４において否定結果が得られると、このことは全Ｎチャンネルの再割当データを決定済であることを表しており、このときモジュロセレクタ３１は、次のステップＳＰ５へ移る。
【００８９】
ステップＳＰ５においてモジュロセレクタ３１は、全チャンネルからそれぞれ再割当データＤｒを同時に出力して後段のＰＲ等化器２４（図１）へ供給し、次のステップＳＰ６へ移る。
【００９０】
ステップＳＰ６においてモジュロセレクタ３１は、ステップＳＰ６において出力した再割当データＤｒが全て必要データであることを示すべく、「ｈｉｇｈ」レベルの統一イネーブル信号ｅｕをＰＲ等化器２４（図１）、位相検出器２５、ＬＰＦ２６及び最尤復号器９（図２６）へ供給して次のステップＳＰ７へ移る。
【００９１】
ステップＳＰ７においてモジュロセレクタ３１は、ディスエーブル積算回数ｄがチャンネル数Ｎ以上であるか否かを判定する。ここで否定結果が得られると、このことはディスエーブル積算回数ｄがチャンネル数Ｎ未満であり、すなわち不要データを検出した回数がＮ回未満であるためにこのタイムスロットではダミーデータＤｄを出力すべきではないことを表しており、このときモジュロセレクタ３１は、次のサブルーチンＳＲＴ３へ移る。
【００９２】
一方、ステップＳＰ７において肯定結果が得られると、このことは不要データを検出した回数がチャンネル数Ｎ以上であるため、再割当データＤｒとしてダミーデータＤｄを出力すべきであることを表しており、このときモジュロセレクタ３１は、次のステップＳＰ８へ移る。
【００９３】
ステップＳＰ８においてモジュロセレクタ３１は、次のタイムスロットにおいて全チャンネルから再割当データＤｒとしてダミーデータＤｄを出力し、次のステップＳＰ９へ移る。
【００９４】
ちなみにこのときモジュロセレクタ３１は、ステップＳＰ１と同様にデータ格納メモリＭＤ及びイネーブル情報格納メモリＭＥをそれぞれ１列ずつシフトさせて更新することにより、次のタイムスロットにおける再割当データ出力処理を正常に行い得るようになされている。
【００９５】
ステップＳＰ９においてモジュロセレクタ３１は、ステップＳＰ８において出力した再割当データＤｒが全て不要データであることを示すべく、「ｌｏｗ」レベルの統一イネーブル信号ｅｕをＰＲ等化器２４（図１）、位相検出器２５、ＬＰＦ２６及び最尤復号器９（図２６）へ供給して次のサブルーチンＳＲＴ３へ移る。
【００９６】
この場合モジュロセレクタ３１は、図１１に示すディスエーブル積算回数更新処理手順ＳＲＴ３を開始し、ステップＳＰ３１へ移る。ステップＳＰ３１においてモジュロセレクタ３１は、（Ｎ−１）チャンネルの再割当データを決定した際のディスエーブル積算回数ｄＮ−１＝Ｎ−１であり、かつイネーブル情報格納メモリＭＥのイネーブル情報ｅｃ［Ｎ×Ｍ−１］＝０であるか否かを判定する。
【００９７】
ここで肯定結果が得られると、このことは、例えばデータ格納メモリＭＤにパターンＭＤ１（図４）のようにデータが格納されていた場合、すなわち再割当データＤｒ３としてデータ「７８」を出力した時点で、ディスエーブル積算回数ｄ＝３であり、かつイネーブル情報ｅｃ［７］（この場合データ「７９」のイネーブル情報）＝０であるといった特殊な状態であるため、このデータ「７９」を既に不要データとして検出したことにしておけば、次のタイムスロットにおいてダミーデータＤｄを出力できることを表しており、このときモジュロセレクタ３１は次のステップＳＰ３２へ移る。
【００９８】
ステップＳＰ３２においてモジュロセレクタ３１は、ディスエーブル積算回数ｄ＝Ｎとすることにより、次のタイムスロットで全チャンネルからダミーデータＤｄを出力させるようにし、次のステップＳＰ３６へ移る。
【００９９】
一方ステップＳＰ３１において否定結果が得られると、このことはデータ格納メモリＭＤに格納されたデータがパターンＭＤ１（図４）のような「特殊な状態」ではないことを示しており、このときモジュロセレクタ３１は次のステップＳＰ３３へ移る。
【０１００】
ステップＳＰ３３においてモジュロセレクタ３１は、ディスエーブル積算回数ｄがチャンネル数Ｎ以上であるか否かを判定する。ここで否定結果が得られると、このことはディスエーブル積算回数ｄがチャンネル数Ｎ未満であり、すなわち不要データを検出した回数がＮ回未満でありこのタイムスロットではダミーデータＤｄを出力しなかったことを表しており、このときモジュロセレクタ３１は、次のステップＳＰ３４へ移る。
【０１０１】
ステップＳＰ３４においてモジュロセレクタ３１は、最後に（Ｎ−１）チャンネルの再割当データを決定した際の変数ｄＮ−１を次のタイムスロットへ持ち越すディスエーブル積算回数ｄとし、次のステップＳＰ３６へ移る。
【０１０２】
一方、ステップＳＰ３３において肯定結果が得られると、このことは不要データを検出した回数がチャンネル数Ｎ以上であり、このタイムスロットで再割当データＤｒとしてダミーデータＤｄを出力したことを表しており、このときモジュロセレクタ３１は、次のステップＳＰ３５へ移る。
【０１０３】
ステップＳＰ３５においてモジュロセレクタ３１は、最後に（Ｎ−１）チャンネルの再割当データを決定した際の変数ｄＮ−１をチャンネル数Ｎで割った時の余りを新たなディスエーブル積算回数ｄとし、次のステップＳＰ３６へ移る（ちなみに「％」は剰余記号を表す）。
【０１０４】
このときモジュロセレクタ３１は、新たなディスエーブル積算回数ｄを単純に「０」にリセットするのではなく、チャンネル数Ｎによる剰余とすることにより、全データに対する不要データの割合が多い場合等にディスエーブル積算回数ｄがチャンネル数Ｎを超えていたときの超過分を持ち越すことができ、この結果、供給される補間データＤｉ０〜Ｄｉ３の全データ数と出力する再割当データＤｒ０〜Ｄｒ３の全データ数を一致させることができる。
【０１０５】
ステップＳＰ３６においてモジュロセレクタ３１は、ディスエーブル積算回数更新処理手順ＳＲＴ３を終了して元の再割当データ出力処理手順ＲＴ１（図８）へ戻り、次のステップＳＰ１０へ移ってこの再割当データ出力処理手順ＲＴ１を終了する。
【０１０６】
（１−３）位相同期部の詳細構成
次に、位相同期部３０を構成する各回路の詳細構成について、順次説明する。なお、アナログ・ディジタル変換器１１、発振器１２及びＰＲ等化器２４については、それぞれ一般的なアナログ・ディジタル変換処理、発振動作及びＰＲ等化処理を行うものであるため、その説明は省略する。
【０１０７】
（１−３−１）シリアルパラレル変換回路の構成
図１２に示すように、シリアルパラレル変換回路２１は、アナログ・ディジタル変換器１１から供給される入力データＤｓを遅延回路４１、４２、４３及び４４によって当該入力データＤｓにおける１クロック分ずつ遅延させ、それぞれ遅延回路４５、４６、４７及び４８へ供給する。遅延回路４５、４６、４７及び４８は、入力データＤｓにおける４クロック分（すなわち１タイムスロット分）遅延させることにより、それぞれパラレル入力データＤｐ０〜Ｄｐ３とし、これらを後段のインターポレータ２３へ供給する。
【０１０８】
これによりシリアルパラレル変換回路は、図２（Ａ）〜図４（Ａ）及び図２（Ｂ）〜図４（Ｂ）に示したように、シリアルの入力データＤｓを４チャンネルに順次振り分けてパラレル入力データＤｐ０〜Ｄｐ３とし、その周期を元の入力データＤｓの１／４に引き下げることができる。
【０１０９】
（１−３−２）インターポレータの構成
次に、インターポレータ２３について説明する。インターポレータ２３は、タイミング制御部２７から供給されるサンプリング位相μ０〜μ３に従い、パラレル入力データＤｐ０〜Ｄｐ３に対する補間処理を行う。
【０１１０】
インターポレータ２３は、図１３に示すように、シリアルパラレル変換回路２１から供給されたパラレル入力データＤｐ０〜Ｄｐ３をそれぞれ乗算器５０〜５３へ供給し、またタイミング制御部２７から供給されたサンプリング位相μ３を基に生成した補間係数ｈ０（μ３）〜ｈ３（μ３）をそれぞれ乗算器５０〜５３へ供給する。
【０１１１】
乗算器５０〜５３は、パラレル入力データＤｐ０〜Ｄｐ３と補間係数ｈ０（μ３）〜ｈ３（μ３）とをそれぞれ乗算し、その全ての乗算結果を加算器５４〜５６によって加算することにより加算値ｘａ３を生成し、これを加算器５７へ供給する。
【０１１２】
これに加えてインターポレータ２３は、遅延回路５８〜６１によってパラレル入力データＤｐ０〜Ｄｐ３をそれぞれ１タイムスロット分ずつ遅延させることによりパラレル入力データＤｐ０’〜Ｄｐ３’を生成し、これらをそれぞれ乗算器６２〜６５へ供給する。またインターポレータ２３は、タイミング制御部２７から供給されたサンプリング位相μ３を基に生成した補間係数ｈ４（μ３）〜ｈ１（μ３）をそれぞれ乗算器６２〜６５へ供給する。
【０１１３】
乗算器６２〜６５は、パラレル入力データＤｐ０’〜Ｄｐ３’と補間係数ｈ４（μ３）〜ｈ１（μ３）とをそれぞれ乗算し、その全ての乗算結果を加算器６６〜６８によって加算することにより加算値ｘｂ３を生成し、これを加算器５７へ供給する。
【０１１４】
加算器５７は、加算値ｘａ３と加算値ｘｂ３とを加算し、これを遅延回路６９に供給することにより１タイムスロット分遅延させる。インターポレータ２３は、遅延回路６９による遅延結果を補間データＤｉ３とし、これを後段のモジュロセレクタ３１へ送出する。
【０１１５】
またインターポレータ２３は、図１４に示すように、遅延回路６１（図１３）で１タイムスロット分遅延されたパラレル入力データＤｐ３’とシリアルパラレル変換回路２１から供給されたパラレル入力データＤｐ０〜Ｄｐ２とをそれぞれ乗算器７０〜７３へ供給し、さらにタイミング制御部２７から供給されたサンプリング位相μ２を基に生成した補間係数ｈ０（μ２）〜ｈ３（μ２）をそれぞれ乗算器７０〜７３へ供給する。
【０１１６】
乗算器７０〜７３は、パラレル入力データＤｐ０〜Ｄｐ３と補間係数ｈ０（μ２）〜ｈ３（μ２）とをそれぞれ乗算し、その全ての乗算結果を加算器７４〜７６によって加算することにより加算値ｘａ２を生成し、これを加算器７７へ供給する。
【０１１７】
これに加えてインターポレータ２３は、パラレル入力データＤｐ３’がさらに１タイムスロット分遅延されたパラレル入力データＤｐ３”と、遅延回路５８〜６０（図１３）によって１タイムスロット分遅延されたパラレル入力データＤｐ０’〜Ｄｐ２’とをそれぞれ乗算器７８〜８１へ供給する。またインターポレータ２３は、タイミング制御部２７から供給されたサンプリング位相μ２を基に生成した補間係数ｈ４（μ２）〜ｈ１（μ２）をそれぞれ乗算器７８〜８１へ供給する。
【０１１８】
乗算器７８〜８１は、パラレル入力データＤｐ３”及びＤｐ０’〜Ｄｐ２’と補間係数ｈ４（μ２）〜ｈ１（μ２）とをそれぞれ乗算し、その全ての乗算結果を加算器８２〜８４によって加算することにより加算値ｘｂ２を生成し、これを加算器７７へ供給する。
【０１１９】
加算器７７は、加算値ｘａ２と加算値ｘｂ２とを加算し、これを遅延回路８５に供給することにより１タイムスロット分遅延させる。インターポレータ２３は、遅延回路８５による遅延結果を補間データＤｉ２とし、これを後段のモジュロセレクタ３１へ送出する。
【０１２０】
さらにインターポレータ２３は、図１５に示すように、遅延回路６０及び６１（図１３）で１タイムスロット分ずつ遅延されたパラレル入力データＤｐ２’及びＤｐ３’とシリアルパラレル変換回路２１から供給されたパラレル入力データＤｐ０及びＤｐ１とをそれぞれ乗算器９０〜９３へ供給し、さらにタイミング制御部２７から供給されたサンプリング位相μ１を基に生成した補間係数ｈ０（μ１）〜ｈ３（μ１）をそれぞれ乗算器９０〜９３へ供給する。
【０１２１】
乗算器９０〜９３は、パラレル入力データＤｐ２’、Ｄｐ３’、Ｄｐ０及びＤｐ１と補間係数ｈ０（μ１）〜ｈ３（μ１）とをそれぞれ乗算し、その全ての乗算結果を加算器９４〜９６によって加算することにより加算値ｘａ１を生成し、これを加算器９７へ供給する。
【０１２２】
これに加えてインターポレータ２３は、パラレル入力データＤｐ２’及びＤｐ３’がさらに１タイムスロット分遅延されたパラレル入力データＤｐ２”及びＤｐ３”と、遅延回路５８及び５９（図１３）によって１タイムスロット分ずつ遅延されたパラレル入力データＤｐ０’及びＤｐ１’とをそれぞれ乗算器９８〜１０１へ供給する。またインターポレータ２３は、タイミング制御部２７から供給されたサンプリング位相μ１を基に生成した補間係数ｈ４（μ１）〜ｈ１（μ１）をそれぞれ乗算器９８〜１０１へ供給する。
【０１２３】
乗算器９８〜１０１は、パラレル入力データＤｐ２”、Ｄｐ３”、Ｄｐ０’及びＤｐ１’と補間係数ｈ４（μ１）〜ｈ１（μ１）とをそれぞれ乗算し、その全ての乗算結果を加算器１０２〜１０４によって加算することにより加算値ｘｂ１を生成し、これを加算器９７へ供給する。
【０１２４】
加算器９７は、加算値ｘａ１と加算値ｘｂ１とを加算し、これを遅延回路１０５に供給することにより１タイムスロット分遅延させる。インターポレータ２３は、遅延回路１０５による遅延結果を補間データＤｉ１とし、これを後段のモジュロセレクタ３１へ送出する。
【０１２５】
そのうえインターポレータ２３は、図１６に示すように、遅延回路５９〜６１（図１３）で１タイムスロット分ずつ遅延されたパラレル入力データＤｐ１’〜Ｄｐ３’とシリアルパラレル変換回路２１から供給されたパラレル入力データＤｐ０とをそれぞれ乗算器１１０〜１１３へ供給し、さらにタイミング制御部２７から供給されたサンプリング位相μ０を基に生成した補間係数ｈ０（μ０）〜ｈ３（μ０）をそれぞれ乗算器１１０〜１１３へ供給する。
【０１２６】
乗算器１１０〜１１３は、パラレル入力データＤｐ１’〜Ｄｐ３’及びＤｐ０と補間係数ｈ０（μ０）〜ｈ３（μ０）とをそれぞれ乗算し、その全ての乗算結果を加算器１１４〜１１６によって加算することにより加算値ｘａ０を生成し、これを加算器１１７へ供給する。
【０１２７】
これに加えてインターポレータ２３は、パラレル入力データＤｐ２’及びＤｐ３’がさらに１タイムスロット分遅延されたパラレル入力データＤｐ２”及びＤｐ３”と、遅延回路５８（図１３）によって１タイムスロット分遅延されたパラレル入力データＤｐ０’とをそれぞれ乗算器１１８〜１２１へ供給する。またインターポレータ２３は、タイミング制御部２７から供給されたサンプリング位相μ０を基に生成した補間係数ｈ４（μ０）〜ｈ１（μ０）をそれぞれ乗算器１１８〜１２１へ供給する。
【０１２８】
乗算器１１８〜１２１は、パラレル入力データＤｐ１”、Ｄｐ２”、Ｄｐ３”及びＤｐ０’と補間係数ｈ４（μ０）〜ｈ１（μ０）とをそれぞれ乗算し、その全ての乗算結果を加算器１２２〜１２４によって加算することにより加算値ｘｂ０を生成し、これを加算器１１７へ供給する。
【０１２９】
加算器１１７は、加算値ｘａ０と加算値ｘｂ０とを加算し、これを遅延回路１２５に供給することにより１タイムスロット分遅延させる。インターポレータ２３は、遅延回路１２５による遅延結果を補間データＤｉ０とし、これを後段のモジュロセレクタ３１へ送出する。
【０１３０】
このようにインターポレータ２３は、シリアルパラレル変換回路２１から供給されたパラレル入力データＤｐ０〜Ｄｐ３を基に、補間係数ｈを用いた演算処理を行うことにより、補間データＤｉ０〜Ｄｉ３を生成するようになされている。
【０１３１】
（１−３−３）位相検出器の構成
次に位相検出器２５について説明する。位相検出器２５は、時刻ｋを用いた次式
【０１３２】
【数１】
【０１３３】
の演算を４系統並列に行うことにより、各系統における所定の目標位相との位相誤差を算出するようになされており、図１７に示す回路構成によって（１）式の演算結果を得るようになされている。ちなみに、（１）式における時刻ｋは、元の入力データＤｓにおけるクロックに基づいたものである。
【０１３４】
図１７において、位相検出器２５は、ＰＲ等化器２４から供給されたＰＲ等化データｙ０〜ｙ３をそれぞれ乗算器１３０、１３１、１３２及び１３３へ供給すると共に、ＰＲ等化データｙ０〜ｙ２をそれぞれ乗算器１３５、１３６及び１３７へ供給し、さらにＰＲ等化データｙ３を遅延回路１３８により１タイムスロット分遅延させたＰＲ等化データｙ３Ｄを乗算器１３４へ供給する。
【０１３５】
また位相検出器２５は、図示しないゼロクロス検出回路により各ＰＲ等化データｙ０〜ｙ３がゼロクロスしたか否かをそれぞれ検出し、各検出結果ａ０〜ａ３をそれぞれ乗算器１３４、１３５、１３６及び１３７へ供給すると共に、検出結果ａ０〜ａ２を乗算器１３１〜１３３へ供給し、さらに検出結果ａ３を遅延回路１３９により１タイムスロット分遅延させた検出結果ａ３Ｄを乗算器１３０へ供給する。
【０１３６】
乗算器１３０、１３１、１３２及び１３３は、それぞれ供給されたＰＲ等化データｙと検出結果ａとを乗算することにより、乗算値ｙ０×ａ３Ｄ、ｙ１×ａ０、ｙ２×ａ１及びｙ３×ａ２を生成し、これらをそれぞれ減算器１４０、１４１、１４２及び１４３へ供給する。
【０１３７】
乗算器１３４、１３５、１３６及び１３７は、それぞれ供給されたＰＲ等化データｙと検出結果ａとを乗算することにより、乗算値ｙ３Ｄ×ａ０、ｙ０×ａ１、ｙ１×ａ２及びｙ２×ａ３を生成し、これらをそれぞれ減算器１４０、１４１、１４２及び１４３へ供給する。
【０１３８】
減算器１４０は、乗算値ｙ３Ｄ×ａ０から乗算値ｙ０×ａ３Ｄを減算することにより位相誤差Δτ０を生成し、減算器１４１は、乗算値ｙ０×ａ１から乗算値ｙ１×ａ０を減算することにより位相誤差Δτ１を生成し、減算器１４２は、乗算値ｙ１×ａ２から乗算値ｙ２×ａ１を減算することにより位相誤差Δτ２を生成し、減算器１４０は、乗算値ｙ２×ａ３から乗算値ｙ３×ａ２を減算することにより位相誤差Δτ３を生成する。
【０１３９】
このように位相検出器２５は、ＰＲ等化データｙ０〜ｙ３及びそのゼロクロス検出結果ａ０〜ａ３を用いて位相誤差Δτ０〜Δτ３を生成し、これを後段のＬＰＦ２６へ供給するようになされている。
【０１４０】
（１−３−４）ＬＰＦの構成
次にＬＰＦの構成について説明する。ＬＰＦ２６は、制御工学的に２次の制御ループを構成しており、インターポレータ２３におけるサンプルタイミングを更新するためのタイミング差ν０〜ν３を次式
【０１４１】
【数２】
【０１４２】
を用いて算出し、さらに当該タイミング差ν０〜ν３を用いることによりサンプリング位相差Δμ０〜Δμ３を次式
【０１４３】
【数３】
【０１４４】
に従って算出するようになされている。実際上ＬＰＦ２６は、図１８に示す回路構成によって（２ａ）、（２ｂ）及び（３）式の演算結果を得るようになされている。
【０１４５】
図１８においてＬＰＦ２６は、位相検出器２５から供給された位相誤差Δτ０〜Δτ３
をそれぞれ乗算器１５０〜１５３へ供給することにより、当該乗算器１５０〜１５３にそれぞれ供給される所定の係数αとの乗算を行い、その乗算結果（すなわちα・Δτに相当）を遅延回路１５４〜１５７によってそれぞれ１タイムスロット分遅延させ、これらを加算器１５８〜１６１へ供給する。
【０１４６】
またＬＰＦ２６は、位相誤差Δτ０を加算器１６２及び１６３へ供給し、位相誤差Δτ１を加算器１６３へ供給することにより、当該加算器１６３から加算値Δτ０＋Δτ１を加算器１６４、１６５及び１６６へ供給させる。同時にＬＰＦ２６は、位相誤差Δτ２を加算器１６５及び１６７へ供給することにより、当該加算器から加算値Δτ０＋Δτ１＋Δτ２を加算器１６８へ供給させる。
【０１４７】
さらにＬＰＦ２６は、位相誤差Δτ３を加算器１６７へ供給することにより、当該加算器から加算値Δτ２＋Δτ３を加算器１６６へ供給させる。当該加算器１６６は、加算器１６３からの加算値Δτ０＋Δτ１と加算器１６７からの加算値Δτ２＋Δτ３とを加算した加算値Δτ０＋Δτ１＋Δτ２＋Δτ３を加算器１６９へ供給する。
【０１４８】
遅延回路１７０は、加算器１６９から供給される算出結果を１タイムスロット分遅延させて加算器１６２、１６４、１６８及び１６９へ供給する。
【０１４９】
ＬＰＦ２６は、加算器１６２、１６４、１６８及び１６９における加算結果を遅延回路１７１〜１７４へ供給することにより１タイムスロット分遅延させ、その遅延結果をそれぞれ乗算器１７５〜１７８へ供給することにより所定の定数ρを乗算させて、その乗算値をそれぞれ加算器１５８〜１６１へ供給する。
【０１５０】
加算器１５８〜１６１は、それぞれ（２ａ）式の演算を行うことにより、それぞれタイミング差ν０〜ν３を算出し、それぞれ遅延回路１７９〜１８２へ供給する。
【０１５１】
ＬＰＦ２６は、（３）式の演算を実行するべく、減算回路１８３〜１８６により定数「１」からタイミング差ν０〜ν３の遅延結果をそれぞれ減算し、この減算結果に対して乗算器１８７〜１９０によりそれぞれオーバーサンプリングレートεを乗算し、これらを遅延回路１９１〜１９４により１タイムスロット分遅延させることによりサンプリング位相差Δμ０〜Δμ３を生成し、これを後段のタイミング制御部２７へ供給する。
【０１５２】
このようにＬＰＦ２６は、位相誤差Δτ０〜Δτ３を基にタイミング差ν０〜ν３を算出し、さらにサンプリング位相差Δμ０〜Δμ３を生成するようになされている。
【０１５３】
（１−３−５）タイミング制御部の構成
次にタイミング制御部２７について説明する。タイミング制御部２７は、ＬＰＦ２６から供給されるサンプリング位相差Δμ０〜Δμ３を基に、次式
【０１５４】
【数４】
【０１５５】
に従ってサンプリング位相μ０〜μ３を更新するようになされており、図１９に示す回路構成により（４）式の演算結果を得るようになされている。ちなみに（４）式においてｍｏｄ−１は整数１での剰余演算を表す。
【０１５６】
図１９において、タイミング制御部２７は、ＬＰＦ２６から供給されたサンプリング位相差Δμ０〜Δμ３をスイッチ２００〜２０３へ供給する。当該スイッチ２００〜２０３は、タイミング制御部２７自身によって生成したイネーブル信号ｅｎ０〜ｅｎ３により制御されており、各イネーブル信号ｅｎが「ｈｉｇｈ」レベルのときに各スイッチが「オン」となり、また「ｌｏｗ」レベルのときに各スイッチが「オフ」となるようになされている。
【０１５７】
タイミング制御部２７は、スイッチ２００に供給されるイネーブル信号ｅｎ０が「ｈｉｇｈ」レベルのとき、サンプリング位相差Δμ０を加算器２０４及び２０５へ供給し、またスイッチ２０１に供給されるイネーブル信号ｅｎ１が「ｈｉｇｈ」レベルのとき、サンプリング位相差Δμ１を加算器２０５へ供給する。加算器２０５は、サンプリング位相差Δμ０とサンプリング位相差Δμ１とを加算し、加算値Δμ０＋Δμ１を加算器２０６及び加算器２０７へ供給する。
【０１５８】
またタイミング制御部２７は、スイッチ２０２に供給されるイネーブル信号ｅｎ２が「ｈｉｇｈ」レベルのとき、サンプリング位相差Δμ２を加算器２０７へ供給する。加算器２０７は、加算器２０５からの加算値Δμ０＋Δμ１とサンプリング位相差Δμ２とを加算し、加算値Δμ０＋Δμ１＋Δμ２を加算器２０８及び２０９へ供給する。
【０１５９】
さらにタイミング制御部２７は、スイッチ２０３に供給されるイネーブル信号ｅｎ３が「ｈｉｇｈ」レベルのとき、サンプリング位相差Δμ３を加算器２０９へ供給する。加算器２０９は、加算器２０７からの加算値Δμ０＋Δμ１＋Δμ２とサンプリング位相差Δμ３とを加算し、加算値Δμ０＋Δμ１＋Δμ２＋Δμ３を加算器２１０へ供給する。
【０１６０】
加算回路２１０は、遅延回路２１１から供給される累積位相差μｓと加算値Δμ０＋Δμ１＋Δμ２＋Δμ３と加算し、その加算結果を遅延回路２１１へ戻す。遅延回路２１１は、加算器２１０から供給される加算値を１タイムスロット分遅延させることにより累積位相差μｓとし、これを加算器２０４、２０６、２０８、２１０及び遅延回路２１６へそれぞれ供給して、さらに当該累積位相差μｓの最上位ビットをインバータ２１２を介して遅延回路２２０へ供給する。
【０１６１】
加算器２０４は、サンプリング位相差Δμ０と累積位相差μｓとを加算し、その加算結果を遅延回路２１７へ供給して１タイムスロット分遅延させると共に、当該加算結果の最上位ビットをインバータ２１３を介して遅延回路２２１へ供給し１タイムスロット分遅延させる。
【０１６２】
加算器２０６は、加算値Δμ０＋Δμ１と累積位相差μｓとを加算し、その加算結果を遅延回路２１８へ供給して１タイムスロット分遅延させると共に、当該加算結果の最上位ビットをインバータ２１４を介して遅延回路２２２へ供給し１タイムスロット分遅延させる。
【０１６３】
加算器２０８は、加算値Δμ０＋Δμ１＋Δμ２と累積位相差μｓとを加算し、その加算結果を遅延回路２１９へ供給して１タイムスロット分遅延させると共に、当該加算結果の最上位ビットをインバータ２１５を介して遅延回路２２３へ供給し１タイムスロット分遅延させる。
【０１６４】
そしてタイミング制御部２７は、遅延回路２１６〜２１９における遅延結果をそれぞれサンプリング位相μ０〜μ３とし、これらをインターポレータ２３へ供給する。またタイミング制御部２７は、遅延回路２２０〜２２３における遅延結果をそれぞれイネーブル信号ｅｎ０〜ｅｎ３とし、これらをインターポレータ２３及びモジュロセレクタ３１へ供給する。
【０１６５】
このようにタイミング制御部２７は、サンプリング位相差Δμ０〜Δμ３を累積することによりサンプリング位相μ０〜μ３を生成すると共に、各サンプリング位相μ０〜μ３の最上位ビットを基にイネーブル信号ｅｎ０〜ｅｎ３を生成するようになされている。
【０１６６】
（１−４）動作及び効果
以上の構成において、光ディスク装置１の位相同期部３０は、アナログ・ディジタル変換器１１によって入力信号Ｓｉに含まれる本来のデータのタイミングよりも速いサンプリングレートで標本化を行うことにより不要データが含まれるシリアルの入力データＤｓを生成し、シリアルパラレル変換回路２１によりこれをＮチャンネルに順次パラレル化したパラレル入力データＤｐを生成し、インターポレータ２３によりこれらに補間処理を施した補間データＤｉをモジュロセレクタ３１へ供給する。
【０１６７】
モジュロセレクタ３１は、補間データＤｉをＮ行Ｍ列のデータ格納メモリＭＤに格納すると共にイネーブル信号ｅｎに基づいたイネーブル情報をＮ行Ｍ列のイネーブル情報格納メモリＭＥに格納し、各タイムスロット毎に、データ格納メモリＭＤのデータのうち不要データ及び割当済みの必要データを除いた未割当の必要データを各チャンネルに順次再割当することにより、再割当データＤｒを決定し後段へ出力する。
していく。
【０１６８】
またモジュロセレクタ３１は、再割当データＤｒとして必要データを出力するときには、統一イネーブル信号ｅｕを「ｈｉｇｈ」レベルとし、また不要データの累積数がチャンネル数Ｎを超えた場合に、全チャンネルから不要データに相当するダミーデータＤｄを再割当データＤｒとして一斉に出力する時には、当該統一イネーブル信号ｅｕを「ｌｏｗ」レベルとする。
【０１６９】
従って位相同期部６のモジュロセレクタ３１は、補間データＤｉから不要データを除外して必要データのみを順次各チャンネルに再割当して出力し、また除外した不要データの積算数がチャンネル数Ｎに達した段階でダミーデータＤｄを全チャンネルから一斉に出力することができるので、再割当データＤｒとして必要データを連続的に出力すると共に補間データＤｉに散在していた不要データを同一タイムスロットに集約することができ、さらに並列処理を行う全チャンネルにおいて各回路の稼働又は停止を統一することができる。
【０１７０】
ここで、各チャンネルのイネーブル信号ｅｎが統一化されていない場合と全チャンネルのイネーブル信号ｅｎを統一化した統一イネーブル信号ｅｕを生成する場合とを比較する。
【０１７１】
例えば図２０に示すように、１＋Ｄ演算回路２３０が統一化されていない複数のイネーブル信号ｅｎにより制御されていた場合を想定する。ここでは、４連続するデータのうち不要データは１個以下であるとする。またスイッチ２３８〜２４１は、ディスエーブル時に図中上側を、イネーブル時に図中下側を選択するようになされている。
【０１７２】
１＋Ｄ回路２３０は、加算器２４２〜２４５による各信号の加算結果を遅延回路２４６〜２４９によって遅延させることにより、最終的な演算結果（すなわち１＋Ｄ）を得ることができるが、それぞれイネーブル信号ｅｎ０〜ｅｎ３により別々に制御された遅延回路２３１〜２３４及び２３５、２３６から供給されるデータのうち、不要データを除外する必要があるため、スイッチ２３８〜２４１によって各加算器２４２〜２４５に供給される信号を切り換える必要がある。
【０１７３】
この場合、１＋Ｄ演算回路２３０では、スイッチ２３８〜２４１をイネーブル信号ｅｎ０〜ｅｎ２及び遅延回路２３７により遅延されたイネーブル信号ｅｎ３によってそれぞれ制御する必要があり、１＋Ｄの演算といった比較的単純な処理であるにも拘わらず、全体のタイミング管理が複雑になってしまう。
【０１７４】
これに対して図２１に示す１＋Ｄ演算回路２５０は、統一イネーブル信号ｅｕにより制御されており、１＋Ｄ演算回路２３０と同様に、加算器２５６〜２５９による加算結果をそれぞれ遅延回路２６０〜２６３によって遅延させることにより最終的な演算結果（１＋Ｄ）を得ることができる。
【０１７５】
この１＋Ｄ演算回路２５０では、遅延回路２５１〜２５４から供給されるデータに不要データが散在せず、各チャンネルで統一されたタイムスロットに集約されているため、全体の動作を１系統の統一イネーブル信号ｅｕによって簡単に制御することができる。また１＋Ｄ演算回路２３０において必要であったスイッチ２３８〜２４１も不要となり、回路構成も簡素化できる。
【０１７６】
このようにモジュロセレクタ３１は、全チャンネルのイネーブル信号ｅｎを統一化した統一イネーブル信号ｅｕを生成して後段の回路へ供給することにより、当該後段の回路におけるタイミング管理を大幅に簡略化できると共に、回路構成を簡素化することができる。
【０１７７】
さらにモジュロセレクタ３１は、タイミング管理の簡略化等に伴い、処理の高速化を図る際の障害要因を削減することができるので、並列化によって見かけ上の処理速度が向上した位相同期部６や後段の最尤復号器９等において、データの並べ換えによるさらなる高速化を実現できる可能性がある。
【０１７８】
またモジュロセレクタ３１は、再割当データを決定する際、データ格納メモリＭＤからセル番号順に選択していくため、元の入力データＤｓ（図１）における各データの順序を乱すことなく各データを並べ換えることができ、後段の処理においてデータの順序が入れ替わるといった問題の発生を未然に防止することができる。
【０１７９】
さらにモジュロセレクタ３１は、チャンネル数Ｎとオーバーサンプリングレートεとを基に、データ格納メモリＭＤの全セルに格納されたデータの中から、不要データ及び割当済の必要データを除いた未割当の必要データを確実にＮ個選択することができるように、データ格納メモリＭＤ及びイネーブル情報格納メモリＭＥの列数Ｍをあらかじめ定めているため、当該データ格納メモリＭＤから確実にＮ個の必要データを選択して再割当データＤｒとして出力することができる。
【０１８０】
これに加えてモジュロセレクタ３１は、不要データの積算数であるディスエーブル積算回数ｄがチャンネル数Ｎを超えた時点でＮ個分の不要データに相当するダミーデータＤｄを出力するため、全段のインターポレータ２３から入力された補間データＤｉ０〜Ｄｉ３と後段へ出力する再割当データＤｒ０〜Ｄｒ３とでデータの総数を変化させることが無く、データの速度調整等を行う必要が無い。
【０１８１】
そのうえモジュロセレクタ３１は、ディスエーブル積算回数ｄがチャンネル数Ｎを超えた場合、当該ディスエーブル積算回数ｄを単純に「０」にリセットするのではなく、チャンネル数Ｎによる剰余とすることにより、ディスエーブル積算回数ｄがチャンネル数Ｎを超えた超過分を持ち越すことができ、この結果、一時的に不要データの頻度が高まったような場合であっても、供給される補間データＤｉ０〜Ｄｉ３の全データ数と出力する再割当データＤｒ０〜Ｄｒ３の全データ数を一致させることができる。
【０１８２】
以上の構成によれば、位相同期部６のモジュロセレクタ３１は、タイムスロット毎にデータ格納メモリＭＤのデータのうち割当済の必要データ及び不要データを除いた未割当の必要データを各チャンネルに順次再割当することにより再割当データＤｒとして出力し、また不要データの累積数がチャンネル数Ｎを超えた場合、全チャンネルから不要データに相当するダミーデータＤｄを再割当データＤｒとして一斉に出力すると共に、全チャンネルにおけるデータの必要・不要を表す統一イネーブル信号ｅｕを出力することにより、全チャンネルから不要データが散在しない必要データを出力することができると共に、並列処理を行う全チャンネルにおける各回路の稼働又は停止を統一化することができる。
【０１８３】
（２）第２の実施の形態
（２−１）位相同期部の構成
第２の実施の形態においては、上述した第１の実施の形態と比較して位相同期部３０（図１）のモジュロセレクタ３１に代えてモジュロセレクタ３２が設けられている点が異なっているものの、それ以外は同等の構成を有している。
【０１８４】
このモジュロセレクタ３２は、上述した第１の実施の形態におけるモジュロセレクタ３１とは異なる手法によって、モジュロセレクタ３１と同様の再割当データＤｒ０〜Ｄｒ３を生成するようになされている。
【０１８５】
ここでは、位相同期部３０における各部の構成については説明を省略し、以下モジュロセレクタ３２について説明する。
【０１８６】
（２−２）モジュロセレクタの構成
（２−２−１）再割当データ決定テーブル及びディスエーブル積算回数更新テーブル
モジュロセレクタ３２は、上述したモジュロセレクタ３１と同様に、データ格納メモリＭＤ（図５（Ｃ））及びイネーブル情報格納メモリＭＥ（図５（Ｄ））を用いるようになされており、特にイネーブル情報格納メモリＭＥにおける不要データの格納位置に応じて再割当データを決定するようになされている。
【０１８７】
ここでは、具体的にチャンネル数（すなわち行数）Ｎ＝４、列数Ｍ＝２の場合、すなわち図６（Ａ）及び（Ｂ）に示した場合を例にとって説明する。図６（Ｂ）のイネーブル情報格納メモリＭＥにおける各セルには、イネーブル信号ｅｎの「ｈｉｇｈ」又は「ｌｏｗ」に応じたイネーブル情報が「０」又は「１」の形で格納される。
【０１８８】
ところで第１の実施の形態において上述したように、例えばオーバーサンプリングレートε＝１０５［％］の場合、おおよそデータ２０個に対して不要データが１個の割合で出現するため、４行×２列＝８セルのイネーブル情報格納メモリＭＥにおいては、値「０」の数は実質０個又は１個と考えられる。
【０１８９】
このためイネーブル情報格納メモリＭＥにおける値「０」の格納位置のパターン（以下、これを単に位置パターンと呼ぶ）としては、図２２（Ａ）〜（Ｉ）に示すように、値「０」が０個の場合が１通り（図２２（Ａ））と、値「０」が１個の場合が８通り（図２２（Ｂ）〜（Ｉ）、斜線で示す）の合計９通りが考えられる。
【０１９０】
ちなみに各位置パターンについて、値「０」又は「１」を反転させた８ビットとみなした場合、各位置パターンを１６進数で表すと、それぞれ０ｘ００、０ｘ０１、０ｘ０２、０ｘ０４、０ｘ０８、０ｘ１０、０ｘ２０、０ｘ４０及び０ｘ８０となる。以下、各位置パターンをこの１６進数によって識別する。
【０１９１】
ここで、イネーブル情報格納メモリＭＥにおける９通りの位置パターンと再割当データＤｒに割り当てるデータとの対応について検討すると、当該位置パターンと、既に以前のタイムスロットにおいて割当済のデータの数、すなわち上述したディスエーブル積算回数ｄとに応じて、各チャンネルの再割当データＤｒとして選択すべきデータをデータ格納メモリＭＤのセルの位置（すなわちデータセル番号）が定まることが分かる。
【０１９２】
さらに、新たに不要データを検出した場合のディスエーブル積算回数ｄについても、位置パターンと（更新前の）ディスエーブル積算回数ｄとから更新後のディスエーブル積算回数ｄを定めることができる。
【０１９３】
そこでモジュロセレクタ３２は、図２３（Ａ）〜図２３（Ｄ）に示すような再割当データ決定テーブルＴＢＬ０〜ＴＢＬ３が予め格納されるようになされている。再割当データ決定テーブルＴＢＬ０〜３は、各チャンネル毎に対応しており、位置パターンとディスエーブル積算回数ｄに応じたデータ格納メモリＭＤにおけるセル番号が登録されている。
【０１９４】
ちなみにチャンネル０〜３の再割当データ決定テーブルＴＢＬ０〜ＴＢＬ３においては、ディスエーブル積算回数ｄ＝４の場合には値「＊」が登録されており、これは再割当データＤｒとしてダミーデータＤｄを出力することを意味している。
【０１９５】
またモジュロセレクタ３２は、図２４に示すようなディスエーブル積算回数更新テーブルＴＢＬｄも予め格納されるようになされている。このディスエーブル積算回数更新テーブルＴＢＬｄは、全チャンネルの再割当データを決定した後でディスエーブル積算回数ｄを更新する際に用いられることを前提としており、位置パターンとディスエーブル積算回数ｄに応じた更新後のディスエーブル積算回数ｄの値が登録されている。
【０１９６】
（２−２−２）モジュロセレクタの回路構成
次に、モジュロセレクタ３２の回路構成について説明する。モジュロセレクタ３２は、図２５に示すような回路構成を有しており、まずインターポレータ２３から供給された補間データＤｉ０〜Ｄｉ３をそのままデータ格納メモリＭＤのデータｄｃ［４］〜ｄｃ［７］とする。
【０１９７】
またモジュロセレクタ３２は、補間データＤｉ０〜Ｄｉ３を遅延回路３００〜３０３によりそれぞれ１タイムスロット分遅延させることにより、１タイムスロット前の補間データＤｉ０〜Ｄｉ３をデータ格納メモリＭＤのデータｄｃ［０］〜ｄｃ［３］とする。
【０１９８】
これによりモジュロセレクタ３２は、データ格納メモリＭＤに各データを格納した状態とし、これらのデータｄｃ［０］〜ｄｃ［７］を全てチャンネル０〜４の再割当データ決定回路３０８〜３１１へ供給する。
【０１９９】
さらにモジュロセレクタ３２は、タイミング制御部２７から供給されたイネーブル信号ｅｎ０〜ｅｎ３に応じてイネーブル情報格納メモリＭＥのイネーブル情報ｅｃ［４］〜ｅｃ［７］を決定する。
【０２００】
またモジュロセレクタ３２は、イネーブル信号ｅｎ０〜ｅｎ３を遅延回路３０４〜３０７によりそれぞれ１タイムスロット分遅延させることにより、１タイムスロット前のイネーブル信号ｅｎ０〜ｅｎ３に応じてイネーブル情報格納メモリＭＥのイネーブル情報ｅｃ［０］〜ｅｃ［３］を決定する。
【０２０１】
これによりモジュロセレクタ３２は、イネーブル情報格納メモリＭＥに各イネーブル情報を格納した状態とし、これらのイネーブル情報ｅｃ［０］〜ｅｃ［７］を全てチャンネル０〜４の再割当データ決定回路３０８〜３１１及びディスエーブル積算回数更新回路３１２へ供給する。
【０２０２】
遅延回路３１３は、ディスエーブル積算回数更新回路３１２から供給されるディスエーブル積算回数ｄを遅延させることにより直前のディスエーブル積算回数ｄを生成し、これをチャンネル０〜４の再割当データ決定回路３０８〜３１１、当該ディスエーブル積算回数更新回路３１２及び比較回路３１４へ供給する。
【０２０３】
比較回路３１４は、更新後のディスエーブル積算回数ｄをチャンネル数Ｎと比較し、ｄ＜Ｎであれば統一イネーブル信号ｅｕを「ｈｉｇｈ」レベルとし、ｄ≧Ｎであれば「ｌｏｗ」レベルとする。
【０２０４】
チャンネル０の再割当データ決定回路３０８は、チャンネル０の再割当データ決定テーブルＴＢＬ０（図２３（Ａ））を格納しており、まずイネーブル情報ｅｃ［０］〜ｅｃ［７］を基に位置パターンを認識し、当該位置パターンと直前のディスエーブル積算回数ｄを基に当該チャンネル０の再割当データ決定テーブルＴＢＬ０からデータ格納メモリＭＤにおけるセル番号を読み出し、当該セル番号に応じたデータをチャンネル０の再割当データＤｒとして決定する。
【０２０５】
例えばチャンネル０の再割当データ決定回路３０８は、データ格納メモリＭＤにパターンＭＤ２（図３）のようにデータが格納されていた場合、イネーブル情報ｅｃ［０］〜ｅｃ［７］を基に位置パターンを０ｘ１０（図２２（Ｆ））と認識する。またチャンネル０の再割当データ決定回路３０８は、直前におけるディスエーブル積算回数ｄ＝２が遅延回路３１３から供給される。
【０２０６】
このときチャンネル０の再割当データ決定回路３０８は、チャンネル０の再割当データ決定テーブルＴＢＬ０から、位置パターン０ｘ１０及びディスエーブル積算回数ｄ＝２に応じたデータ格納メモリＭＤにおけるセル番号として「２」を読み出し、このときのデータ格納メモリＭＤ（すなわちパターンＭＤ２）におけるデータｃｄ［２］がセル「３０」であるため、領域ＭＵ２（図４）に示したように、当該セル「３０」をチャンネル０の再割当データとして決定する。
【０２０７】
同様にチャンネル１の再割当データ決定回路３０９、チャンネル２の再割当データ決定回路３１０及びチャンネル３の再割当データ決定回路３１１は、それぞれチャンネル１の再割当データ決定テーブルＴＢＬ１、チャンネル２の再割当データ決定テーブルＴＢＬ２及びチャンネル３の再割当データ決定テーブルＴＢＬ３から、位置パターン０ｘ１０及びディスエーブル積算回数ｄ＝２に応じたデータ格納メモリＭＤにおけるセル番号として「３」、「５」及び「６」を読み出し、当該セル番号に応じてデータ格納メモリＭＤ（ＭＤ２）のセル「３１」、「３３」及び「３４」をそれぞれチャンネル１、チャンネル２及びチャンネル３の再割当データとして決定する（図４の領域ＭＵ）。
【０２０８】
ディスエーブル積算回数更新回路３１２は、ディスエーブル積算回数更新テーブルＴＢＬｄ（図２４）から位置パターン０ｘ１０及びディスエーブル積算回数ｄ＝２に応じた新たなディスエーブル積算回数ｄ＝３を読み出して当該ディスエーブル積算回数ｄを更新する。
【０２０９】
このようにモジュロセレクタ３２は、イネーブル情報格納メモリＭＥを基に位置パターンを認識し、これとディスエーブル積算回数ｄとを基に、予め作成されたチャンネル０〜３の再割当データ決定テーブルＴＢＬ０〜３から各チャンネルの再割当データを決定することができると共に、ディスエーブル積算回数更新テーブルＴＢＬｄからディスエーブル積算回数ｄを更新することができる。
【０２１０】
このためモジュロセレクタ３２は、各テーブルからイネーブル情報格納メモリＭＥのセル番号や更新後のディスエーブル積算回数ｄを読み出すといった簡易な処理により短時間で再割当データＤｒの決定やディスエーブル積算回数ｄの更新を行うことができる。
【０２１１】
（２−３）動作及び効果
以上の構成において、モジュロセレクタ３２は、予めチャンネル０〜３の再割当データ決定テーブルＴＢＬ０〜ＴＢＬ３及びディスエーブル積算回数更新テーブルＴＢＬｄが格納され、データ格納メモリＭＤに補間データＤｉ０〜Ｄｉ３を格納すると共にイネーブル信号ｅｎ０〜ｅｎ３に基づいたイネーブル情報をイネーブル情報格納メモリＭＥに格納する。
【０２１２】
そしてモジュロセレクタ３２は、イネーブル情報格納メモリＭＥを基に位置パターンを認識し、当該位置パターンと直前のディスエーブル積算回数ｄとを基に、チャンネル０〜３の再割当データ決定テーブルＴＢＬ０〜ＴＢＬ３からデータ格納メモリＭＤにおけるセル番号をそれぞれ読み出すことにより各チャンネルの再割当データＤｒを決定し、またディスエーブル積算回数更新テーブルＴＢＬｄから更新後のディスエーブル積算回数ｄを読み出して更新する。
【０２１３】
従ってモジュロセレクタ３２は、第１の実施の形態と同様、補間データＤｉ０〜Ｄｉ３から不要データを除外して必要データのみを順次各チャンネルに再割り当てして出力し、また除外した不要データの積算数がチャンネル数Ｎに達した段階でダミーデータＤｄを全チャンネルから一斉に出力することができるので、並列処理を行う全チャンネルにおいて各回路の稼働又は停止を統一することができる。
【０２１４】
特にモジュロセレクタ３２は、上述した第１の実施の形態における再割当データ出力処理手順ＲＴ１（図８）のループ処理や各種演算処理を実行する必要なく、各テーブルからイネーブル情報格納メモリＭＥのセル番号を読み出すだけで再割当データＤｒを決定することができるので、第１の実施の形態におけるモジュロセレクタ３１と比較して、処理を簡素化できると共に処理時間を短縮することができる。
【０２１５】
このためモジュロセレクタ３２は、第１の実施の形態におけるモジュロセレクタ３１と比較して、動作クロックの速度を引き上げ得る可能性が高くなる。すなわちモジュロセレクタ３２は、従来の並列処理を行わなかった場合と比較すると、並列処理による見かけ上の処理速度の向上と、不要データの出現タイミングを揃えたことによる処理速度の向上に加えて、再割当データの決定処理の高速化による処理速度の向上を見込めるため、格段に処理速度を向上することができる。
【０２１６】
さらにモジュロセレクタ３２は、オーバーサンプリングレートεに基づく不要データの出現頻度を考慮してイネーブル情報格納メモリＭＥにおいて可能性がある位置パターンを全て用意しているため、実際のデータ格納メモリＭＤ内における不要データの有無やセル番号に拘わらず、再割当データＤｒを確実に決定することができる。
【０２１７】
そのうえモジュロセレクタ３２は、チャンネル０〜３の再割当データ決定テーブルＴＢＬ０〜ＴＢＬ３に加えてディスエーブル積算回数更新テーブルＴＢＬｄも予め作成しているため、再割当データＤｒの決定だけでなくディスエーブル積算回数ｄの更新についても複雑な演算を行う必要なく容易に行うことができる。
【０２１８】
以上の構成によれば、モジュロセレクタ３２は、イネーブル情報格納メモリＭＥを基に位置パターンを認識し、当該位置パターンと直前のディスエーブル積算回数ｄとを基に、予め格納されたチャンネル０〜３の再割当データ決定テーブルＴＢＬ０〜ＴＢＬ３からデータ格納メモリＭＤにおけるセル番号をそれぞれ読み出すことにより各チャンネルの再割当データＤｒを決定し、またディスエーブル積算回数更新テーブルＴＢＬｄから更新後のディスエーブル積算回数ｄを読み出して更新するため、補間データＤｉ０〜Ｄｉ３から不要データを除外して必要データのみを順次各チャンネルに再割り当てして出力し、またディスエーブル積算回数ｄがチャンネル数Ｎに達した段階でダミーデータＤｄを全チャンネルから一斉に出力することができるので、全チャンネルから不要データが散在しない必要データを出力することができると共に、並列処理を行う全チャンネルにおいて各回路の稼働又は停止を統一することができ、このとき処理を簡素化できると共に処理時間を短縮することができる。
【０２１９】
（３）他の実施の形態
なお上述した第１及び第２実施の形態においては、ＩＴＲを利用した位相同期部３０に本発明を適用するようにした場合について述べたが、本発明はこれに限らず、例えば所定の通信経路を経て受信した受信データ等、必要なデータと不要なデータが混在しているシリアルデータを並列化して処理する種々の回路に適用するようにしても良く、このとき不要なデータの出現パターンは周期的であっても周期的でなくても良い。
【０２２０】
また上述した第１及び第２の実施の形態においては、並列化のチャンネル数Ｎ＝４とする場合について述べたが、本発明はこれに限らず、当該チャンネル数Ｎを２以上の任意の整数としても良い。
【０２２１】
さらに上述した第１及び第２の実施の形態においては、データ格納メモリＭＤ及びイネーブル情報格納メモリＭＥの列数Ｍを２とするようにした場合について述べたが、本発明はこれに限らず、当該列数Ｍをオーバーサンプリングレートε及びチャンネル数Ｎを基に、データ格納メモリＭＤ中に未割当の必要データがＮ個以上含まれるような任意の数とするようにしても良い。
【０２２２】
さらに上述した第１の実施の形態においては、モジュロセレクタ３１（図７）をハードウェアによって構成するようにした場合について述べたが、本発明はこれに限らず、例えば当該モジュロセレクタ３１の処理内容をプログラム化し、所定のＤＳＰ（Digital Signal Processor）等により再割当データ決定処理手順ＲＴ１（図８）をソフトウェアとして実行するようにしても良い。
【０２２３】
さらに上述した第２の実施の形態においては、モジュロセレクタ３２（図２５）をハードウェアによって構成するようにした場合について述べたが、本発明はこれに限らず、例えば当該モジュロセレクタ３２の処理内容をプログラム化し、所定のＤＳＰによりソフトウェアとして実行するようにしても良い。
【０２２４】
これらの場合、プログラムの格納場所としては、固定されたＲＯＭ（Read Only Memory）等に限らず、メモリースティック（登録商標）等の着脱自在な半導体メモリやＣＤ−ＲＯＭ（Compact Disc-Read Only Memory）等の各種記録媒体であっても良く、また当該プログラムをインストールしてから実行するようにしても良い。またＵＳＢ（Universal Serial Bus）等の有線通信方式やＩＥＥＥ(Institute of Electrical and Electronics Engineers)８０２．１１ｇ等の無線方式による通信手段を介してプログラムを取得するようにしても良い。
【０２２５】
さらに上述した第１の実施の形態においては、再割当データ出力手段としてのデータ再割当部４１と、不要データ出力手段としてのダミーデータ出力部４２と、統一イネーブル信号出力手段としての統一イネーブル信号生成部４３とによってデータ並換装置としてのモジュロセレクタ３１を構成する場合について述べたが、本発明はこれに限らず、その他種々の回路構成でなる再割当データ出力手段と、不要データ出力手段と、統一イネーブル信号出力手段とによってデータ並換装置を構成するようにしても良い。
【産業上の利用可能性】
【０２２６】
本発明は、不要なデータが混在するデータを並列化して処理する種々のデータ処理装置でも利用できる。
【図面の簡単な説明】
【０２２７】
【図１】本発明の一実施形態による位相同期部の構成を示すブロック図である。
【図２】データの並列化及び並べ換え（１）を示す略線図である。
【図３】データの並列化及び並べ換え（２）を示す略線図である。
【図４】データの並列化及び並べ換え（３）を示す略線図である。
【図５】データ格納メモリ及びイネーブル情報格納メモリの構成を示す略線図である。
【図６】４チャンネルの場合のデータ格納メモリ及びイネーブル情報格納メモリの例を示す略線図である。
【図７】第１の実施の形態によるモジュロセレクタの構成を示すブロック図である。
【図８】モジュロセレクタにおける再割当データ出力処理手順を示すフローチャートである。
【図９】チャンネル０の再割当データ決定処理手順を示すフローチャートである。
【図１０】チャンネルｘの再割当データ決定処理手順を示すフローチャートである。
【図１１】ディスエーブル積算回数更新処理手順を示すフローチャートである。
【図１２】シリアルパラレル変換回路の構成を示す略線図である。
【図１３】インターポレータの回路構成（１）を示す回路図である。
【図１４】インターポレータの回路構成（２）を示す回路図である。
【図１５】インターポレータの回路構成（３）を示す回路図である。
【図１６】インターポレータの回路構成（４）を示す回路図である。
【図１７】位相検出器の回路構成を示す回路図である。
【図１８】ＬＰＦの回路構成を示す回路図である。
【図１９】タイミング制御部の構成を示す回路図である。
【図２０】複数のイネーブル信号に基づいたタイミング管理の説明に供する回路図である。
【図２１】統一イネーブル信号に基づいたタイミング管理の説明に供する回路図である。
【図２２】第２の実施の形態による不要データの位置パターンを示す略線図である。
【図２３】再割当データ決定テーブルを示す略線図である。
【図２４】ディスエーブル積算回数更新テーブルを示す略線図である。
【図２５】第２の実施の形態によるモジュロセレクタの回路構成を示す回路図である。
【図２６】光ディスク装置の構成を示すブロック図である。
【図２７】従来の位相同期部の構成を示す略線図である。
【図２８】４並列化した位相同期部の構成を示す略線図である。
【符号の説明】
【０２２８】
１……光ディスク装置、６、２０、３０……位相同期部、１１……アナログ・ディジタル変換器、１３、２３……インターポレータ、１４、２４……ＰＲ等化器、１５、２５……位相検出器、１６、２６……ＬＰＦ、１７、２７……タイミング制御部、２１……シリアルパラレル変換回路、３１、３２……モジュロセレクタ、４１……データ再割当部、４２……ダミーデータ出力部、４３……統一イネーブル信号生成部、Ｄｓ……入力データ、Ｄｐ０〜Ｄｐ３……パラレル入力データ、Ｄｉ０〜Ｄｉ３……補間データ、Ｄｒ０〜Ｄｒ３……再割当データ、ｙ０〜ｙ３……ＰＲ等化データ、ｅｎ０〜ｅｎ３……イネーブル信号、ｅｕ……統一イネーブル信号、ＭＤ……データ格納メモリ、ＭＥ……イネーブル情報格納メモリ、Ｄｄ……ダミーデータ。
【技術分野】
【０００１】
本発明はデータ並換装置、データ並換方法及びデータ並換プログラムに関し、例えば光ディスクからデータを読み出す光ディスク装置に適用して好適なものである。
【背景技術】
【０００２】
従来、光ディスク装置においては、光ディスクから読み出したアナログの再生ＲＦ（Radio Frequency）信号を基にディジタルデータを高精度に判別することにより、記録されたデータを正確に再生し得るようになされている。
【０００３】
特に近年の光ディスク装置においては、再生ＲＦ信号を標本化する際、本来のサンプリングタイミングに合わせてデータを再生するために、タイミング調整や補間等を行うＩＴＲ（Interpolated Timing Recovery）を用いることがある（例えば、非特許文献１及び非特許文献２参照）。
【０００４】
実際上ＩＴＲでは、本来のサンプリングレートよりも速いサンプリングレートで標本化を行うことにより本来のデータよりも多いサンプル数でなるデータを生成し、このデータの中から不要なデータを廃棄することにより、必要なデータを残すようになされている。
【０００５】
例えば図２６に示すように、光ディスク装置１は、制御部２により全体を統括制御しており、レーザピックアップ３によりレーザ光を光ディスク１００へ照射させると共にその反射光を基に再生ＲＦ信号を生成させて、これをアンプ４によって増幅し、さらにＡＧＣ（Auto Gain Control）回路５により信号レベルを調整した後、これを位相同期部６へ供給する。
【０００６】
位相同期部６はＰＬＬ（Phase Locked Loop）回路７によるサンプリング位相の同期やＰＲ（Partial Response）等化器８による信号波形の整形等を行うと共にＡＧＣ回路５へゲインのフィードバック制御用の信号を送出し、また出力信号を最尤復号器９へ送出する。最尤復号器９は、位相同期部６から供給された出力信号を基に最尤復号処理を行い、その結果得られた復号データを復調回路１０へ供給する。復調回路１０は、最尤復号器９から供給された復号データに対して所定の復調処理を施すことにより再生データを生成するようになされている。
【０００７】
図２７に示すように、位相同期部６は、サンプリング位相の同期とＰＲ等化処理を組み合わせて行うようになされている。アナログ・ディジタル（Ａ／Ｄ）変換器１１は、発振器１２から供給される所定周波数のクロック信号ＣＬＫに基づいて動作し、入力信号Ｓｉを標本化することによりディジタルの入力データＤｓを生成し、これをインターポレータ１３へ供給する。
【０００８】
インターポレータ１３は、タイミング制御部１７から供給されるサンプリング位相μに基づいて入力データＤｓに対して補間処理を行うことにより補間データＤｉを生成し、これをＰＲ等化器１４に供給する。ＰＲ等化器１４は、補間データＤｉに対してＰＲ等化処理を施すことによりＰＲ等化データｙを生成し、これを最尤復号器９（図２６）及び位相検出器１５へ供給する。
【０００９】
位相検出器１５は、ＰＲ等化データｙにおける所定の目標位相と現位相との位相誤差Δτを検出し、これをＬＰＦ（Low Pass Filter）１６へ供給する。ＬＰＦ１６は、位相誤差Δτの低域成分を抽出することによりサンプリング位相差Δμを算出し、これをタイミング制御部１７へ送出する。
【００１０】
タイミング制御部１７は、サンプリング位相差Δμに基づき、インターポレータ１３における入力データパイプライン動作とＦＩＲ（Finite Impulse Response）フィルタにおけるタップ係数を決定するためのサンプリング位相μを生成し、これをインターポレータ１３へ送出する。またタイミング制御部１７は、サンプリング位相差Δμに基づき、インターポレータ１３、ＰＲ等化器１４、位相検出器１５及びＬＰＦ１６の稼動又は停止を制御するイネーブル信号ｅｎを生成してそれぞれ供給するようになされている。
【００１１】
タイミング制御部１７は、データのサンプル数が本来のデータよりも多くなったタイミングでイネーブル信号ｅｎを「ｌｏｗ」にすることによりこのタイミングにおけるデータを不要なデータとし、それ以外のタイミングではイネーブル信号ｅｎを「ｈｉｇｈ」にすることによりこのタイミングにおけるデータを必要なデータとするようになされている。
【非特許文献１】Floyd M. Gardner，“Interpolation in Digital Modems-Part I:Fundamentals” IEEE TRANSACTIONS, VOL.41, NO.3,MARCH 1993
【非特許文献２】Lars Erup，“Interpolation in Digital Modems-Part II: Implementation and Performance” IEEE TRANSACTIONS, VOL.41, NO.6,JUNE 1993
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、入力信号Ｓｉに含まれるデータの転送レートが高速化された場合を想定すると、当該高速化された転送レートのデータを取りこぼさず処理する手法の１つのとして、入力データＤｓをパラレル化して複数の回路によって並列処理を行うことにより、並列化された各回路における処理速度を低く抑える、いわゆるパラレル実装が考えられる。
【００１３】
ここで、位相同期部６（図２７）を単純に並列化した位相同期部２０を図２８に示す。この位相同期部２０では、シリアルパラレル（ｓ−ｐ）変換回路２１により入力データＤｓを４系統のパラレル入力データＤｐに並列化し、以降のインターポレータ２３、ＰＲ等化器２４、位相検出器２５、ＬＰＦ２６及びタイミング制御部２７において、それぞれインターポレータ１３、ＰＲ等化器１４、位相検出器１５、ＬＰＦ１６及びタイミング制御部１７における各処理を４並列化して実行する。
【００１４】
しかしながらこの場合、出力データｙ及びイネーブル信号ｅｎがいずれも４重化されて後段の最尤復号器９へ供給することになるため、当該最尤復号器９において４種類のイネーブル信号ｅｎに合わせたタイミング管理が必要となり、その構成が複雑化すると共に煩雑な制御が必要となってしまうという問題があった。
【００１５】
本発明は以上の点を考慮してなされたもので、不要データが混在した並列データの処理を容易化し得るデータ並換装置、データ並換方法及びデータ並換プログラムを提案しようとするものである。
【課題を解決するための手段】
【００１６】
かかる課題を解決するため本発明においては、予め順序付けられた一定サイズのデータがＮチャンネル（ただしＮは２以上の整数）に順次割り振られた並列データと、当該データが必要データ又は不要データのいずれであるかを示すイネーブル情報とを取得し、当該並列データから当該イネーブル情報に基づいた不要データを除外すると共に当該イネーブル情報に基づいた必要データのみを順序に従いＮチャンネルに再割当して出力し、除外された不要データの積算数がＮ以上になった時点で、必要データに代えて全チャンネルから不要なダミーデータを出力し、必要データを出力する際に各データが必要データであることを示すと共に、ダミーデータを出力する際に各データが不要なデータであることを示す統一イネーブル信号を生成して出力するようにした。
【００１７】
これにより、不要データを除外し必要データを前詰めにして各チャンネルに再割り当てしながら出力し、除外した不要データの積算数がＮ以上となった時点で不要データに代わるダミーデータを全チャンネルから同時に出力することができるので、全チャンネルで不要なデータを出力するタイミングを揃えることができると共に、１種類の統一イネーブル信号により全チャンネルの動作を制御することができる。
【発明の効果】
【００１８】
本発明によれば、不要データを除外し必要データを前詰めにして各チャンネルに再割り当てしながら出力し、除外した不要データの積算数がＮ以上となった時点で不要データに代わるダミーデータを全チャンネルから同時に出力することができるので、全チャンネルで不要なデータを出力するタイミングを揃えることができると共に、１種類の統一イネーブル信号により全チャンネルの動作を制御することができ、かくして不要データが混在した並列データの処理を容易化し得るデータ並換装置、データ並換方法及びデータ並換プログラムを実現できる。
【発明を実施するための最良の形態】
【００１９】
以下、図面について、本発明の一実施の形態を詳述する。
【００２０】
（１）第１の実施の形態
（１−１）位相同期部の構成
図２８との対応部分に同一符号を付して示す図１において、位相同期部３０は、ＡＧＣ（Auto Gain Control）回路５（図２６）から供給されるアナログの入力信号Ｓｉを基に、４並列化されたＰＲ等化データＤｅを生成し、これを統一イネーブル信号ｅｕ（詳しくは後述する）と共に後段の最尤復号器９（図２６）へ供給するようになされている。
【００２１】
アナログ・ディジタル（Ａ／Ｄ）変換器１１は、位相同期部６（図２７）及び位相同期部２０（図２８）の場合と同様、発振器１２から供給される所定周波数のクロック信号ＣＬＫに基づいて動作し、入力信号Ｓｉを標本化することによりディジタルの入力データＤｓを生成し、これをシリアルパラレル変換回路２１へ供給する。
【００２２】
ちなみにアナログ・ディジタル変換器１１は、以降の処理においてＩＴＲ（Interpolated Timing Recovery）に基づいたタイミング調整や補間等を行うため、入力信号Ｓｉに含まれる本来のデータにおけるサンプリングレートよりも速いサンプリングレートで標本化を行い、本来のデータよりも多いサンプル数でなるデータを生成するようになされている。
【００２３】
またアナログ・ディジタル変換回路１１は、図２（Ａ）〜図４（Ａ）に示すように、生成した入力データＤｓに連続した番号（以下これをデータ番号と呼ぶ）を付すことにより、各データの順序を識別し得るようになされている。
【００２４】
シリアルパラレル変換回路２１は、シリアルの入力データＤｓを４チャンネルに順次パラレル化することにより、図２（Ｂ）〜図４（Ｂ）に示すようにパラレル入力データＤｐ０〜Ｄｐ３を生成し、これらをインターポレータ２３へ供給する。
【００２５】
この結果、例えば入力データＤｓの周期が４００［ＭＨｚ］であった場合、当該入力データＤｓを４チャンネルに並列化することにより、パラレル入力データＤｐにおける各チャンネルの周期をそれぞれ１００［ＭＨｚ］に落とすことができる。なお、以下では１つのチャンネルにおけるパラレル入力データＤｐの周期をタイムスロットと呼ぶ。
【００２６】
インターポレータ２３は、補間処理を４系統並列に行い得るようになされており、タイミング制御部２７から供給される４種類のサンプリング位相μ０〜μ３に基づき、パラレル入力データＤｐ０〜Ｄｐ３に対して補間処理を行うことにより、図２（Ｃ）〜図４（Ｃ）に示すようにそれぞれ補間データＤｉ０〜Ｄｉ３を生成し、これらをモジュロセレクタ３１へ供給する。
【００２７】
モジュロセレクタ３１は、タイミング制御部２７から供給される４種類のイネーブル信号ｅｎ０〜ｅｎ３に基づき、４系統の補間データＤｉ０〜Ｄｉ３を並べ換えることにより４系統の再割当データＤｒ０〜Ｄｒ３を生成し、これらをＰＲ等化器２４へ送出する（詳しくは後述する）。
【００２８】
またモジュロセレクタ３１は、再割当データＤｒ０〜Ｄｒ３に合わせて、各回路の稼動又は停止を制御する統一イネーブル信号ｅｕを生成し、これをＰＲ等化器２４、位相検出器２５、ＬＰＦ２６及び後段の最尤復号器９（図２６）へ供給するようになされている。
【００２９】
ＰＲ等化器２４は、モジュロセレクタ３１から供給された再割当データＤｒ０〜Ｄｒ３に対して４系統並列にそれぞれ所定のＰＲ等化処理を施すことにより４系統のＰＲ等化データｙ０〜ｙ３を生成し、これらを位相検出器２５及び後段の最尤復号器９へ送出する。
【００３０】
位相検出器２５は、位相比較処理を４系統並列に行い得るようになされており、ＰＲ等化器２４から供給されたＰＲ等化データｙ０〜ｙ３における現位相と、所定の目標位相とのそれぞれの位相誤差Δτ０〜Δτ３を検出し、これらをＬＰＦ２６へ供給する。
【００３１】
ＬＰＦ２６は、低域成分抽出処理を４系統並列に行い得るようになされており、位相検出器２５から供給される位相誤差Δτ０〜Δτ３からそれぞれ低域成分を抽出することによりサンプリング位相差Δμ０〜Δμ３を生成し、これらをタイミング制御部２７へ供給する。
【００３２】
またＰＲ等化器２４、位相検出器２５及びＬＰＦ２６は、モジュロセレクタ３１から供給される統一イネーブル信号ｅｕに基づき、それぞれ４系統の信号処理を一斉に稼動させ、又は一斉に停止させるようになされている。
【００３３】
タイミング制御部２７は、ＬＰＦ２６から供給されるサンプリング位相差Δμ０〜Δμ３を基に、インターポレータ２３において入力データパイプライン動作とＦＩＲ（Finite Impulse Response）フィルタのタップ係数とを決定するためのタイミング情報μ０〜μ３を４系統並列に生成し、これらをインターポレータ２３へ供給する。
【００３４】
またタイミング制御部２７は、サンプリング位相差Δμ０〜Δμ３を基に各系統毎のイネーブル信号ｅｎ０〜ｅｎ３を生成し、それぞれインターポレータ２３及びモジュロセレクタ３１へ供給するようになされている。
【００３５】
このように位相同期部３０は、１系統の入力データＤｓを４系統にパラレル化し、４系統並列に補間処理やＰＲ等化処理等の各信号処理を行うと共に、モジュロセレクタ３１においてデータの並べ換えを行い、また１系統の統一イネーブル信号ｅｕを生成するようになされている。
【００３６】
（１−２）モジュロセレクタの構成
（１−２−１）基本原理
まず、本発明の基本原理について説明する。上述したようにアナログ・ディジタル変換器１１は、入力信号Ｓｉに含まれるデータの本来のサンプリングレートよりも速いサンプリングレートで標本化を行うため、本来のデータよりも多いサンプル数のデータを生成する。
【００３７】
しかしながら最終的に必要なデータのサンプル数は、本来のデータと同一であれば良いため、超過分のデータは不要となる。すなわち入力データＤｓには、必要データと共に不要データが含まれていることになる。
【００３８】
この不要データに対処すべく、位相同期部３０では、タイミング制御部２７においてサンプリング位相差Δμ０〜Δμ３の累積値等を基に生成されるイネーブル信号ｅｎ０〜ｅｎ３により、データの要・不要を表すようになされている。すなわち位相同期部３０では、各チャンネル毎に、イネーブル信号ｅｎの信号レベルが「ｈｉｇｈ」であるとき、インターポレータ２３から出力された補間データＤｉが必要データであることを意味し、一方イネーブル信号ｅｎの信号レベルが「ｌｏｗ」であるとき、インターポレータ２３から出力された補間データＤｉが不要データであることを意味している。
【００３９】
また位相同期部３０は、インターポレータ２３、モジュロセレクタ３１、ＰＲ等化器２４、位相検出器２５、ＬＰＦ２６及びタイミング制御部２７により形成されるループ回路がディジタルＰＬＬ（Phase Locked Loop）の役割を果たしているため、随時タイミングの調整（すなわち不要データの決定）を行うことにより、当該位相同期部３０が最終的に出力するＰＲ等化データｙ０〜ｙ３の送出間隔を所定の目標値に合わせるようになされている。
【００４０】
この結果、位相同期部３０では、例えば図２〜図４に示したように、不要データ（図中に斜線で示す）が必要データ（図中に白抜きで示す）の中に不定期に混合した状態となる。
【００４１】
ちなみに位相同期部３０において、各データが必要データ又は不要データのいずれであるかはインターポレータ２３で確定するため、入力データＤｓ及びパラレル入力データＤｐ０〜Ｄｐ３の段階では各データが必要データ又は不要データのいずれであるか未確定であるが、説明の便宜上、図２〜図４の当該入力データＤｓ及びパラレル入力データＤｐ０〜Ｄｐ３についても、補間データＤｉ０〜Ｄｉ３に対応付けて不要データを斜線で示してある。
【００４２】
ここでモジュロセレクタ３１（図１）は、図２（Ｃ）〜図４（Ｃ）及び図２（Ｄ）〜図４（Ｄ）に示したように、補間データＤｉ０〜Ｄｉ３に不定期に含まれる不要データ（データＤｔ８、Ｄｔ２０、Ｄｔ３２及びＤｔ４３）を取り除き、他のデータ（必要データ）の番号順を維持したまま当該必要データをチャンネル間で前詰めに再割当し、また取り除いた分の不要データの代わりとなるダミーデータＤｄを各チャンネルの同一タイムスロットに割り当てることにより、再割当データＤｒ０〜Ｄｒ３を生成するようになされている。
【００４３】
すなわちモジュロセレクタ３１は、不定期に混合していた不要データを全チャンネルの同一タイムスロットに割り当て直すことにより、必要データの順序を維持したまま、各チャンネルにおける不要データのタイミングを統一することができる。
【００４４】
これを言い換えれば、モジュロセレクタ３１は、補間データＤｉ０〜Ｄｉ３に不定期に含まれる不要データを除外して必要データのみを順次前詰めして再割当データＤｒ０〜Ｄｒ３として出力し、除外した不要データの数がチャンネル数Ｎ（この場合は４チャンネル）に達した時点で当該除外した不要データに相当するダミーデータＤｄを補間データＤｉ０〜Ｄｉ３として各チャンネルから同時に出力することになる。
【００４５】
またモジュロセレクタ３１は、再割当データＤｒ０〜Ｄｒ３に合わせて、必要データを出力する際に「ｈｉｇｈ」レベルとし、また不要データを出力する際に「ｌｏｗ」レベルとする統一イネーブル信号ｅｕを生成するようになされている。
【００４６】
すなわちモジュロセレクタ３１は、再割当データＤｒ０〜Ｄｒ３が必要データ又は不要データのいずれであるかを表す統一イネーブル信号ｅｕを生成し出力することにより、後段の各処理回路における稼動又は停止を全チャンネルについて一括制御することができる。
【００４７】
このように本発明では、モジュロセレクタ３１によって各チャンネルに対する必要データの再割当を行い、各チャンネルにおける不要データのタイムスロットを統一することにより、信号処理の簡略化を図るようになされている。
【００４８】
（１−２−２）データ格納メモリ及びイネーブル情報格納メモリの構成
実際上モジュロセレクタ３１は、上述したデータの再割当を行うべく、図５（Ａ）に示す入力データＤｓ及び図５（Ｂ）に示すＮチャンネルのパラレル入力データＤｐに対応付けて、図５（Ｃ）に示すようなＮ行×Ｍ列（列数Ｍについては後述する）のマトリックス構成でなるデータ格納メモリＭＤ及び図５（Ｄ）に示すようなＮ行×Ｍ列のマトリックス構成でなるイネーブル情報格納メモリＭＥを有している。
【００４９】
データ格納メモリＭＤは、各行が各チャンネルに対応付けられており、１セルに１データが格納されるようになされている。またデータ格納メモリＭＤの各セルには、「０」から「Ｎ×Ｍ−１」までの連続した番号（以下、これをデータセル番号と呼ぶ）が割り振られており、当該データセル番号は１行１列を「０」として行方向に「１」ずつ加算され、また列方向に「Ｎ」ずつ加算されるようになされている。
【００５０】
イネーブル情報格納メモリＭＥは、データ格納メモリＭＤと同様に各行が各チャンネルに対応付けられており、各セルにはイネーブル信号ｅｎの「ｈｉｇｈ」又は「ｌｏｗ」に対応したイネーブル情報として「１」又は「０」が格納されるようになされている。またイネーブル情報格納メモリＭＥの各セルには、「０」から「Ｎ×Ｍ−１」までの連続した番号（以下、これをイネーブル情報セル番号と呼ぶ）が割り振られており、当該イネーブル情報セル番号は、データセル番号と同様に１行１列が「０」となされ、行方向に「１」ずつ加算され、また列方向に「Ｎ」ずつ加算されるようになされており、データセル番号と対応するようになされている。
【００５１】
なお説明の便宜上、以下ではデータセル番号ｘに格納されたデータをデータｄｃ［ｘ］と呼び、またイネーブル情報セル番号ｚに格納されたイネーブル情報をイネーブル情報ｅｃ［ｚ］と呼ぶ。
【００５２】
ところでモジュロセレクタ３１は、各タイムスロットにおいて、インターポレータ２３から並列に供給される補間データＤｉをチャンネル番号順に順次データ格納メモリＭＤに格納し、当該データ格納メモリＭＤに格納されたデータの中から、各チャンネルから再割当データＤｒとして出力すべきＮ個の必要データを選択するようになされている。
【００５３】
このときデータ格納メモリＭＤには、まだ再割当されていない必要データ（Ｎ×Ｍ個以下）と、以前のタイムスロットで既に再割当された必要データ（０個以上（Ｎ−１）個以下）と、不要データとが格納されていることになる。
【００５４】
ここで、データ格納メモリＭＤに格納される不要データの数は、全データに対する不要データの出現率、すなわち入力信号Ｓｉ（図１）の本来のデータレートに対するアナログ・ディジタル変換器１１におけるサンプリングレートの割合（いわゆるオーバーサンプリングレートε）に応じて定まることになる。例えばオーバーサンプリングレートεが１０５［％］であった場合、おおよそデータ２０個に対して不要データが１個の割合で出現することになる。
【００５５】
またモジュロセレクタ３１は、このタイムスロットにおいて全チャンネル分（Ｎ個）の必要データを再割当する場合、不要データ及び既に割当済の必要データを飛ばして未割当の必要データのみをＮ個選択するため、Ｎ個のデータが格納された第１スロットのみではデータ数が不足する可能性があり、この場合第２スロットや第３スロットから必要データを再割当することになる。
【００５６】
このためモジュロセレクタ３１では、オーバーサンプリングレートεとチャンネル数Ｎとに基づき、データ格納メモリＭＤ及びイネーブル情報格納メモリＭＥの列数Ｍを予め決定しておく。ここで列数Ｍの下限値は、不要データが存在し得ることを考慮して、最低２列となる。
【００５７】
例えばチャンネル数Ｎが４であれば、仮にデータ格納メモリＭＤのセル数を最小にした場合、図６に示すように、データ格納メモリＭＤのセル数は４×２＝８個となる。ここでオーバーサンプリングレートεが１０５［％］であった場合、おおよそデータ２０個に対して不要データが１個の割合で出現するため、データ格納メモリＭＤの８個のセルに格納される不要データの数は、実質０個又は１個と考えられる。さらに、データ格納メモリＭＤの８個のセルに格納されたデータのうち、以前のタイムスロットで既に再割当された必要データの数は、０個〜３個（すなわちＮ−１個）となる。
【００５８】
これらを考慮すると、データ格納メモリＭＤの８個のセルにおいて未割当の必要データが最も少ないのは、不要データが１個、割当済の必要データが３個の場合であり、このとき当該未割当の必要データは４個となり、チャンネル数と同数となる。
【００５９】
すなわちモジュロセレクタ３１は、列数Ｍ＝２であれば、データ格納メモリＭＤの８個のセルに格納されたデータの中から、未割当の必要データを確実に４個（すなわちチャンネル数分）選択することができ、これらを各チャンネルに再割当して再割当データＤｒ０〜Ｄｒ３として出力することができる。
【００６０】
ちなみにモジュロセレクタ３１は、オーバーサンプリングレートεが比較的大きく、不要データの割合が高い場合等、データ格納メモリＭＤの（Ｎ×２）個のセルに未割当の必要データがＮ個未満となる可能性がある場合には、列数Ｍを増加しておくことにより（例えばＭ＝３等）、データ格納メモリＭＤの（Ｎ×Ｍ）個のセルに未割当の必要データを必ずＮ個以上含ませることができる。
【００６１】
またモジュロセレクタ３１は、時刻が経過しタイムスロットが切り替わる度に、第１スロットの全データを削除し、第２〜第Ｍスロットの各データを先頭側へ（すなわち図中の左方向へ）１列ずつ移動させ、末尾列（すなわち第Ｍスロット）に新たな補間データＤｉをそれぞれ格納することにより、データ格納メモリＭＤのデータを１列ずつシフトするようになされている。
【００６２】
このようにモジュロセレクタ３１では、オーバーサンプリングレートεとチャンネル数Ｎとを基に決定した列数Ｍでなる、Ｎ行Ｍ列のデータ格納メモリＭＤ及びＮ行Ｍ列のイネーブル情報格納メモリＭＥを用いることにより、必要データを各チャンネルに再割当して再割当データＤｒとして出力するようになされている。
【００６３】
（１−２−３）モジュロセレクタの処理
モジュロセレクタ３１は、図７に示すように、補間データＤｉを取得してデータ格納メモリＭＤに格納すると共にイネーブル信号ｅｎを取得してイネーブル情報格納メモリＭＥに格納し、さらに当該データ格納メモリＭＤ及び当該イネーブル情報格納メモリＭＥを基に再割当データＤｒを決定して出力するデータ再割当部４１と、不要データの積算値を基にダミーデータＤｄを再割当データＤｒとして出力するダミーデータ出力部４２と、再割当データＤｒとして出力するデータが必要データであるかダミーデータＤｄであるかに応じて統一イネーブル信号ｅｕを生成する統一イネーブル信号生成部４３とにより構成されている。
【００６４】
データ再割当部４１は、１タイムスロット毎にインターポレータ２３から供給される補間データＤｉを取得すると、データ格納メモリＭＤにおける既存の全データを１列ずつ先頭側へシフトして当該取得した補間データＤｉを末尾列に格納し、またタイミング制御部２７から供給されるイネーブル信号ｅｎを取得すると、イネーブル情報格納メモリＭＥにおける既存の全イネーブル情報を１列ずつ先頭側へシフトして当該取得したイネーブル信号ｅｎに基づくイネーブル情報を末尾列に格納するようになされている。
【００６５】
またデータ再割当部４１は、データ格納メモリＭＤ及びイネーブル情報格納メモリＭＥを参照しながら、後述する再割当データ出力処理に従って再割当データＤｒを決定して後段のＰＲ等化器２４へ出力するようになされている。
【００６６】
ダミーデータ出力部４２は、データ再割当部４１の再割当データ出力処理によって検出された不要データの積算数がチャンネル数Ｎを越えた時点で、全チャンネルに再割当データＤｒとしてダミーデータＤｄを割り当てるようになされている。
【００６７】
統一イネーブル信号生成部４３は、データ再割当部４１において検出された不要データの積算数に応じて統一イネーブル信号ｅｕを「ｈｉｇｈ」レベル又は「ｌｏｗ」レベルに切り換えるようになされている。
【００６８】
（１−２−４）再割当データ出力処理
実際上モジュロセレクタ３１は、１タイムスロット毎に、図８に示すフローチャートに従って再割当データＤｒを出力するようになされており、以下、このときの再割当データ出力処理手順ＲＴ１について説明する。
【００６９】
モジュロセレクタ３１は、インターポレータ２３から新たな補間データＤｉ０〜Ｄｉ３が供給された時点で再割当データ出力処理手順ＲＴ１を開始し、ステップＳＰ１へ移る。
【００７０】
ステップＳＰ１においてモジュロセレクタ３１は、新たに供給された補間データＤｉ０〜Ｄｉ３及びタイミング制御部２７から供給されたイネーブル信号ｅｎ０〜ｅｎ３を用いてデータ格納メモリＭＤ及びイネーブル情報格納メモリＭＥをそれぞれ１列ずつシフトさせて更新し、チャンネル０の再割当データＤｒ０を決定するべく次のサブルーチンＳＲＴ１へ移る。
【００７１】
この場合モジュロセレクタ３１は、図９に示すチャンネル０の再割当データ決定処理手順ＳＲＴ１を開始し、次のステップＳＰ１１へ移る。ステップＳＰ１１においてモジュロセレクタ３１は、既に割当済のデータセル番号を飛ばすための変数ｉｒ０にディスエーブル積算回数ｄの値を代入し、またカウンタ用の変数ｊに「０」を代入することにより初期化し、次のステップＳＰ１２へ移る。
【００７２】
ここでディスエーブル積算回数ｄは、直前のタイムスロットまでに不要メモリを検出した回数を表す変数であり、再割当データ出力処理手順ＲＴ１の終了後も保持されるようになされている。またこのディスエーブル積算回数ｄは、データ格納メモリＭＤに格納されたデータのうち既に割当済のデータの数に相当する。
【００７３】
ステップＳＰ１２においてモジュロセレクタ３１は、イネーブル情報格納メモリＭＥのイネーブル情報ｅｃ［ｉｒ０＋ｊ］が１であるか否かを判定する。ここで否定結果が得られると、このことはデータ格納メモリＭＤのデータｄｃ［ｉｒ０＋ｊ］が不要データであるため、当該データｄｃ［ｉｒ０＋ｊ］を再割当データＤｒ０として出力するべきではないことを表しており、このときモジュロセレクタ３１は次のステップＳＰ１３へ移る。
【００７４】
ステップＳＰ１３においてモジュロセレクタ３１は、次のデータｄｃ［］について不要データであるか否かを判定するべく、変数ｊをインクリメントして再度ステップＳＰ１２へ戻る。
【００７５】
一方ステップＳＰ１２において肯定結果が得られると、このことはデータ格納メモリＭＤのデータｄｃ［ｉｒ０＋ｊ］が必要データであることを表しており、このときモジュロセレクタ３１は次のステップＳＰ１４へ移る。
【００７６】
ステップＳＰ１４においてモジュロセレクタ３１は、再割当データＤｒ０として出力すべきデータのデータセル番号を表す変数ｉ０に（ｉｒ０＋ｊ）を代入すると共に、次のチャンネル１の再割当データを決定する際に割当済のデータを飛ばすための変数ｄ０に（ｄ＋ｊ）を代入して、次のステップＳＰ１５へ移る。
【００７７】
ステップＳＰ１５においてモジュロセレクタ３１は、データ格納メモリＭＤにおけるデータセル番号ｉ０のデータｄｃ［ｉ０］を再割当データＤｒ０として決定し、次のステップＳＰ１６へ移ってこのチャンネル０の再割当データ決定処理手順ＳＲＴ１を終了することにより元の再割当データ出力処理手順ＲＴ１（図８）へ戻り、次のステップＳＰ３へ移る。
【００７８】
ステップＳＰ２においてモジュロセレクタ３１は、チャンネルを表す変数ｘに初期値「１」を代入し、チャンネル１以降の再割当データＤｒを決定するべく次のサブルーチンＳＲＴ２へ移る。
【００７９】
この場合モジュロセレクタ３１は、図８に示したチャンネル０の再割当データ決定処理手順ＲＴ１と一部類似したチャンネルｘの再割当データ決定処理手順ＳＲＴ２（図１０）を開始し、ステップＳＰ２１へ移る。
【００８０】
ステップＳＰ２１においてモジュロセレクタ３１は、既に割当済のデータセル番号を飛ばすための変数ｉｒｘとして、直前のチャンネルで再割当データに決定したメモリセル番号ｉｒｘ−１に「１」を加算した値を代入し、またカウンタ用の変数ｊに「０」を代入することにより初期化し、次のステップＳＰ２２へ移る。
【００８１】
ステップＳＰ２２においてモジュロセレクタ３１は、イネーブル情報格納メモリＭＥのイネーブル情報ｅｃ［ｉｒｘ＋ｊ］が「１」であるか否かを判定する。ここで否定結果が得られると、このことはデータ格納メモリＭＤのデータｄｃ［ｉｒｘ＋ｊ］が不要データであるため、当該データｄｃ［ｉｒｘ＋ｊ］を再割当データＤｒ０として出力するべきではないことを表しており、このときモジュロセレクタ３１は次のステップＳＰ２３へ移る。
【００８２】
ステップＳＰ２３においてモジュロセレクタ３１は、次のデータｄｃ［］について不要データであるか否かを判定するべく、変数ｊをインクリメントして再度ステップＳＰ２２へ戻る。
【００８３】
一方ステップＳＰ２２において肯定結果が得られると、このことはデータ格納メモリＭＤのデータｄｃ［ｉｒｘ＋ｊ］が必要データであることを表しており、このときモジュロセレクタ３１は次のステップＳＰ２４へ移る。
【００８４】
ステップＳＰ２４においてモジュロセレクタ３１は、再割当データＤｒ（ｘ）として出力すべきデータセル番号を表す変数ｉｘに（ｉｒｘ＋ｊ）を代入すると共に、次のチャンネル（ｘ＋１）の再割当データを決定する際に割当済のデータを飛ばすための変数ｄｘに（ｄｘ−１＋ｊ）を代入して、次のステップＳＰ２５へ移る。
【００８５】
ステップＳＰ２５においてモジュロセレクタ３１は、データ格納メモリＭＤにおけるデータセル番号ｉｘのデータｄｃ［ｉｘ］を再割当データＤｒ（ｘ）として決定し、次のステップＳＰ２６へ移ってこのチャンネルｘの再割当データ決定処理手順ＳＲＴ２を終了し、元の再割当データ出力処理手順ＲＴ１（図８）へ戻り、次のステップＳＰ３へ移る。
【００８６】
ステップＳＰ３においてモジュロセレクタ３１は、変数ｘをインクリメントし、次のステップＳＰ４へ移る。
【００８７】
ステップＳＰ４においてモジュロセレクタ３１は、変数ｘがチャンネル数Ｎ未満であるか否かを判定する。ここで肯定結果が得られると、このことは全Ｎチャンネルの再割当データをまだ決定し終えていないことを表しており、このときモジュロセレクタ３１は、次のチャンネルの再割当データを決定するべく、再度サブルーチンＳＲＴ２へ戻る。
【００８８】
一方ステップＳＰ４において否定結果が得られると、このことは全Ｎチャンネルの再割当データを決定済であることを表しており、このときモジュロセレクタ３１は、次のステップＳＰ５へ移る。
【００８９】
ステップＳＰ５においてモジュロセレクタ３１は、全チャンネルからそれぞれ再割当データＤｒを同時に出力して後段のＰＲ等化器２４（図１）へ供給し、次のステップＳＰ６へ移る。
【００９０】
ステップＳＰ６においてモジュロセレクタ３１は、ステップＳＰ６において出力した再割当データＤｒが全て必要データであることを示すべく、「ｈｉｇｈ」レベルの統一イネーブル信号ｅｕをＰＲ等化器２４（図１）、位相検出器２５、ＬＰＦ２６及び最尤復号器９（図２６）へ供給して次のステップＳＰ７へ移る。
【００９１】
ステップＳＰ７においてモジュロセレクタ３１は、ディスエーブル積算回数ｄがチャンネル数Ｎ以上であるか否かを判定する。ここで否定結果が得られると、このことはディスエーブル積算回数ｄがチャンネル数Ｎ未満であり、すなわち不要データを検出した回数がＮ回未満であるためにこのタイムスロットではダミーデータＤｄを出力すべきではないことを表しており、このときモジュロセレクタ３１は、次のサブルーチンＳＲＴ３へ移る。
【００９２】
一方、ステップＳＰ７において肯定結果が得られると、このことは不要データを検出した回数がチャンネル数Ｎ以上であるため、再割当データＤｒとしてダミーデータＤｄを出力すべきであることを表しており、このときモジュロセレクタ３１は、次のステップＳＰ８へ移る。
【００９３】
ステップＳＰ８においてモジュロセレクタ３１は、次のタイムスロットにおいて全チャンネルから再割当データＤｒとしてダミーデータＤｄを出力し、次のステップＳＰ９へ移る。
【００９４】
ちなみにこのときモジュロセレクタ３１は、ステップＳＰ１と同様にデータ格納メモリＭＤ及びイネーブル情報格納メモリＭＥをそれぞれ１列ずつシフトさせて更新することにより、次のタイムスロットにおける再割当データ出力処理を正常に行い得るようになされている。
【００９５】
ステップＳＰ９においてモジュロセレクタ３１は、ステップＳＰ８において出力した再割当データＤｒが全て不要データであることを示すべく、「ｌｏｗ」レベルの統一イネーブル信号ｅｕをＰＲ等化器２４（図１）、位相検出器２５、ＬＰＦ２６及び最尤復号器９（図２６）へ供給して次のサブルーチンＳＲＴ３へ移る。
【００９６】
この場合モジュロセレクタ３１は、図１１に示すディスエーブル積算回数更新処理手順ＳＲＴ３を開始し、ステップＳＰ３１へ移る。ステップＳＰ３１においてモジュロセレクタ３１は、（Ｎ−１）チャンネルの再割当データを決定した際のディスエーブル積算回数ｄＮ−１＝Ｎ−１であり、かつイネーブル情報格納メモリＭＥのイネーブル情報ｅｃ［Ｎ×Ｍ−１］＝０であるか否かを判定する。
【００９７】
ここで肯定結果が得られると、このことは、例えばデータ格納メモリＭＤにパターンＭＤ１（図４）のようにデータが格納されていた場合、すなわち再割当データＤｒ３としてデータ「７８」を出力した時点で、ディスエーブル積算回数ｄ＝３であり、かつイネーブル情報ｅｃ［７］（この場合データ「７９」のイネーブル情報）＝０であるといった特殊な状態であるため、このデータ「７９」を既に不要データとして検出したことにしておけば、次のタイムスロットにおいてダミーデータＤｄを出力できることを表しており、このときモジュロセレクタ３１は次のステップＳＰ３２へ移る。
【００９８】
ステップＳＰ３２においてモジュロセレクタ３１は、ディスエーブル積算回数ｄ＝Ｎとすることにより、次のタイムスロットで全チャンネルからダミーデータＤｄを出力させるようにし、次のステップＳＰ３６へ移る。
【００９９】
一方ステップＳＰ３１において否定結果が得られると、このことはデータ格納メモリＭＤに格納されたデータがパターンＭＤ１（図４）のような「特殊な状態」ではないことを示しており、このときモジュロセレクタ３１は次のステップＳＰ３３へ移る。
【０１００】
ステップＳＰ３３においてモジュロセレクタ３１は、ディスエーブル積算回数ｄがチャンネル数Ｎ以上であるか否かを判定する。ここで否定結果が得られると、このことはディスエーブル積算回数ｄがチャンネル数Ｎ未満であり、すなわち不要データを検出した回数がＮ回未満でありこのタイムスロットではダミーデータＤｄを出力しなかったことを表しており、このときモジュロセレクタ３１は、次のステップＳＰ３４へ移る。
【０１０１】
ステップＳＰ３４においてモジュロセレクタ３１は、最後に（Ｎ−１）チャンネルの再割当データを決定した際の変数ｄＮ−１を次のタイムスロットへ持ち越すディスエーブル積算回数ｄとし、次のステップＳＰ３６へ移る。
【０１０２】
一方、ステップＳＰ３３において肯定結果が得られると、このことは不要データを検出した回数がチャンネル数Ｎ以上であり、このタイムスロットで再割当データＤｒとしてダミーデータＤｄを出力したことを表しており、このときモジュロセレクタ３１は、次のステップＳＰ３５へ移る。
【０１０３】
ステップＳＰ３５においてモジュロセレクタ３１は、最後に（Ｎ−１）チャンネルの再割当データを決定した際の変数ｄＮ−１をチャンネル数Ｎで割った時の余りを新たなディスエーブル積算回数ｄとし、次のステップＳＰ３６へ移る（ちなみに「％」は剰余記号を表す）。
【０１０４】
このときモジュロセレクタ３１は、新たなディスエーブル積算回数ｄを単純に「０」にリセットするのではなく、チャンネル数Ｎによる剰余とすることにより、全データに対する不要データの割合が多い場合等にディスエーブル積算回数ｄがチャンネル数Ｎを超えていたときの超過分を持ち越すことができ、この結果、供給される補間データＤｉ０〜Ｄｉ３の全データ数と出力する再割当データＤｒ０〜Ｄｒ３の全データ数を一致させることができる。
【０１０５】
ステップＳＰ３６においてモジュロセレクタ３１は、ディスエーブル積算回数更新処理手順ＳＲＴ３を終了して元の再割当データ出力処理手順ＲＴ１（図８）へ戻り、次のステップＳＰ１０へ移ってこの再割当データ出力処理手順ＲＴ１を終了する。
【０１０６】
（１−３）位相同期部の詳細構成
次に、位相同期部３０を構成する各回路の詳細構成について、順次説明する。なお、アナログ・ディジタル変換器１１、発振器１２及びＰＲ等化器２４については、それぞれ一般的なアナログ・ディジタル変換処理、発振動作及びＰＲ等化処理を行うものであるため、その説明は省略する。
【０１０７】
（１−３−１）シリアルパラレル変換回路の構成
図１２に示すように、シリアルパラレル変換回路２１は、アナログ・ディジタル変換器１１から供給される入力データＤｓを遅延回路４１、４２、４３及び４４によって当該入力データＤｓにおける１クロック分ずつ遅延させ、それぞれ遅延回路４５、４６、４７及び４８へ供給する。遅延回路４５、４６、４７及び４８は、入力データＤｓにおける４クロック分（すなわち１タイムスロット分）遅延させることにより、それぞれパラレル入力データＤｐ０〜Ｄｐ３とし、これらを後段のインターポレータ２３へ供給する。
【０１０８】
これによりシリアルパラレル変換回路は、図２（Ａ）〜図４（Ａ）及び図２（Ｂ）〜図４（Ｂ）に示したように、シリアルの入力データＤｓを４チャンネルに順次振り分けてパラレル入力データＤｐ０〜Ｄｐ３とし、その周期を元の入力データＤｓの１／４に引き下げることができる。
【０１０９】
（１−３−２）インターポレータの構成
次に、インターポレータ２３について説明する。インターポレータ２３は、タイミング制御部２７から供給されるサンプリング位相μ０〜μ３に従い、パラレル入力データＤｐ０〜Ｄｐ３に対する補間処理を行う。
【０１１０】
インターポレータ２３は、図１３に示すように、シリアルパラレル変換回路２１から供給されたパラレル入力データＤｐ０〜Ｄｐ３をそれぞれ乗算器５０〜５３へ供給し、またタイミング制御部２７から供給されたサンプリング位相μ３を基に生成した補間係数ｈ０（μ３）〜ｈ３（μ３）をそれぞれ乗算器５０〜５３へ供給する。
【０１１１】
乗算器５０〜５３は、パラレル入力データＤｐ０〜Ｄｐ３と補間係数ｈ０（μ３）〜ｈ３（μ３）とをそれぞれ乗算し、その全ての乗算結果を加算器５４〜５６によって加算することにより加算値ｘａ３を生成し、これを加算器５７へ供給する。
【０１１２】
これに加えてインターポレータ２３は、遅延回路５８〜６１によってパラレル入力データＤｐ０〜Ｄｐ３をそれぞれ１タイムスロット分ずつ遅延させることによりパラレル入力データＤｐ０’〜Ｄｐ３’を生成し、これらをそれぞれ乗算器６２〜６５へ供給する。またインターポレータ２３は、タイミング制御部２７から供給されたサンプリング位相μ３を基に生成した補間係数ｈ４（μ３）〜ｈ１（μ３）をそれぞれ乗算器６２〜６５へ供給する。
【０１１３】
乗算器６２〜６５は、パラレル入力データＤｐ０’〜Ｄｐ３’と補間係数ｈ４（μ３）〜ｈ１（μ３）とをそれぞれ乗算し、その全ての乗算結果を加算器６６〜６８によって加算することにより加算値ｘｂ３を生成し、これを加算器５７へ供給する。
【０１１４】
加算器５７は、加算値ｘａ３と加算値ｘｂ３とを加算し、これを遅延回路６９に供給することにより１タイムスロット分遅延させる。インターポレータ２３は、遅延回路６９による遅延結果を補間データＤｉ３とし、これを後段のモジュロセレクタ３１へ送出する。
【０１１５】
またインターポレータ２３は、図１４に示すように、遅延回路６１（図１３）で１タイムスロット分遅延されたパラレル入力データＤｐ３’とシリアルパラレル変換回路２１から供給されたパラレル入力データＤｐ０〜Ｄｐ２とをそれぞれ乗算器７０〜７３へ供給し、さらにタイミング制御部２７から供給されたサンプリング位相μ２を基に生成した補間係数ｈ０（μ２）〜ｈ３（μ２）をそれぞれ乗算器７０〜７３へ供給する。
【０１１６】
乗算器７０〜７３は、パラレル入力データＤｐ０〜Ｄｐ３と補間係数ｈ０（μ２）〜ｈ３（μ２）とをそれぞれ乗算し、その全ての乗算結果を加算器７４〜７６によって加算することにより加算値ｘａ２を生成し、これを加算器７７へ供給する。
【０１１７】
これに加えてインターポレータ２３は、パラレル入力データＤｐ３’がさらに１タイムスロット分遅延されたパラレル入力データＤｐ３”と、遅延回路５８〜６０（図１３）によって１タイムスロット分遅延されたパラレル入力データＤｐ０’〜Ｄｐ２’とをそれぞれ乗算器７８〜８１へ供給する。またインターポレータ２３は、タイミング制御部２７から供給されたサンプリング位相μ２を基に生成した補間係数ｈ４（μ２）〜ｈ１（μ２）をそれぞれ乗算器７８〜８１へ供給する。
【０１１８】
乗算器７８〜８１は、パラレル入力データＤｐ３”及びＤｐ０’〜Ｄｐ２’と補間係数ｈ４（μ２）〜ｈ１（μ２）とをそれぞれ乗算し、その全ての乗算結果を加算器８２〜８４によって加算することにより加算値ｘｂ２を生成し、これを加算器７７へ供給する。
【０１１９】
加算器７７は、加算値ｘａ２と加算値ｘｂ２とを加算し、これを遅延回路８５に供給することにより１タイムスロット分遅延させる。インターポレータ２３は、遅延回路８５による遅延結果を補間データＤｉ２とし、これを後段のモジュロセレクタ３１へ送出する。
【０１２０】
さらにインターポレータ２３は、図１５に示すように、遅延回路６０及び６１（図１３）で１タイムスロット分ずつ遅延されたパラレル入力データＤｐ２’及びＤｐ３’とシリアルパラレル変換回路２１から供給されたパラレル入力データＤｐ０及びＤｐ１とをそれぞれ乗算器９０〜９３へ供給し、さらにタイミング制御部２７から供給されたサンプリング位相μ１を基に生成した補間係数ｈ０（μ１）〜ｈ３（μ１）をそれぞれ乗算器９０〜９３へ供給する。
【０１２１】
乗算器９０〜９３は、パラレル入力データＤｐ２’、Ｄｐ３’、Ｄｐ０及びＤｐ１と補間係数ｈ０（μ１）〜ｈ３（μ１）とをそれぞれ乗算し、その全ての乗算結果を加算器９４〜９６によって加算することにより加算値ｘａ１を生成し、これを加算器９７へ供給する。
【０１２２】
これに加えてインターポレータ２３は、パラレル入力データＤｐ２’及びＤｐ３’がさらに１タイムスロット分遅延されたパラレル入力データＤｐ２”及びＤｐ３”と、遅延回路５８及び５９（図１３）によって１タイムスロット分ずつ遅延されたパラレル入力データＤｐ０’及びＤｐ１’とをそれぞれ乗算器９８〜１０１へ供給する。またインターポレータ２３は、タイミング制御部２７から供給されたサンプリング位相μ１を基に生成した補間係数ｈ４（μ１）〜ｈ１（μ１）をそれぞれ乗算器９８〜１０１へ供給する。
【０１２３】
乗算器９８〜１０１は、パラレル入力データＤｐ２”、Ｄｐ３”、Ｄｐ０’及びＤｐ１’と補間係数ｈ４（μ１）〜ｈ１（μ１）とをそれぞれ乗算し、その全ての乗算結果を加算器１０２〜１０４によって加算することにより加算値ｘｂ１を生成し、これを加算器９７へ供給する。
【０１２４】
加算器９７は、加算値ｘａ１と加算値ｘｂ１とを加算し、これを遅延回路１０５に供給することにより１タイムスロット分遅延させる。インターポレータ２３は、遅延回路１０５による遅延結果を補間データＤｉ１とし、これを後段のモジュロセレクタ３１へ送出する。
【０１２５】
そのうえインターポレータ２３は、図１６に示すように、遅延回路５９〜６１（図１３）で１タイムスロット分ずつ遅延されたパラレル入力データＤｐ１’〜Ｄｐ３’とシリアルパラレル変換回路２１から供給されたパラレル入力データＤｐ０とをそれぞれ乗算器１１０〜１１３へ供給し、さらにタイミング制御部２７から供給されたサンプリング位相μ０を基に生成した補間係数ｈ０（μ０）〜ｈ３（μ０）をそれぞれ乗算器１１０〜１１３へ供給する。
【０１２６】
乗算器１１０〜１１３は、パラレル入力データＤｐ１’〜Ｄｐ３’及びＤｐ０と補間係数ｈ０（μ０）〜ｈ３（μ０）とをそれぞれ乗算し、その全ての乗算結果を加算器１１４〜１１６によって加算することにより加算値ｘａ０を生成し、これを加算器１１７へ供給する。
【０１２７】
これに加えてインターポレータ２３は、パラレル入力データＤｐ２’及びＤｐ３’がさらに１タイムスロット分遅延されたパラレル入力データＤｐ２”及びＤｐ３”と、遅延回路５８（図１３）によって１タイムスロット分遅延されたパラレル入力データＤｐ０’とをそれぞれ乗算器１１８〜１２１へ供給する。またインターポレータ２３は、タイミング制御部２７から供給されたサンプリング位相μ０を基に生成した補間係数ｈ４（μ０）〜ｈ１（μ０）をそれぞれ乗算器１１８〜１２１へ供給する。
【０１２８】
乗算器１１８〜１２１は、パラレル入力データＤｐ１”、Ｄｐ２”、Ｄｐ３”及びＤｐ０’と補間係数ｈ４（μ０）〜ｈ１（μ０）とをそれぞれ乗算し、その全ての乗算結果を加算器１２２〜１２４によって加算することにより加算値ｘｂ０を生成し、これを加算器１１７へ供給する。
【０１２９】
加算器１１７は、加算値ｘａ０と加算値ｘｂ０とを加算し、これを遅延回路１２５に供給することにより１タイムスロット分遅延させる。インターポレータ２３は、遅延回路１２５による遅延結果を補間データＤｉ０とし、これを後段のモジュロセレクタ３１へ送出する。
【０１３０】
このようにインターポレータ２３は、シリアルパラレル変換回路２１から供給されたパラレル入力データＤｐ０〜Ｄｐ３を基に、補間係数ｈを用いた演算処理を行うことにより、補間データＤｉ０〜Ｄｉ３を生成するようになされている。
【０１３１】
（１−３−３）位相検出器の構成
次に位相検出器２５について説明する。位相検出器２５は、時刻ｋを用いた次式
【０１３２】
【数１】
【０１３３】
の演算を４系統並列に行うことにより、各系統における所定の目標位相との位相誤差を算出するようになされており、図１７に示す回路構成によって（１）式の演算結果を得るようになされている。ちなみに、（１）式における時刻ｋは、元の入力データＤｓにおけるクロックに基づいたものである。
【０１３４】
図１７において、位相検出器２５は、ＰＲ等化器２４から供給されたＰＲ等化データｙ０〜ｙ３をそれぞれ乗算器１３０、１３１、１３２及び１３３へ供給すると共に、ＰＲ等化データｙ０〜ｙ２をそれぞれ乗算器１３５、１３６及び１３７へ供給し、さらにＰＲ等化データｙ３を遅延回路１３８により１タイムスロット分遅延させたＰＲ等化データｙ３Ｄを乗算器１３４へ供給する。
【０１３５】
また位相検出器２５は、図示しないゼロクロス検出回路により各ＰＲ等化データｙ０〜ｙ３がゼロクロスしたか否かをそれぞれ検出し、各検出結果ａ０〜ａ３をそれぞれ乗算器１３４、１３５、１３６及び１３７へ供給すると共に、検出結果ａ０〜ａ２を乗算器１３１〜１３３へ供給し、さらに検出結果ａ３を遅延回路１３９により１タイムスロット分遅延させた検出結果ａ３Ｄを乗算器１３０へ供給する。
【０１３６】
乗算器１３０、１３１、１３２及び１３３は、それぞれ供給されたＰＲ等化データｙと検出結果ａとを乗算することにより、乗算値ｙ０×ａ３Ｄ、ｙ１×ａ０、ｙ２×ａ１及びｙ３×ａ２を生成し、これらをそれぞれ減算器１４０、１４１、１４２及び１４３へ供給する。
【０１３７】
乗算器１３４、１３５、１３６及び１３７は、それぞれ供給されたＰＲ等化データｙと検出結果ａとを乗算することにより、乗算値ｙ３Ｄ×ａ０、ｙ０×ａ１、ｙ１×ａ２及びｙ２×ａ３を生成し、これらをそれぞれ減算器１４０、１４１、１４２及び１４３へ供給する。
【０１３８】
減算器１４０は、乗算値ｙ３Ｄ×ａ０から乗算値ｙ０×ａ３Ｄを減算することにより位相誤差Δτ０を生成し、減算器１４１は、乗算値ｙ０×ａ１から乗算値ｙ１×ａ０を減算することにより位相誤差Δτ１を生成し、減算器１４２は、乗算値ｙ１×ａ２から乗算値ｙ２×ａ１を減算することにより位相誤差Δτ２を生成し、減算器１４０は、乗算値ｙ２×ａ３から乗算値ｙ３×ａ２を減算することにより位相誤差Δτ３を生成する。
【０１３９】
このように位相検出器２５は、ＰＲ等化データｙ０〜ｙ３及びそのゼロクロス検出結果ａ０〜ａ３を用いて位相誤差Δτ０〜Δτ３を生成し、これを後段のＬＰＦ２６へ供給するようになされている。
【０１４０】
（１−３−４）ＬＰＦの構成
次にＬＰＦの構成について説明する。ＬＰＦ２６は、制御工学的に２次の制御ループを構成しており、インターポレータ２３におけるサンプルタイミングを更新するためのタイミング差ν０〜ν３を次式
【０１４１】
【数２】
【０１４２】
を用いて算出し、さらに当該タイミング差ν０〜ν３を用いることによりサンプリング位相差Δμ０〜Δμ３を次式
【０１４３】
【数３】
【０１４４】
に従って算出するようになされている。実際上ＬＰＦ２６は、図１８に示す回路構成によって（２ａ）、（２ｂ）及び（３）式の演算結果を得るようになされている。
【０１４５】
図１８においてＬＰＦ２６は、位相検出器２５から供給された位相誤差Δτ０〜Δτ３
をそれぞれ乗算器１５０〜１５３へ供給することにより、当該乗算器１５０〜１５３にそれぞれ供給される所定の係数αとの乗算を行い、その乗算結果（すなわちα・Δτに相当）を遅延回路１５４〜１５７によってそれぞれ１タイムスロット分遅延させ、これらを加算器１５８〜１６１へ供給する。
【０１４６】
またＬＰＦ２６は、位相誤差Δτ０を加算器１６２及び１６３へ供給し、位相誤差Δτ１を加算器１６３へ供給することにより、当該加算器１６３から加算値Δτ０＋Δτ１を加算器１６４、１６５及び１６６へ供給させる。同時にＬＰＦ２６は、位相誤差Δτ２を加算器１６５及び１６７へ供給することにより、当該加算器から加算値Δτ０＋Δτ１＋Δτ２を加算器１６８へ供給させる。
【０１４７】
さらにＬＰＦ２６は、位相誤差Δτ３を加算器１６７へ供給することにより、当該加算器から加算値Δτ２＋Δτ３を加算器１６６へ供給させる。当該加算器１６６は、加算器１６３からの加算値Δτ０＋Δτ１と加算器１６７からの加算値Δτ２＋Δτ３とを加算した加算値Δτ０＋Δτ１＋Δτ２＋Δτ３を加算器１６９へ供給する。
【０１４８】
遅延回路１７０は、加算器１６９から供給される算出結果を１タイムスロット分遅延させて加算器１６２、１６４、１６８及び１６９へ供給する。
【０１４９】
ＬＰＦ２６は、加算器１６２、１６４、１６８及び１６９における加算結果を遅延回路１７１〜１７４へ供給することにより１タイムスロット分遅延させ、その遅延結果をそれぞれ乗算器１７５〜１７８へ供給することにより所定の定数ρを乗算させて、その乗算値をそれぞれ加算器１５８〜１６１へ供給する。
【０１５０】
加算器１５８〜１６１は、それぞれ（２ａ）式の演算を行うことにより、それぞれタイミング差ν０〜ν３を算出し、それぞれ遅延回路１７９〜１８２へ供給する。
【０１５１】
ＬＰＦ２６は、（３）式の演算を実行するべく、減算回路１８３〜１８６により定数「１」からタイミング差ν０〜ν３の遅延結果をそれぞれ減算し、この減算結果に対して乗算器１８７〜１９０によりそれぞれオーバーサンプリングレートεを乗算し、これらを遅延回路１９１〜１９４により１タイムスロット分遅延させることによりサンプリング位相差Δμ０〜Δμ３を生成し、これを後段のタイミング制御部２７へ供給する。
【０１５２】
このようにＬＰＦ２６は、位相誤差Δτ０〜Δτ３を基にタイミング差ν０〜ν３を算出し、さらにサンプリング位相差Δμ０〜Δμ３を生成するようになされている。
【０１５３】
（１−３−５）タイミング制御部の構成
次にタイミング制御部２７について説明する。タイミング制御部２７は、ＬＰＦ２６から供給されるサンプリング位相差Δμ０〜Δμ３を基に、次式
【０１５４】
【数４】
【０１５５】
に従ってサンプリング位相μ０〜μ３を更新するようになされており、図１９に示す回路構成により（４）式の演算結果を得るようになされている。ちなみに（４）式においてｍｏｄ−１は整数１での剰余演算を表す。
【０１５６】
図１９において、タイミング制御部２７は、ＬＰＦ２６から供給されたサンプリング位相差Δμ０〜Δμ３をスイッチ２００〜２０３へ供給する。当該スイッチ２００〜２０３は、タイミング制御部２７自身によって生成したイネーブル信号ｅｎ０〜ｅｎ３により制御されており、各イネーブル信号ｅｎが「ｈｉｇｈ」レベルのときに各スイッチが「オン」となり、また「ｌｏｗ」レベルのときに各スイッチが「オフ」となるようになされている。
【０１５７】
タイミング制御部２７は、スイッチ２００に供給されるイネーブル信号ｅｎ０が「ｈｉｇｈ」レベルのとき、サンプリング位相差Δμ０を加算器２０４及び２０５へ供給し、またスイッチ２０１に供給されるイネーブル信号ｅｎ１が「ｈｉｇｈ」レベルのとき、サンプリング位相差Δμ１を加算器２０５へ供給する。加算器２０５は、サンプリング位相差Δμ０とサンプリング位相差Δμ１とを加算し、加算値Δμ０＋Δμ１を加算器２０６及び加算器２０７へ供給する。
【０１５８】
またタイミング制御部２７は、スイッチ２０２に供給されるイネーブル信号ｅｎ２が「ｈｉｇｈ」レベルのとき、サンプリング位相差Δμ２を加算器２０７へ供給する。加算器２０７は、加算器２０５からの加算値Δμ０＋Δμ１とサンプリング位相差Δμ２とを加算し、加算値Δμ０＋Δμ１＋Δμ２を加算器２０８及び２０９へ供給する。
【０１５９】
さらにタイミング制御部２７は、スイッチ２０３に供給されるイネーブル信号ｅｎ３が「ｈｉｇｈ」レベルのとき、サンプリング位相差Δμ３を加算器２０９へ供給する。加算器２０９は、加算器２０７からの加算値Δμ０＋Δμ１＋Δμ２とサンプリング位相差Δμ３とを加算し、加算値Δμ０＋Δμ１＋Δμ２＋Δμ３を加算器２１０へ供給する。
【０１６０】
加算回路２１０は、遅延回路２１１から供給される累積位相差μｓと加算値Δμ０＋Δμ１＋Δμ２＋Δμ３と加算し、その加算結果を遅延回路２１１へ戻す。遅延回路２１１は、加算器２１０から供給される加算値を１タイムスロット分遅延させることにより累積位相差μｓとし、これを加算器２０４、２０６、２０８、２１０及び遅延回路２１６へそれぞれ供給して、さらに当該累積位相差μｓの最上位ビットをインバータ２１２を介して遅延回路２２０へ供給する。
【０１６１】
加算器２０４は、サンプリング位相差Δμ０と累積位相差μｓとを加算し、その加算結果を遅延回路２１７へ供給して１タイムスロット分遅延させると共に、当該加算結果の最上位ビットをインバータ２１３を介して遅延回路２２１へ供給し１タイムスロット分遅延させる。
【０１６２】
加算器２０６は、加算値Δμ０＋Δμ１と累積位相差μｓとを加算し、その加算結果を遅延回路２１８へ供給して１タイムスロット分遅延させると共に、当該加算結果の最上位ビットをインバータ２１４を介して遅延回路２２２へ供給し１タイムスロット分遅延させる。
【０１６３】
加算器２０８は、加算値Δμ０＋Δμ１＋Δμ２と累積位相差μｓとを加算し、その加算結果を遅延回路２１９へ供給して１タイムスロット分遅延させると共に、当該加算結果の最上位ビットをインバータ２１５を介して遅延回路２２３へ供給し１タイムスロット分遅延させる。
【０１６４】
そしてタイミング制御部２７は、遅延回路２１６〜２１９における遅延結果をそれぞれサンプリング位相μ０〜μ３とし、これらをインターポレータ２３へ供給する。またタイミング制御部２７は、遅延回路２２０〜２２３における遅延結果をそれぞれイネーブル信号ｅｎ０〜ｅｎ３とし、これらをインターポレータ２３及びモジュロセレクタ３１へ供給する。
【０１６５】
このようにタイミング制御部２７は、サンプリング位相差Δμ０〜Δμ３を累積することによりサンプリング位相μ０〜μ３を生成すると共に、各サンプリング位相μ０〜μ３の最上位ビットを基にイネーブル信号ｅｎ０〜ｅｎ３を生成するようになされている。
【０１６６】
（１−４）動作及び効果
以上の構成において、光ディスク装置１の位相同期部３０は、アナログ・ディジタル変換器１１によって入力信号Ｓｉに含まれる本来のデータのタイミングよりも速いサンプリングレートで標本化を行うことにより不要データが含まれるシリアルの入力データＤｓを生成し、シリアルパラレル変換回路２１によりこれをＮチャンネルに順次パラレル化したパラレル入力データＤｐを生成し、インターポレータ２３によりこれらに補間処理を施した補間データＤｉをモジュロセレクタ３１へ供給する。
【０１６７】
モジュロセレクタ３１は、補間データＤｉをＮ行Ｍ列のデータ格納メモリＭＤに格納すると共にイネーブル信号ｅｎに基づいたイネーブル情報をＮ行Ｍ列のイネーブル情報格納メモリＭＥに格納し、各タイムスロット毎に、データ格納メモリＭＤのデータのうち不要データ及び割当済みの必要データを除いた未割当の必要データを各チャンネルに順次再割当することにより、再割当データＤｒを決定し後段へ出力する。
していく。
【０１６８】
またモジュロセレクタ３１は、再割当データＤｒとして必要データを出力するときには、統一イネーブル信号ｅｕを「ｈｉｇｈ」レベルとし、また不要データの累積数がチャンネル数Ｎを超えた場合に、全チャンネルから不要データに相当するダミーデータＤｄを再割当データＤｒとして一斉に出力する時には、当該統一イネーブル信号ｅｕを「ｌｏｗ」レベルとする。
【０１６９】
従って位相同期部６のモジュロセレクタ３１は、補間データＤｉから不要データを除外して必要データのみを順次各チャンネルに再割当して出力し、また除外した不要データの積算数がチャンネル数Ｎに達した段階でダミーデータＤｄを全チャンネルから一斉に出力することができるので、再割当データＤｒとして必要データを連続的に出力すると共に補間データＤｉに散在していた不要データを同一タイムスロットに集約することができ、さらに並列処理を行う全チャンネルにおいて各回路の稼働又は停止を統一することができる。
【０１７０】
ここで、各チャンネルのイネーブル信号ｅｎが統一化されていない場合と全チャンネルのイネーブル信号ｅｎを統一化した統一イネーブル信号ｅｕを生成する場合とを比較する。
【０１７１】
例えば図２０に示すように、１＋Ｄ演算回路２３０が統一化されていない複数のイネーブル信号ｅｎにより制御されていた場合を想定する。ここでは、４連続するデータのうち不要データは１個以下であるとする。またスイッチ２３８〜２４１は、ディスエーブル時に図中上側を、イネーブル時に図中下側を選択するようになされている。
【０１７２】
１＋Ｄ回路２３０は、加算器２４２〜２４５による各信号の加算結果を遅延回路２４６〜２４９によって遅延させることにより、最終的な演算結果（すなわち１＋Ｄ）を得ることができるが、それぞれイネーブル信号ｅｎ０〜ｅｎ３により別々に制御された遅延回路２３１〜２３４及び２３５、２３６から供給されるデータのうち、不要データを除外する必要があるため、スイッチ２３８〜２４１によって各加算器２４２〜２４５に供給される信号を切り換える必要がある。
【０１７３】
この場合、１＋Ｄ演算回路２３０では、スイッチ２３８〜２４１をイネーブル信号ｅｎ０〜ｅｎ２及び遅延回路２３７により遅延されたイネーブル信号ｅｎ３によってそれぞれ制御する必要があり、１＋Ｄの演算といった比較的単純な処理であるにも拘わらず、全体のタイミング管理が複雑になってしまう。
【０１７４】
これに対して図２１に示す１＋Ｄ演算回路２５０は、統一イネーブル信号ｅｕにより制御されており、１＋Ｄ演算回路２３０と同様に、加算器２５６〜２５９による加算結果をそれぞれ遅延回路２６０〜２６３によって遅延させることにより最終的な演算結果（１＋Ｄ）を得ることができる。
【０１７５】
この１＋Ｄ演算回路２５０では、遅延回路２５１〜２５４から供給されるデータに不要データが散在せず、各チャンネルで統一されたタイムスロットに集約されているため、全体の動作を１系統の統一イネーブル信号ｅｕによって簡単に制御することができる。また１＋Ｄ演算回路２３０において必要であったスイッチ２３８〜２４１も不要となり、回路構成も簡素化できる。
【０１７６】
このようにモジュロセレクタ３１は、全チャンネルのイネーブル信号ｅｎを統一化した統一イネーブル信号ｅｕを生成して後段の回路へ供給することにより、当該後段の回路におけるタイミング管理を大幅に簡略化できると共に、回路構成を簡素化することができる。
【０１７７】
さらにモジュロセレクタ３１は、タイミング管理の簡略化等に伴い、処理の高速化を図る際の障害要因を削減することができるので、並列化によって見かけ上の処理速度が向上した位相同期部６や後段の最尤復号器９等において、データの並べ換えによるさらなる高速化を実現できる可能性がある。
【０１７８】
またモジュロセレクタ３１は、再割当データを決定する際、データ格納メモリＭＤからセル番号順に選択していくため、元の入力データＤｓ（図１）における各データの順序を乱すことなく各データを並べ換えることができ、後段の処理においてデータの順序が入れ替わるといった問題の発生を未然に防止することができる。
【０１７９】
さらにモジュロセレクタ３１は、チャンネル数Ｎとオーバーサンプリングレートεとを基に、データ格納メモリＭＤの全セルに格納されたデータの中から、不要データ及び割当済の必要データを除いた未割当の必要データを確実にＮ個選択することができるように、データ格納メモリＭＤ及びイネーブル情報格納メモリＭＥの列数Ｍをあらかじめ定めているため、当該データ格納メモリＭＤから確実にＮ個の必要データを選択して再割当データＤｒとして出力することができる。
【０１８０】
これに加えてモジュロセレクタ３１は、不要データの積算数であるディスエーブル積算回数ｄがチャンネル数Ｎを超えた時点でＮ個分の不要データに相当するダミーデータＤｄを出力するため、全段のインターポレータ２３から入力された補間データＤｉ０〜Ｄｉ３と後段へ出力する再割当データＤｒ０〜Ｄｒ３とでデータの総数を変化させることが無く、データの速度調整等を行う必要が無い。
【０１８１】
そのうえモジュロセレクタ３１は、ディスエーブル積算回数ｄがチャンネル数Ｎを超えた場合、当該ディスエーブル積算回数ｄを単純に「０」にリセットするのではなく、チャンネル数Ｎによる剰余とすることにより、ディスエーブル積算回数ｄがチャンネル数Ｎを超えた超過分を持ち越すことができ、この結果、一時的に不要データの頻度が高まったような場合であっても、供給される補間データＤｉ０〜Ｄｉ３の全データ数と出力する再割当データＤｒ０〜Ｄｒ３の全データ数を一致させることができる。
【０１８２】
以上の構成によれば、位相同期部６のモジュロセレクタ３１は、タイムスロット毎にデータ格納メモリＭＤのデータのうち割当済の必要データ及び不要データを除いた未割当の必要データを各チャンネルに順次再割当することにより再割当データＤｒとして出力し、また不要データの累積数がチャンネル数Ｎを超えた場合、全チャンネルから不要データに相当するダミーデータＤｄを再割当データＤｒとして一斉に出力すると共に、全チャンネルにおけるデータの必要・不要を表す統一イネーブル信号ｅｕを出力することにより、全チャンネルから不要データが散在しない必要データを出力することができると共に、並列処理を行う全チャンネルにおける各回路の稼働又は停止を統一化することができる。
【０１８３】
（２）第２の実施の形態
（２−１）位相同期部の構成
第２の実施の形態においては、上述した第１の実施の形態と比較して位相同期部３０（図１）のモジュロセレクタ３１に代えてモジュロセレクタ３２が設けられている点が異なっているものの、それ以外は同等の構成を有している。
【０１８４】
このモジュロセレクタ３２は、上述した第１の実施の形態におけるモジュロセレクタ３１とは異なる手法によって、モジュロセレクタ３１と同様の再割当データＤｒ０〜Ｄｒ３を生成するようになされている。
【０１８５】
ここでは、位相同期部３０における各部の構成については説明を省略し、以下モジュロセレクタ３２について説明する。
【０１８６】
（２−２）モジュロセレクタの構成
（２−２−１）再割当データ決定テーブル及びディスエーブル積算回数更新テーブル
モジュロセレクタ３２は、上述したモジュロセレクタ３１と同様に、データ格納メモリＭＤ（図５（Ｃ））及びイネーブル情報格納メモリＭＥ（図５（Ｄ））を用いるようになされており、特にイネーブル情報格納メモリＭＥにおける不要データの格納位置に応じて再割当データを決定するようになされている。
【０１８７】
ここでは、具体的にチャンネル数（すなわち行数）Ｎ＝４、列数Ｍ＝２の場合、すなわち図６（Ａ）及び（Ｂ）に示した場合を例にとって説明する。図６（Ｂ）のイネーブル情報格納メモリＭＥにおける各セルには、イネーブル信号ｅｎの「ｈｉｇｈ」又は「ｌｏｗ」に応じたイネーブル情報が「０」又は「１」の形で格納される。
【０１８８】
ところで第１の実施の形態において上述したように、例えばオーバーサンプリングレートε＝１０５［％］の場合、おおよそデータ２０個に対して不要データが１個の割合で出現するため、４行×２列＝８セルのイネーブル情報格納メモリＭＥにおいては、値「０」の数は実質０個又は１個と考えられる。
【０１８９】
このためイネーブル情報格納メモリＭＥにおける値「０」の格納位置のパターン（以下、これを単に位置パターンと呼ぶ）としては、図２２（Ａ）〜（Ｉ）に示すように、値「０」が０個の場合が１通り（図２２（Ａ））と、値「０」が１個の場合が８通り（図２２（Ｂ）〜（Ｉ）、斜線で示す）の合計９通りが考えられる。
【０１９０】
ちなみに各位置パターンについて、値「０」又は「１」を反転させた８ビットとみなした場合、各位置パターンを１６進数で表すと、それぞれ０ｘ００、０ｘ０１、０ｘ０２、０ｘ０４、０ｘ０８、０ｘ１０、０ｘ２０、０ｘ４０及び０ｘ８０となる。以下、各位置パターンをこの１６進数によって識別する。
【０１９１】
ここで、イネーブル情報格納メモリＭＥにおける９通りの位置パターンと再割当データＤｒに割り当てるデータとの対応について検討すると、当該位置パターンと、既に以前のタイムスロットにおいて割当済のデータの数、すなわち上述したディスエーブル積算回数ｄとに応じて、各チャンネルの再割当データＤｒとして選択すべきデータをデータ格納メモリＭＤのセルの位置（すなわちデータセル番号）が定まることが分かる。
【０１９２】
さらに、新たに不要データを検出した場合のディスエーブル積算回数ｄについても、位置パターンと（更新前の）ディスエーブル積算回数ｄとから更新後のディスエーブル積算回数ｄを定めることができる。
【０１９３】
そこでモジュロセレクタ３２は、図２３（Ａ）〜図２３（Ｄ）に示すような再割当データ決定テーブルＴＢＬ０〜ＴＢＬ３が予め格納されるようになされている。再割当データ決定テーブルＴＢＬ０〜３は、各チャンネル毎に対応しており、位置パターンとディスエーブル積算回数ｄに応じたデータ格納メモリＭＤにおけるセル番号が登録されている。
【０１９４】
ちなみにチャンネル０〜３の再割当データ決定テーブルＴＢＬ０〜ＴＢＬ３においては、ディスエーブル積算回数ｄ＝４の場合には値「＊」が登録されており、これは再割当データＤｒとしてダミーデータＤｄを出力することを意味している。
【０１９５】
またモジュロセレクタ３２は、図２４に示すようなディスエーブル積算回数更新テーブルＴＢＬｄも予め格納されるようになされている。このディスエーブル積算回数更新テーブルＴＢＬｄは、全チャンネルの再割当データを決定した後でディスエーブル積算回数ｄを更新する際に用いられることを前提としており、位置パターンとディスエーブル積算回数ｄに応じた更新後のディスエーブル積算回数ｄの値が登録されている。
【０１９６】
（２−２−２）モジュロセレクタの回路構成
次に、モジュロセレクタ３２の回路構成について説明する。モジュロセレクタ３２は、図２５に示すような回路構成を有しており、まずインターポレータ２３から供給された補間データＤｉ０〜Ｄｉ３をそのままデータ格納メモリＭＤのデータｄｃ［４］〜ｄｃ［７］とする。
【０１９７】
またモジュロセレクタ３２は、補間データＤｉ０〜Ｄｉ３を遅延回路３００〜３０３によりそれぞれ１タイムスロット分遅延させることにより、１タイムスロット前の補間データＤｉ０〜Ｄｉ３をデータ格納メモリＭＤのデータｄｃ［０］〜ｄｃ［３］とする。
【０１９８】
これによりモジュロセレクタ３２は、データ格納メモリＭＤに各データを格納した状態とし、これらのデータｄｃ［０］〜ｄｃ［７］を全てチャンネル０〜４の再割当データ決定回路３０８〜３１１へ供給する。
【０１９９】
さらにモジュロセレクタ３２は、タイミング制御部２７から供給されたイネーブル信号ｅｎ０〜ｅｎ３に応じてイネーブル情報格納メモリＭＥのイネーブル情報ｅｃ［４］〜ｅｃ［７］を決定する。
【０２００】
またモジュロセレクタ３２は、イネーブル信号ｅｎ０〜ｅｎ３を遅延回路３０４〜３０７によりそれぞれ１タイムスロット分遅延させることにより、１タイムスロット前のイネーブル信号ｅｎ０〜ｅｎ３に応じてイネーブル情報格納メモリＭＥのイネーブル情報ｅｃ［０］〜ｅｃ［３］を決定する。
【０２０１】
これによりモジュロセレクタ３２は、イネーブル情報格納メモリＭＥに各イネーブル情報を格納した状態とし、これらのイネーブル情報ｅｃ［０］〜ｅｃ［７］を全てチャンネル０〜４の再割当データ決定回路３０８〜３１１及びディスエーブル積算回数更新回路３１２へ供給する。
【０２０２】
遅延回路３１３は、ディスエーブル積算回数更新回路３１２から供給されるディスエーブル積算回数ｄを遅延させることにより直前のディスエーブル積算回数ｄを生成し、これをチャンネル０〜４の再割当データ決定回路３０８〜３１１、当該ディスエーブル積算回数更新回路３１２及び比較回路３１４へ供給する。
【０２０３】
比較回路３１４は、更新後のディスエーブル積算回数ｄをチャンネル数Ｎと比較し、ｄ＜Ｎであれば統一イネーブル信号ｅｕを「ｈｉｇｈ」レベルとし、ｄ≧Ｎであれば「ｌｏｗ」レベルとする。
【０２０４】
チャンネル０の再割当データ決定回路３０８は、チャンネル０の再割当データ決定テーブルＴＢＬ０（図２３（Ａ））を格納しており、まずイネーブル情報ｅｃ［０］〜ｅｃ［７］を基に位置パターンを認識し、当該位置パターンと直前のディスエーブル積算回数ｄを基に当該チャンネル０の再割当データ決定テーブルＴＢＬ０からデータ格納メモリＭＤにおけるセル番号を読み出し、当該セル番号に応じたデータをチャンネル０の再割当データＤｒとして決定する。
【０２０５】
例えばチャンネル０の再割当データ決定回路３０８は、データ格納メモリＭＤにパターンＭＤ２（図３）のようにデータが格納されていた場合、イネーブル情報ｅｃ［０］〜ｅｃ［７］を基に位置パターンを０ｘ１０（図２２（Ｆ））と認識する。またチャンネル０の再割当データ決定回路３０８は、直前におけるディスエーブル積算回数ｄ＝２が遅延回路３１３から供給される。
【０２０６】
このときチャンネル０の再割当データ決定回路３０８は、チャンネル０の再割当データ決定テーブルＴＢＬ０から、位置パターン０ｘ１０及びディスエーブル積算回数ｄ＝２に応じたデータ格納メモリＭＤにおけるセル番号として「２」を読み出し、このときのデータ格納メモリＭＤ（すなわちパターンＭＤ２）におけるデータｃｄ［２］がセル「３０」であるため、領域ＭＵ２（図４）に示したように、当該セル「３０」をチャンネル０の再割当データとして決定する。
【０２０７】
同様にチャンネル１の再割当データ決定回路３０９、チャンネル２の再割当データ決定回路３１０及びチャンネル３の再割当データ決定回路３１１は、それぞれチャンネル１の再割当データ決定テーブルＴＢＬ１、チャンネル２の再割当データ決定テーブルＴＢＬ２及びチャンネル３の再割当データ決定テーブルＴＢＬ３から、位置パターン０ｘ１０及びディスエーブル積算回数ｄ＝２に応じたデータ格納メモリＭＤにおけるセル番号として「３」、「５」及び「６」を読み出し、当該セル番号に応じてデータ格納メモリＭＤ（ＭＤ２）のセル「３１」、「３３」及び「３４」をそれぞれチャンネル１、チャンネル２及びチャンネル３の再割当データとして決定する（図４の領域ＭＵ）。
【０２０８】
ディスエーブル積算回数更新回路３１２は、ディスエーブル積算回数更新テーブルＴＢＬｄ（図２４）から位置パターン０ｘ１０及びディスエーブル積算回数ｄ＝２に応じた新たなディスエーブル積算回数ｄ＝３を読み出して当該ディスエーブル積算回数ｄを更新する。
【０２０９】
このようにモジュロセレクタ３２は、イネーブル情報格納メモリＭＥを基に位置パターンを認識し、これとディスエーブル積算回数ｄとを基に、予め作成されたチャンネル０〜３の再割当データ決定テーブルＴＢＬ０〜３から各チャンネルの再割当データを決定することができると共に、ディスエーブル積算回数更新テーブルＴＢＬｄからディスエーブル積算回数ｄを更新することができる。
【０２１０】
このためモジュロセレクタ３２は、各テーブルからイネーブル情報格納メモリＭＥのセル番号や更新後のディスエーブル積算回数ｄを読み出すといった簡易な処理により短時間で再割当データＤｒの決定やディスエーブル積算回数ｄの更新を行うことができる。
【０２１１】
（２−３）動作及び効果
以上の構成において、モジュロセレクタ３２は、予めチャンネル０〜３の再割当データ決定テーブルＴＢＬ０〜ＴＢＬ３及びディスエーブル積算回数更新テーブルＴＢＬｄが格納され、データ格納メモリＭＤに補間データＤｉ０〜Ｄｉ３を格納すると共にイネーブル信号ｅｎ０〜ｅｎ３に基づいたイネーブル情報をイネーブル情報格納メモリＭＥに格納する。
【０２１２】
そしてモジュロセレクタ３２は、イネーブル情報格納メモリＭＥを基に位置パターンを認識し、当該位置パターンと直前のディスエーブル積算回数ｄとを基に、チャンネル０〜３の再割当データ決定テーブルＴＢＬ０〜ＴＢＬ３からデータ格納メモリＭＤにおけるセル番号をそれぞれ読み出すことにより各チャンネルの再割当データＤｒを決定し、またディスエーブル積算回数更新テーブルＴＢＬｄから更新後のディスエーブル積算回数ｄを読み出して更新する。
【０２１３】
従ってモジュロセレクタ３２は、第１の実施の形態と同様、補間データＤｉ０〜Ｄｉ３から不要データを除外して必要データのみを順次各チャンネルに再割り当てして出力し、また除外した不要データの積算数がチャンネル数Ｎに達した段階でダミーデータＤｄを全チャンネルから一斉に出力することができるので、並列処理を行う全チャンネルにおいて各回路の稼働又は停止を統一することができる。
【０２１４】
特にモジュロセレクタ３２は、上述した第１の実施の形態における再割当データ出力処理手順ＲＴ１（図８）のループ処理や各種演算処理を実行する必要なく、各テーブルからイネーブル情報格納メモリＭＥのセル番号を読み出すだけで再割当データＤｒを決定することができるので、第１の実施の形態におけるモジュロセレクタ３１と比較して、処理を簡素化できると共に処理時間を短縮することができる。
【０２１５】
このためモジュロセレクタ３２は、第１の実施の形態におけるモジュロセレクタ３１と比較して、動作クロックの速度を引き上げ得る可能性が高くなる。すなわちモジュロセレクタ３２は、従来の並列処理を行わなかった場合と比較すると、並列処理による見かけ上の処理速度の向上と、不要データの出現タイミングを揃えたことによる処理速度の向上に加えて、再割当データの決定処理の高速化による処理速度の向上を見込めるため、格段に処理速度を向上することができる。
【０２１６】
さらにモジュロセレクタ３２は、オーバーサンプリングレートεに基づく不要データの出現頻度を考慮してイネーブル情報格納メモリＭＥにおいて可能性がある位置パターンを全て用意しているため、実際のデータ格納メモリＭＤ内における不要データの有無やセル番号に拘わらず、再割当データＤｒを確実に決定することができる。
【０２１７】
そのうえモジュロセレクタ３２は、チャンネル０〜３の再割当データ決定テーブルＴＢＬ０〜ＴＢＬ３に加えてディスエーブル積算回数更新テーブルＴＢＬｄも予め作成しているため、再割当データＤｒの決定だけでなくディスエーブル積算回数ｄの更新についても複雑な演算を行う必要なく容易に行うことができる。
【０２１８】
以上の構成によれば、モジュロセレクタ３２は、イネーブル情報格納メモリＭＥを基に位置パターンを認識し、当該位置パターンと直前のディスエーブル積算回数ｄとを基に、予め格納されたチャンネル０〜３の再割当データ決定テーブルＴＢＬ０〜ＴＢＬ３からデータ格納メモリＭＤにおけるセル番号をそれぞれ読み出すことにより各チャンネルの再割当データＤｒを決定し、またディスエーブル積算回数更新テーブルＴＢＬｄから更新後のディスエーブル積算回数ｄを読み出して更新するため、補間データＤｉ０〜Ｄｉ３から不要データを除外して必要データのみを順次各チャンネルに再割り当てして出力し、またディスエーブル積算回数ｄがチャンネル数Ｎに達した段階でダミーデータＤｄを全チャンネルから一斉に出力することができるので、全チャンネルから不要データが散在しない必要データを出力することができると共に、並列処理を行う全チャンネルにおいて各回路の稼働又は停止を統一することができ、このとき処理を簡素化できると共に処理時間を短縮することができる。
【０２１９】
（３）他の実施の形態
なお上述した第１及び第２実施の形態においては、ＩＴＲを利用した位相同期部３０に本発明を適用するようにした場合について述べたが、本発明はこれに限らず、例えば所定の通信経路を経て受信した受信データ等、必要なデータと不要なデータが混在しているシリアルデータを並列化して処理する種々の回路に適用するようにしても良く、このとき不要なデータの出現パターンは周期的であっても周期的でなくても良い。
【０２２０】
また上述した第１及び第２の実施の形態においては、並列化のチャンネル数Ｎ＝４とする場合について述べたが、本発明はこれに限らず、当該チャンネル数Ｎを２以上の任意の整数としても良い。
【０２２１】
さらに上述した第１及び第２の実施の形態においては、データ格納メモリＭＤ及びイネーブル情報格納メモリＭＥの列数Ｍを２とするようにした場合について述べたが、本発明はこれに限らず、当該列数Ｍをオーバーサンプリングレートε及びチャンネル数Ｎを基に、データ格納メモリＭＤ中に未割当の必要データがＮ個以上含まれるような任意の数とするようにしても良い。
【０２２２】
さらに上述した第１の実施の形態においては、モジュロセレクタ３１（図７）をハードウェアによって構成するようにした場合について述べたが、本発明はこれに限らず、例えば当該モジュロセレクタ３１の処理内容をプログラム化し、所定のＤＳＰ（Digital Signal Processor）等により再割当データ決定処理手順ＲＴ１（図８）をソフトウェアとして実行するようにしても良い。
【０２２３】
さらに上述した第２の実施の形態においては、モジュロセレクタ３２（図２５）をハードウェアによって構成するようにした場合について述べたが、本発明はこれに限らず、例えば当該モジュロセレクタ３２の処理内容をプログラム化し、所定のＤＳＰによりソフトウェアとして実行するようにしても良い。
【０２２４】
これらの場合、プログラムの格納場所としては、固定されたＲＯＭ（Read Only Memory）等に限らず、メモリースティック（登録商標）等の着脱自在な半導体メモリやＣＤ−ＲＯＭ（Compact Disc-Read Only Memory）等の各種記録媒体であっても良く、また当該プログラムをインストールしてから実行するようにしても良い。またＵＳＢ（Universal Serial Bus）等の有線通信方式やＩＥＥＥ(Institute of Electrical and Electronics Engineers)８０２．１１ｇ等の無線方式による通信手段を介してプログラムを取得するようにしても良い。
【０２２５】
さらに上述した第１の実施の形態においては、再割当データ出力手段としてのデータ再割当部４１と、不要データ出力手段としてのダミーデータ出力部４２と、統一イネーブル信号出力手段としての統一イネーブル信号生成部４３とによってデータ並換装置としてのモジュロセレクタ３１を構成する場合について述べたが、本発明はこれに限らず、その他種々の回路構成でなる再割当データ出力手段と、不要データ出力手段と、統一イネーブル信号出力手段とによってデータ並換装置を構成するようにしても良い。
【産業上の利用可能性】
【０２２６】
本発明は、不要なデータが混在するデータを並列化して処理する種々のデータ処理装置でも利用できる。
【図面の簡単な説明】
【０２２７】
【図１】本発明の一実施形態による位相同期部の構成を示すブロック図である。
【図２】データの並列化及び並べ換え（１）を示す略線図である。
【図３】データの並列化及び並べ換え（２）を示す略線図である。
【図４】データの並列化及び並べ換え（３）を示す略線図である。
【図５】データ格納メモリ及びイネーブル情報格納メモリの構成を示す略線図である。
【図６】４チャンネルの場合のデータ格納メモリ及びイネーブル情報格納メモリの例を示す略線図である。
【図７】第１の実施の形態によるモジュロセレクタの構成を示すブロック図である。
【図８】モジュロセレクタにおける再割当データ出力処理手順を示すフローチャートである。
【図９】チャンネル０の再割当データ決定処理手順を示すフローチャートである。
【図１０】チャンネルｘの再割当データ決定処理手順を示すフローチャートである。
【図１１】ディスエーブル積算回数更新処理手順を示すフローチャートである。
【図１２】シリアルパラレル変換回路の構成を示す略線図である。
【図１３】インターポレータの回路構成（１）を示す回路図である。
【図１４】インターポレータの回路構成（２）を示す回路図である。
【図１５】インターポレータの回路構成（３）を示す回路図である。
【図１６】インターポレータの回路構成（４）を示す回路図である。
【図１７】位相検出器の回路構成を示す回路図である。
【図１８】ＬＰＦの回路構成を示す回路図である。
【図１９】タイミング制御部の構成を示す回路図である。
【図２０】複数のイネーブル信号に基づいたタイミング管理の説明に供する回路図である。
【図２１】統一イネーブル信号に基づいたタイミング管理の説明に供する回路図である。
【図２２】第２の実施の形態による不要データの位置パターンを示す略線図である。
【図２３】再割当データ決定テーブルを示す略線図である。
【図２４】ディスエーブル積算回数更新テーブルを示す略線図である。
【図２５】第２の実施の形態によるモジュロセレクタの回路構成を示す回路図である。
【図２６】光ディスク装置の構成を示すブロック図である。
【図２７】従来の位相同期部の構成を示す略線図である。
【図２８】４並列化した位相同期部の構成を示す略線図である。
【符号の説明】
【０２２８】
１……光ディスク装置、６、２０、３０……位相同期部、１１……アナログ・ディジタル変換器、１３、２３……インターポレータ、１４、２４……ＰＲ等化器、１５、２５……位相検出器、１６、２６……ＬＰＦ、１７、２７……タイミング制御部、２１……シリアルパラレル変換回路、３１、３２……モジュロセレクタ、４１……データ再割当部、４２……ダミーデータ出力部、４３……統一イネーブル信号生成部、Ｄｓ……入力データ、Ｄｐ０〜Ｄｐ３……パラレル入力データ、Ｄｉ０〜Ｄｉ３……補間データ、Ｄｒ０〜Ｄｒ３……再割当データ、ｙ０〜ｙ３……ＰＲ等化データ、ｅｎ０〜ｅｎ３……イネーブル信号、ｅｕ……統一イネーブル信号、ＭＤ……データ格納メモリ、ＭＥ……イネーブル情報格納メモリ、Ｄｄ……ダミーデータ。
【特許請求の範囲】
【請求項１】
予め順序付けられた一定サイズのデータがＮチャンネル（ただしＮは２以上の整数）に順次割り振られた並列データと、当該データが必要データ又は不要データのいずれであるかを示すイネーブル情報とを取得し、当該並列データから当該イネーブル情報に基づいた不要データを除外すると共に当該イネーブル情報に基づいた必要データのみを上記順序に従い上記Ｎチャンネルに再割当して出力する再割当データ出力手段と、
上記再割当データ出力手段により除外された上記不要データの積算数が上記Ｎ以上になった時点で、上記必要データに代えて全チャンネルから不要なダミーデータを出力する不要データ出力手段と、
上記再割当データ出力手段から上記必要データを出力する際に各データが必要データであることを示すと共に、上記再割当データ出力手段から上記ダミーデータを出力する際に各データが不要なデータであることを示す統一イネーブル信号を生成して出力する統一イネーブル信号出力手段と
を具えることを特徴とするデータ並換装置。
【請求項２】
上記再割当データ出力手段は、
上記並列データを上記順序に従いＮ行Ｍ列（ただしＭは２以上の整数）のデータ格納配列における行方向に順次格納すると共に、上記イネーブル情報を当該並列データ格納配列の各データと対応付けてＮ行Ｍ列のイネーブル情報格納配列に順次格納し、当該イネーブル情報格納配列に格納された上記イネーブル情報を基に、既に出力済の上記必要データ及び上記不要データを除いた未出力の上記必要データを順次選択して各チャンネルに再割当して出力する
ことを特徴とする請求項１に記載のデータ並換装置。
【請求項３】
上記データ格納配列及び上記イネーブル情報格納配列の列数Ｍは、
全データに対する上記不要データの割合を基に、上記データ格納配列内で上記不要データ及び出力済の上記必要データ以外にＮ個以上の必要データが上記データ格納配列に含まれるよう定められた
ことを特徴とする請求項２に記載のデータ並換装置。
【請求項４】
上記再割当データ出力手段は、
上記データ格納配列における出力済の上記必要データの数と上記イネーブル情報格納配列に格納された上記イネーブル情報とを基に、未出力の上記必要データを順次選択して各チャンネルに再割当して出力する
ことを特徴とする請求項２に記載のデータ並換装置。
【請求項５】
上記再割当データ出力手段は、
直前に再割当した必要データを出力した時点の上記不要データの積算数を基に上記データ格納配列における出力済の上記必要データの数を算出する
ことを特徴とする請求項４に記載のデータ並換装置。
【請求項６】
上記再割当データ出力手段は、
Ｎ番目のチャンネルから出力するデータを選択した時点における上記積算数の値がＮ−１であり、かつ上記データ格納配列のＮ行Ｍ列のデータが不要データであった場合、当該積算数をＮに置き換えることにより、次のタイミングで上記不要データ出力手段により全チャンネルからダミーデータを出力させる
ことを特徴とする請求項４に記載のデータ並換装置。
【請求項７】
上記再割当データ出力手段は、
全チャンネルから出力するデータブロックを選択した時点における上記積算数がＮ以上である場合、当該積算数をＮで割った余りに置き換える
ことを特徴とする請求項４に記載のデータ並換装置。
【請求項８】
上記再割当データ出力手段は、
全チャンネルから出力するデータを選択し終えた時点における上記積算数の値がＮ−１でありかつ上記データ格納配列におけるＮ行Ｍ列のデータが不要データである場合と、全チャンネルから出力するデータを選択した時点における上記積算数がＮよりも大きい場合とを除き、当該積算数を保持する
ことを特徴とする請求項４に記載のデータ並換装置。
【請求項９】
上記再割当データ出力手段は
上記イネーブル情報格納配列におけるイネーブル情報の必要データ又は不要データにより構成される位置パターンと上記積算数との対応関係を予め表したルックアップテーブルを利用することにより、当該位置パターンと当該積算数とを基に上記データ格納配列から上記必要データを順次選択して各チャンネルに再割当して出力する
ことを特徴とする請求項２に記載のデータ並換装置。
【請求項１０】
予め順序付けられた一定サイズのデータがＮチャンネル（ただしＮは２以上の整数）に順次割り振られた並列データと、当該データが必要データ又は不要データのいずれであるかを示すイネーブル情報とを取得し、当該並列データから当該イネーブル情報に基づいた不要データを除外すると共に当該イネーブル情報に基づいた必要データのみを上記順序に従い上記Ｎチャンネルに再割当して出力する再割当データ出力ステップと、
上記再割当データ出力ステップにより除外された上記不要データの積算数が上記Ｎ以上になった時点で、上記必要データに代えて全チャンネルから不要なダミーデータを出力する不要データ出力ステップと、
上記再割当データ出力ステップにおいて上記必要データを出力する際に各データが必要データであることを示すと共に、上記再割当データ出力ステップにおいて上記ダミーデータを出力する際に各データが不要なデータであることを示す統一イネーブル信号を生成して出力する統一イネーブル信号出力手ステップと
を具えることを特徴とするデータ並換方法。
【請求項１１】
データ並換装置に対して、
予め順序付けられた一定サイズのデータがＮチャンネル（ただしＮは２以上の整数）に順次割り振られた並列データと、当該データが必要データ又は不要データのいずれであるかを示すイネーブル情報とを取得し、当該並列データから当該イネーブル情報に基づいた不要データを除外すると共に当該イネーブル情報に基づいた必要データのみを上記順序に従い上記Ｎチャンネルに再割当して出力する再割当データ出力ステップと、
上記再割当データ出力ステップにより除外された上記不要データの積算数が上記Ｎ以上になった時点で、上記必要データに代えて全チャンネルから不要なダミーデータを出力する不要データ出力ステップと、
上記再割当データ出力ステップにおいて上記必要データを出力する際に各データが必要データであることを示すと共に、上記再割当データ出力ステップにおいて上記ダミーデータを出力する際に各データが不要なデータであることを示す統一イネーブル信号を生成して出力する統一イネーブル信号出力手ステップと
を具えることを特徴とするデータ並換プログラム。
【請求項１】
予め順序付けられた一定サイズのデータがＮチャンネル（ただしＮは２以上の整数）に順次割り振られた並列データと、当該データが必要データ又は不要データのいずれであるかを示すイネーブル情報とを取得し、当該並列データから当該イネーブル情報に基づいた不要データを除外すると共に当該イネーブル情報に基づいた必要データのみを上記順序に従い上記Ｎチャンネルに再割当して出力する再割当データ出力手段と、
上記再割当データ出力手段により除外された上記不要データの積算数が上記Ｎ以上になった時点で、上記必要データに代えて全チャンネルから不要なダミーデータを出力する不要データ出力手段と、
上記再割当データ出力手段から上記必要データを出力する際に各データが必要データであることを示すと共に、上記再割当データ出力手段から上記ダミーデータを出力する際に各データが不要なデータであることを示す統一イネーブル信号を生成して出力する統一イネーブル信号出力手段と
を具えることを特徴とするデータ並換装置。
【請求項２】
上記再割当データ出力手段は、
上記並列データを上記順序に従いＮ行Ｍ列（ただしＭは２以上の整数）のデータ格納配列における行方向に順次格納すると共に、上記イネーブル情報を当該並列データ格納配列の各データと対応付けてＮ行Ｍ列のイネーブル情報格納配列に順次格納し、当該イネーブル情報格納配列に格納された上記イネーブル情報を基に、既に出力済の上記必要データ及び上記不要データを除いた未出力の上記必要データを順次選択して各チャンネルに再割当して出力する
ことを特徴とする請求項１に記載のデータ並換装置。
【請求項３】
上記データ格納配列及び上記イネーブル情報格納配列の列数Ｍは、
全データに対する上記不要データの割合を基に、上記データ格納配列内で上記不要データ及び出力済の上記必要データ以外にＮ個以上の必要データが上記データ格納配列に含まれるよう定められた
ことを特徴とする請求項２に記載のデータ並換装置。
【請求項４】
上記再割当データ出力手段は、
上記データ格納配列における出力済の上記必要データの数と上記イネーブル情報格納配列に格納された上記イネーブル情報とを基に、未出力の上記必要データを順次選択して各チャンネルに再割当して出力する
ことを特徴とする請求項２に記載のデータ並換装置。
【請求項５】
上記再割当データ出力手段は、
直前に再割当した必要データを出力した時点の上記不要データの積算数を基に上記データ格納配列における出力済の上記必要データの数を算出する
ことを特徴とする請求項４に記載のデータ並換装置。
【請求項６】
上記再割当データ出力手段は、
Ｎ番目のチャンネルから出力するデータを選択した時点における上記積算数の値がＮ−１であり、かつ上記データ格納配列のＮ行Ｍ列のデータが不要データであった場合、当該積算数をＮに置き換えることにより、次のタイミングで上記不要データ出力手段により全チャンネルからダミーデータを出力させる
ことを特徴とする請求項４に記載のデータ並換装置。
【請求項７】
上記再割当データ出力手段は、
全チャンネルから出力するデータブロックを選択した時点における上記積算数がＮ以上である場合、当該積算数をＮで割った余りに置き換える
ことを特徴とする請求項４に記載のデータ並換装置。
【請求項８】
上記再割当データ出力手段は、
全チャンネルから出力するデータを選択し終えた時点における上記積算数の値がＮ−１でありかつ上記データ格納配列におけるＮ行Ｍ列のデータが不要データである場合と、全チャンネルから出力するデータを選択した時点における上記積算数がＮよりも大きい場合とを除き、当該積算数を保持する
ことを特徴とする請求項４に記載のデータ並換装置。
【請求項９】
上記再割当データ出力手段は
上記イネーブル情報格納配列におけるイネーブル情報の必要データ又は不要データにより構成される位置パターンと上記積算数との対応関係を予め表したルックアップテーブルを利用することにより、当該位置パターンと当該積算数とを基に上記データ格納配列から上記必要データを順次選択して各チャンネルに再割当して出力する
ことを特徴とする請求項２に記載のデータ並換装置。
【請求項１０】
予め順序付けられた一定サイズのデータがＮチャンネル（ただしＮは２以上の整数）に順次割り振られた並列データと、当該データが必要データ又は不要データのいずれであるかを示すイネーブル情報とを取得し、当該並列データから当該イネーブル情報に基づいた不要データを除外すると共に当該イネーブル情報に基づいた必要データのみを上記順序に従い上記Ｎチャンネルに再割当して出力する再割当データ出力ステップと、
上記再割当データ出力ステップにより除外された上記不要データの積算数が上記Ｎ以上になった時点で、上記必要データに代えて全チャンネルから不要なダミーデータを出力する不要データ出力ステップと、
上記再割当データ出力ステップにおいて上記必要データを出力する際に各データが必要データであることを示すと共に、上記再割当データ出力ステップにおいて上記ダミーデータを出力する際に各データが不要なデータであることを示す統一イネーブル信号を生成して出力する統一イネーブル信号出力手ステップと
を具えることを特徴とするデータ並換方法。
【請求項１１】
データ並換装置に対して、
予め順序付けられた一定サイズのデータがＮチャンネル（ただしＮは２以上の整数）に順次割り振られた並列データと、当該データが必要データ又は不要データのいずれであるかを示すイネーブル情報とを取得し、当該並列データから当該イネーブル情報に基づいた不要データを除外すると共に当該イネーブル情報に基づいた必要データのみを上記順序に従い上記Ｎチャンネルに再割当して出力する再割当データ出力ステップと、
上記再割当データ出力ステップにより除外された上記不要データの積算数が上記Ｎ以上になった時点で、上記必要データに代えて全チャンネルから不要なダミーデータを出力する不要データ出力ステップと、
上記再割当データ出力ステップにおいて上記必要データを出力する際に各データが必要データであることを示すと共に、上記再割当データ出力ステップにおいて上記ダミーデータを出力する際に各データが不要なデータであることを示す統一イネーブル信号を生成して出力する統一イネーブル信号出力手ステップと
を具えることを特徴とするデータ並換プログラム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【公開番号】特開２００６−３３８７２６（Ｐ２００６−３３８７２６Ａ）
【公開日】平成１８年１２月１４日（２００６．１２．１４）
【国際特許分類】
【出願番号】特願２００５−１５９５０５（Ｐ２００５−１５９５０５）
【出願日】平成１７年５月３１日（２００５．５．３１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成１８年１２月１４日（２００６．１２．１４）
【国際特許分類】
【出願日】平成１７年５月３１日（２００５．５．３１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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