プログラマブルコントローラ
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、プログラマブルコントローラに関し、特に、プログラマブルコントローラのシステムエラー発生時に、独立した各ユニットにおいてシステムエラーの要因を判別し、各ユニットの効率的な運用を図るプログラマブルコントローラに関するものである。
【０００２】
【従来の技術】図４は、従来におけるプログラマブルコントローラの構成を示す説明図である。図において、１はシステムに電源を供給する電源ユニット、２は他のユニットを制御するために演算処理を実行する、システムの中枢となるＣＰＵユニット、３はＣＰＵユニット２から入力される指令に基づき外部へＯＮ／ＯＦＦ情報を出力する出力ユニット、４は外部機器（計算機、モニタ装置）と接続し、ＣＰＵユニット２との間にて情報の授受動作を行う特殊機能ユニットである。
【０００３】また、５は専用回線によりシステム間のデータ通信を行うデータリンクユニット、６は電源ユニット１，ＣＰＵユニット２，出力ユニット３，特殊機能ユニット４，データリンクユニット５の各ユニット間を結合するベースユニット、７はＣＰＵユニット２内に設けられ、電源系統からくる電源ダウン予告のエラー信号（電源リセット信号：以下、ΣＲＥＬ信号という）１０とＣＰＵ内部で発生するエラー（演算エラー等）信号（以下、ＣＰＵＥＲＲ信号という）１１を統合してシステムリセット信号（以下、ΣＭＲＥ信号という）１２を出力するリセット回路、８は特殊機能ユニット４と接続して情報の授受を実行する外部機器（計算機，モニタ装置等）、９は専用回線を介してデータリンクユニット５とつながるシステム（子局システム）である。また、１５はＣＰＵユニット２内に設けられたＭＰＵ（マイクロプロセッサ）、１６は出力ユニット３内に設けられたラッチ回路、１７は特殊機能ユニット４内に設けられたＭＰＵ（マイクロプロセッサ）、１８は同様に特殊機能ユニット４内に設けられた通信インタフェース、１９はデータリンクユニット５内に設けられたＭＰＵ（マイクロプロッサ）、２０は同様にデータリンクユニット５内に設けられた出力ポートである。
【０００４】次に、動作について説明する。システム内において、電源ユニット１がダウンしたり、ＣＰＵユニット２において、プログラム実行中に演算エラー等が発生することにより実行不可能となった場合、各々電源ダウン予告として、ΣＲＥＬ信号１０およびＣＰＵＥＲＲ信号１１が発生する。これらの信号はＣＰＵユニット２内のリセット回路７に入力され、回路内で論理和をとってΣＭＲＥ信号１２として各ユニットへ出力される。
【０００５】次に、上記ΣＭＲＥ信号を検出した各ユニットでは、各々のリセット処理を実行する。出力ユニット３では、外部出力のラッチ回路１６をクリアし、出力全部をＯＦＦ状態にする。特殊機能ユニット４にあっては、内部のＭＰＵ１７のＲＥＳＥＴ端子にΣＭＲＥ信号を接続しており、内部をリセット状態にして外部機器８との交信を中断する。データリンクユニット５にあっては、特殊機能ユニット４と同様にＭＰＵ１９をリセット状態にするが、伝送系統はリセットされないため、本システムがシステムダウンしたことを他の子局システムは検知でき、本システムをリンク回線より解列してデータリンクを続行する。
【０００６】その他、この発明に関連する参考技術文献として特開平２−２３４２４１号公報に開示されている「リセット・リトライ回路」、特開平３−１７２９２４号公報に開示されている「プリンタ制御方式」がある。
【０００７】
【発明が解決しようとする課題】従来のシステムにあっては、ＣＰＵユニット２内で発生するＣＰＵＥＲＲ信号と電源ユニットからのΣＲＥＬ信号のうち、どちらかのエラーが発生しても全てΣＭＲＥ信号が出力されるため、他のユニットでは、どの要因によりリセットがかかったか判別できない状態でシステムダウンしてしまい、その結果、リセットの要因を判別するのに時間がかかり、システムの復旧に時間がかかってしまうという問題点があった。
【０００８】また、システムダウンが発生したときに、他のユニットは自ユニットに影響がない場合であっても自動的にリセットをかけて運転を停止させるため、システムの運用において非効率的であるという問題点もあった。
【０００９】この発明は、上記のような問題点を解決するためになされたもので、システムエラー発生時に他のユニットにてシステムエラーの要因を判別し、その判別結果に基づいてシステム復旧時間を短縮し、自ユニットにおける処理に影響がない場合には、リセットをかけずに運転を続行し、独立した各ユニットの効率的な運用を図ることができるプログラマブルコントローラを得ることを目的とする。
【００１０】
【課題を解決するための手段】この発明に係るプログラマブルコントローラは、システムに電源を供給する電源ユニットと、プログラム内容を演算／実行するＣＰＵユニットと、前記ＣＰＵユニットに接続され、各種機能を実現する機能ユニットとを含むプログラマブルコントローラにおいて、前記ＣＰＵユニットは、前記電源ユニットからの電源ダウン予告のエラー信号およびＣＰＵからの、システムダウンさせる必要のあるＣＰＵのエラーか否かを決定する第１のＣＰＵエラー信号の状態に基づいてシステムリセット信号を出力するリセット手段を備え、前記機能ユニットは、前記リセット手段からのシステムリセット信号および前記ＣＰＵユニットからの、すべてのＣＰＵのエラーを判断する第２のＣＰＵエラー信号の状態に基づいて処理内容を選択する選択手段を備えたものである。また、この発明に係るプログラマブルコントローラは、システムに電源を供給する電源ユニットと、プログラム内容を演算／実行するＣＰＵユニットと、前記ＣＰＵユニットに接続され、各種機能を実現する機能ユニットとを含むプログラマブルコントローラにおいて、前記ＣＰＵユニットは、前記ＣＰＵからのＣＰＵエラー信号の内容を判断するエラー内容判断手段と、前記電源ユニットからの電源ダウン予告のエラー信号および前記エラー内容判断手段からの、システムダウンさせる必要のあるＣＰＵのエラーか否かを決定する第１のＣＰＵエラー判断信号の状態に基づいてシステムリセット信号を出力するリセット手段とを備え、前記機能ユニットは、前記リセット手段からのシステムリセット信号および前記エラー内容判断手段からの、すべてのＣＰＵのエラーを判断する第２のＣＰＵエラー判断信号の状態に基づいて処理内容を選択する選択手段を備えたものである。また、前記エラー内容判断手段は、入力されたＣＰＵエラー信号に基づいて出力されるＣＰＵエラー判断信号のレベルを任意に調整できるレベル調整手段を備えたものである。また、前記機能ユニットは、前記ＣＰＵユニットから入力される指令に基づき外部に対してＯＮ／ＯＦＦ情報を出力する出力ユニットと、外部機器と接続され、前記ＣＰＵユニットとの間で情報の授受を行う特殊機能ユニットと、システム間のデータ通信を行うデータリンクユニットとである。
【００１１】
【作用】この発明におけるシステムリセット信号（ΣＭＲＥ）と、ＣＰＵエラー信号（ＣＰＵＥＲＲＬ）は、システムエラー発生時に、その要因（電源系のエラー／ＣＰＵ内部のエラー）をＣＰＵユニットから他のユニットへ情報として伝達する。
【００１２】
【実施例】
〔実施例１〕以下、この発明の一実施例を図について説明する。図１において、１は電源ユニット、２はＣＰＵユニット、３は出力ユニット、４は特殊機能ユニット、５はデータリンクユニット、６はベースユニット、７は電源ユニット１からのΣＲＥＬ信号１０と、ＣＰＵユニット２内部のＣＰＵＥＲＲ信号１１を統合してΣＭＲＥ信号１２を出力するリセット回路、８は特殊機能ユニット４との通信にて接続される外部機器（計算機，モニタ装置）である。
【００１３】また、９はデータリンクユニット５と専用回線でつながるシステム（子局シスム）である。ＣＰＵユニット２内にＣＰＵ内部のＣＰＵＥＲＲ信号１１としてリセット回路７につながる信号と、直接ベースユニット６より他のユニットまで接続されるＣＰＵＥＲＲＬ信号１３の２つがある。また、出力ユニット３内ではＣＰＵＥＲＲＬ信号１３を入力したときの出力形態（全点ＯＦＦあるいは出力状態を保持）を選択する出力モード選択スイッチ１４を内蔵している。また、１５はＣＰＵユニット２内に設けられたＭＰＵ（マイクロプロセッサ）、１６は出力ユニット３内に設けられたラッチ回路、１７は特殊機能ユニット４内に設けられたＭＰＵ（マイクロプロセッサ）、１８は同様に特殊機能ユニット４内に設けられた通信インタフェース、１９はデータリンクユニット５内に設けられたＭＰＵ（マイクロプロッサ）、２０は同様にデータリンクユニット５内に設けられた出力ポートである。
【００１４】次に、動作について説明する。図１において、ＣＰＵユニット２およびシステムが正常動作しているとき、ΣＭＲＥ信号１２とＣＰＵＥＲＲＬ信号１３はノンアクティブ状態である。ここで、電源系統の故障により電源ダウン予告としてΣＲＥＬ信号１０がアクティブ（“Ｌ”レベル）になると、従来のシステムと同様にΣＭＲＥ信号１２がアクティブ（“Ｈ”レベル）となり、各ユニット（出力ユニット３，特殊機能ユニット４，データリンクユニット５）に伝達され、出力ユニット３は出力をＯＦＦする。
【００１５】特殊機能ユニット４では、ＣＰＵＥＲＲＬ信号１３がノンアクティブ（“Ｈ”レベル）であることからＮＭＩ処理にて電源系のエラーによりシステムダウンすることを電源ダウンとなる前に通信インタフェース１８を介して外部機器８へ伝達でき、外部機器８として従来よりもさらに具体的な対応（例えば、電源系の異常による警報等）が可能になる。データリンクユニット５では、特殊機能ユニット４と同様に、専用回線を通じ、他の子局９へ電源系のエラーによりシステムダウンしたことを伝達し、自局のシステムダウンの要因まで子局に知らせることができる。
【００１６】次に、ＣＰＵユニット２内部にてエラーが発生したとき、ＣＰＵユニット２における処理としては、システムダウンさせる必要があるエラーと、システムダウンする必要のないエラーが判別できるものとし、システムダウンさせるエラーの場合は、ＣＰＵＥＲＲ信号１１とＣＰＵＥＲＲＬ信号１３をアクティブ（共に“Ｌ”レベル）にする。これにより、ΣＭＲＥ信号１２がアクティブ（“Ｈ”レベル）になるとともに、ＣＰＵＥＲＲＬ信号１３がアクティブ（“Ｌ”レベル）となり、各ユニット（出力ユニット３、特殊機能ユニット４、データリンクユニット５）に伝達され、出力ユニット３は、その出力をＯＦＦする。
【００１７】特殊機能ユニット４ではＣＰＵＥＲＲＬ信号１３がアクティブ（“Ｌ”レベル）となっていることからＮＭＩ処理にてＣＰＵユニット２内部のエラーにてシステムダウンすることをリセット状態となる前に通信インタフェースを介して外部機器８へ伝達でき、外部機器８として、従来よりもさらに具体的な対応（ＣＰＵ点検のメッセージ等）が可能となる。データリンクユニット５では特殊機能ユニット４と同様に専用回線を通じ、他の子局９へＣＰＵユニット２内部のエラーによりシステムダウンしたことを伝達し、自局のシステムダウンの要因まで子局に知らせることができる。
【００１８】最後に、ＣＰＵユニット２内部のエラーのうち、システムダウンする必要のないエラーである場合、ＭＰＵは、ＣＰＵＥＲＲ信号１１がノンアクティブ（“Ｈ”レベル）でＣＰＵＥＲＲＬ信号１３のみアクティブ（“Ｌ”レベル）にする。これによって、ΣＭＲＥ信号１２はノンアクティブ（“Ｌ”レベル）でＣＰＵＥＲＲＬ信号１３のみアクティブ（“Ｌ”レベル）となって各ユニット（出力ユニット３，特殊機能ユニット４，データリンクユニット５）に伝達され、出力ユニット３では、モード設定スイッチ１４により、システムダウンする必要のないエラーが発生したときに出力を全点ＯＦＦさせるか、あるいは出力状態を保持させるかを選定でき、各々のモードにて動作することができる。また、特殊機能ユニット４やデータリンクユニット５では、正常動作（外部機器８や子局９とのデータ通信）を継続しながら自局のＣＰＵユニット２内でエラーが発生したことをＮＨＩ処理にて１つの情報として外部機器８や他の子局９へ伝達することができる。
【００１９】〔実施例２〕次に、この発明に係る第２の実施例を説明する。図２および図３は、この発明の第２の実施例を説明する説明図であり、上記図１に示した実施例１と内容が重複する部分については、その説明を省略する。
【００２０】図２において、３０はシステムゲートアレイであり、装置における各種エラーチェックを実行するエラーチェック回路３０ａと、ＣＰＵエラー用Ｉ／Ｏポート３０ｂとを具備している。上記エラーチェック回路３０ａはハードウェアによりＷＤＴエラー等を検出する。また、上記ＣＰＵエラー用Ｉ／Ｏポート３０ｂは重度、中度、軽度の各種エラーを選択的に出力する。ここで、重度エラーとしてはＣＰＵの暴走、ＣＰＵのハードウェアが正常に動作しない場合、ＷＤＴエラー等があり、また、中度エラーとしては演算チェックエラー等、さらに、軽度エラーとしてはバッテリエラー等がある。また、３１は中度エラーをユーザ側において、軽度エラーとして扱うか、あるいは重度エラーとして扱うかを選択設定できる設定スイッチであり、３２はＭＰＵ１５とエラーチェック回路３０ａ、ＣＰＵエラー用Ｉ／Ｏポートとの間において信号を伝達するＣＰＵバスである。
【００２１】以上の構成において、図２における中度エラーを重度又は軽度エラーに選択する設定スイッチ３１は軽度となるようにしてあることとして（オフ状態）、ＣＰＵＥＲＲＬ信号１３と、ΣＭＲＥ信号１２とによりどのようにエラーの区別をするかに関して以下に説明する。第１に、ＣＰＵＥＲＲＬ信号１３が“Ｌ”レベルで、ΣＭＲＥ信号１２が“Ｌ”レベルの場合にあっては、ＣＰＵの軽度／中度エラーと判断する。第２に、ＣＰＵＥＲＲＬ信号１３が“Ｈ”レベルで、ΣＭＲＥ信号１２が“Ｈ”レベルの場合にあっては、電源エラー等の中度エラーと判断する。第３に、ＣＰＵＥＲＲＬ信号１３が“Ｌ”レベルで、ΣＭＲＥ信号１２が“Ｈ”レベルの場合にあっては、ＣＰＵの重度エラーと判断する。第４に、ＣＰＵＥＲＲＬ信号１３が“Ｈ”レベルで、ΣＭＲＥ信号１２が“Ｌ”レベルの場合にあっては、正常と判断するものである。
【００２２】図３は、上記第２の実施例における出力カードユニット３ａ、インテリジェント特殊機能ユニット４ａ、データリンクユニット５ａの構成を示す説明図であり、出力ユニット３ａには、ラッチ回路１６の他に、ＣＰＵのエラー、特に中度エラー、軽度エラーの場合における出力を保持するか、あるいはリセットするかをユーザ側にて選択可能な設定スイッチ１４ａが設けられている。
【００２３】インテリジェント特殊機能ユニット４ａには、ＭＰＵ１７、外部機器８との通信を実行する通信インタフェース１８の他、Ｉ／Ｏポート３３が設けられている。そして、エラー発生時における上記ＭＰＵ１７はＮＭＩ動作によりＩ／Ｏポート３３のエラー内容をチェックし、その内容を通信インタフェース１８へ送ることにより、外部機器８側にてシステム内のエラーが判断可能となり、復帰時間の短縮を図ることができる。
【００２４】データリンクユニット５ａには、ＭＰＵ１９の他、Ｉ／Ｏポート３４およびリンクインタフェース３５が設けられている。このデータリンクユニット５ａは、上記インテリジェント特殊機能ユニット４ａと同様に、エラー発生により他の子局システムへ自局のエラーを伝達することができる。
【００２５】
【発明の効果】以上のように、この発明によれば、ＣＰＵＥＲＲＬ信号とΣＭＲＥ信号をバス上に布線し、これに対し、２つの信号の内容によりエラー内容を判別できる各ユニット（出力ユニット３，特殊機能ユニット４，データリンクユニット５）にて構成したことにより、専用回線により接続された他のシステム（外部機器，子局）へ自局のエラーを伝達することができ、システムエラー発生時に他のユニットにてシステムエラーの要因を判別し、システム復旧時間を短縮し、自ユニットにおける処理に影響がない場合には、リセットをかけずに運転を続行し、各ユニットの効率的な運用を図ることができる。
【図面の簡単な説明】
【図１】この発明に係るプログラマブルコントローラの概略構成（実施例１）を示す説明図である。
【図２】この発明に係るプログラマブルコントローラの概略構成（実施例２）を示す説明図である。
【図３】この発明に係るプログラマブルコントローラの概略構成（実施例２）を示す説明図である。
【図４】従来におけるプログラマブルコントローラの概略構成を示す説明図である。
【符号の説明】
１ 電源ユニット
２ ＣＰＵユニット
３ 出力ユニット
３ａ 出力カードユニット
４ 特殊機能ユニット
４ａ インテリジェント特殊機能ユニット
５ データリンクユニット
５ａ データリンクユニット
６ ベースユニット
７ リセット回路
８ 外部機器
９ 子局システム
１０ エラー信号（ΣＲＥＬ）
１１ エラー信号（ＣＰＵＥＲＲ）
１２ システムリセット信号（ΣＭＲＥ）
１３ エラー信号（ＣＰＵＥＲＲＬ）
１４ 出力モード選択スイッチ
３０ システムゲートアレイ
３０ａ エラーチェック回路
３０ｂ ＣＰＵエラー用Ｉ／Ｏポート
３１ 設定スイッチ
【０００１】
【産業上の利用分野】この発明は、プログラマブルコントローラに関し、特に、プログラマブルコントローラのシステムエラー発生時に、独立した各ユニットにおいてシステムエラーの要因を判別し、各ユニットの効率的な運用を図るプログラマブルコントローラに関するものである。
【０００２】
【従来の技術】図４は、従来におけるプログラマブルコントローラの構成を示す説明図である。図において、１はシステムに電源を供給する電源ユニット、２は他のユニットを制御するために演算処理を実行する、システムの中枢となるＣＰＵユニット、３はＣＰＵユニット２から入力される指令に基づき外部へＯＮ／ＯＦＦ情報を出力する出力ユニット、４は外部機器（計算機、モニタ装置）と接続し、ＣＰＵユニット２との間にて情報の授受動作を行う特殊機能ユニットである。
【０００３】また、５は専用回線によりシステム間のデータ通信を行うデータリンクユニット、６は電源ユニット１，ＣＰＵユニット２，出力ユニット３，特殊機能ユニット４，データリンクユニット５の各ユニット間を結合するベースユニット、７はＣＰＵユニット２内に設けられ、電源系統からくる電源ダウン予告のエラー信号（電源リセット信号：以下、ΣＲＥＬ信号という）１０とＣＰＵ内部で発生するエラー（演算エラー等）信号（以下、ＣＰＵＥＲＲ信号という）１１を統合してシステムリセット信号（以下、ΣＭＲＥ信号という）１２を出力するリセット回路、８は特殊機能ユニット４と接続して情報の授受を実行する外部機器（計算機，モニタ装置等）、９は専用回線を介してデータリンクユニット５とつながるシステム（子局システム）である。また、１５はＣＰＵユニット２内に設けられたＭＰＵ（マイクロプロセッサ）、１６は出力ユニット３内に設けられたラッチ回路、１７は特殊機能ユニット４内に設けられたＭＰＵ（マイクロプロセッサ）、１８は同様に特殊機能ユニット４内に設けられた通信インタフェース、１９はデータリンクユニット５内に設けられたＭＰＵ（マイクロプロッサ）、２０は同様にデータリンクユニット５内に設けられた出力ポートである。
【０００４】次に、動作について説明する。システム内において、電源ユニット１がダウンしたり、ＣＰＵユニット２において、プログラム実行中に演算エラー等が発生することにより実行不可能となった場合、各々電源ダウン予告として、ΣＲＥＬ信号１０およびＣＰＵＥＲＲ信号１１が発生する。これらの信号はＣＰＵユニット２内のリセット回路７に入力され、回路内で論理和をとってΣＭＲＥ信号１２として各ユニットへ出力される。
【０００５】次に、上記ΣＭＲＥ信号を検出した各ユニットでは、各々のリセット処理を実行する。出力ユニット３では、外部出力のラッチ回路１６をクリアし、出力全部をＯＦＦ状態にする。特殊機能ユニット４にあっては、内部のＭＰＵ１７のＲＥＳＥＴ端子にΣＭＲＥ信号を接続しており、内部をリセット状態にして外部機器８との交信を中断する。データリンクユニット５にあっては、特殊機能ユニット４と同様にＭＰＵ１９をリセット状態にするが、伝送系統はリセットされないため、本システムがシステムダウンしたことを他の子局システムは検知でき、本システムをリンク回線より解列してデータリンクを続行する。
【０００６】その他、この発明に関連する参考技術文献として特開平２−２３４２４１号公報に開示されている「リセット・リトライ回路」、特開平３−１７２９２４号公報に開示されている「プリンタ制御方式」がある。
【０００７】
【発明が解決しようとする課題】従来のシステムにあっては、ＣＰＵユニット２内で発生するＣＰＵＥＲＲ信号と電源ユニットからのΣＲＥＬ信号のうち、どちらかのエラーが発生しても全てΣＭＲＥ信号が出力されるため、他のユニットでは、どの要因によりリセットがかかったか判別できない状態でシステムダウンしてしまい、その結果、リセットの要因を判別するのに時間がかかり、システムの復旧に時間がかかってしまうという問題点があった。
【０００８】また、システムダウンが発生したときに、他のユニットは自ユニットに影響がない場合であっても自動的にリセットをかけて運転を停止させるため、システムの運用において非効率的であるという問題点もあった。
【０００９】この発明は、上記のような問題点を解決するためになされたもので、システムエラー発生時に他のユニットにてシステムエラーの要因を判別し、その判別結果に基づいてシステム復旧時間を短縮し、自ユニットにおける処理に影響がない場合には、リセットをかけずに運転を続行し、独立した各ユニットの効率的な運用を図ることができるプログラマブルコントローラを得ることを目的とする。
【００１０】
【課題を解決するための手段】この発明に係るプログラマブルコントローラは、システムに電源を供給する電源ユニットと、プログラム内容を演算／実行するＣＰＵユニットと、前記ＣＰＵユニットに接続され、各種機能を実現する機能ユニットとを含むプログラマブルコントローラにおいて、前記ＣＰＵユニットは、前記電源ユニットからの電源ダウン予告のエラー信号およびＣＰＵからの、システムダウンさせる必要のあるＣＰＵのエラーか否かを決定する第１のＣＰＵエラー信号の状態に基づいてシステムリセット信号を出力するリセット手段を備え、前記機能ユニットは、前記リセット手段からのシステムリセット信号および前記ＣＰＵユニットからの、すべてのＣＰＵのエラーを判断する第２のＣＰＵエラー信号の状態に基づいて処理内容を選択する選択手段を備えたものである。また、この発明に係るプログラマブルコントローラは、システムに電源を供給する電源ユニットと、プログラム内容を演算／実行するＣＰＵユニットと、前記ＣＰＵユニットに接続され、各種機能を実現する機能ユニットとを含むプログラマブルコントローラにおいて、前記ＣＰＵユニットは、前記ＣＰＵからのＣＰＵエラー信号の内容を判断するエラー内容判断手段と、前記電源ユニットからの電源ダウン予告のエラー信号および前記エラー内容判断手段からの、システムダウンさせる必要のあるＣＰＵのエラーか否かを決定する第１のＣＰＵエラー判断信号の状態に基づいてシステムリセット信号を出力するリセット手段とを備え、前記機能ユニットは、前記リセット手段からのシステムリセット信号および前記エラー内容判断手段からの、すべてのＣＰＵのエラーを判断する第２のＣＰＵエラー判断信号の状態に基づいて処理内容を選択する選択手段を備えたものである。また、前記エラー内容判断手段は、入力されたＣＰＵエラー信号に基づいて出力されるＣＰＵエラー判断信号のレベルを任意に調整できるレベル調整手段を備えたものである。また、前記機能ユニットは、前記ＣＰＵユニットから入力される指令に基づき外部に対してＯＮ／ＯＦＦ情報を出力する出力ユニットと、外部機器と接続され、前記ＣＰＵユニットとの間で情報の授受を行う特殊機能ユニットと、システム間のデータ通信を行うデータリンクユニットとである。
【００１１】
【作用】この発明におけるシステムリセット信号（ΣＭＲＥ）と、ＣＰＵエラー信号（ＣＰＵＥＲＲＬ）は、システムエラー発生時に、その要因（電源系のエラー／ＣＰＵ内部のエラー）をＣＰＵユニットから他のユニットへ情報として伝達する。
【００１２】
【実施例】
〔実施例１〕以下、この発明の一実施例を図について説明する。図１において、１は電源ユニット、２はＣＰＵユニット、３は出力ユニット、４は特殊機能ユニット、５はデータリンクユニット、６はベースユニット、７は電源ユニット１からのΣＲＥＬ信号１０と、ＣＰＵユニット２内部のＣＰＵＥＲＲ信号１１を統合してΣＭＲＥ信号１２を出力するリセット回路、８は特殊機能ユニット４との通信にて接続される外部機器（計算機，モニタ装置）である。
【００１３】また、９はデータリンクユニット５と専用回線でつながるシステム（子局シスム）である。ＣＰＵユニット２内にＣＰＵ内部のＣＰＵＥＲＲ信号１１としてリセット回路７につながる信号と、直接ベースユニット６より他のユニットまで接続されるＣＰＵＥＲＲＬ信号１３の２つがある。また、出力ユニット３内ではＣＰＵＥＲＲＬ信号１３を入力したときの出力形態（全点ＯＦＦあるいは出力状態を保持）を選択する出力モード選択スイッチ１４を内蔵している。また、１５はＣＰＵユニット２内に設けられたＭＰＵ（マイクロプロセッサ）、１６は出力ユニット３内に設けられたラッチ回路、１７は特殊機能ユニット４内に設けられたＭＰＵ（マイクロプロセッサ）、１８は同様に特殊機能ユニット４内に設けられた通信インタフェース、１９はデータリンクユニット５内に設けられたＭＰＵ（マイクロプロッサ）、２０は同様にデータリンクユニット５内に設けられた出力ポートである。
【００１４】次に、動作について説明する。図１において、ＣＰＵユニット２およびシステムが正常動作しているとき、ΣＭＲＥ信号１２とＣＰＵＥＲＲＬ信号１３はノンアクティブ状態である。ここで、電源系統の故障により電源ダウン予告としてΣＲＥＬ信号１０がアクティブ（“Ｌ”レベル）になると、従来のシステムと同様にΣＭＲＥ信号１２がアクティブ（“Ｈ”レベル）となり、各ユニット（出力ユニット３，特殊機能ユニット４，データリンクユニット５）に伝達され、出力ユニット３は出力をＯＦＦする。
【００１５】特殊機能ユニット４では、ＣＰＵＥＲＲＬ信号１３がノンアクティブ（“Ｈ”レベル）であることからＮＭＩ処理にて電源系のエラーによりシステムダウンすることを電源ダウンとなる前に通信インタフェース１８を介して外部機器８へ伝達でき、外部機器８として従来よりもさらに具体的な対応（例えば、電源系の異常による警報等）が可能になる。データリンクユニット５では、特殊機能ユニット４と同様に、専用回線を通じ、他の子局９へ電源系のエラーによりシステムダウンしたことを伝達し、自局のシステムダウンの要因まで子局に知らせることができる。
【００１６】次に、ＣＰＵユニット２内部にてエラーが発生したとき、ＣＰＵユニット２における処理としては、システムダウンさせる必要があるエラーと、システムダウンする必要のないエラーが判別できるものとし、システムダウンさせるエラーの場合は、ＣＰＵＥＲＲ信号１１とＣＰＵＥＲＲＬ信号１３をアクティブ（共に“Ｌ”レベル）にする。これにより、ΣＭＲＥ信号１２がアクティブ（“Ｈ”レベル）になるとともに、ＣＰＵＥＲＲＬ信号１３がアクティブ（“Ｌ”レベル）となり、各ユニット（出力ユニット３、特殊機能ユニット４、データリンクユニット５）に伝達され、出力ユニット３は、その出力をＯＦＦする。
【００１７】特殊機能ユニット４ではＣＰＵＥＲＲＬ信号１３がアクティブ（“Ｌ”レベル）となっていることからＮＭＩ処理にてＣＰＵユニット２内部のエラーにてシステムダウンすることをリセット状態となる前に通信インタフェースを介して外部機器８へ伝達でき、外部機器８として、従来よりもさらに具体的な対応（ＣＰＵ点検のメッセージ等）が可能となる。データリンクユニット５では特殊機能ユニット４と同様に専用回線を通じ、他の子局９へＣＰＵユニット２内部のエラーによりシステムダウンしたことを伝達し、自局のシステムダウンの要因まで子局に知らせることができる。
【００１８】最後に、ＣＰＵユニット２内部のエラーのうち、システムダウンする必要のないエラーである場合、ＭＰＵは、ＣＰＵＥＲＲ信号１１がノンアクティブ（“Ｈ”レベル）でＣＰＵＥＲＲＬ信号１３のみアクティブ（“Ｌ”レベル）にする。これによって、ΣＭＲＥ信号１２はノンアクティブ（“Ｌ”レベル）でＣＰＵＥＲＲＬ信号１３のみアクティブ（“Ｌ”レベル）となって各ユニット（出力ユニット３，特殊機能ユニット４，データリンクユニット５）に伝達され、出力ユニット３では、モード設定スイッチ１４により、システムダウンする必要のないエラーが発生したときに出力を全点ＯＦＦさせるか、あるいは出力状態を保持させるかを選定でき、各々のモードにて動作することができる。また、特殊機能ユニット４やデータリンクユニット５では、正常動作（外部機器８や子局９とのデータ通信）を継続しながら自局のＣＰＵユニット２内でエラーが発生したことをＮＨＩ処理にて１つの情報として外部機器８や他の子局９へ伝達することができる。
【００１９】〔実施例２〕次に、この発明に係る第２の実施例を説明する。図２および図３は、この発明の第２の実施例を説明する説明図であり、上記図１に示した実施例１と内容が重複する部分については、その説明を省略する。
【００２０】図２において、３０はシステムゲートアレイであり、装置における各種エラーチェックを実行するエラーチェック回路３０ａと、ＣＰＵエラー用Ｉ／Ｏポート３０ｂとを具備している。上記エラーチェック回路３０ａはハードウェアによりＷＤＴエラー等を検出する。また、上記ＣＰＵエラー用Ｉ／Ｏポート３０ｂは重度、中度、軽度の各種エラーを選択的に出力する。ここで、重度エラーとしてはＣＰＵの暴走、ＣＰＵのハードウェアが正常に動作しない場合、ＷＤＴエラー等があり、また、中度エラーとしては演算チェックエラー等、さらに、軽度エラーとしてはバッテリエラー等がある。また、３１は中度エラーをユーザ側において、軽度エラーとして扱うか、あるいは重度エラーとして扱うかを選択設定できる設定スイッチであり、３２はＭＰＵ１５とエラーチェック回路３０ａ、ＣＰＵエラー用Ｉ／Ｏポートとの間において信号を伝達するＣＰＵバスである。
【００２１】以上の構成において、図２における中度エラーを重度又は軽度エラーに選択する設定スイッチ３１は軽度となるようにしてあることとして（オフ状態）、ＣＰＵＥＲＲＬ信号１３と、ΣＭＲＥ信号１２とによりどのようにエラーの区別をするかに関して以下に説明する。第１に、ＣＰＵＥＲＲＬ信号１３が“Ｌ”レベルで、ΣＭＲＥ信号１２が“Ｌ”レベルの場合にあっては、ＣＰＵの軽度／中度エラーと判断する。第２に、ＣＰＵＥＲＲＬ信号１３が“Ｈ”レベルで、ΣＭＲＥ信号１２が“Ｈ”レベルの場合にあっては、電源エラー等の中度エラーと判断する。第３に、ＣＰＵＥＲＲＬ信号１３が“Ｌ”レベルで、ΣＭＲＥ信号１２が“Ｈ”レベルの場合にあっては、ＣＰＵの重度エラーと判断する。第４に、ＣＰＵＥＲＲＬ信号１３が“Ｈ”レベルで、ΣＭＲＥ信号１２が“Ｌ”レベルの場合にあっては、正常と判断するものである。
【００２２】図３は、上記第２の実施例における出力カードユニット３ａ、インテリジェント特殊機能ユニット４ａ、データリンクユニット５ａの構成を示す説明図であり、出力ユニット３ａには、ラッチ回路１６の他に、ＣＰＵのエラー、特に中度エラー、軽度エラーの場合における出力を保持するか、あるいはリセットするかをユーザ側にて選択可能な設定スイッチ１４ａが設けられている。
【００２３】インテリジェント特殊機能ユニット４ａには、ＭＰＵ１７、外部機器８との通信を実行する通信インタフェース１８の他、Ｉ／Ｏポート３３が設けられている。そして、エラー発生時における上記ＭＰＵ１７はＮＭＩ動作によりＩ／Ｏポート３３のエラー内容をチェックし、その内容を通信インタフェース１８へ送ることにより、外部機器８側にてシステム内のエラーが判断可能となり、復帰時間の短縮を図ることができる。
【００２４】データリンクユニット５ａには、ＭＰＵ１９の他、Ｉ／Ｏポート３４およびリンクインタフェース３５が設けられている。このデータリンクユニット５ａは、上記インテリジェント特殊機能ユニット４ａと同様に、エラー発生により他の子局システムへ自局のエラーを伝達することができる。
【００２５】
【発明の効果】以上のように、この発明によれば、ＣＰＵＥＲＲＬ信号とΣＭＲＥ信号をバス上に布線し、これに対し、２つの信号の内容によりエラー内容を判別できる各ユニット（出力ユニット３，特殊機能ユニット４，データリンクユニット５）にて構成したことにより、専用回線により接続された他のシステム（外部機器，子局）へ自局のエラーを伝達することができ、システムエラー発生時に他のユニットにてシステムエラーの要因を判別し、システム復旧時間を短縮し、自ユニットにおける処理に影響がない場合には、リセットをかけずに運転を続行し、各ユニットの効率的な運用を図ることができる。
【図面の簡単な説明】
【図１】この発明に係るプログラマブルコントローラの概略構成（実施例１）を示す説明図である。
【図２】この発明に係るプログラマブルコントローラの概略構成（実施例２）を示す説明図である。
【図３】この発明に係るプログラマブルコントローラの概略構成（実施例２）を示す説明図である。
【図４】従来におけるプログラマブルコントローラの概略構成を示す説明図である。
【符号の説明】
１ 電源ユニット
２ ＣＰＵユニット
３ 出力ユニット
３ａ 出力カードユニット
４ 特殊機能ユニット
４ａ インテリジェント特殊機能ユニット
５ データリンクユニット
５ａ データリンクユニット
６ ベースユニット
７ リセット回路
８ 外部機器
９ 子局システム
１０ エラー信号（ΣＲＥＬ）
１１ エラー信号（ＣＰＵＥＲＲ）
１２ システムリセット信号（ΣＭＲＥ）
１３ エラー信号（ＣＰＵＥＲＲＬ）
１４ 出力モード選択スイッチ
３０ システムゲートアレイ
３０ａ エラーチェック回路
３０ｂ ＣＰＵエラー用Ｉ／Ｏポート
３１ 設定スイッチ
【特許請求の範囲】
【請求項１】 システムに電源を供給する電源ユニットと、プログラム内容を演算／実行するＣＰＵユニットと、前記ＣＰＵユニットに接続され、各種機能を実現する機能ユニットとを含むプログラマブルコントローラにおいて、前記ＣＰＵユニットは、前記電源ユニットからの電源ダウン予告のエラー信号およびＣＰＵからの、システムダウンさせる必要のあるＣＰＵのエラーか否かを決定する第１のＣＰＵエラー信号の状態に基づいてシステムリセット信号を出力するリセット手段を備え、前記機能ユニットは、前記リセット手段からのシステムリセット信号および前記ＣＰＵユニットからの、すべてのＣＰＵのエラーを判断する第２のＣＰＵエラー信号の状態に基づいて処理内容を選択する選択手段を備えたことを特徴とするプログラマブルコントローラ。
【請求項２】 システムに電源を供給する電源ユニットと、プログラム内容を演算／実行するＣＰＵユニットと、前記ＣＰＵユニットに接続され、各種機能を実現する機能ユニットとを含むプログラマブルコントローラにおいて、前記ＣＰＵユニットは、前記ＣＰＵからのＣＰＵエラー信号の内容を判断するエラー内容判断手段と、前記電源ユニットからの電源ダウン予告のエラー信号および前記エラー内容判断手段からの、システムダウンさせる必要のあるＣＰＵのエラーか否かを決定する第１のＣＰＵエラー判断信号の状態に基づいてシステムリセット信号を出力するリセット手段とを備え、前記機能ユニットは、前記リセット手段からのシステムリセット信号および前記エラー内容判断手段からの、すべてのＣＰＵのエラーを判断する第２のＣＰＵエラー判断信号の状態に基づいて処理内容を選択する選択手段を備えたことを特徴とするプログラマブルコントローラ。
【請求項３】 前記エラー内容判断手段は、入力されたＣＰＵエラー信号に基づいて出力されるＣＰＵエラー判断信号のレベルを任意に調整できるレベル調整手段を備えたことを特徴とする請求項２に記載のプログラマブルコントローラ。
【請求項４】 前記機能ユニットが、前記ＣＰＵユニットから入力される指令に基づき外部に対してＯＮ／ＯＦＦ情報を出力する出力ユニットと、外部機器と接続され、前記ＣＰＵユニットとの間で情報の授受を行う特殊機能ユニットと、システム間のデータ通信を行うデータリンクユニットとであることを特徴とする請求項１または２に記載のプログラマブルコントローラ。
【請求項１】 システムに電源を供給する電源ユニットと、プログラム内容を演算／実行するＣＰＵユニットと、前記ＣＰＵユニットに接続され、各種機能を実現する機能ユニットとを含むプログラマブルコントローラにおいて、前記ＣＰＵユニットは、前記電源ユニットからの電源ダウン予告のエラー信号およびＣＰＵからの、システムダウンさせる必要のあるＣＰＵのエラーか否かを決定する第１のＣＰＵエラー信号の状態に基づいてシステムリセット信号を出力するリセット手段を備え、前記機能ユニットは、前記リセット手段からのシステムリセット信号および前記ＣＰＵユニットからの、すべてのＣＰＵのエラーを判断する第２のＣＰＵエラー信号の状態に基づいて処理内容を選択する選択手段を備えたことを特徴とするプログラマブルコントローラ。
【請求項２】 システムに電源を供給する電源ユニットと、プログラム内容を演算／実行するＣＰＵユニットと、前記ＣＰＵユニットに接続され、各種機能を実現する機能ユニットとを含むプログラマブルコントローラにおいて、前記ＣＰＵユニットは、前記ＣＰＵからのＣＰＵエラー信号の内容を判断するエラー内容判断手段と、前記電源ユニットからの電源ダウン予告のエラー信号および前記エラー内容判断手段からの、システムダウンさせる必要のあるＣＰＵのエラーか否かを決定する第１のＣＰＵエラー判断信号の状態に基づいてシステムリセット信号を出力するリセット手段とを備え、前記機能ユニットは、前記リセット手段からのシステムリセット信号および前記エラー内容判断手段からの、すべてのＣＰＵのエラーを判断する第２のＣＰＵエラー判断信号の状態に基づいて処理内容を選択する選択手段を備えたことを特徴とするプログラマブルコントローラ。
【請求項３】 前記エラー内容判断手段は、入力されたＣＰＵエラー信号に基づいて出力されるＣＰＵエラー判断信号のレベルを任意に調整できるレベル調整手段を備えたことを特徴とする請求項２に記載のプログラマブルコントローラ。
【請求項４】 前記機能ユニットが、前記ＣＰＵユニットから入力される指令に基づき外部に対してＯＮ／ＯＦＦ情報を出力する出力ユニットと、外部機器と接続され、前記ＣＰＵユニットとの間で情報の授受を行う特殊機能ユニットと、システム間のデータ通信を行うデータリンクユニットとであることを特徴とする請求項１または２に記載のプログラマブルコントローラ。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【特許番号】第２７０６０２７号
【登録日】平成９年（１９９７）１０月９日
【発行日】平成１０年（１９９８）１月２８日
【国際特許分類】
【出願番号】特願平４−３３８６４５
【出願日】平成４年（１９９２）１２月１８日
【公開番号】特開平５−２５７７２５
【公開日】平成５年（１９９３）１０月８日
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【参考文献】
【文献】特開 平３−１７６７１０（ＪＰ，Ａ）
【文献】特開 平１−２３３６０８（ＪＰ，Ａ）
【登録日】平成９年（１９９７）１０月９日
【発行日】平成１０年（１９９８）１月２８日
【国際特許分類】
【出願日】平成４年（１９９２）１２月１８日
【公開番号】特開平５−２５７７２５
【公開日】平成５年（１９９３）１０月８日
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【参考文献】
【文献】特開 平３−１７６７１０（ＪＰ，Ａ）
【文献】特開 平１−２３３６０８（ＪＰ，Ａ）
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