マザーボード用デバッグカード
【課題】本発明の目的は、正確に挿し込んでも間違って挿し込んでも全て正常に使用できるマザーボード用デバッグカードを提供することである。
【解決手段】本発明のマザーボード用デバッグカードは、マザーボードの拡張スロットに電気的に接続されるコネクターと、前記マザーボードの故障をテストするテスティング回路と、前記コネクターと前記テスティング回路との間に接続される切り替え回路と、前記コネクター、前記切り替え回路及び前記テスティング回路に接続されて、前記コネクター及び前記拡張スロットによって、前記マザーボードの電圧を前記切り替え回路及び前記テスティング回路に提供して作動電圧とする駆動回路と、を備え、前記コネクターの接地ピンが受ける電圧が低レベルであるか又は高レベルであるかによって、前記コネクターと前記テスティング回路との間の対応するデータ伝送チャンネルを選択する。
【解決手段】本発明のマザーボード用デバッグカードは、マザーボードの拡張スロットに電気的に接続されるコネクターと、前記マザーボードの故障をテストするテスティング回路と、前記コネクターと前記テスティング回路との間に接続される切り替え回路と、前記コネクター、前記切り替え回路及び前記テスティング回路に接続されて、前記コネクター及び前記拡張スロットによって、前記マザーボードの電圧を前記切り替え回路及び前記テスティング回路に提供して作動電圧とする駆動回路と、を備え、前記コネクターの接地ピンが受ける電圧が低レベルであるか又は高レベルであるかによって、前記コネクターと前記テスティング回路との間の対応するデータ伝送チャンネルを選択する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マザーボード用デバッグカードに関するものである。
【背景技術】
【０００２】
マザーボードを設計し開発する場合、デバッグカードによってマザーボードに故障があるかどうか及びどのような故障があるかをテストすることを必要とする。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかし、デバッグカードを間違って挿し込むと、マザーボード又はデバッグカードが破損する可能性がある。
【０００４】
本発明の目的は、前記課題を解決し、切り替え回路によって、正確に挿し込んでも間違って挿し込んでも全て正常に使用できるマザーボード用デバッグカードを提供することである。
【課題を解決するための手段】
【０００５】
本発明に係るマザーボード用デバッグカードは、マザーボードの拡張スロットに電気的に接続されるコネクターと、前記マザーボードの故障をテストするテスティング回路と、前記コネクターと前記テスティング回路との間に接続される切り替え回路と、前記コネクター、前記切り替え回路及び前記テスティング回路に接続されて、前記コネクター及び前記拡張スロットによって、前記マザーボードの電圧を前記切り替え回路及び前記テスティング回路に提供して作動電圧とする駆動回路と、を備え、前記コネクターの接地ピンが受ける電圧が低レベルであるか又は高レベルであるかによって、前記コネクターと前記テスティング回路との間の対応するデータ伝送チャンネルを選択する。
【発明の効果】
【０００６】
本発明のマザーボード用デバッグカードは、コネクターの接地ピンが受ける電圧が低レベルであるか又は高レベルであるかによって、前記デバッグカードをマザーボードの拡張スロットに正確に挿し込んだか又は間違って挿し込んだかを識別して、切り替え回路の対応するデータ伝送チャンネルを選択してデータを伝送することにより、前記マザーボードの故障をテストする。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施形態に係るマザーボード用デバッグカードのブロック図である。
【図２】図１に示すデバッグカードの駆動回路の回路図である。
【図３】図１に示すデバッグカードの切り替え回路の回路図である。
【図４】図１に示すデバッグカードのテスティング回路の回路図である。
【図５】図１に示すデバッグカードがマザーボードに正確に接続された状態を示す図である。
【図６】図１に示すデバッグカードがマザーボードに間違って接続された状態を示す図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、本発明の実施形態について説明する。
【０００９】
図１を参照すると、デバッグカード１００は、マザーボード８０をテストするために用いられる。前記デバッグカード１００は、コネクター９０と、駆動回路７０と、切り替え回路６０と、テスティング回路５０と、を備える。前記コネクター９０は、前記切り替え回路６０及び前記駆動回路７０に接続される。前記切り替え回路６０及び前記駆動回路７０は、全て前記テスティング回路５０に接続される。前記駆動回路７０は、前記切り替え回路６０に接続される。前記マザーボード８０は拡張スロット４０によって前記コネクター９０に電気的に接続されて、前記デバッグカード１００を前記マザーボード８０に接続させる。
【００１０】
前記駆動回路７０は、前記コネクター９０及び前記拡張スロット４０によって、前記マザーボード８０の電圧を前記切り替え回路６０及び前記テスティング回路５０に提供して作動電圧とする。
【００１１】
前記切り替え回路６０は、前記コネクター９０の接地ピンが受け取った電圧が低レベルであるか又は高レベルであるかによって、対応するデータ伝送チャネルを選択する。
【００１２】
前記テスティング回路５０は、前記マザーボード８０の故障をテストするために用いられる。本発明において、前記テスティング回路５０は、従来のデバッグカードのテスティング回路と同じであり、ＲＯＭテスティングチップを採用する。
【００１３】
図２を参照すると、前記駆動回路７０は、ＭＯＳトランジスターＱ１〜Ｑ４を備え、前記ＭＯＳトランジスターＱ１、Ｑ３は、ＰチャンネルＭＯＳトランジスターであり、前記ＭＯＳトランジスターＱ２、Ｑ４は、ＮチャンネルＭＯＳトランジスターである。前記コネクター９０の接地ピンＰＩＮ１０は、前記ＭＯＳトランジスターＱ１、Ｑ２のゲート電極及び前記ＭＯＳトランジスターＱ３、Ｑ４のソース電極に接続される。前記ＭＯＳトランジスターＱ１、Ｑ３のドレイン電極は、ノードＭに接続される。前記コネクター９０のパワーピンＰＩＮ１は、前記ＭＯＳトランジスターＱ１、Ｑ２のソース電極及び前記ＭＯＳトランジスターＱ３、Ｑ４のゲート電極に接続される。前記ＭＯＳトランジスターＱ２、Ｑ４のドレイン電極は、ノードＰに接続される。
【００１４】
図３及び図４を参照すると、前記切り替え回路６０は、スイッチチップＵ１、Ｕ２（例えば、ＳＳＯＰ１６チップである）を備える。前記スイッチチップＵ１、Ｕ２の電圧ピンＶＣＣは、前記ノードＭに接続され、前記スイッチチップＵ１、Ｕ２の接地ピンＧＮＤ及びイネーブルピン（ｅｎａｂｌｅ ｐｉｎ）ＯＥは、全て接地し、前記スイッチチップＵ１、Ｕ２の制御ピンＳは、前記コネクター９０の接地ピンＰＩＮ１０に接続される。
【００１５】
前記スイッチチップＵ１の入力ピン１＿１Ａは、前記テスティング回路５０のピンＬＰＣ＿ＬＡＤ０に接続され、前記スイッチチップＵ１の入力ピン１＿２Ａは、前記テスティング回路５０のピンＬＰＣ＿ＬＡＤ１に接続され、前記スイッチチップＵ１の入力ピン１＿３Ａは、前記テスティング回路５０のピンＬＰＣ＿ＬＡＤ２に接続され、前記スイッチチップＵ１の入力ピン１＿４Ａは、前記テスティング回路５０のピンＬＰＣ＿ＬＡＤ３に接続される。前記スイッチチップＵ１の１＿Ｂ１チャンネル（出力ピン１＿１Ｂ１〜１＿４Ｂ１を備える）及び１＿Ｂ２チャンネル（出力ピン１＿１Ｂ２〜１＿４Ｂ２を備える）は、前記コネクター９０の対応するピンに接続される。前記スイッチチップＵ１の出力ピン１＿１Ｂ１、１＿２Ｂ１、１＿３Ｂ１及び１＿４Ｂ１は、別々に前記コネクター９０のピンＰＩＮ２、ＰＩＮ４、ＰＩＮ６及びＰＩＮ８に接続され、前記スイッチチップＵ１の出力ピン１＿１Ｂ２、１＿２Ｂ２、１＿３Ｂ２及び１＿４Ｂ２は、別々に前記コネクター９０のピンＰＩＮ９、ＰＩＮ７、ＰＩＮ５及びＰＩＮ３に接続される。
【００１６】
前記スイッチチップＵ２の入力ピン２＿１Ａは、前記テスティング回路５０のピンＬＰＣ＿ＬＦＲＡＭ＿Ｎに接続され、前記スイッチチップＵ２の入力ピン２＿２Ａは、前記テスティング回路５０のピンＰＬＴＲＳＴ＿ＩＭＭ＿ＲＮに接続され、前記スイッチチップＵ２の入力ピン２＿３Ａは、前記テスティング回路５０のピンＣＬＫ＿３３Ｍ＿ＰＯＲＴ８０に接続され、前記スイッチチップＵ２の入力ピン２＿４Ａは使用されていない。前記スイッチチップＵ２の２＿Ｂ１チャンネル（出力ピン２＿１Ｂ１〜２＿４Ｂ１を備える）及び２＿Ｂ２チャンネル（出力ピン２＿１Ｂ２〜２＿４Ｂ２を備える）は、前記コネクター９０の対応するピンに接続される。前記スイッチチップＵ２の出力ピン２＿１Ｂ１、２＿２Ｂ１及び２＿３Ｂ１は、別々に前記コネクター９０のピンＰＩＮ３、ＰＩＮ５及びＰＩＮ７に接続され、前記スイッチチップＵ２の出力ピン２＿４Ｂ１は使用されていなく、前記スイッチチップＵ２の出力ピン２＿１Ｂ２、２＿２Ｂ２及び２＿３Ｂ２は、別々に前記コネクター９０のピンＰＩＮ８、ＰＩＮ６及びＰＩＮ４に接続され、前記スイッチチップＵ２の出力ピン２＿４Ｂ２は使用されていない。前記テスティング回路５０のパワーピンＰＷＲは、前記ノードＭに接続され、前記テスティング回路５０の接地ピンＧＮＤは、前記ノードＰに接続される。
【００１７】
以下、本実施形態の作動原理に対して説明する。
【００１８】
図５を参照すると、前記デバッグカード１００が前記マザーボード８０の拡張スロット４０に正確に挿し込まれる場合、即ち前記コネクター９０のパワーピンＰＩＮ１及び接地ピンＰＩＮ１０が別々に前記拡張スロット４０のパワーピンＰＷＲ及び接地ピンＧＮＤに接続される場合、前記コネクター９０のパワーピンＰＩＮ１に入力する電圧は高レベルであり、前記コネクター９０の接地ピンＰＩＮ１０に入力する電圧は低レベルであり、前記ＭＯＳトランジスターＱ１のゲート電極が受ける電圧は低レベルであり、前記ＭＯＳトランジスターＱ１のソース電極が受ける電圧は高レベルであるので、前記ＭＯＳトランジスターＱ１は導通状態になり、前記ＭＯＳトランジスターＱ３のゲート電極が受ける電圧は高レベルであり、前記ＭＯＳトランジスターＱ３のソース電極が受ける電圧は低レベルであるので、前記ＭＯＳトランジスターＱ３はオフ状態になり、前記マザーボード８０は、前記拡張スロット４０、前記コネクター９０及び前記ＭＯＳトランジスターＱ１によって、前記スイッチチップＵ１、Ｕ２及び前記テスティング回路５０に電圧を提供して作動電圧とする。この時、前記ＭＯＳトランジスターＱ２のゲート電極が受ける電圧は低レベルであり、前記ＭＯＳトランジスターＱ２のソース電極が受ける電圧は高レベルであるので、前記ＭＯＳトランジスターＱ２はオフ状態になり、前記ＭＯＳトランジスターＱ４のゲート電極が受ける電圧は高レベルであり、前記ＭＯＳトランジスターＱ４のソース電極が受ける電圧は低レベルであるので、前記ＭＯＳトランジスターＱ４は導通状態になり、前記テスティング回路５０の接地ピンＧＮＤは、前記ＭＯＳトランジスターＱ４によって前記コネクター９０の接地ピンＰＩＮ１０に接続されて接地する。前記コネクター９０の接地ピンＰＩＮ１０は前記マザーボード８０の接地ピンＧＮＤに接続されるので、前記スイッチチップＵ１、Ｕ２の制御ピンＳの入力電圧は全て低レベルであり、前記スイッチチップＵ１、Ｕ２の作動原理によって、前記スイッチチップＵ１の１＿Ｂ１チャンネル及び前記スイッチチップＵ２の２＿Ｂ１チャンネルは同時に導通され、前記スイッチチップＵ１の１＿Ｂ２チャンネル及び前記スイッチチップＵ２の２＿Ｂ２チャンネルは同時にオフされて、前記デバッグカード１００は、前記スイッチチップＵ１の１＿Ｂ１チャンネル及び前記スイッチチップＵ２の２＿Ｂ１チャンネルによって、前記マザーボード８０とデータ伝送を行う。
【００１９】
図６を参照すると、前記デバッグカード１００が前記マザーボード８０の拡張スロット４０に間違って挿し込まれる場合、即ち前記コネクター９０のパワーピンＰＩＮ１及び接地ピンＰＩＮ１０が別々に前記拡張スロット４０の接地ピンＧＮＤ及びパワーピンＰＷＲに接続される場合、前記コネクター９０のパワーピンＰＩＮ１に入力する電圧は低レベルであり、前記コネクター９０の接地ピンＰＩＮ１０に入力する電圧は高レベルであり、前記ＭＯＳトランジスターＱ３のゲート電極が受ける電圧は低レベルであり、前記ＭＯＳトランジスターＱ３のソース電極が受ける電圧は高レベルであるので、前記ＭＯＳトランジスターＱ３は導通状態になり、前記ＭＯＳトランジスターＱ１のゲート電極が受ける電圧は高レベルであり、前記ＭＯＳトランジスターＱ１のソース電極が受ける電圧は低レベルであるので、前記ＭＯＳトランジスターＱ１はオフ状態になり、前記マザーボード８０は、前記拡張スロット４０、前記コネクター９０及び前記ＭＯＳトランジスターＱ３によって、前記スイッチチップＵ１、Ｕ２及び前記テスティング回路５０に電圧を提供して作動電圧とする。この時、前記ＭＯＳトランジスターＱ４のゲート電極が受ける電圧は低レベルであり、前記ＭＯＳトランジスターＱ４のソース電極が受ける電圧は高レベルであるので、前記ＭＯＳトランジスターＱ４はオフ状態になり、前記ＭＯＳトランジスターＱ２のゲート電極が受ける電圧は高レベルであり、前記ＭＯＳトランジスターＱ２のソース電極が受ける電圧は低レベルであるので、前記ＭＯＳトランジスターＱ２は導通状態になり、前記テスティング回路５０の接地ピンＧＮＤは、前記ＭＯＳトランジスターＱ２によって前記コネクター９０のパワーピンＰＩＮ１に接続されて接地する。前記コネクター９０の接地ピンＰＩＮ１０は前記マザーボード８０のパワーピンＰＷＲに接続されるので、前記スイッチチップＵ１、Ｕ２の制御ピンＳの入力電圧は全て高レベルであり、前記スイッチチップＵ１、Ｕ２の作動原理によって、前記スイッチチップＵ１の１＿Ｂ２チャンネル及び前記スイッチチップＵ２の２＿Ｂ２チャンネルは同時に導通され、前記スイッチチップＵ１の１＿Ｂ１チャンネル及び前記スイッチチップＵ２の２＿Ｂ１チャンネルは同時にオフされて、前記デバッグカード１００は、前記スイッチチップＵ１の１＿Ｂ２チャンネル及び前記スイッチチップＵ２の２＿Ｂ２チャンネルによって、前記マザーボード８０とデータ伝送を行う。
【００２０】
上述したように、前記ＭＯＳトランジスターＱ１〜Ｑ４は、回路の中でスイッチの作用を発揮するので、他の実施形態において、前記ＭＯＳトランジスターＱ１〜Ｑ４は、他の類型のトランジスターを採用することができ、さらに電子スイッチ機能を有する電子素子であってもよい。
【００２１】
前記デバッグカード１００は、前記コネクター９０の接地ピンＰＩＮ１０が受ける電圧が低レベルであるか又は高レベルであるかによって、前記デバッグカード１００を前記マザーボード８０の拡張スロット４０に正確に挿し込んだか又は間違って挿し込んだかを識別して、前記スイッチチップＵ１及びＵ２の対応するデータ伝送チャンネルを選択してデータを伝送することにより、前記マザーボード８０の故障をテストする。
【００２２】
以上、本発明を実施形態に基づいて具体的に説明したが、本発明は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において、種種の変更が可能であることは勿論であって、本発明の技術的範囲は、以下の特許請求の範囲から決まる。
【符号の説明】
【００２３】
４０ 拡張スロット
５０ テスティング回路
６０ 切り替え回路
７０ 駆動回路
８０ マザーボード
９０ コネクター
１００ デバッグカード
Ｑ１，Ｑ２，Ｑ３，Ｑ４ ＭＯＳトランジスター
Ｕ１，Ｕ２ スイッチチップ
【技術分野】
【０００１】
本発明は、マザーボード用デバッグカードに関するものである。
【背景技術】
【０００２】
マザーボードを設計し開発する場合、デバッグカードによってマザーボードに故障があるかどうか及びどのような故障があるかをテストすることを必要とする。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかし、デバッグカードを間違って挿し込むと、マザーボード又はデバッグカードが破損する可能性がある。
【０００４】
本発明の目的は、前記課題を解決し、切り替え回路によって、正確に挿し込んでも間違って挿し込んでも全て正常に使用できるマザーボード用デバッグカードを提供することである。
【課題を解決するための手段】
【０００５】
本発明に係るマザーボード用デバッグカードは、マザーボードの拡張スロットに電気的に接続されるコネクターと、前記マザーボードの故障をテストするテスティング回路と、前記コネクターと前記テスティング回路との間に接続される切り替え回路と、前記コネクター、前記切り替え回路及び前記テスティング回路に接続されて、前記コネクター及び前記拡張スロットによって、前記マザーボードの電圧を前記切り替え回路及び前記テスティング回路に提供して作動電圧とする駆動回路と、を備え、前記コネクターの接地ピンが受ける電圧が低レベルであるか又は高レベルであるかによって、前記コネクターと前記テスティング回路との間の対応するデータ伝送チャンネルを選択する。
【発明の効果】
【０００６】
本発明のマザーボード用デバッグカードは、コネクターの接地ピンが受ける電圧が低レベルであるか又は高レベルであるかによって、前記デバッグカードをマザーボードの拡張スロットに正確に挿し込んだか又は間違って挿し込んだかを識別して、切り替え回路の対応するデータ伝送チャンネルを選択してデータを伝送することにより、前記マザーボードの故障をテストする。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施形態に係るマザーボード用デバッグカードのブロック図である。
【図２】図１に示すデバッグカードの駆動回路の回路図である。
【図３】図１に示すデバッグカードの切り替え回路の回路図である。
【図４】図１に示すデバッグカードのテスティング回路の回路図である。
【図５】図１に示すデバッグカードがマザーボードに正確に接続された状態を示す図である。
【図６】図１に示すデバッグカードがマザーボードに間違って接続された状態を示す図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、本発明の実施形態について説明する。
【０００９】
図１を参照すると、デバッグカード１００は、マザーボード８０をテストするために用いられる。前記デバッグカード１００は、コネクター９０と、駆動回路７０と、切り替え回路６０と、テスティング回路５０と、を備える。前記コネクター９０は、前記切り替え回路６０及び前記駆動回路７０に接続される。前記切り替え回路６０及び前記駆動回路７０は、全て前記テスティング回路５０に接続される。前記駆動回路７０は、前記切り替え回路６０に接続される。前記マザーボード８０は拡張スロット４０によって前記コネクター９０に電気的に接続されて、前記デバッグカード１００を前記マザーボード８０に接続させる。
【００１０】
前記駆動回路７０は、前記コネクター９０及び前記拡張スロット４０によって、前記マザーボード８０の電圧を前記切り替え回路６０及び前記テスティング回路５０に提供して作動電圧とする。
【００１１】
前記切り替え回路６０は、前記コネクター９０の接地ピンが受け取った電圧が低レベルであるか又は高レベルであるかによって、対応するデータ伝送チャネルを選択する。
【００１２】
前記テスティング回路５０は、前記マザーボード８０の故障をテストするために用いられる。本発明において、前記テスティング回路５０は、従来のデバッグカードのテスティング回路と同じであり、ＲＯＭテスティングチップを採用する。
【００１３】
図２を参照すると、前記駆動回路７０は、ＭＯＳトランジスターＱ１〜Ｑ４を備え、前記ＭＯＳトランジスターＱ１、Ｑ３は、ＰチャンネルＭＯＳトランジスターであり、前記ＭＯＳトランジスターＱ２、Ｑ４は、ＮチャンネルＭＯＳトランジスターである。前記コネクター９０の接地ピンＰＩＮ１０は、前記ＭＯＳトランジスターＱ１、Ｑ２のゲート電極及び前記ＭＯＳトランジスターＱ３、Ｑ４のソース電極に接続される。前記ＭＯＳトランジスターＱ１、Ｑ３のドレイン電極は、ノードＭに接続される。前記コネクター９０のパワーピンＰＩＮ１は、前記ＭＯＳトランジスターＱ１、Ｑ２のソース電極及び前記ＭＯＳトランジスターＱ３、Ｑ４のゲート電極に接続される。前記ＭＯＳトランジスターＱ２、Ｑ４のドレイン電極は、ノードＰに接続される。
【００１４】
図３及び図４を参照すると、前記切り替え回路６０は、スイッチチップＵ１、Ｕ２（例えば、ＳＳＯＰ１６チップである）を備える。前記スイッチチップＵ１、Ｕ２の電圧ピンＶＣＣは、前記ノードＭに接続され、前記スイッチチップＵ１、Ｕ２の接地ピンＧＮＤ及びイネーブルピン（ｅｎａｂｌｅ ｐｉｎ）ＯＥは、全て接地し、前記スイッチチップＵ１、Ｕ２の制御ピンＳは、前記コネクター９０の接地ピンＰＩＮ１０に接続される。
【００１５】
前記スイッチチップＵ１の入力ピン１＿１Ａは、前記テスティング回路５０のピンＬＰＣ＿ＬＡＤ０に接続され、前記スイッチチップＵ１の入力ピン１＿２Ａは、前記テスティング回路５０のピンＬＰＣ＿ＬＡＤ１に接続され、前記スイッチチップＵ１の入力ピン１＿３Ａは、前記テスティング回路５０のピンＬＰＣ＿ＬＡＤ２に接続され、前記スイッチチップＵ１の入力ピン１＿４Ａは、前記テスティング回路５０のピンＬＰＣ＿ＬＡＤ３に接続される。前記スイッチチップＵ１の１＿Ｂ１チャンネル（出力ピン１＿１Ｂ１〜１＿４Ｂ１を備える）及び１＿Ｂ２チャンネル（出力ピン１＿１Ｂ２〜１＿４Ｂ２を備える）は、前記コネクター９０の対応するピンに接続される。前記スイッチチップＵ１の出力ピン１＿１Ｂ１、１＿２Ｂ１、１＿３Ｂ１及び１＿４Ｂ１は、別々に前記コネクター９０のピンＰＩＮ２、ＰＩＮ４、ＰＩＮ６及びＰＩＮ８に接続され、前記スイッチチップＵ１の出力ピン１＿１Ｂ２、１＿２Ｂ２、１＿３Ｂ２及び１＿４Ｂ２は、別々に前記コネクター９０のピンＰＩＮ９、ＰＩＮ７、ＰＩＮ５及びＰＩＮ３に接続される。
【００１６】
前記スイッチチップＵ２の入力ピン２＿１Ａは、前記テスティング回路５０のピンＬＰＣ＿ＬＦＲＡＭ＿Ｎに接続され、前記スイッチチップＵ２の入力ピン２＿２Ａは、前記テスティング回路５０のピンＰＬＴＲＳＴ＿ＩＭＭ＿ＲＮに接続され、前記スイッチチップＵ２の入力ピン２＿３Ａは、前記テスティング回路５０のピンＣＬＫ＿３３Ｍ＿ＰＯＲＴ８０に接続され、前記スイッチチップＵ２の入力ピン２＿４Ａは使用されていない。前記スイッチチップＵ２の２＿Ｂ１チャンネル（出力ピン２＿１Ｂ１〜２＿４Ｂ１を備える）及び２＿Ｂ２チャンネル（出力ピン２＿１Ｂ２〜２＿４Ｂ２を備える）は、前記コネクター９０の対応するピンに接続される。前記スイッチチップＵ２の出力ピン２＿１Ｂ１、２＿２Ｂ１及び２＿３Ｂ１は、別々に前記コネクター９０のピンＰＩＮ３、ＰＩＮ５及びＰＩＮ７に接続され、前記スイッチチップＵ２の出力ピン２＿４Ｂ１は使用されていなく、前記スイッチチップＵ２の出力ピン２＿１Ｂ２、２＿２Ｂ２及び２＿３Ｂ２は、別々に前記コネクター９０のピンＰＩＮ８、ＰＩＮ６及びＰＩＮ４に接続され、前記スイッチチップＵ２の出力ピン２＿４Ｂ２は使用されていない。前記テスティング回路５０のパワーピンＰＷＲは、前記ノードＭに接続され、前記テスティング回路５０の接地ピンＧＮＤは、前記ノードＰに接続される。
【００１７】
以下、本実施形態の作動原理に対して説明する。
【００１８】
図５を参照すると、前記デバッグカード１００が前記マザーボード８０の拡張スロット４０に正確に挿し込まれる場合、即ち前記コネクター９０のパワーピンＰＩＮ１及び接地ピンＰＩＮ１０が別々に前記拡張スロット４０のパワーピンＰＷＲ及び接地ピンＧＮＤに接続される場合、前記コネクター９０のパワーピンＰＩＮ１に入力する電圧は高レベルであり、前記コネクター９０の接地ピンＰＩＮ１０に入力する電圧は低レベルであり、前記ＭＯＳトランジスターＱ１のゲート電極が受ける電圧は低レベルであり、前記ＭＯＳトランジスターＱ１のソース電極が受ける電圧は高レベルであるので、前記ＭＯＳトランジスターＱ１は導通状態になり、前記ＭＯＳトランジスターＱ３のゲート電極が受ける電圧は高レベルであり、前記ＭＯＳトランジスターＱ３のソース電極が受ける電圧は低レベルであるので、前記ＭＯＳトランジスターＱ３はオフ状態になり、前記マザーボード８０は、前記拡張スロット４０、前記コネクター９０及び前記ＭＯＳトランジスターＱ１によって、前記スイッチチップＵ１、Ｕ２及び前記テスティング回路５０に電圧を提供して作動電圧とする。この時、前記ＭＯＳトランジスターＱ２のゲート電極が受ける電圧は低レベルであり、前記ＭＯＳトランジスターＱ２のソース電極が受ける電圧は高レベルであるので、前記ＭＯＳトランジスターＱ２はオフ状態になり、前記ＭＯＳトランジスターＱ４のゲート電極が受ける電圧は高レベルであり、前記ＭＯＳトランジスターＱ４のソース電極が受ける電圧は低レベルであるので、前記ＭＯＳトランジスターＱ４は導通状態になり、前記テスティング回路５０の接地ピンＧＮＤは、前記ＭＯＳトランジスターＱ４によって前記コネクター９０の接地ピンＰＩＮ１０に接続されて接地する。前記コネクター９０の接地ピンＰＩＮ１０は前記マザーボード８０の接地ピンＧＮＤに接続されるので、前記スイッチチップＵ１、Ｕ２の制御ピンＳの入力電圧は全て低レベルであり、前記スイッチチップＵ１、Ｕ２の作動原理によって、前記スイッチチップＵ１の１＿Ｂ１チャンネル及び前記スイッチチップＵ２の２＿Ｂ１チャンネルは同時に導通され、前記スイッチチップＵ１の１＿Ｂ２チャンネル及び前記スイッチチップＵ２の２＿Ｂ２チャンネルは同時にオフされて、前記デバッグカード１００は、前記スイッチチップＵ１の１＿Ｂ１チャンネル及び前記スイッチチップＵ２の２＿Ｂ１チャンネルによって、前記マザーボード８０とデータ伝送を行う。
【００１９】
図６を参照すると、前記デバッグカード１００が前記マザーボード８０の拡張スロット４０に間違って挿し込まれる場合、即ち前記コネクター９０のパワーピンＰＩＮ１及び接地ピンＰＩＮ１０が別々に前記拡張スロット４０の接地ピンＧＮＤ及びパワーピンＰＷＲに接続される場合、前記コネクター９０のパワーピンＰＩＮ１に入力する電圧は低レベルであり、前記コネクター９０の接地ピンＰＩＮ１０に入力する電圧は高レベルであり、前記ＭＯＳトランジスターＱ３のゲート電極が受ける電圧は低レベルであり、前記ＭＯＳトランジスターＱ３のソース電極が受ける電圧は高レベルであるので、前記ＭＯＳトランジスターＱ３は導通状態になり、前記ＭＯＳトランジスターＱ１のゲート電極が受ける電圧は高レベルであり、前記ＭＯＳトランジスターＱ１のソース電極が受ける電圧は低レベルであるので、前記ＭＯＳトランジスターＱ１はオフ状態になり、前記マザーボード８０は、前記拡張スロット４０、前記コネクター９０及び前記ＭＯＳトランジスターＱ３によって、前記スイッチチップＵ１、Ｕ２及び前記テスティング回路５０に電圧を提供して作動電圧とする。この時、前記ＭＯＳトランジスターＱ４のゲート電極が受ける電圧は低レベルであり、前記ＭＯＳトランジスターＱ４のソース電極が受ける電圧は高レベルであるので、前記ＭＯＳトランジスターＱ４はオフ状態になり、前記ＭＯＳトランジスターＱ２のゲート電極が受ける電圧は高レベルであり、前記ＭＯＳトランジスターＱ２のソース電極が受ける電圧は低レベルであるので、前記ＭＯＳトランジスターＱ２は導通状態になり、前記テスティング回路５０の接地ピンＧＮＤは、前記ＭＯＳトランジスターＱ２によって前記コネクター９０のパワーピンＰＩＮ１に接続されて接地する。前記コネクター９０の接地ピンＰＩＮ１０は前記マザーボード８０のパワーピンＰＷＲに接続されるので、前記スイッチチップＵ１、Ｕ２の制御ピンＳの入力電圧は全て高レベルであり、前記スイッチチップＵ１、Ｕ２の作動原理によって、前記スイッチチップＵ１の１＿Ｂ２チャンネル及び前記スイッチチップＵ２の２＿Ｂ２チャンネルは同時に導通され、前記スイッチチップＵ１の１＿Ｂ１チャンネル及び前記スイッチチップＵ２の２＿Ｂ１チャンネルは同時にオフされて、前記デバッグカード１００は、前記スイッチチップＵ１の１＿Ｂ２チャンネル及び前記スイッチチップＵ２の２＿Ｂ２チャンネルによって、前記マザーボード８０とデータ伝送を行う。
【００２０】
上述したように、前記ＭＯＳトランジスターＱ１〜Ｑ４は、回路の中でスイッチの作用を発揮するので、他の実施形態において、前記ＭＯＳトランジスターＱ１〜Ｑ４は、他の類型のトランジスターを採用することができ、さらに電子スイッチ機能を有する電子素子であってもよい。
【００２１】
前記デバッグカード１００は、前記コネクター９０の接地ピンＰＩＮ１０が受ける電圧が低レベルであるか又は高レベルであるかによって、前記デバッグカード１００を前記マザーボード８０の拡張スロット４０に正確に挿し込んだか又は間違って挿し込んだかを識別して、前記スイッチチップＵ１及びＵ２の対応するデータ伝送チャンネルを選択してデータを伝送することにより、前記マザーボード８０の故障をテストする。
【００２２】
以上、本発明を実施形態に基づいて具体的に説明したが、本発明は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において、種種の変更が可能であることは勿論であって、本発明の技術的範囲は、以下の特許請求の範囲から決まる。
【符号の説明】
【００２３】
４０ 拡張スロット
５０ テスティング回路
６０ 切り替え回路
７０ 駆動回路
８０ マザーボード
９０ コネクター
１００ デバッグカード
Ｑ１，Ｑ２，Ｑ３，Ｑ４ ＭＯＳトランジスター
Ｕ１，Ｕ２ スイッチチップ
【特許請求の範囲】
【請求項１】
マザーボードの拡張スロットに電気的に接続されるコネクターと、
前記マザーボードの故障をテストするテスティング回路と、
前記コネクターと前記テスティング回路との間に接続される切り替え回路と、
前記コネクター、前記切り替え回路及び前記テスティング回路に接続されて、前記コネクター及び前記拡張スロットによって、前記マザーボードの電圧を前記切り替え回路及び前記テスティング回路に提供して作動電圧とする駆動回路と、
を備え、前記コネクターの接地ピンが受ける電圧が低レベルであるか又は高レベルであるかによって、前記コネクターと前記テスティング回路との間の対応するデータ伝送チャンネルを選択することを特徴とするマザーボード用デバッグカード。
【請求項２】
前記コネクターは、第一ピン〜第十ピンを備え、前記第一ピンは、前記コネクターのパワーピンであり、前記第十ピンは、前記コネクターの接地ピンであり、前記第一ピンは、前記駆動回路に接続され、前記第十ピンは、前記駆動回路及び前記切り替え回路に接続され、前記第二ピン〜前記第九ピンは、前記切り替え回路に接続されることを特徴とする請求項１に記載のマザーボード用デバッグカード。
【請求項３】
前記駆動回路は、第一電子スイッチ〜第四電子スイッチを備え、各々の前記電子スイッチは、第一端〜第三端を備え、前記コネクターの第十ピンは、前記第一電子スイッチの第一端、前記第二電子スイッチの第一端、前記第三電子スイッチの第二端及び前記第四電子スイッチの第二端に接続され、前記第一電子スイッチの第三端及び前記第三電子スイッチの第三端は、第一ノードに接続され、前記コネクターの第一ピンは、前記第一電子スイッチの第二端、前記第二電子スイッチの第二端、前記第三電子スイッチの第一端及び前記第四電子スイッチの第一端に接続され、前記第二電子スイッチの第三端及び前記第四電子スイッチの第三端は、第二ノードに接続され、前記第一ノードは、前記切り替え回路及び前記テスティング回路に接続され、前記第二ノードは、前記テスティング回路に接続される
ことを特徴とする請求項２に記載のマザーボード用デバッグカード。
【請求項４】
前記第一電子スイッチ〜前記第四電子スイッチは、全てＭＯＳトランジスターであり、前記第一ＭＯＳトランジスターＱ１及び前記第三ＭＯＳトランジスターＱ３は、ＰチャンネルＭＯＳトランジスターであり、前記第二ＭＯＳトランジスターＱ２及び前記第四ＭＯＳトランジスターＱ４は、ＮチャンネルＭＯＳトランジスターであり、前記コネクターの第十ピンは、前記第一ＭＯＳトランジスターＱ１のゲート電極、前記第二ＭＯＳトランジスターＱ２のゲート電極、前記第三ＭＯＳトランジスターＱ３のソース電極及び前記第四ＭＯＳトランジスターＱ４のソース電極に接続され、前記第一ＭＯＳトランジスターＱ１のドレイン電極及び前記第三ＭＯＳトランジスターＱ３のドレイン電極は、前記第一ノードに接続され、前記コネクターの第一ピンは、前記第一ＭＯＳトランジスターＱ１のソース電極、前記第二ＭＯＳトランジスターＱ２のソース電極、前記第三ＭＯＳトランジスターＱ３のゲート電極及び前記第四ＭＯＳトランジスターＱ４のゲート電極に接続され、前記第二ＭＯＳトランジスターＱ２のドレイン電極及び前記第四ＭＯＳトランジスターＱ４のドレイン電極は、前記第二ノードに接続されることを特徴とする請求項３に記載のマザーボード用デバッグカード。
【請求項５】
前記テスティング回路は、第十一ピン〜第十九ピンを備え、前記第十一ピンは、パワーピンであり且つ前記第一ノードに接続され、前記第十九ピンは、接地ピンであり且つ前記第二ノードに接続され、前記第十二ピン〜前記第十八ピンは、データ伝送ピンであり、前記切り替え回路に接続されることを特徴とする請求項３に記載のマザーボード用デバッグカード。
【請求項６】
前記切り替え回路は、第一スイッチチップ及び第二スイッチチップを備え、前記第一スイッチチップ及び前記第二スイッチチップの電源ピンは、前記第一ノードに接続され、前記第一スイッチチップ及び前記第二スイッチチップの接地ピン及びイネーブルピンは、全て接地し、前記第一スイッチチップ及び前記第二スイッチチップの制御ピンは、前記コネクターの第十ピンに接続され、
前記第一スイッチチップの第一入力ピン〜第四入力ピンは、別々に前記テスティング回路の第十二ピン〜第十五ピンに接続され、前記第一スイッチチップの第一出力ピン〜第四出力ピンは、別々に前記コネクターの第二ピン、第四ピン、第六ピン及び第八ピンに接続され、前記第一スイッチチップの第五出力ピン〜第八出力ピンは、別々に前記コネクターの第九ピン、第七ピン、第五ピン及び第三ピンに接続され、
前記第二スイッチチップの第十一入力ピン〜第十三入力ピンは、別々に前記テスティング回路の第十六ピン〜第十八ピンに接続され、前記第二スイッチチップの第十四入力ピンは使用されていなく、前記第二スイッチチップの第十一出力ピン〜第十三出力ピンは、別々に前記コネクターの第三ピン、第五ピン及び第七ピンに接続され、前記第二スイッチチップの第十四出力ピンは使用されていなく、前記第二スイッチチップの第十五出力ピン〜第十七出力ピンは、別々に前記コネクターの第八ピン、第六ピン及び第四ピンに接続され、前記第二スイッチチップの第十八出力ピンは使用されていないことを特徴とする請求項５に記載のマザーボード用デバッグカード。
【請求項１】
マザーボードの拡張スロットに電気的に接続されるコネクターと、
前記マザーボードの故障をテストするテスティング回路と、
前記コネクターと前記テスティング回路との間に接続される切り替え回路と、
前記コネクター、前記切り替え回路及び前記テスティング回路に接続されて、前記コネクター及び前記拡張スロットによって、前記マザーボードの電圧を前記切り替え回路及び前記テスティング回路に提供して作動電圧とする駆動回路と、
を備え、前記コネクターの接地ピンが受ける電圧が低レベルであるか又は高レベルであるかによって、前記コネクターと前記テスティング回路との間の対応するデータ伝送チャンネルを選択することを特徴とするマザーボード用デバッグカード。
【請求項２】
前記コネクターは、第一ピン〜第十ピンを備え、前記第一ピンは、前記コネクターのパワーピンであり、前記第十ピンは、前記コネクターの接地ピンであり、前記第一ピンは、前記駆動回路に接続され、前記第十ピンは、前記駆動回路及び前記切り替え回路に接続され、前記第二ピン〜前記第九ピンは、前記切り替え回路に接続されることを特徴とする請求項１に記載のマザーボード用デバッグカード。
【請求項３】
前記駆動回路は、第一電子スイッチ〜第四電子スイッチを備え、各々の前記電子スイッチは、第一端〜第三端を備え、前記コネクターの第十ピンは、前記第一電子スイッチの第一端、前記第二電子スイッチの第一端、前記第三電子スイッチの第二端及び前記第四電子スイッチの第二端に接続され、前記第一電子スイッチの第三端及び前記第三電子スイッチの第三端は、第一ノードに接続され、前記コネクターの第一ピンは、前記第一電子スイッチの第二端、前記第二電子スイッチの第二端、前記第三電子スイッチの第一端及び前記第四電子スイッチの第一端に接続され、前記第二電子スイッチの第三端及び前記第四電子スイッチの第三端は、第二ノードに接続され、前記第一ノードは、前記切り替え回路及び前記テスティング回路に接続され、前記第二ノードは、前記テスティング回路に接続される
ことを特徴とする請求項２に記載のマザーボード用デバッグカード。
【請求項４】
前記第一電子スイッチ〜前記第四電子スイッチは、全てＭＯＳトランジスターであり、前記第一ＭＯＳトランジスターＱ１及び前記第三ＭＯＳトランジスターＱ３は、ＰチャンネルＭＯＳトランジスターであり、前記第二ＭＯＳトランジスターＱ２及び前記第四ＭＯＳトランジスターＱ４は、ＮチャンネルＭＯＳトランジスターであり、前記コネクターの第十ピンは、前記第一ＭＯＳトランジスターＱ１のゲート電極、前記第二ＭＯＳトランジスターＱ２のゲート電極、前記第三ＭＯＳトランジスターＱ３のソース電極及び前記第四ＭＯＳトランジスターＱ４のソース電極に接続され、前記第一ＭＯＳトランジスターＱ１のドレイン電極及び前記第三ＭＯＳトランジスターＱ３のドレイン電極は、前記第一ノードに接続され、前記コネクターの第一ピンは、前記第一ＭＯＳトランジスターＱ１のソース電極、前記第二ＭＯＳトランジスターＱ２のソース電極、前記第三ＭＯＳトランジスターＱ３のゲート電極及び前記第四ＭＯＳトランジスターＱ４のゲート電極に接続され、前記第二ＭＯＳトランジスターＱ２のドレイン電極及び前記第四ＭＯＳトランジスターＱ４のドレイン電極は、前記第二ノードに接続されることを特徴とする請求項３に記載のマザーボード用デバッグカード。
【請求項５】
前記テスティング回路は、第十一ピン〜第十九ピンを備え、前記第十一ピンは、パワーピンであり且つ前記第一ノードに接続され、前記第十九ピンは、接地ピンであり且つ前記第二ノードに接続され、前記第十二ピン〜前記第十八ピンは、データ伝送ピンであり、前記切り替え回路に接続されることを特徴とする請求項３に記載のマザーボード用デバッグカード。
【請求項６】
前記切り替え回路は、第一スイッチチップ及び第二スイッチチップを備え、前記第一スイッチチップ及び前記第二スイッチチップの電源ピンは、前記第一ノードに接続され、前記第一スイッチチップ及び前記第二スイッチチップの接地ピン及びイネーブルピンは、全て接地し、前記第一スイッチチップ及び前記第二スイッチチップの制御ピンは、前記コネクターの第十ピンに接続され、
前記第一スイッチチップの第一入力ピン〜第四入力ピンは、別々に前記テスティング回路の第十二ピン〜第十五ピンに接続され、前記第一スイッチチップの第一出力ピン〜第四出力ピンは、別々に前記コネクターの第二ピン、第四ピン、第六ピン及び第八ピンに接続され、前記第一スイッチチップの第五出力ピン〜第八出力ピンは、別々に前記コネクターの第九ピン、第七ピン、第五ピン及び第三ピンに接続され、
前記第二スイッチチップの第十一入力ピン〜第十三入力ピンは、別々に前記テスティング回路の第十六ピン〜第十八ピンに接続され、前記第二スイッチチップの第十四入力ピンは使用されていなく、前記第二スイッチチップの第十一出力ピン〜第十三出力ピンは、別々に前記コネクターの第三ピン、第五ピン及び第七ピンに接続され、前記第二スイッチチップの第十四出力ピンは使用されていなく、前記第二スイッチチップの第十五出力ピン〜第十七出力ピンは、別々に前記コネクターの第八ピン、第六ピン及び第四ピンに接続され、前記第二スイッチチップの第十八出力ピンは使用されていないことを特徴とする請求項５に記載のマザーボード用デバッグカード。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−２３３８８４（Ｐ２０１２−２３３８８４Ａ）
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願番号】特願２０１２−９２７０５（Ｐ２０１２−９２７０５）
【出願日】平成２４年４月１６日（２０１２．４．１６）
【出願人】（５０３０２３０６９）鴻富錦精密工業（深▲セン▼）有限公司 (399)
【出願人】（５０００８０５４６）鴻海精密工業股▲ふん▼有限公司 (1,018)
【Ｆターム（参考）】
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願日】平成２４年４月１６日（２０１２．４．１６）
【出願人】（５０３０２３０６９）鴻富錦精密工業（深▲セン▼）有限公司 (399)
【出願人】（５０００８０５４６）鴻海精密工業股▲ふん▼有限公司 (1,018)
【Ｆターム（参考）】
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