メモリの微小タイリング
【課題】メモリの微小タイリングを提供する。
【解決手段】一実施形態によると、メモリコントローラが開示される。メモリコントローラは、割り当て論理とトランザクションアセンブラを含む。割り当て論理は、メモリチャネルへのアクセスリクエストを受信する。トランザクションアセンブラは、リクエストを１以上の更なるリクエストと結合してチャネル内の２以上の個別にアクセス可能なサブチャネルへとアクセスする。
【解決手段】一実施形態によると、メモリコントローラが開示される。メモリコントローラは、割り当て論理とトランザクションアセンブラを含む。割り当て論理は、メモリチャネルへのアクセスリクエストを受信する。トランザクションアセンブラは、リクエストを１以上の更なるリクエストと結合してチャネル内の２以上の個別にアクセス可能なサブチャネルへとアクセスする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンピュータシステムに関し、特に本発明はメモリのアクセス制御に関する。
【背景技術】
【０００２】
統合メモリアーキテクチャ（ＵＭＡ）が実施されたコンピュータシステムを特徴付けるものは、ビデオメモリとしてメインメモリにアクセスするグラフィックスコントローラである。しかし、ＣＰＵのキャッシュの伝送線容量要件によってＵＭＡグラフィックスシステムのメモリ効率は制約される。たとえば、グラフィックスコントローラが一度に一個もしくは二、三個のピクセルまたはテクセル上で動作できるので、グラフィックス系にとっての理想メモリアクセス容量は４乃至１６バイトである。しかしながら、大半のメモリアーキテクチャは、ＣＰＵのメモリ効率を最適化するために６４バイトのＣＰＵキャッシュ伝送線容量用に最適化されている。その結果、平均的に、メモリから読み出されたデータの著しい量がグラフィックスコントローラに利用されないことが起こり得る。
【０００３】
ディスクリートグラフィックスコントローラの製造者らは、より幅の狭いメモリチャネルを用いることによりこの過剰読み出しを最小化している。しかし、この解決法は、ＵＭＡに基づいた統合グラフィックスコントローラには用い得ない。
【発明を実施するための最良の形態】
【０００４】
メモリリクエスト結合メカニズムを記載する。本発明の以下の詳細な説明において、本発明の完全な理解を得るための数多くの具体的詳細を述べる。しかし、本発明はこれらの具体的詳細を用いずに実施され得ることが当業者には明らかになるであろう。他の例においては、本発明を曖昧にしないために周知の構成と装置をブロック図形式において示し、詳細には示さない。
【０００５】
明細書において「一実施形態」もしくは「ある実施形態」と述べた場合、当該実施形態に関連して記載された特定の特徴、構造、もしくは特性が、発明の実施形態の少なくとも一つに含まれることを示す。明細書の各所において「一実施形態においては」との成句が現れるが、必ずしも全てが同一の実施形態を示さない。
【０００６】
図１は、コンピュータシステム１００の一実施形態のブロック図である。コンピュータシステム１００は、インターフェース１０５に接続された中央演算処理装置（ＣＰＵ）１０２を含む。一実施形態においては、ＣＰＵ１０２は、カリフォルニア州サンタクララ所在のインテル社から入手できるペンティアム（登録商標）ＩＶプロセッサのペンティアム（登録商標）系列のプロセッサである。または、他のＣＰＵを用いてよい。たとえば、ＣＰＵ１０２を多数の処理コアを用いて実施してよい。更に他の実施形態においては、コンピュータシステム１００は、多数のＣＰＵ１０２を含んでよい。
【０００７】
更なる実施形態においては、インターフェース１０５にはチップセット１０７も接続される。チップセット１０７は、メモリ制御コンポーネント１１０を含む。メモリ制御コンポーネント１１０は、メインシステムメモリ１１５に接続されたメモリコントローラ１１２を含んでよい。メインシステムメモリ１１５には、データとＣＰＵ１０２またはシステム１００に含まれるその他の装置により実行される指示シーケンスが格納される。一実施形態においては、メインシステムメモリ１１５は動的ランダムアクセスメモリ（ＤＲＡＭ）を含むが、しかしメインシステムメモリ１１５をその他の種のメモリを用いて実施してよい。多数のＣＰＵ及び／又は多数のシステムメモリ等の更なる装置もインターフェース１０５に接続してよい。
【０００８】
メモリ制御コンポーネント１１０をインターフェースを介して入出力（Ｉ／Ｏ）制御コンポーネント１４０に接続してよい。Ｉ／Ｏ制御コンポーネント１４０はコンピュータシステム１００内のＩ／Ｏ装置へのインターフェースである。周辺コンポーネントインターコネクト（ＰＣＩ）エクスプレス、アクセラレーテッドグラフィクスポート（ＡＧＰ）、ユニバーサルシリアルバス（ＵＳＢ）、ロウピンカウント（ＬＰＣ）バス等のＩ／Ｏバス、もしくはその他のいかなるＩ／Ｏバス（不図示）においても、Ｉ／Ｏ制御コンポーネント１４０は標準のＩ／Ｏ動作を支持してよい。
【０００９】
一実施形態によると、グラフィックスコントローラ１６０がチップセット１０７と通信し、コンピュータシステム１００に接続された表示モニター（不図示）に映像グラフィックスを提供するために実施される。グラフィックスコントローラ１６０はビデオメモリとしてメインメモリ１１５にアクセスする。上記したように、グラフィックス系のメモリアクセス容量は理想的には４乃至１６バイトであることが多く、一方でメモリアーキテクチャはＣＰＵメモリ効率を最適化するために６４バイトＣＰＵ伝送線容量用に最適化されているので、グラフィックスシステムとＣＰＵの両方を支持するメモリ装置のメモリ効率には制約がある。
【００１０】
微小タイリング
一実施形態によると、メモリ制御コンポーネント１１０は、６４バイトのメモリトランザクションを維持しつつ、グラフィックス装置用にメモリリクエストの容量を小さくすることを目的とした微小タイリングを特徴とする。ＤＤＲ ＤＲＡＭ技術に基づいたもの等の標準的なメモリチャネルは、物理幅が約ｍビットである。メモリトランザクションは、全論理幅であるＭ＝ｍ＊Ｔ／８バイトに対してＴビットの伝送量を含む。各トランザクションにおけるバイトは、連続的なアドレスを有すると考えられる。以下の議論においては、幅という用語により論理幅を示す。
【００１１】
微小タイリングによると、Ｍバイト幅のチャネルが、幅ＮがそれぞれＭ／ＳバイトであるＳ個のサブチャネルに分割され、Ｎバイトのデータが各サブチャネル上を伝送される。各サブチャネルに対してアドレスを与えてよく、各々のアドレスのビットのうちのあるビット数Ｉがその他のサブチャネルに与えられたアドレスのうちの該当ビットと異なればよい。各サブチャネル上を伝送されるデータは、連続したアドレス領域を表していると考えられる。しかし、各サブチャネル上のデータのブロックは、必ずしも連続的なアドレス領域からのものでない。各サブチャネルは、チャネルの全メモリ位置のうちのサブセットを含む。
【００１２】
図２は、微小タイリングを支持するメモリ制御コンポーネント１１０の一実施形態を示す。一実施形態においては、マルチチャネルメモリサブシステムは、各チャネルについて微小タイリング用のメモリコントローラを備える。それゆえ、図２に示すように、メモリ制御コンポーネント１１０は、メモリコントローラ１１２を２個（メモリコントローラ１と２）、つまり２つのチャネルの各々に対して１個含む。各チャネルはＳ個のサブチャネルを含み、それぞれがＮバイト幅である。それゆえ、各チャネルは、Ｍ＝Ｎ＊Ｓバイト幅である。
【００１３】
本図において、メモリの読み出しもしくは書き込みリクエストは、２×２個のピクセルもしくはテクセルの配列を示し得る２×２個の正方形の配列として記述される。サブチャネルに割り当てられる以前のリクエストが示されている。サブチャネルへ割り当てられた後、リクエストにはサブチャネルへ割り当てられたことを示す０乃至Ｓ−１の番号が与えられる。読み出しトランザクションの場合、メモリ制御コンポーネント１１０に接続されたリクエスタ２０５へとＮバイトのリターンが発生する。
【００１４】
メモリ制御コンポーネント１１０は、メモリコントローラ１１２へと接続されたチャネル割り当て論理２１０を含む。チャネル割り当て２１０はリクエスタ２０５から受け取った各リクエストをメモリコントローラ１１２を介してメモリチャネル２４０へと割り当てる。更に、各メモリコントローラ１１２は、サブチャネル割り当て２１５と、リオーダバッファ２２０と、トランザクションアセンブラ２３０とを含む。それゆえ、リクエストは、図２に示すメモリコントローラ１又はメモリコントローラ２に割り当てられる。
【００１５】
サブチャネルアサインメント２１５は、各リクエストをメモリチャネル２４０内のサブチャネルへと割り当てる。リオーダバッファ２２０は、リクエストを収集することにより、トランザクションアセンブラ２３０による各メモリ２４０のサブチャネルへのメモリアクセスをアセンブルする試みを可能にする。一実施形態によると、各サブチャネルは、等しくＮバイト幅を有する。
【００１６】
図２に示すシステムの動作中、アドレスＡにおいてＮバイトのデータブロックを読み出す、もしくは書き込むためのリクエストがメモリコントローラ（１又は２）に入力し、サブチャネルに割り当てられるか、もしくはリオーダバッファ２２０に保存される。一実施形態においては、特定的サブチャネル割り当てｓを以下の処理により定義してよい。リクエストのアドレスＡを右にＰ＝ｌｏｇ２（Ｎ）ビット分だけ移行させて新たな整数値Ａ(〜)（たとえば、Ａ(〜)＝Ａ＞＞Ｐ）を得て、ｓをＡ(〜)の最下位のＱ＝ｌｏｇ２（Ｓ）ビット（たとえば、ｓ＝Ａ(〜)＆（（１＜＜Ｑ）−１））とする。
【００１７】
メモリコントローラは、リオーダバッファ２２０から読み出しリクエストをＳ個、各サブチャネルに対して１個選択することによりメモリ読み出しトランザクションを生成する。メモリコントローラは、リオーダバッファ２２０から書き込みリクエストをＳ個、各サブチャネルに対して１個選択することによりメモリ書き込みトランザクションを生成する。共有アドレスラインにより表されるアドレス部分は、トランザクション内の全てのサブチャネルリクエストについて同じである。
【００１８】
図３は、物理アドレスにおけるアドレスビットの解釈についての一実施形態である。Ｐ個のサブチャネルデータアドレスビットより上位のアドレスビットの共有・独立アドレスビット及びサブチャネル選択ビットへの分割は任意であるので、図３に示す共有・独立アドレスビット及びサブチャネル選択ビットの選択方法は例示目的のものである。独立アドレスビットはサブチャネル毎に異なり、また必ずしも連続的でない。サブチャネルへ送られるアドレスビットは、当該サブチャネルの共有アドレスビットと独立アドレスビットである。
【００１９】
図４は、１６バイトのリクエスト４個から６４バイトのトランザクションをアセンブルするメモリ制御コンポーネント１１０の一実施形態を単一のチャネルだけを含めて示す。図４は、各サブチャネルのリオーダ待ち行列として実施されるリオーダバッファ２２０を示す。しかし、その他の実施形態においては、リオーダバッファ２２０をその他のメカニズムとして実施してよい。
【００２０】
本実施形態においては、トランザクションアセンブラ２３０は、各サブチャネルに対して１個存在する１６Ｂのリクエストから６４Ｂのメモリリクエストを構成する。メモリリクエストを構成する１６バイトのリクエストの全てが同一の共有アドレスビットを有する。それゆえ、アセンブラ２３０は、待ち行列を調べ、リクエストが共通の共有アドレスを有するかに基づいて単一のトランザクションにアセンブルすることができるリクエストを探す。
【００２１】
図４に示す実施形態においては、アセンブラ２３０は、サブチャネル１ｃに対してはリクエストを見つけることができない。トランザクションを生成しようとするとき、メモリコントローラは、全てが同一の共有アドレスセグメントを有するようには（たとえば、各共有アドレスビットの値がリクエストの全部について同一であるようには）各サブチャネルに対してリクエストを探し出すことができないことがある。
【００２２】
対応する待ち行列においてサブチャネルに対するリクエストが見つからない場合、当該サブチャネルからの、もしくは当該サブチャネルへの伝送は行われないことになる。一実施形態においては、サブチャネルに対するリクエストが見つからない場合、任意の位置から読み出して読み出し結果を廃棄する。別の実施形態においては、サブチャネル毎に、当該チャネルに対応するリクエストが得られない場合にサブチャネルへの電力を下げるために用いる制御線を更に設けてよい。
【００２３】
微小タイリングメモリのサブチャネルは、共有アドレスビットとＩ個の独立アドレスビットにより決定されるいくつかのドレス領域内の不連続なメモリアドレスにアクセスすることができる。Ｉを適切に選択することにより、独立サブチャネル同士の同時並行性と情報量効率が向上し、各サブチャネルに対してＩビットのアドレス信号を繰り返すコストにも釣り合う。
【００２４】
図５Ａと５Ｂは、微小タイリングのパフォーマンス利益を示す。各図は、タイリングされたアドレス空間における三角形のラスタライゼーションを示しており、各小正方形が４バイトのピクセルもしくはテクセルを表す。図５Ａは、標準的メモリシステムにおいてリクエストがそれぞれ６４バイトである場合の過剰読み出しを表す。４×４個のピクセルを含む各ブロックは、メモリの６４バイト配列ブロックを表す。三角形は、５７個のピクセルにまたがる。標準的なメモリサブシステムにおいては、これら５７個のピクセルはメモリの中の１１個の（６４バイトである）ブロックに含まれる。それゆえ、これら５７個のピクセルにアクセスするためには、余分に１１９個のピクセル分の使用されないデータにアクセスする（たとえば、３２％の効率性となる）。
【００２５】
図５Ｂは、リクエストがそれぞれ１６バイトであり、当該リクエストの全部を微小タイリングアセンブラが利用して、使用されないサブチャネルが発生することなく６４バイトのメモリトランザクションを構成することができた場合における過剰読み出しを示す。この場合、三角形は２×２個のピクセルを含む２３個の配列に接触し、３５個のピクセル分のデータが余分にアクセスされる（たとえば、６２％の効率性となる）。微小タイリングの効果は、完全にポピュレートされるメモリトランザクションを構成できるアセンブラの性能に依存する。
【００２６】
微小タイリングリクエストのマッピング
上述したように、特定的サブチャネル割り当てｓを、リクエストのアドレスＡを右にＰ＝ｌｏｇ２（Ｎ）ビット分移行させて新たな整数値Ａ(〜)（たとえば、Ａ(〜)＝Ａ＞＞Ｐ）を得て、ｓをＡ(〜)の最下位のＱ＝ｌｏｇ２（Ｓ）ビット（たとえば、ｓ＝Ａ(〜)＆（（１＜＜Ｑ）−１））とすることにより定義してよい。図６は、線形アドレス空間の場合における特定的サブチャネル割り当ての一実施形態を示す。本実施形態においては、チャネルは４つのサブチャネルから構成されてよい（Ｓ＝４）。
【００２７】
図６は、線形アドレス空間の一部における、あるアドレスＡについてのサブチャネル割り当てを示しており、各小ブロックはＮバイトを表す。ブロック０はサブチャネル０に割り当てられるアドレス領域を表し、ブロック１はサブチャネル１に割り当てられるアドレス領域を表し、ブロック２はサブチャネル２に割り当てられるアドレス領域を表し、ブロック３はサブチャネル３に割り当てられるアドレス領域を表す。
【００２８】
図７は、特定的サブチャネル割り当ての別の実施形態を、二次元にタイリングされたアドレス空間において、再びあるアドレスＡについて示す。二次元アドレス空間タイリング法は数多く存在し、より高次元のタイリングも可能であることに注意されたい。
【００２９】
リクエストアドレスがサブチャネル全体に対して均等に分配されなければ特定的サブチャネル割り当ての実施は上手く行われない。たとえば、図８は、グラフィックスアプリケーションで用いられる典型的なタイリングを施されたアドレス空間における特定的サブチャネル割り当ての一実施形態を示す。
【００３０】
図８には、三角形の輪郭が含まれており、三角形のレンダリングの最中にアクセスされるＮバイトのブロックが示される。三角形の左側の辺と底辺に沿ったブロックへのアクセスリクエストはサブチャネル間で均等に分配されないことに注意されたい。結果として、トランザクションアセンブラ２３０は、全てのサブチャネルに対するリクエストを含む完全なトランザクションをアセンブルすることができない。
【００３１】
一実施形態によると、リクエストアドレスがサブチャネル全てに対して均等に分配される可能性を最大化し、それゆえ微小タイリングの情報量減少性を向上させることを目的として微小タイリングアーキテクチャに対して非特定的サブチャネル割り当てを行ってよい。
【００３２】
図９は、微小タイリングを実施するメモリコントローラの別の実施形態を示す。この実施形態は、各メモリコントローラにおいてサブチャネル割り当て２１５に接続されたマッピング論理９５０を設ける。上記と同様に、図９は、各サブチャネルに対してリオーダ待ち行列として実施されるリオーダバッファ２２０を示す。この構成には２つのチャネルが含まれ、それゆえ２つのメモリコントローラが含まれる。各チャネルは４つのサブチャネルを含んでおり、それぞれが１６バイト幅である。それゆえ、各チャネルは６４バイト幅である。
【００３３】
一実施形態にいては、マッピング論理９５０は、パターンの繰り返しを低減するためにはリクエストをいかにサブチャネルへと割り当てるべきかを示すサブチャネル割り当て２１５へと入力信号を送信する。結果として、オブジェクトがサブチャネル全てについて均等に描画され、ホットスポットが回避されるようにマッピングは変更される。別の実施形態においては、マッピング論理９５０はアドレス空間の異なる領域に対して異なるマッピングを行う。アドレス空間のある領域に対して行われたマッピングは、当該領域内のデータが関心の対象でなくなったときから、時間経過にしたがって変化させてよい。
【００３４】
図１０は、非特定的サブチャネルマッピングの一実施形態を示しており、ブロックは図８について上記したと同じ内容である。この場合、三角形の左側の辺と底辺に沿ったブロックへのアクセスリクエストは、サブチャネル間でより均等に分配される。このサブチャネル割り当ての効果は、微小タイリングリクエストをより効率的にメモリチャネルへとポピュレートすることにより情報量を減少させることである。同様に、線形アドレス空間の場合、適切に選択した非特定的サブチャネル割り当てマッピングにより、特にメモリアクセスが通常Ｍバイトの倍数分にまたがる場合においては、情報量を減少させることができる。
【００３５】
図１１は、コンピュータシステム１００の別の実施形態を示す。この実施形態においては、チップセット１０７は独立したメモリ制御コンポーネントとＩ／Ｏ制御コンポーネントに対置される単一の制御ハブ１１２０を含む。それゆえ、メモリコントローラ１１２は、ＣＰＵ１０２内に含めてよく、メモリ１１５がＣＰＵ１０２に接続されてよい。このような実施形態において、グラフィックスコントローラ１６０は制御ハブ１１２０に接続されてよく、ＣＰＵ１０２を介してメインメモリ１１５にアクセスする。
【００３６】
前出の記載を読了後、当業者には本発明の多様な改良や変更が必ず明らかとなるであろうが、例示目的で示され記載されたいかなる特定の実施形態も制限的なものであることを全く意図されていないことが理解されるであろう。それゆえ、多様な実施形態の詳細への言及により請求の範囲を限定することは意図されておらず、請求の範囲においては、発明にとって必須であると見做される特徴だけが記載される。
【図面の簡単な説明】
【００３７】
発明は、例として説明し、添付図面における図に限定されない。図面においては、類似の参照番号により類似の要素が示される。
【００３８】
【図１】図１は、コンピュータシステムの一実施形態のブロック図である。
【００３９】
【図２】図２は、メモリコントローラの一実施形態を示す。
【００４０】
【図３】図３は、論理仮想アドレスの一実施形態を示す。
【００４１】
【図４】図４は、メモリコントローラの別の実施形態を示す。
【００４２】
【図５Ａ−５Ｂ】図５Ａと５Ｂは、パフォーマンス利益を示す。
【００４３】
【図６】図６は、特定的サブチャネル割り当ての一実施形態を示す。
【００４４】
【図７】図７は、特定的サブチャネル割り当ての別の実施形態を示す。
【００４５】
【図８】図８は、特定的サブチャネル割り当ての別の実施形態を示す。
【００４６】
【図９】図９は、メモリコントローラの別の実施形態を示す。
【００４７】
【図１０】図１０は、非特定的サブチャネル割り当ての一実施形態を示す。
【００４８】
【図１１】図１１は、コンピュータシステムの別の実施形態を示す。
【技術分野】
【０００１】
本発明は、コンピュータシステムに関し、特に本発明はメモリのアクセス制御に関する。
【背景技術】
【０００２】
統合メモリアーキテクチャ（ＵＭＡ）が実施されたコンピュータシステムを特徴付けるものは、ビデオメモリとしてメインメモリにアクセスするグラフィックスコントローラである。しかし、ＣＰＵのキャッシュの伝送線容量要件によってＵＭＡグラフィックスシステムのメモリ効率は制約される。たとえば、グラフィックスコントローラが一度に一個もしくは二、三個のピクセルまたはテクセル上で動作できるので、グラフィックス系にとっての理想メモリアクセス容量は４乃至１６バイトである。しかしながら、大半のメモリアーキテクチャは、ＣＰＵのメモリ効率を最適化するために６４バイトのＣＰＵキャッシュ伝送線容量用に最適化されている。その結果、平均的に、メモリから読み出されたデータの著しい量がグラフィックスコントローラに利用されないことが起こり得る。
【０００３】
ディスクリートグラフィックスコントローラの製造者らは、より幅の狭いメモリチャネルを用いることによりこの過剰読み出しを最小化している。しかし、この解決法は、ＵＭＡに基づいた統合グラフィックスコントローラには用い得ない。
【発明を実施するための最良の形態】
【０００４】
メモリリクエスト結合メカニズムを記載する。本発明の以下の詳細な説明において、本発明の完全な理解を得るための数多くの具体的詳細を述べる。しかし、本発明はこれらの具体的詳細を用いずに実施され得ることが当業者には明らかになるであろう。他の例においては、本発明を曖昧にしないために周知の構成と装置をブロック図形式において示し、詳細には示さない。
【０００５】
明細書において「一実施形態」もしくは「ある実施形態」と述べた場合、当該実施形態に関連して記載された特定の特徴、構造、もしくは特性が、発明の実施形態の少なくとも一つに含まれることを示す。明細書の各所において「一実施形態においては」との成句が現れるが、必ずしも全てが同一の実施形態を示さない。
【０００６】
図１は、コンピュータシステム１００の一実施形態のブロック図である。コンピュータシステム１００は、インターフェース１０５に接続された中央演算処理装置（ＣＰＵ）１０２を含む。一実施形態においては、ＣＰＵ１０２は、カリフォルニア州サンタクララ所在のインテル社から入手できるペンティアム（登録商標）ＩＶプロセッサのペンティアム（登録商標）系列のプロセッサである。または、他のＣＰＵを用いてよい。たとえば、ＣＰＵ１０２を多数の処理コアを用いて実施してよい。更に他の実施形態においては、コンピュータシステム１００は、多数のＣＰＵ１０２を含んでよい。
【０００７】
更なる実施形態においては、インターフェース１０５にはチップセット１０７も接続される。チップセット１０７は、メモリ制御コンポーネント１１０を含む。メモリ制御コンポーネント１１０は、メインシステムメモリ１１５に接続されたメモリコントローラ１１２を含んでよい。メインシステムメモリ１１５には、データとＣＰＵ１０２またはシステム１００に含まれるその他の装置により実行される指示シーケンスが格納される。一実施形態においては、メインシステムメモリ１１５は動的ランダムアクセスメモリ（ＤＲＡＭ）を含むが、しかしメインシステムメモリ１１５をその他の種のメモリを用いて実施してよい。多数のＣＰＵ及び／又は多数のシステムメモリ等の更なる装置もインターフェース１０５に接続してよい。
【０００８】
メモリ制御コンポーネント１１０をインターフェースを介して入出力（Ｉ／Ｏ）制御コンポーネント１４０に接続してよい。Ｉ／Ｏ制御コンポーネント１４０はコンピュータシステム１００内のＩ／Ｏ装置へのインターフェースである。周辺コンポーネントインターコネクト（ＰＣＩ）エクスプレス、アクセラレーテッドグラフィクスポート（ＡＧＰ）、ユニバーサルシリアルバス（ＵＳＢ）、ロウピンカウント（ＬＰＣ）バス等のＩ／Ｏバス、もしくはその他のいかなるＩ／Ｏバス（不図示）においても、Ｉ／Ｏ制御コンポーネント１４０は標準のＩ／Ｏ動作を支持してよい。
【０００９】
一実施形態によると、グラフィックスコントローラ１６０がチップセット１０７と通信し、コンピュータシステム１００に接続された表示モニター（不図示）に映像グラフィックスを提供するために実施される。グラフィックスコントローラ１６０はビデオメモリとしてメインメモリ１１５にアクセスする。上記したように、グラフィックス系のメモリアクセス容量は理想的には４乃至１６バイトであることが多く、一方でメモリアーキテクチャはＣＰＵメモリ効率を最適化するために６４バイトＣＰＵ伝送線容量用に最適化されているので、グラフィックスシステムとＣＰＵの両方を支持するメモリ装置のメモリ効率には制約がある。
【００１０】
微小タイリング
一実施形態によると、メモリ制御コンポーネント１１０は、６４バイトのメモリトランザクションを維持しつつ、グラフィックス装置用にメモリリクエストの容量を小さくすることを目的とした微小タイリングを特徴とする。ＤＤＲ ＤＲＡＭ技術に基づいたもの等の標準的なメモリチャネルは、物理幅が約ｍビットである。メモリトランザクションは、全論理幅であるＭ＝ｍ＊Ｔ／８バイトに対してＴビットの伝送量を含む。各トランザクションにおけるバイトは、連続的なアドレスを有すると考えられる。以下の議論においては、幅という用語により論理幅を示す。
【００１１】
微小タイリングによると、Ｍバイト幅のチャネルが、幅ＮがそれぞれＭ／ＳバイトであるＳ個のサブチャネルに分割され、Ｎバイトのデータが各サブチャネル上を伝送される。各サブチャネルに対してアドレスを与えてよく、各々のアドレスのビットのうちのあるビット数Ｉがその他のサブチャネルに与えられたアドレスのうちの該当ビットと異なればよい。各サブチャネル上を伝送されるデータは、連続したアドレス領域を表していると考えられる。しかし、各サブチャネル上のデータのブロックは、必ずしも連続的なアドレス領域からのものでない。各サブチャネルは、チャネルの全メモリ位置のうちのサブセットを含む。
【００１２】
図２は、微小タイリングを支持するメモリ制御コンポーネント１１０の一実施形態を示す。一実施形態においては、マルチチャネルメモリサブシステムは、各チャネルについて微小タイリング用のメモリコントローラを備える。それゆえ、図２に示すように、メモリ制御コンポーネント１１０は、メモリコントローラ１１２を２個（メモリコントローラ１と２）、つまり２つのチャネルの各々に対して１個含む。各チャネルはＳ個のサブチャネルを含み、それぞれがＮバイト幅である。それゆえ、各チャネルは、Ｍ＝Ｎ＊Ｓバイト幅である。
【００１３】
本図において、メモリの読み出しもしくは書き込みリクエストは、２×２個のピクセルもしくはテクセルの配列を示し得る２×２個の正方形の配列として記述される。サブチャネルに割り当てられる以前のリクエストが示されている。サブチャネルへ割り当てられた後、リクエストにはサブチャネルへ割り当てられたことを示す０乃至Ｓ−１の番号が与えられる。読み出しトランザクションの場合、メモリ制御コンポーネント１１０に接続されたリクエスタ２０５へとＮバイトのリターンが発生する。
【００１４】
メモリ制御コンポーネント１１０は、メモリコントローラ１１２へと接続されたチャネル割り当て論理２１０を含む。チャネル割り当て２１０はリクエスタ２０５から受け取った各リクエストをメモリコントローラ１１２を介してメモリチャネル２４０へと割り当てる。更に、各メモリコントローラ１１２は、サブチャネル割り当て２１５と、リオーダバッファ２２０と、トランザクションアセンブラ２３０とを含む。それゆえ、リクエストは、図２に示すメモリコントローラ１又はメモリコントローラ２に割り当てられる。
【００１５】
サブチャネルアサインメント２１５は、各リクエストをメモリチャネル２４０内のサブチャネルへと割り当てる。リオーダバッファ２２０は、リクエストを収集することにより、トランザクションアセンブラ２３０による各メモリ２４０のサブチャネルへのメモリアクセスをアセンブルする試みを可能にする。一実施形態によると、各サブチャネルは、等しくＮバイト幅を有する。
【００１６】
図２に示すシステムの動作中、アドレスＡにおいてＮバイトのデータブロックを読み出す、もしくは書き込むためのリクエストがメモリコントローラ（１又は２）に入力し、サブチャネルに割り当てられるか、もしくはリオーダバッファ２２０に保存される。一実施形態においては、特定的サブチャネル割り当てｓを以下の処理により定義してよい。リクエストのアドレスＡを右にＰ＝ｌｏｇ２（Ｎ）ビット分だけ移行させて新たな整数値Ａ(〜)（たとえば、Ａ(〜)＝Ａ＞＞Ｐ）を得て、ｓをＡ(〜)の最下位のＱ＝ｌｏｇ２（Ｓ）ビット（たとえば、ｓ＝Ａ(〜)＆（（１＜＜Ｑ）−１））とする。
【００１７】
メモリコントローラは、リオーダバッファ２２０から読み出しリクエストをＳ個、各サブチャネルに対して１個選択することによりメモリ読み出しトランザクションを生成する。メモリコントローラは、リオーダバッファ２２０から書き込みリクエストをＳ個、各サブチャネルに対して１個選択することによりメモリ書き込みトランザクションを生成する。共有アドレスラインにより表されるアドレス部分は、トランザクション内の全てのサブチャネルリクエストについて同じである。
【００１８】
図３は、物理アドレスにおけるアドレスビットの解釈についての一実施形態である。Ｐ個のサブチャネルデータアドレスビットより上位のアドレスビットの共有・独立アドレスビット及びサブチャネル選択ビットへの分割は任意であるので、図３に示す共有・独立アドレスビット及びサブチャネル選択ビットの選択方法は例示目的のものである。独立アドレスビットはサブチャネル毎に異なり、また必ずしも連続的でない。サブチャネルへ送られるアドレスビットは、当該サブチャネルの共有アドレスビットと独立アドレスビットである。
【００１９】
図４は、１６バイトのリクエスト４個から６４バイトのトランザクションをアセンブルするメモリ制御コンポーネント１１０の一実施形態を単一のチャネルだけを含めて示す。図４は、各サブチャネルのリオーダ待ち行列として実施されるリオーダバッファ２２０を示す。しかし、その他の実施形態においては、リオーダバッファ２２０をその他のメカニズムとして実施してよい。
【００２０】
本実施形態においては、トランザクションアセンブラ２３０は、各サブチャネルに対して１個存在する１６Ｂのリクエストから６４Ｂのメモリリクエストを構成する。メモリリクエストを構成する１６バイトのリクエストの全てが同一の共有アドレスビットを有する。それゆえ、アセンブラ２３０は、待ち行列を調べ、リクエストが共通の共有アドレスを有するかに基づいて単一のトランザクションにアセンブルすることができるリクエストを探す。
【００２１】
図４に示す実施形態においては、アセンブラ２３０は、サブチャネル１ｃに対してはリクエストを見つけることができない。トランザクションを生成しようとするとき、メモリコントローラは、全てが同一の共有アドレスセグメントを有するようには（たとえば、各共有アドレスビットの値がリクエストの全部について同一であるようには）各サブチャネルに対してリクエストを探し出すことができないことがある。
【００２２】
対応する待ち行列においてサブチャネルに対するリクエストが見つからない場合、当該サブチャネルからの、もしくは当該サブチャネルへの伝送は行われないことになる。一実施形態においては、サブチャネルに対するリクエストが見つからない場合、任意の位置から読み出して読み出し結果を廃棄する。別の実施形態においては、サブチャネル毎に、当該チャネルに対応するリクエストが得られない場合にサブチャネルへの電力を下げるために用いる制御線を更に設けてよい。
【００２３】
微小タイリングメモリのサブチャネルは、共有アドレスビットとＩ個の独立アドレスビットにより決定されるいくつかのドレス領域内の不連続なメモリアドレスにアクセスすることができる。Ｉを適切に選択することにより、独立サブチャネル同士の同時並行性と情報量効率が向上し、各サブチャネルに対してＩビットのアドレス信号を繰り返すコストにも釣り合う。
【００２４】
図５Ａと５Ｂは、微小タイリングのパフォーマンス利益を示す。各図は、タイリングされたアドレス空間における三角形のラスタライゼーションを示しており、各小正方形が４バイトのピクセルもしくはテクセルを表す。図５Ａは、標準的メモリシステムにおいてリクエストがそれぞれ６４バイトである場合の過剰読み出しを表す。４×４個のピクセルを含む各ブロックは、メモリの６４バイト配列ブロックを表す。三角形は、５７個のピクセルにまたがる。標準的なメモリサブシステムにおいては、これら５７個のピクセルはメモリの中の１１個の（６４バイトである）ブロックに含まれる。それゆえ、これら５７個のピクセルにアクセスするためには、余分に１１９個のピクセル分の使用されないデータにアクセスする（たとえば、３２％の効率性となる）。
【００２５】
図５Ｂは、リクエストがそれぞれ１６バイトであり、当該リクエストの全部を微小タイリングアセンブラが利用して、使用されないサブチャネルが発生することなく６４バイトのメモリトランザクションを構成することができた場合における過剰読み出しを示す。この場合、三角形は２×２個のピクセルを含む２３個の配列に接触し、３５個のピクセル分のデータが余分にアクセスされる（たとえば、６２％の効率性となる）。微小タイリングの効果は、完全にポピュレートされるメモリトランザクションを構成できるアセンブラの性能に依存する。
【００２６】
微小タイリングリクエストのマッピング
上述したように、特定的サブチャネル割り当てｓを、リクエストのアドレスＡを右にＰ＝ｌｏｇ２（Ｎ）ビット分移行させて新たな整数値Ａ(〜)（たとえば、Ａ(〜)＝Ａ＞＞Ｐ）を得て、ｓをＡ(〜)の最下位のＱ＝ｌｏｇ２（Ｓ）ビット（たとえば、ｓ＝Ａ(〜)＆（（１＜＜Ｑ）−１））とすることにより定義してよい。図６は、線形アドレス空間の場合における特定的サブチャネル割り当ての一実施形態を示す。本実施形態においては、チャネルは４つのサブチャネルから構成されてよい（Ｓ＝４）。
【００２７】
図６は、線形アドレス空間の一部における、あるアドレスＡについてのサブチャネル割り当てを示しており、各小ブロックはＮバイトを表す。ブロック０はサブチャネル０に割り当てられるアドレス領域を表し、ブロック１はサブチャネル１に割り当てられるアドレス領域を表し、ブロック２はサブチャネル２に割り当てられるアドレス領域を表し、ブロック３はサブチャネル３に割り当てられるアドレス領域を表す。
【００２８】
図７は、特定的サブチャネル割り当ての別の実施形態を、二次元にタイリングされたアドレス空間において、再びあるアドレスＡについて示す。二次元アドレス空間タイリング法は数多く存在し、より高次元のタイリングも可能であることに注意されたい。
【００２９】
リクエストアドレスがサブチャネル全体に対して均等に分配されなければ特定的サブチャネル割り当ての実施は上手く行われない。たとえば、図８は、グラフィックスアプリケーションで用いられる典型的なタイリングを施されたアドレス空間における特定的サブチャネル割り当ての一実施形態を示す。
【００３０】
図８には、三角形の輪郭が含まれており、三角形のレンダリングの最中にアクセスされるＮバイトのブロックが示される。三角形の左側の辺と底辺に沿ったブロックへのアクセスリクエストはサブチャネル間で均等に分配されないことに注意されたい。結果として、トランザクションアセンブラ２３０は、全てのサブチャネルに対するリクエストを含む完全なトランザクションをアセンブルすることができない。
【００３１】
一実施形態によると、リクエストアドレスがサブチャネル全てに対して均等に分配される可能性を最大化し、それゆえ微小タイリングの情報量減少性を向上させることを目的として微小タイリングアーキテクチャに対して非特定的サブチャネル割り当てを行ってよい。
【００３２】
図９は、微小タイリングを実施するメモリコントローラの別の実施形態を示す。この実施形態は、各メモリコントローラにおいてサブチャネル割り当て２１５に接続されたマッピング論理９５０を設ける。上記と同様に、図９は、各サブチャネルに対してリオーダ待ち行列として実施されるリオーダバッファ２２０を示す。この構成には２つのチャネルが含まれ、それゆえ２つのメモリコントローラが含まれる。各チャネルは４つのサブチャネルを含んでおり、それぞれが１６バイト幅である。それゆえ、各チャネルは６４バイト幅である。
【００３３】
一実施形態にいては、マッピング論理９５０は、パターンの繰り返しを低減するためにはリクエストをいかにサブチャネルへと割り当てるべきかを示すサブチャネル割り当て２１５へと入力信号を送信する。結果として、オブジェクトがサブチャネル全てについて均等に描画され、ホットスポットが回避されるようにマッピングは変更される。別の実施形態においては、マッピング論理９５０はアドレス空間の異なる領域に対して異なるマッピングを行う。アドレス空間のある領域に対して行われたマッピングは、当該領域内のデータが関心の対象でなくなったときから、時間経過にしたがって変化させてよい。
【００３４】
図１０は、非特定的サブチャネルマッピングの一実施形態を示しており、ブロックは図８について上記したと同じ内容である。この場合、三角形の左側の辺と底辺に沿ったブロックへのアクセスリクエストは、サブチャネル間でより均等に分配される。このサブチャネル割り当ての効果は、微小タイリングリクエストをより効率的にメモリチャネルへとポピュレートすることにより情報量を減少させることである。同様に、線形アドレス空間の場合、適切に選択した非特定的サブチャネル割り当てマッピングにより、特にメモリアクセスが通常Ｍバイトの倍数分にまたがる場合においては、情報量を減少させることができる。
【００３５】
図１１は、コンピュータシステム１００の別の実施形態を示す。この実施形態においては、チップセット１０７は独立したメモリ制御コンポーネントとＩ／Ｏ制御コンポーネントに対置される単一の制御ハブ１１２０を含む。それゆえ、メモリコントローラ１１２は、ＣＰＵ１０２内に含めてよく、メモリ１１５がＣＰＵ１０２に接続されてよい。このような実施形態において、グラフィックスコントローラ１６０は制御ハブ１１２０に接続されてよく、ＣＰＵ１０２を介してメインメモリ１１５にアクセスする。
【００３６】
前出の記載を読了後、当業者には本発明の多様な改良や変更が必ず明らかとなるであろうが、例示目的で示され記載されたいかなる特定の実施形態も制限的なものであることを全く意図されていないことが理解されるであろう。それゆえ、多様な実施形態の詳細への言及により請求の範囲を限定することは意図されておらず、請求の範囲においては、発明にとって必須であると見做される特徴だけが記載される。
【図面の簡単な説明】
【００３７】
発明は、例として説明し、添付図面における図に限定されない。図面においては、類似の参照番号により類似の要素が示される。
【００３８】
【図１】図１は、コンピュータシステムの一実施形態のブロック図である。
【００３９】
【図２】図２は、メモリコントローラの一実施形態を示す。
【００４０】
【図３】図３は、論理仮想アドレスの一実施形態を示す。
【００４１】
【図４】図４は、メモリコントローラの別の実施形態を示す。
【００４２】
【図５Ａ−５Ｂ】図５Ａと５Ｂは、パフォーマンス利益を示す。
【００４３】
【図６】図６は、特定的サブチャネル割り当ての一実施形態を示す。
【００４４】
【図７】図７は、特定的サブチャネル割り当ての別の実施形態を示す。
【００４５】
【図８】図８は、特定的サブチャネル割り当ての別の実施形態を示す。
【００４６】
【図９】図９は、メモリコントローラの別の実施形態を示す。
【００４７】
【図１０】図１０は、非特定的サブチャネル割り当ての一実施形態を示す。
【００４８】
【図１１】図１１は、コンピュータシステムの別の実施形態を示す。
【特許請求の範囲】
【請求項１】
１つのメモリ位置への１つのアクセスリクエストを受信する割り当て論理と、
前記リクエストを１以上の更なるリクエストと結合して、前記チャネル内の２以上の個別にアドレス指定可能なサブチャネルへとアクセスするための１つのトランザクションアセンブラと
を含むメモリコントローラ。
【請求項２】
前記複数のサブチャネルへのリクエストのそれぞれは、１つの独立アドレス要素と１つの共有アドレス要素とを含む、
請求項１に記載のメモリコントローラ。
【請求項３】
１つのサブチャネルリクエストの前記独立アドレス要素は、１つのサブチャネルと関連付けられる、
請求項２に記載のメモリコントローラ。
【請求項４】
１つの第１サブチャネルへと与えられた１つの第１サブチャネルリクエストは、１つの第２サブチャネルへと与えられた１つの第２サブチャネルリクエストとは異なる複数の独立アドレスビットを有する１つの第１アドレスを含む、
請求項１に記載のメモリコントローラ。
【請求項５】
各サブチャネルへと伝送されるデータは、１つの連続データブロックを表す、
請求項１に記載のメモリコントローラ。
【請求項６】
各サブチャネルの前記複数のデータブロックは、１つの連続的アドレス領域からのものではない、
請求項５に記載のメモリコントローラ。
【請求項７】
前記複数のサブチャネルリクエストを保存する１つのリオーダバッファを更に含む、
請求項１に記載のメモリコントローラ。
【請求項８】
前記リオーダバッファは、前記２以上のサブチャネルのそれぞれに対して１つ関連付けられる待ち行列を含む、
請求項６に記載のメモリコントローラ。
【請求項９】
各待ち行列には、関連付けられた１つのサブチャネルへと伝送される複数のサブチャネルリクエストが保存される、
請求項８に記載にメモリコントローラ。
【請求項１０】
前記複数の待ち行列のそれぞれに保存された前記複数のサブチャネルリクエストをアセンブルして該複数のサブチャネルリクエストを前記関連付けられたサブチャネルへと伝送する１つのトランザクションアセンブラを更に含む、
請求項８に記載のメモリコントローラ。
【請求項１１】
前記割り当て論理へと接続され、前記複数のサブチャネルへの非特定的割り当てを行うマッピング論理を更に含む、
請求項１に記載のメモリコントローラ。
【請求項１２】
前記複数のサブチャネルのそれぞれに対して１つ接続される制御線を更に含み、各制御線は、対応する１つのサブチャネルへの電力を、前記チャネルへの対応するリクエストがないときには低減させる、
請求項１に記載のメモリコントローラ。
【請求項１３】
１つのメモリコントローラにおいて、該メモリコントローラに接続された１つのメモリチャネルへの１つのアクセスリクエストを受信することと、
前記リクエストを前記メモリチャネル内の個別にアクセス可能な１つの対応するサブチャネルへと割り当てることと、
前記リクエストを、１以上の更なるリクエストと結合して、前記サブチャネルへとアクセスすることと
を含む、方法。
【請求項１４】
前記メモリコントローラが、各サブチャネルに対して１つの書き込みサブチャネルリクエストを選択することにより、１つの書き込みトランザクションを生成すること
を更に含む、請求項１３に記載の方法。
【請求項１５】
前記メモリコントローラが、各サブチャネルに対して１つの読み出しサブチャネルリクエストを選択することにより、１つの読み出しトランザクションを生成すること
を更に含む請求項１３に記載の方法。
【請求項１６】
前記リクエストを１つのサブチャネルに割り当てた後に、該リクエストを１つのリオーダバッファに保存すること
を更に含む、請求項１３に記載の方法。
【請求項１７】
前記リオーダバッファに保存された前記複数のサブチャネルリクエストをアセンブルすることと、
前記複数のリクエストを対応するサブチャネルへ伝送することと
を更に含む、請求項１６に記載の方法。
【請求項１８】
１以上のチャネルを有する１つのメモリ装置と、
前記メモリ装置に接続された１つのチップセットであって、１つのメモリ位置への１つのアクセスリクエストを受信して該リクエストを１以上の更なるリクエストと結合して前記チャネル内の２以上の個別にアドレス指定可能なサブチャネルへとアクセスする１つのメモリコントローラを含む、チップセットと
を含むシステム。
【請求項１９】
前記メモリコントローラは、
前記リクエストを１つのサブチャネルへと割り当てる割り当て論理と、
前記サブチャネルリクエストを保存する１つのリオーダバッファと
を更に含む、
請求項１８に記載のシステム。
【請求項２０】
前記メモリコントローラは、１つの共有アドレスに基づいて、前記複数の待ち行列のそれぞれに保存された前記複数のサブチャネルリクエストを結合して、該複数のサブチャネルリクエストを、対応する前記サブチャネルへと伝送する１つのトランザクションアセンブラを更に含む、
請求項１９に記載のシステム。
【請求項２１】
前記メモリコントローラは、前記割り当て論理に接続されて、前記複数のサブチャネルへの非特定的割り当てを行うマッピング論理を更に含む、
請求項２０に記載のシステム。
【請求項１】
１つのメモリ位置への１つのアクセスリクエストを受信する割り当て論理と、
前記リクエストを１以上の更なるリクエストと結合して、前記チャネル内の２以上の個別にアドレス指定可能なサブチャネルへとアクセスするための１つのトランザクションアセンブラと
を含むメモリコントローラ。
【請求項２】
前記複数のサブチャネルへのリクエストのそれぞれは、１つの独立アドレス要素と１つの共有アドレス要素とを含む、
請求項１に記載のメモリコントローラ。
【請求項３】
１つのサブチャネルリクエストの前記独立アドレス要素は、１つのサブチャネルと関連付けられる、
請求項２に記載のメモリコントローラ。
【請求項４】
１つの第１サブチャネルへと与えられた１つの第１サブチャネルリクエストは、１つの第２サブチャネルへと与えられた１つの第２サブチャネルリクエストとは異なる複数の独立アドレスビットを有する１つの第１アドレスを含む、
請求項１に記載のメモリコントローラ。
【請求項５】
各サブチャネルへと伝送されるデータは、１つの連続データブロックを表す、
請求項１に記載のメモリコントローラ。
【請求項６】
各サブチャネルの前記複数のデータブロックは、１つの連続的アドレス領域からのものではない、
請求項５に記載のメモリコントローラ。
【請求項７】
前記複数のサブチャネルリクエストを保存する１つのリオーダバッファを更に含む、
請求項１に記載のメモリコントローラ。
【請求項８】
前記リオーダバッファは、前記２以上のサブチャネルのそれぞれに対して１つ関連付けられる待ち行列を含む、
請求項６に記載のメモリコントローラ。
【請求項９】
各待ち行列には、関連付けられた１つのサブチャネルへと伝送される複数のサブチャネルリクエストが保存される、
請求項８に記載にメモリコントローラ。
【請求項１０】
前記複数の待ち行列のそれぞれに保存された前記複数のサブチャネルリクエストをアセンブルして該複数のサブチャネルリクエストを前記関連付けられたサブチャネルへと伝送する１つのトランザクションアセンブラを更に含む、
請求項８に記載のメモリコントローラ。
【請求項１１】
前記割り当て論理へと接続され、前記複数のサブチャネルへの非特定的割り当てを行うマッピング論理を更に含む、
請求項１に記載のメモリコントローラ。
【請求項１２】
前記複数のサブチャネルのそれぞれに対して１つ接続される制御線を更に含み、各制御線は、対応する１つのサブチャネルへの電力を、前記チャネルへの対応するリクエストがないときには低減させる、
請求項１に記載のメモリコントローラ。
【請求項１３】
１つのメモリコントローラにおいて、該メモリコントローラに接続された１つのメモリチャネルへの１つのアクセスリクエストを受信することと、
前記リクエストを前記メモリチャネル内の個別にアクセス可能な１つの対応するサブチャネルへと割り当てることと、
前記リクエストを、１以上の更なるリクエストと結合して、前記サブチャネルへとアクセスすることと
を含む、方法。
【請求項１４】
前記メモリコントローラが、各サブチャネルに対して１つの書き込みサブチャネルリクエストを選択することにより、１つの書き込みトランザクションを生成すること
を更に含む、請求項１３に記載の方法。
【請求項１５】
前記メモリコントローラが、各サブチャネルに対して１つの読み出しサブチャネルリクエストを選択することにより、１つの読み出しトランザクションを生成すること
を更に含む請求項１３に記載の方法。
【請求項１６】
前記リクエストを１つのサブチャネルに割り当てた後に、該リクエストを１つのリオーダバッファに保存すること
を更に含む、請求項１３に記載の方法。
【請求項１７】
前記リオーダバッファに保存された前記複数のサブチャネルリクエストをアセンブルすることと、
前記複数のリクエストを対応するサブチャネルへ伝送することと
を更に含む、請求項１６に記載の方法。
【請求項１８】
１以上のチャネルを有する１つのメモリ装置と、
前記メモリ装置に接続された１つのチップセットであって、１つのメモリ位置への１つのアクセスリクエストを受信して該リクエストを１以上の更なるリクエストと結合して前記チャネル内の２以上の個別にアドレス指定可能なサブチャネルへとアクセスする１つのメモリコントローラを含む、チップセットと
を含むシステム。
【請求項１９】
前記メモリコントローラは、
前記リクエストを１つのサブチャネルへと割り当てる割り当て論理と、
前記サブチャネルリクエストを保存する１つのリオーダバッファと
を更に含む、
請求項１８に記載のシステム。
【請求項２０】
前記メモリコントローラは、１つの共有アドレスに基づいて、前記複数の待ち行列のそれぞれに保存された前記複数のサブチャネルリクエストを結合して、該複数のサブチャネルリクエストを、対応する前記サブチャネルへと伝送する１つのトランザクションアセンブラを更に含む、
請求項１９に記載のシステム。
【請求項２１】
前記メモリコントローラは、前記割り当て論理に接続されて、前記複数のサブチャネルへの非特定的割り当てを行うマッピング論理を更に含む、
請求項２０に記載のシステム。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−１０４１６１（Ｐ２０１２−１０４１６１Ａ）
【公開日】平成２４年５月３１日（２０１２．５．３１）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１２−３２５１２（Ｐ２０１２−３２５１２）
【出願日】平成２４年２月１７日（２０１２．２．１７）
【分割の表示】特願２００８−５１８４８３（Ｐ２００８−５１８４８３）の分割
【原出願日】平成１８年６月２３日（２００６．６．２３）
【出願人】（５９１００３９４３）インテル・コーポレーション (1,101)
【Ｆターム（参考）】
【公開日】平成２４年５月３１日（２０１２．５．３１）
【国際特許分類】
【出願番号】特願２０１２−３２５１２（Ｐ２０１２−３２５１２）
【出願日】平成２４年２月１７日（２０１２．２．１７）
【分割の表示】特願２００８−５１８４８３（Ｐ２００８−５１８４８３）の分割
【原出願日】平成１８年６月２３日（２００６．６．２３）
【出願人】（５９１００３９４３）インテル・コーポレーション (1,101)
【Ｆターム（参考）】
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