【課題】表示メモリにおけるオフリーク電流による消費電力を低減しつつ、準備時間を必要とせずに、表示メモリを使用してデータを表示することができる表示制御回路及び表示制御方法を提供すること
【解決手段】本発明の第１の態様における表示制御回路は、電源端子を介して電力が供給され、表示装置に表示する表示データが格納される表示メモリと、要求に応じて電源端子を電源もしくはグランドに接続する電源部と、表示装置において表示をしないスタンバイモードに移行する場合に、電源端子をグランドに接続するように電源部に要求するとともに、当該要求から所定の時間が経過したときに、スタンバイモードであっても、電源端子を電源に接続するように電源部に要求する制御部を備える。 （もっと読む）

【課題】半導体記憶素子群のアレイにリアルタイムストリーミングを行う装置を提案すること。
【解決手段】本装置は、個々のデータレートのデータストリームからのデータを並列的に受信する手段と、受信したデータをバッファリングする入力キャッシュと、入力バッファから半導体記憶素子群へデータを転送するバスシステムと、ページ受信期間t＿r、ページ書き込み期間wrt＿tm、データ量p及び各自のデータレートを利用して、バスシステムを動的に制御するように構築されたコントローラとを有し、第１のデータストリームから受信したデータは、半導体記憶素子群のアレイ内の第１サブセットをなす半導体記憶素子群のみに転送され、少なくとも第２のデータストリームから受信したデータは、半導体記憶素子群のアレイ内の別の第２サブセットをなす半導体記憶素子群のみに転送される。 （もっと読む）

【課題】ＳＤＲＡＭの消費電力を削減するようにＳＤＲＡＭを制御するメモリ制御装置およびそれを含んだシステムを提供すること。
【解決手段】表示制御部９は、ＳＤＲＡＭ４をセルフリフレッシュモードまたはパワーダウンモードに移行させる期間を示す情報を保持するＳＥＬＦ期間レジスタ９１と、ＬＣＤ１０の帰線期間の開始からＳＥＬＦ期間レジスタ９１に保持される期間を経過するまでを計時して、ＳＤＲＡＭ４をセルフリフレッシュモードまたはパワーダウンモードに移行させるよう指示するタイマ９２とを含む。また、メモリ制御部１は、タイマ９２からの指示に応じてＳＤＲＡＭ４をセルフリフレッシュモードまたはパワーダウンモードに移行させるＳＤＲＡＭコマンド制御部１１を含む。したがって、システム全体の消費電力を削減することが可能となる。 （もっと読む）

【課題】 ダイナミック型ランダムアクセスメモリに対するリフレッシュ操作の省略が可能なメモリアクセス方法、および、このメモリアクセス方法を採用したメモリ制御装置を提供する。
【解決手段】 アドレス空間内にアクセス領域を、１つのロウアドレスと所定の範囲のコラムアドレスとによって定められるブロックをロウアドレスの方向に所定のロウアドレス範囲の全体にわたって配列した２以上の完全ブロック列を、コラムアドレスの方向に配列し、この２以上の完全ブロック列により所定のワード数をちょうど格納可能なように設定し、ロウアドレスの方向に配列したブロックに順にアクセスする操作を、２以上の完全ブロック列に対して順に行う。 （もっと読む）

【構成】データバスＡおよびＢは、２つのメモリ装置にそれぞれ接続される。レジスタＲ９は、２つのメモリ装置のうちデータ読み出し先のメモリ装置を識別する識別情報を保持する。レジスタＲ１０は、２つのメモリ装置のうちデータ書き込み先のメモリ装置を識別する識別情報を保持する。セレクタ１１０は、データバスＡおよびＢにそれぞれ接続される複数の入力端のうちレジスタＲ９によって保持された識別情報に対応する入力端から画像データを入力する。セレクタ１２２は、データバスＡおよびＢにそれぞれ接続される複数の出力端のうちレジスタＲ１０によって保持された識別情報に対応する出力端から画像データを出力する。
【効果】レジスタＲ９およびＲ１０の各々によって保持される識別情報を更新することで、複数のメモリの負荷を適応的に制御することができる。 （もっと読む）

【課題】表示装置の消費電力を低減する。
【解決手段】表示用メモリ１２は、電源ＲＶＤＤで動作し、ロジック部１１からの各種信号を元に、所定のタイミングで表示データＷＤを記憶する。また、ロジック部１１からの各種信号を元に、記憶してある表示データＷＤを表示データＲＤとしてソースドライバ１５に出力する。バイアス回路１４は、ロジック部１１における表示用メモリ１２へのメモリ書き込み信号ＭＡＷ、メモリ読み出し信号ＭＡＲを検出し、検出結果に基づいてメモリ用電源部１３ａのバイアスを制御する。メモリ用電源部１３ａは、アナログアンプで構成され、電源端子ＶＣＣの電源を降圧して一定に設定し、電源ＲＶＤＤとして表示用メモリ１２に供給する。メモリ用電源部１３ａは、バイアス回路１４の制御によってバイアス電流を切り替えることで駆動能力が可変とされる。 （もっと読む）

【課題】バスのプロトコルに応じてデータ信号を変換する場合にメモリ資源の浪費を抑制する。
【解決手段】データ信号処理装置は、第１のプロトコルに従ってデータ信号を伝送する第１のバスと、第２のプロトコルに従ってデータ信号を伝送する第２のバスと、第１のバス上に伝送される第１のデータ信号を第２のバス上に伝送される第２のデータ信号に変換する変換部と、を備える。変換部は、第１のバスを介して第１のデータ信号の供給を受け、第１のデータ信号の供給に同期して、第２のバスに前記第２のデータ信号を出力する。 （もっと読む）

【課題】画像データを処理する際、当該画像データ処理を同期させるタイミング信号および画像データが受ける、メモリリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断するタイミング信号生成回路およびそれを備えた画像処理装置を提供する。
【解決手段】本画像処理装置のタイミング信号生成回路３１１は、タイミング信号ＨＳＹＮＣを生成しこれに同期してリフレッシュカウント停止信号ＲＣＳＴＯＰを生成する。リフレッシュカウンタ２１１は、基本クロックＣＬＫの計数結果を示すリフレッシュカウント信号ＣＯＵＮＴを生成し、上記リフレッシュカウント停止信号ＲＣＳＴＯＰのアクティブ期間中は計数を停止する。リフレッシュ制御回路２１２は、リフレッシュカウント信号ＣＯＵＮＴが所定値を示すときにＤＲＡＭ１１をリフレッシュするので、タイミング信号ＨＳＹＮＣとリフレッシュ動作とのオーバーラップを避けることができる。 （もっと読む）

コンピュータシステムのプロセッサが低電力モードにあるとき、プロセッサに接続されるメモリの１以上のコンポーネントと、前記メモリに接続されるコントローラ装置の１以上のコンポーネントの電力消費を低減することにより、コンピュータシステムの電力消費はさらに低減されるかもしれない。プロセッサとコントローラ装置がメモリを共有するようにしてもよい。
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【課題】 メモリの使用効率の向上やアドレッシングの簡素化を図れるメモリコントローラ、表示コントローラ、メモリ制御方法を提供すること。
【解決手段】 メモリコントローラ３０は、第１の色成分のビット数がＩ１ビット、第２の色成分のビット数がＩ２ビット、第３の色成分のビット数がＩ３ビットである画素データが入力された場合に、入力された画素データを、第１の色成分のビット数がＪ１ビット、第２の色成分のビット数がＪ２ビット、第３の色成分のビット数がＪ３ビットとなる基本データ部分（Ｊ１＋Ｊ２＋Ｊ３＝２^M）と、第１の色成分のビット数がＫ１ビット、第２の色成分のビット数がＫ２ビット、第３の色成分のビット数がＫ３ビットとなる拡張データ部分（Ｋ１＋Ｋ２＋Ｋ３＝２^N）に分割する分割部４０と、メモリの基本データ格納領域に基本データ部分を書き込み、拡張データ格納領域に拡張データ部分を書き込むためのアクセスアドレスを生成するアドレスジェネレータ６０を含む。 （もっと読む）

【課題】複数のＣＰＵそれぞれへの不要な割り込み処理を排除するとともに共有メモリ領域への排他制御を行う。
【解決手段】モード毎に動作するＣＰＵが異なる複数のＣＰＵ１，２と、これら複数のＣＰＵ１，２が共通で使用するメモリ５と、前記各ＣＰＵ１，２に対応してそれぞれ設けられたＡＳＩＣ３，４のうち後者のＡＳＩＣ４に搭載され、前記各ＣＰＵ１，２から前記メモリ５をアクセスするためのアクセス権を要求するアクセス権要求回路と、アクセス権の要求があったとき、他のＣＰＵがアクセス権を取得していない場合にアクセス権を設定するアクセス権管理回路と、２以上の前記アクセス権要求回路が同時にアクセス権要求を行った場合に、前記アクセス権要求回路の要求を調停する調停手段とを備えた。 （もっと読む）